KR100827522B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 3차원 리세스 채널 구조를 매립하는 하부 게이트 전극을 제 1 하부 게이트 도전층, 리세스 채널 구조의 매립 시 발생될 심(Seam)과 그 이동을 방지하는 지지층 및 제 2 하부 게이트 도전층의 적층 구조로 형성하도록 반도체 소자를 설계함으로써, 3차원 리세스 채널 구조의 토폴러지 특성(Topological characteristic)에 의해 리세스 채널 구조 내에 생기는 심(Seam)과 후속 열 처리 공정으로 인한 심의 이동현상을 최소화하여 소자의 동작 특성을 향상시킬 수 있는 기술이다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
도 1은 종래 기술에 따른 반도체 소자의 단면 사진.
도 2는 본 발명의 일 실시 예에 따른 반도체 소자의 단면도.
도 3은 본 발명의 다른 실시 예에 따른 반도체 소자의 단면도.
도 4a 내지 4g는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 5a 내지 5f는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 6은 본 발명의 다른 실시 예에 따른 반도체 소자의 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
210, 310, 410, 510, 610 : 반도체 기판
612 : 실리콘 게르마늄층
220, 320, 420, 520 : 소자 분리 구조
421, 521 : 하드 마스크층
422, 522 : 측벽 스페이서
424, 524 : 제 1 리세스
425, 525 : 제 2 리세스
240, 340, 440, 540, 640 : 리세스 채널 구조
240', 340', 440', 540' : 리세스
260, 360, 460, 560 : 게이트 절연막
263, 363, 463, 563 : 제 1 하부 게이트 도전층
250, 350, 450, 550 : 지지층
267, 367, 467, 567 : 제 2 하부 게이트 도전층
470, 570 : 하부 게이트 도전층
275, 375, 475, 575 : 하부 게이트 전극
480, 580 : 상부 게이트 도전층
285, 385, 485, 585 : 상부 게이트 전극
293, 393, 493, 593 : 게이트 전극
490, 590 : 게이트 하드 마스크층
295, 395, 495, 595 : 게이트 하드 마스크층 패턴
297, 397, 497, 597 : 게이트 구조물
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 3차원 리세스 채널 구조를 매립하는 하부 게이트 전극을 제 1 하부 게이트 도전층, 리세스 채 널 구조의 매립 시 발생될 심(Seam)과 그 이동을 방지하는 지지층 및 제 2 하부 게이트 도전층의 적층 구조로 형성하도록 반도체 소자를 설계함으로써, 3차원 리세스 채널 구조의 토폴러지 특성(Topological characteristic)에 의해 리세스 채널 구조 내에 생기는 심(Seam)과 후속 열 처리 공정으로 인한 심의 이동현상을 최소화하여 소자의 동작 특성을 향상시킬 수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다.
일반적으로, 디자인 룰의 감소로 단 채널 효과(Short channel effect)에 관한 문제는 점차 극복하기 어려워졌다. 따라서, 셀 트랜지스터의 채널 길이를 늘이기 위하여 핀 형 트랜지스터와 3차원 리세스 트랜지스터와 같은 다중 채널 필드 효과 트랜지스터(Multi-channel Field Effect Transistor 이하 "McFET"이라 함)가 제안되었다.
도 1은 3차원 리세스 채널 구조를 갖는 반도체 소자의 단면 사진을 도시한다. 여기서, 3차원 리세스 채널 구조 하부에 심(Seam)이 발생한 것을 확인할 수 있다. 즉, 3차원 리세스 채널 구조 내에 게이트 도전층을 매립할 때, 종횡비(Aspect ratio)가 큰 3차원 리세스 채널 구조의 토폴러지 특성(Topological characteristic)에 의해 리세스 채널 구조 하부에 심(Seam)이 발생한다.
그러나, 이러한 심은 후속 열처리 공정 시 모양이 변하게 되고, 변화된 심은 게이트 절연막으로 또는 근처로 이동하여 게이트 절연막이 두꺼워지는 효과와, 끝 부분의 뾰족한 결정 경계(Grain boundary)에 의해 스트레스 유도 누설 전류(Stress induced leakage current)와 전기장 집중(Electric field crowding)과 같은 원하지 효과를 발생시킨다. 결국, 3차원 리세스 채널 구조에서는 소자의 채널 기능이 상실되거나 문턱 전압이 바뀌는 문제점이 있다. 결국, 이러한 심으로 소자와 공정 마진을 감소를 가져와 수율 저하를 가져올 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 3차원 리세스 채널 구조를 매립하는 하부 게이트 전극을 제 1 하부 게이트 도전층, 리세스 채널 구조의 매립 시 발생될 심(Seam)과 그 이동을 방지하는 지지층 및 제 2 하부 게이트 도전층의 적층 구조로 형성하도록 반도체 소자를 설계하여 3차원 리세스 채널 구조의 토폴러지 특성(Topological characteristic)에 의해 리세스 채널 구조 내에 생기는 심(Seam)과 후속 열 처리 공정으로 인한 심의 이동현상을 최소화하여 소자의 동작 특성을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명의 일 실시 예에 따른 반도체 소자는,
반도체 기판 내에 형성되어 활성 영역을 정의하는 소자 분리 구조와, 활성 영역의 반도체 기판 내에 위치한 리세스 채널 구조와, 게이트 영역 상에 위치하여 리세스 채널 구조를 매립하며, 리세스 채널 구조 내에 발생될 심(Seam)과 그 이동을 방지하는 지지층을 포함한 게이트 전극을 포함하는 것을 특징으로 한다.
또한, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은,
활성 영역을 정의하는 소자 분리 구조가 구비된 반도체 기판에 리세스 채널 구조를 형성하는 단계와, 반도체 기판과 소자 분리 구조 상부에, 리세스 채널 구조 내에 발생될 심(Seam)과 그 이동을 방지하는 지지층을 포함한 게이트 도전층을 형성하여 리세스 채널 구조를 매립하는 단계와, 게이트 도전층을 게이트 마스크로 패터닝하여 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시 예에 따른 반도체 소자를 도시한 단면도이다. 소자 분리 구조(220)는 반도체 기판(210) 내에 형성되어 활성 영역을 정의한다. 3차원 리세스 채널 구조(240)는 활성 영역의 반도체 기판(210) 내에 위치하고, 게이트 절연막(260)은 게이트 영역에서 3차원 리세스 채널 구조(240)를 포함한 활성 영역 상부에 위치하며, 하부 게이트 전극(275)은 게이트 절연막(260) 상부에 위치하여 3차원 리세스 채널 구조(240)를 매립한다. 본 발명의 일 실시 예에 따르면, 하부 게이트 전극(275)은 제 1 하부 게이트 도전층(263), 리세스 채널 구조(240)의 매립 시 발생될 심(Seam)과 그 이동을 방지하는 지지층(250) 및 제 2 하부 게이트 도전층(267)의 적층구조로 이루어진다. 또한, 제 1 하부 게이트 도전층(263)은 리세스 채널 구조(240)에 컨포멀(Conformal)하게 형성되어 리세스 채널 구조(240) 내에 리세스(240')를 정의한다. 지지층(250)은 리세스 채널 구조(240)의 매립 시 리세스(240') 내에 발생될 심(Seam)과 그 이동을 방지하도록 제 1 하부 게이트 도전층(263)과 제 2 하부 게이트 도전층(267) 사이에 위치된다. 또한, 지지층(250)은 제 1 하부 게이트 도전층(263)에 의해 정의되는 리세스(240')를 매립한다.
본 발명의 일 실시 예에 따르면, 제 1 하부 게이트 도전층(263)은 불순물이 도핑된 폴리실리콘층으로 형성하고, 도핑된 불순물은 인(P)이며, 그 농도는 1.0E20 ions/cm3 내지 4.0E20 ions/cm3인 것이 바람직하다. 또한, 지지층(250)은 절연막, 금속막, 도전층 및 이들의 조합 중 선택된 어느 하나로 형성하며, SOG 산화막이나 결정화된 폴리실리콘층으로 형성하는 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 제 2 하부 게이트 도전층(267)은 불순물이 도핑된 폴리실리콘층으로 형성하고, 제 2 하부 게이트 도전층(267)에 도핑된 불순물은 보론(B) 또는 인(P)이다. 피-형(P-type) 영역에서 인(P)의 농도는 각 5.0E15 ions/cm3 내지 5.0E16 ions/cm3이고, 엔-형(N-type) 영역에서 보론(B)의 농도는 1.0E15 ions/cm3 내지 7.0E15 ions/cm3인 것이 바람직하다. 또한, 게이트 구조물(297)은 게이트 하드 마스크층 패턴(295)과 게이트 전극(293)의 적층구조로 게이트 영역의 3차원 리세스 채널 구조(240) 상부에 위치한다. 여기서, 게이트 전극(293)은 하부 게이트 전극(275)과 상부 게이트 전극(285)의 적층구조인 것이 바람직하다.
도 3은 본 발명의 다른 실시 예에 따른 반도체 소자를 도시한 단면도이다. 여기서, 도 3(i)은 엔모스(NMOS) 영역의 반도체 소자를 도시한 단면도이고, 도 3(ii)은 피모스(PMOS) 영역의 반도체 소자를 도시한 단면도이다. 소자 분리 구조(320)는 엔모스(NMOS) 영역과 피모스(PMOS) 영역을 포함한 반도체 기판(310) 내에 형성되어 활성 영역을 정의한다. 벌브 형(Bulb type) 리세스 채널 구조(340)는 활성 영역의 반도체 기판(310) 내에 위치하고, 게이트 절연막(360)은 게이트 영역의 벌브 형 리세스 채널 구조(340)를 포함한 활성 영역 상부에 위치하며, 하부 게이트 전극(375)은 게이트 절연막(360) 상부에 위치하여 벌브 형 리세스 채널 구조(340)를 매립한다. 이때, 하부 게이트 전극(375)은 불순물이 도핑된 폴리실리콘층으로 형성된 제 1 하부 게이트 도전층(363)과, 리세스 채널 구조(340) 매립 시 발생될 심(Seam)과 그 이동을 방지하는 지지층(350)과, 엔모스 영역과 피모스 영역에 각각 다른 불순물이 도핑된 폴리실리콘층으로 형성된 제 2 하부 게이트 도전층(367)의 적층구조로 이루어진다. 또한, 제 1 하부 게이트 도전층(363)은 리세스 채널 구조(340)에 컨포멀(Conformal)하게 형성되어 리세스 채널 구조(340) 내에 리세스(340')를 정의한다. 지지층(350)은 리세스 채널 구조(340)의 매립 시 발생될 심(Seam)과 그 이동을 방지하도록 제 1 하부 게이트 도전층(363)과 제 2 하부 게이트 도전층(367) 사이에 위치된다. 또한, 지지층(350)은 제 1 하부 게이트 도전층(363)에 의해 정의되는 리세스(340')를 매립한다.
본 발명의 일 실시 예에 따르면, 제 1 하부 게이트 도전층(363)에 도핑된 불순물은 인(P)이며, 그 농도는 1.0E20 ions/cm3 내지 4.0E20 ions/cm3인 것이 바람직하다. 또한, 지지층(350)은 절연막, 금속막, 도전층 및 이들의 조합 중 선택된 어느 하나로 형성하며, SOG 산화막 또는 결정화된 폴리실리콘층으로 형성하는 것이 바람직하다. 그리고, 피모스 영역의 제 2 하부 게이트 도전층(367)에 도핑된 불순물은 보론(B)이며, 그 농도는 각각 5.0E15 ions/cm3 내지 5.0E16 ions/cm3인 것이 바람직하다. 또한, 엔모스 영역의 제 2 하부 게이트 도전층(367)에 도핑된 불순물은 인(P)이며, 그 농도는 1.0E15 ions/cm3 내지 7.0E15 ions/cm3인 것이 바람직하다. 게이트 구조물(397)은 게이트 하드 마스크층 패턴(395)과 게이트 전극(393)의 적층구조로 게이트 영역의 벌브 형 리세스 채널 구조(340) 상부에 위치한다. 여기서, 게이트 전극(393)은 하부 게이트 전극(375)과 상부 게이트 전극(385)의 적층구조인 것이 바람직하다.
도 4a 내지 4g는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 여기서, 도 4a(i) 내지 4g(i)는 엔모스(NMOS) 영역에서 반도체 소자의 제조 방법을 도시한 단면도들이고, 도 4a(ii) 내지 4f(ii)는 피모스(PMOS) 영역에서 반도체 소자의 제조 방법을 도시한 단면도들이다. 활성 영역을 정의하는 소자 분리 구조(420)가 구비된 반도체 기판(410) 상부에 하드 마스크층(421)을 형성한 후, 하드 마스크층(421) 상부에 감광막(미도시)을 형성한다. 다음으로, 리세스 게이트 마스크(미도시)로 감광막을 노광 및 현상하여 리세스 영역을 정의하는 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 식각 마스크로 하드 마스크층(421)을 식각하여 리세스 영역 하부의 반도체 기판(410)을 노출하는 리세스 영역(미도시)을 형성한다. 이후, 감광막 패턴을 제거한 후, 리세스 영역 하부에 노출된 반도체 기판(410)을 소정 두께 식각하여 제 1 리세스(424)를 형성한다. 그 다음, 제 1 리세스(424)의 측벽에 측벽 스페이서(422)를 형성한다.
도 4b를 참조하면, 측벽 스페이서(422)와 하드 마스크층(421)을 식각 마스크 로 제 1 리세스(424) 하부에 노출된 반도체 기판(410)을 소정 두께 식각하여 제 2 리세스(425)를 형성한다. 이때, 제 1 리세스(424)와 제 2 리세스(425) 내에 리세스 채널 구조(440)가 형성되며, 리세스 채널 구조(440)는 하부 리세스 채널 구조의 폭이 상부 리세스 채널 구조보다 같거나 큰 것이 바람직하다. 이후, 측벽 스페이서(422)와 하드 마스크층(421)을 제거하여 반도체 기판(410)을 노출한 후, 노출된 반도체 기판(410) 상부에 게이트 절연막(460)을 형성한다. 본 발명의 일 실시 예에 따르면, 제 2 리세스(425)의 형성을 위한 제 1 리세스(424) 하부에 노출된 반도체 기판(410)에 대한 식각 공정은 등방성 식각 공정으로 수행되는 것이 바람직하다.
도 4c 및 4d를 참조하면, 리세스 게이트 구조(440)를 포함하는 반도체 기판(410)과 소자 분리 구조(420) 상부에 제 1 하부 게이트 도전층(463)을 형성한다. 제 1 하부 게이트 도전층(463)은 리세스 채널 구조(440)에 컨포멀(Conformal)하게 형성되어 리세스(440')를 정의한다. 이후, 제 1 하부 게이트 도전층(463) 상부에 리세스 채널 구조(440)(또는, 리세스(440'))를 매립하는 지지층(450)을 형성한다. 본 발명의 일 실시 예에 따르면, 제 1 하부 게이트 도전층(463)의 두께는 상부 리세스 채널 구조의 폭 D/2보다 작은 것이 바람직하다. 또한, 제 1 하부 게이트 도전층(463)은 불순물이 도핑된 폴리실리콘층으로 형성한다. 이때, 제 1 하부 게이트 도전층(463)은 폴리실리콘층을 형성하고, 폴리실리콘층에 불순물 이온을 주입하여 제 1 하부 게이트 도전층(463)에 대한 도핑된 폴리실리콘층을 형성할 수 있다. 또한, Si 소스 가스와 불순물 소스 가스를 이용하여 적층 시 도핑된 폴리실리콘층을 형성할 수 있다. 도핑된 불순물은 인(P)이며, 그 농도는 1.0E20 ions/cm3 내지 4.0E20 ions/cm3인 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 지지층(450)은 절연막, 금속막, 도전층 및 이들의 조합 중 선택된 어느 하나로 형성하며, SOG(Spin-on-Glass) 산화막으로 형성하는 것이 바람직하다. 한편, 지지층(450)은 후속 리세스 채널 구조(440)의 매립 시 제 2 리세스(425) 내에 발생될 심(Seam)과 그 이동을 방지하는 지지층으로 사용한다.
도 4e 내지 4g를 참조하면, 제 1 하부 게이트 도전층(463)을 노출할 때까지 지지층(450)을 평탄화 식각한 후, 제 1 하부 게이트 도전층(463)과 지지층(450) 상부에 제 2 하부 게이트 도전층(467)을 형성하여 하부 게이트 도전층(470)을 형성한다. 본 발명의 일 실시 예에 따르면, 지지층(450)에 대한 평탄화 식각 공정은 CMP 방법 또는 에치-백(Etch-back) 방법으로 수행된다. 또한, 제 2 하부 게이트 도전층(467)은 불순물이 도핑된 폴리실리콘층으로 형성하는 것이 바람직하다. 즉, 제 2 하부 게이트 도전층(467)은 폴리실리콘층을 형성하고, 폴리실리콘층에 불순물 이온을 주입하여 제 2 하부 게이트 도전층(467)에 대한 도핑된 폴리실리콘층을 형성할 수 있다. 또한, 도핑된 폴리실리콘층은 적층 단계에서 Si 소스 가스와 불순물 소스 가스를 이용하여 형성할 수 있다. 이때, 도핑된 불순물은 보론(B) 또는 인(P)이다. 한편, 피모스(PMOS) 영역에서는 보론(B)을 도핑하며, 도핑된 불순물의 농도는 5.0E15 ions/cm3 내지 5.0E16 ions/cm3이다. 엔모스(NMOS) 영역에서는 인(P)을 도핑 하며, 도핑된 불순물의 농도는 1.0E15 ions/cm3 내지 7.0E15 ions/cm3이다.
다음으로, 도핑된 불순물을 폴리실리콘층으로 확산시키기 위한 급속 열처리 공정(RTA)을 수행한 후, 하부 게이트 도전층(470) 상부에 상부 게이트 도전층(480)과 게이트 하드 마스크층(490)을 형성한다. 이후, 게이트 마스크(미도시)를 식각 마스크로 게이트 하드 마스크층(490), 상부 게이트 도전층(480) 및 하부 게이트 도전층(470)을 패터닝하여 게이트 하드 마스크층 패턴(495)과 게이트 전극(493)의 적층구조로 이루어진 게이트 구조물(497)을 형성한다. 본 발명의 일 실시 예에 따르면, 게이트 전극(493)은 상부 게이트 전극(485)과 하부 게이트 전극(475)의 적층구조로 이루어진다. 이때, 상부 게이트 도전층(480)은 티타늄 질화막, 텅스텐 질화막, 텅스텐 폴리실사이드층, 티타늄 폴리사이드층, 티타늄층, 텅스텐층 및 이들의 조합 중 선택된 어느 하나로 형성하는 것이 바람직하다.
도 5a 내지 5f는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 여기서, 도 5a(i) 내지 5e(i)는 엔모스(NMOS) 영역에서 반도체 소자의 제조 방법을 도시한 단면도들이고, 도 5a(ii) 내지 5e(ii)는 피모스(PMOS) 영역에서 반도체 소자의 제조 방법을 도시한 단면도들이다. 활성 영역을 정의하는 소자 분리 구조(520)가 구비된 반도체 기판(510) 상부에 하드 마스크층(521)을 형성한 후, 하드 마스크층(521) 상부에 감광막(미도시)을 형성한다. 다음으로, 리세스 게이트 마스크(미도시)로 감광막을 노광 및 현상하여 리세스 영역을 정의하는 감광막 패턴(미도시)을 형성한 후, 감광막 패턴을 식각 마스크로 하드 마스크층(521)을 식각하여 리세스 영역 하부의 반도체 기판(510)을 노출하는 리세스 영역(미도시)을 형성한다. 이후, 감광막 패턴을 제거한 후, 리세스 영역 하부에 노출된 반도체 기판(510)을 소정 두께 식각하여 제 1 리세스(524)를 형성한다. 그 다음, 제 1 리세스(524)의 측벽에 측벽 스페이서(522)를 형성한다.
도 5b를 참조하면, 측벽 스페이서(522)와 하드 마스크층(521)을 식각 마스크로 제 1 리세스(524)의 하부에 노출된 반도체 기판(510)을 소정 두께 식각하여 제 2 리세스(525)를 형성한다. 이때, 제 1 리세스(524)와 제 2 리세스(525) 내에 리세스 채널 구조(540)가 정의되며, 리세스 채널 구조(540)는 하부 리세스 채널 구조의 폭이 상부 리세스 채널 구조보다 같거나 큰 것이 바람직하다. 이후, 측벽 스페이서(522)와 하드 마스크층(521)을 제거하여 반도체 기판(510)을 노출한 후, 노출된 반도체 기판(510) 상부에 게이트 절연막(560)을 형성한다. 본 발명의 일 실시 예에 따르면, 제 2 리세스(525)의 형성을 위한 제 1 리세스(524) 하부에 노출된 반도체 기판(510)에 대한 식각 공정은 등방성 식각 공정으로 수행되는 것이 바람직하다.
도 5c 및 5d를 참조하면, 리세스 게이트 구조(540)를 포함하는 반도체 기판(510)과 소자 분리 구조(520) 상부에 제 1 하부 게이트 도전층(563)을 형성한다. 제 1 하부 게이트 도전층(563)은 리세스 채널 구조(540)에 컨포멀(Conformal)하게 형성되어 리세스(540')를 정의한다. 이후, 제 1 하부 게이트 도전층(563)의 표면에 열처리 공정을 수행하여 제 1 하부 게이트 도전층(563) 상부에 지지층(550)을 형성한다. 본 발명의 일 실시 예에 따르면, 지지층(550) 형성을 위한 열처리 공정은 질소(N), 인(P), 불활성 기체 및 이들의 조합 중 선택된 불순물 분위기에서 수행되는 것이 바람직하다. 그리고, 열처리 공정은 500~1000℃의 온도에서 5~200초 동안 수행하는 것이 바람직하며, 특히 550~750℃의 온도하에서 10~30초 동안 수행하는 것이 바람직하다. 또한, 제 1 하부 게이트 도전층(563)은 불순물이 도핑된 비정질 폴리실리콘층으로 형성하는 것이 바람직하다. 이때, 제 1 하부 게이트 도전층(563)은 비정질 폴리실리콘층을 형성하고, 비정질 폴리실리콘층에 불순물 이온을 주입하여 제 1 하부 게이트 도전층(563)에 대한 도핑된 비정질 폴리실리콘층을 형성할 수 있다. 또한, Si 소스 가스와 불순물 소스 가스를 이용하여 적층 시 도핑된 비정질 폴리실리콘층을 형성할 수 있다. 도핑된 불순물은 인(P)이며, 그 농도는 1.0E20 ions/cm3 내지 4.0E20 ions/cm3인 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 지지층(550)은 절연막, 금속막, 도전층 및 이들의 조합 중 선택된 어느 하나로 형성된다. 한편, 지지층(550)은 후속 리세스 채널 구조(540)의 매립 시 제 2 리세스(525) 내에 발생될 심(Seam)의 이동을 방지하는 경계(Boundary)로 사용되며, 결정화된 폴리실리콘층으로 형성되는 것이 바람직하다.
도 5e 및 5f를 참조하면, 지지층(550) 상부에 제 2 하부 게이트 도전층(567)을 형성하여 리세스 채널 구조(540)(또는, 리세스(540'))를 매립하는 하부 게이트 도전층(570)을 형성한 후, 도핑된 불순물을 폴리실리콘층으로 확산시키기 위한 급속 열처리 공정(RTA)을 수행한다. 다음으로, 하부 게이트 도전층(570) 상부에 상부 게이트 도전층(580)과 게이트 하드 마스크층(590)을 형성한 후, 게이트 마스크(미도시)를 식각 마스크로 게이트 하드 마스크층(590), 상부 게이트 도전층(580) 및 하부 게이트 도전층(570)을 패터닝하여 게이트 하드 마스크층 패턴(595)과 게이트 전극(593)의 적층구조로 이루어진 게이트 구조물(597)을 형성한다. 본 발명의 일 실시 예에 따르면, 제 2 하부 게이트 도전층(567)은 불순물이 도핑된 폴리실리콘층으로 형성하는 것이 바람직하다. 즉, 제 2 하부 게이트 도전층(567)은 폴리실리콘층을 형성하고, 폴리실리콘층에 불순물 이온을 주입하여 제 2 하부 게이트 도전층(567)에 대한 도핑된 폴리실리콘층을 형성할 수 있다. 또한, 도핑된 폴리실리콘층은 적층 단계에서 Si 소스 가스와 불순물 소스 가스를 이용하여 형성할 수 있다. 이때, 도핑된 불순물은 보론(B) 또는 인(P)이다. 한편, 피모스(PMOS) 영역에서는 보론(B)을 도핑하며, 도핑된 불순물의 농도는 5.0E15 ions/cm3 내지 5.0E16 ions/cm3이다. 엔모스(NMOS) 영역에서는 인(P)을 도핑하며, 도핑된 불순물의 농도는 1.0E15 ions/cm3 내지 7.0E15 ions/cm3이다. 본 발명의 다른 실시 예에 따르면, 게이트 전극(593)은 상부 게이트 전극(585)과 하부 게이트 전극(575)의 적층구조로 이루어진다. 이때, 상부 게이트 도전층(580)은 티타늄 질화막, 텅스텐 질화막, 텅스텐 폴리실사이드층, 티타늄 폴리사이드층, 티타늄층, 텅스텐층 및 이들의 조합 중 선택된 어느 하나로 형성하는 것이 바람직하다.
도 6은 본 발명의 다른 실시 예에 따른 반도체 소자를 도시한다. 벌크 반도체 기판(610)과 상부 반도체 기판(미도시) 사이에 실리콘 게르마늄층(612)을 형성하여 후속 3차원 리세스 게이트 구조(640)의 하부를 용이하게 형성한다. 특히, 3차원 리세스 게이트 구조(640)의 하부 형성 시 반도체 기판과 실리콘 게르마늄층의 식각선택비를 이용한 습식 식각 방법이나 세정 방법을 이용할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 제조 방법은 3차원 리세스 채널 구조의 토폴러지 특성(Topological characteristic)에 의해 게이트 도전층 형성 시 발생될 심(Seam)과 그 이동을 방지할 수 있어 트랜지스터의 동작 특성을 향상시킬 수 있는 이점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (25)

  1. 삭제
  2. 삭제
  3. 활성 영역을 정의하는 소자 분리 구조가 구비된 반도체 기판에 리세스 채널 구조를 형성하는 단계;
    상기 반도체 기판과 상기 소자 분리 구조 상부에, 상기 리세스 채널 구조 내에 발생될 심(Seam)과 그 이동을 방지하는 지지층을 포함한 게이트 도전층을 형성하여 상기 리세스 채널 구조를 매립하는 단계; 및
    상기 게이트 도전층을 게이트 마스크로 패터닝하여 게이트 구조물을 형성하는 단계를 포함하는 반도체 소자의 제조 방법으로,
    상기 게이트 도전층을 형성하는 단계는,
    상기 반도체 기판 상부에 상기 지지층을 포함하는 하부 게이트 도전층을 형성하여 상기 리세스 채널 구조를 매립하는 단계; 및
    상기 하부 게이트 도전층 상부에 상부 게이트 도전층을 형성하는 단계를 포함하되,
    상기 하부 게이트 도전층을 형성하는 단계는,
    상기 리세스 채널 구조를 포함한 상기 반도체 기판 상부에 제 1 하부 게이트 도전층을 형성하는 단계;
    상기 제 1 하부 게이트 도전층에 열처리 공정을 수행하여 상기 제 1 하부 게이트 도전층 상부에 상기 지지층을 형성하는 단계; 및
    상기 지지층 상부에 제 2 하부 게이트 도전층을 형성하여 상기 리세스 채널 구조를 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3항에 있어서,
    상기 제 1 하부 게이트 도전층은 컨포멀(conformal)하게 형성되며, 불순물이 도핑된 비정질 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4항에 있어서,
    상기 도핑된 불순물은 인(P)이며, 그 농도는 1.0E20 ions/cm3 내지 4.0E20 ions/cm3인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 3항에 있어서,
    상기 제 1 하부 게이트 도전층에 대한 열처리 공정은 500℃~1,000℃의 온도하에서 5~200초 동안 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6항에 있어서,
    상기 열처리 공정은 질소(N), 인(P), 불활성 기체 및 이들의 조합 중 선택된 어느 하나의 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 3항에 있어서,
    상기 지지층은 결정화된 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 3항에 있어서,
    상기 제 2 하부 게이트 도전층은 불순물이 도핑된 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 9항에 있어서,
    상기 도핑된 불순물은 보론(B) 또는 인(P)이며, 그 농도는 1.0E15 ions/cm3 내지 7.0E15 ions/cm3인 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 10항에 있어서,
    피모스(PMOS) 영역의 상기 제 2 하부 게이트 도전층은 보론(B)이 도핑된 상기 폴리실리콘층으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 10항에 있어서,
    엔모스(NMOS) 영역의 상기 제 2 하부 게이트 도전층은 인(P)이 도핑된 상기 폴리실리콘층으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 삭제
  14. 삭제
  15. 반도체 기판 내에 형성되어 활성 영역을 정의하는 소자 분리 구조;
    상기 활성 영역의 상기 반도체 기판 내에 위치한 리세스 채널 구조; 및
    게이트 영역 상에 위치하여 상기 리세스 채널 구조를 매립하며, 상기 리세스 채널 구조 내에 발생될 심(Seam)과 그 이동을 방지하는 지지층을 포함한 게이트 전극을 포함하고,
    상기 게이트 전극은 상기 지지층을 포함하는 하부 게이트 전극과 상부 게이트 전극의 적층구조를 포함하는 반도체 소자로서,
    상기 하부 게이트 전극은 제 1 하부 게이트 도전층과 제 2 하부 게이트 도전층의 적층구조를 포함하되, 상기 지지층은 상기 제 1 하부 게이트 도전층과 상기 제 2 하부 게이트 도전층 사이에 위치하는 것을 특징으로 하는 반도체 소자.
  16. 제 15항에 있어서,
    상기 제 1 하부 게이트 도전층은 불순물이 도핑된 폴리실리콘층인 것을 특징으로 하는 반도체 소자.
  17. 제 16항에 있어서,
    상기 불순물이 도핑된 폴리실리콘층은 비정질 폴리실리콘층인 것을 특징으로 하는 반도체 소자.
  18. 제 16항에 있어서,
    상기 도핑된 불순물은 인(P)이며, 그 농도는 1.0E20 ions/cm3 내지 4.0E20 ions/cm3인 것을 특징으로 하는 반도체 소자.
  19. 제 15항에 있어서,
    상기 지지층은 절연막, 금속막, 도전층 및 이들의 조합 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자.
  20. 제 19항에 있어서,
    상기 지지층은 SOG 산화막 또는 결정화된 폴리실리콘층인 것을 특징으로 하는 반도체 소자.
  21. 반도체 기판 내에 형성되어 활성 영역을 정의하는 소자 분리 구조;
    상기 활성 영역의 상기 반도체 기판 내에 위치한 리세스 채널 구조; 및
    게이트 영역 상에 위치하여 상기 리세스 채널 구조를 매립하며, 상기 리세스 채널 구조 내에 발생될 심(Seam)과 그 이동을 방지하는 지지층을 포함한 게이트 전극을 포함하는 반도체 소자로서,
    상기 제 2 하부 게이트 도전층은 불순물이 도핑된 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 소자.
  22. 제 21항에 있어서,
    상기 도핑된 불순물은 보론(B) 또는 인(P)이며, 그 농도는 1.0E15 ions/cm3 내지 7.0E15 ions/cm3인 것을 특징으로 하는 반도체 소자.
  23. 제 22항에 있어서,
    피모스(PMOS) 영역의 상기 제 2 하부 게이트 도전층은 상기 보론(B)이 도핑된 상기 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 소자.
  24. 제 22항에 있어서,
    엔모스(NMOS) 영역의 상기 제 2 하부 게이트 도전층은 상기 인(P)이 도핑된 상기 폴리실리콘층인 것을 특징으로 하는 반도체 소자.
  25. 제 15항에 있어서,
    상기 리세스 채널 구조를 포함한 상기 활성 영역 상부에 위치한 게이트 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
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