CN113964176B - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明提供一种半导体结构及其形成方法，其中，半导体结构的形成方法包含：在基板上依序形成外延层及半导体层。在半导体层上形成图案化硬遮罩层。图案化硬遮罩层包含至少二开口。使用图案化硬遮罩层作为刻蚀遮罩，并刻蚀半导体层，以移除至少二开口下方的半导体层。移除介于至少二开口之间的图案化硬遮罩层。使用图案化硬遮罩层的剩余部分作为刻蚀遮罩，并刻蚀半导体层及外延层，以使外延层具有凹槽及凸部。凸部位于凹槽的底表面上且在介于至少二开口之间的图案化硬遮罩层的下方。移除图案化硬遮罩层的剩余部分。在半导体层及外延层上形成具有第一沟槽的第一介电层。本发明能够使半导体结构中的电场与电荷更加均匀，来获得更优良的电性特征。
Description
技术领域
本发明是关于半导体结构及其形成方法，特别是关于其内包含有凹槽及凸部的外延层的半导体结构及其形成方法。
背景技术
由于沟槽式金属氧化物半导体场效晶体管(trench MOSFET)中存在沟槽结构，而使其具有较小的元件间距(device pitch)与较低的栅漏极电容(Cgd)，因此能够有效降低导通电阻(Rds_on)且降低开关损耗(switching loss)。然而，随着使用者需求的提升，晶体管被期望具有更小的尺寸、更快的响应速度及更低的开关损耗。如果需要缩小晶体管的尺寸，通常需要相应缩小沟槽的宽度。即使如此，栅漏极电荷(Qgd)或栅漏极电容仍无法有效地变小，致使开关速度没有显著的改善。
因此，目前发展出了遮蔽栅极沟槽式(shielded gate trench，SGT)MOSFET。SGT-MOSFET内设置有作为遮蔽电极(shield electrode)的源极电极，也就是在其内设置有源极遮蔽(source shielded)结构。因此，SGT-MOSFET能够基于电荷平衡技术，来获得更低的导通电阻与更优良的开关性能。
惟，虽然现存的半导体结构及其形成方法已逐步满足它们既定的用途，但它们仍未在各方面皆彻底的符合要求。因此，关于进一步加工后可做为SGT-MOSFET的半导体结构及其形成方法仍有一些问题需要克服。
发明内容
鉴于上述问题，本发明藉由进一步设置作为遮蔽电极的漏极电极，也就是进一步设置有漏极遮蔽(drain shielded)结构，以使半导体结构中的电场与电荷更加均匀，来获得更优良的电性特征。
根据一些实施例，提供半导体结构的形成方法。半导体结构的形成方法包含：在基板上依序形成外延层及半导体层。在半导体层上形成图案化硬遮罩层。图案化硬遮罩层包含至少二开口。使用图案化硬遮罩层作为刻蚀遮罩，并刻蚀半导体层，以移除至少二开口下方的半导体层。移除介于至少二开口之间的图案化硬遮罩层。使用图案化硬遮罩层的剩余部分作为刻蚀遮罩，并刻蚀半导体层及外延层，以使外延层具有凹槽及凸部。凸部位于凹槽的底表面上且在介于至少二开口之间的图案化硬遮罩层的下方。移除图案化硬遮罩层的剩余部分。在半导体层及外延层上形成具有第一沟槽的第一介电层。
根据一些实施例，提供半导体结构。半导体结构包含：基板、外延层、半导体层、介电层、源极及栅极。基板具有第一导电型态。外延层具有第一导电型态，设置于基板上，包含凹槽及设置于凹槽的底表面上的凸部。半导体层具有不同于第一导电型态的第二导电型态，设置于外延层上，且不设置于凹槽上。介电层设置于外延层及半导体层上，且具有对应于凸部的形状。源极设置于介电层上。栅极设置于介电层上。
本发明的半导体结构可应用于多种类型的半导体装置，为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。
附图说明
藉由以下的详述配合所附图式，我们能更加理解本发明实施例的观点。值得注意的是，根据工业上的标准惯例，一些部件(feature)可能没有按照比例绘制。事实上，为了能清楚地讨论，不同部件的尺寸可能被增加或减少。
图1至图18是根据本发明的一些实施例，绘示在各个阶段形成半导体结构的剖面示意图；
图19是根据本发明的一些实施例，绘示出由半导体结构形成的本发明实施例之一的SGT-MOSFET的剖面示意图；
图20至图30是根据本发明的一些实施例，绘示出半导体结构的剖面示意图；以及
图31是根据本发明的一些实施例，绘示出由半导体结构形成的本发明实施例之一的SGT-MOSFET的剖面示意图。
符号说明
1,2：半导体结构；
100：基板；
200：外延层；
210,301：凹槽；
220,302：凸部；
300：半导体层；
310：第一掺杂区；
320：第二掺杂区；
330：接触插塞；
400：图案化硬遮罩层；
400A：第一图案化硬遮罩；
400B：第二图案化硬遮罩；
500：光阻层；
600：第一介电层；
600a：突出表面；
610：第二介电层；
700：源极；
800：栅极；
900：层间介电层；
910：金属层；
CT：接触通孔；
D：距离；
H：高度；
L：深度；
OP：开口；
T1：第一沟槽；
T2：第二沟槽；
T3：第三沟槽；
W：宽度。
具体实施方式
以下揭露提供了很多不同的实施例或范例，用于实施所提供的半导体结构的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例及/或形态之间的关系。
以下描述实施例的一些变化。在不同图式和说明的实施例中，相似的参考数字被用来标明相似的元件。可以理解的是，在方法的前、中、后可以提供额外的操作，且一些叙述的操作可为了该方法的其他实施例被取代或删除。
图1至图18是根据本发明的一些实施例，说明形成图19所示的半导体结构在各个阶段的剖面示意图。
参照图1，在基板100上依序形成外延层200及半导体层300。基板100可为块材(bulk)半导体。基板100可为晶圆，例如为硅晶圆。
外延层200可包含硅、锗、硅与锗、III-V族化合物或上述的组合。上述外延层200可藉由外延成长(epitaxial growth)工艺形成。
在一些实施例，基板100及外延层200具有第一导电型态，且半导体层300具有不同于第一导电型态的第二导电型态。举例而言，若基板100及外延层200具有的第一导电型态为N型，则半导体层300具有的第二导电型态为P型；反之，若基板100及外延层200具有的第一导电型态为P型，则半导体层300具有的第二导电型态为N型。第一导电型态与第二导电型态可依据需求调整，同时，掺杂浓度、掺杂深度及掺杂区域大小亦可依据需求调整。在一些实施例中，基板100及外延层200具有N型导电型态；且半导体层300具有P型导电型态。在一些实施例中，半导体层300亦可于后续形成栅极之后再形成。
参照图2，在半导体层300上形成图案化硬遮罩层400。图案化硬遮罩层400包含至少二开口OP。图案化硬遮罩层400的开口OP暴露出半导体层300的上表面的一部分。
图案化硬遮罩层400可包含氧化物、氮化物或其组合。可理解的是，能够依据工艺条件搭配适合的硬遮罩材料，因此本发明的实施例并不限于此。
在一些实施例中，图案化硬遮罩层400为氧化物。在一些实施例中，在半导体层300上形成图案化硬遮罩层400的步骤可进一步包含：沉积氧化物层于半导体层300上：形成光阻层于氧化物层上；依照需求对光阻层进行曝光，以获得图案化光阻层；以及使用图案化光阻层作为刻蚀遮罩，刻蚀氧化物层来形成图案化氧化物层，以获得在半导体层300上的图案化硬遮罩层400。氧化物层可藉由化学气相沉积(chemical vapor deposition，CVD)、或其他合适的工艺而得。
使用图案化硬遮罩层400作为刻蚀遮罩，并刻蚀半导体层300，以移除在图案化硬遮罩层400中的至少二开口OP内的半导体层300。亦即，移除对应至少二开口OP的半导体层300的部分，使得半导体层300形成对应于至少二开口OP的凹槽301、及介于凹槽301之间的凸部302，也就是说，半导体层300的表面具有浅双沟槽构形(shallow twin-trenchformation)。在一些实施例中，经刻蚀的半导体层300未被贯穿，换句话说，半导体层300仍完全覆盖外延层200的上表面，而不暴露外延层200的上表面。可理解的是，能够根据需求调整刻蚀半导体层300的深度。
参照图3至图5，移除介于至少二开口OP之间的图案化硬遮罩层400。可藉由执行刻蚀工艺或其他合适的工艺来移除图案化硬遮罩层400。刻蚀工艺可包含干刻蚀、湿刻蚀或其他刻蚀方法(例如，反应式离子刻蚀)。刻蚀工艺也可以是纯化学刻蚀(等离子体刻蚀)、纯物理刻蚀(离子研磨)或其组合。
在一些实施例中，图案化硬遮罩层400可包含介于至少二开口OP之间的第一图案化硬遮罩400A、以及第二图案化硬遮罩400B。在一些实施例中，第二图案化硬遮罩400B可相邻于第一图案化硬遮罩400A。在一些实施例中，第二图案化硬遮罩400B与相邻于其的第一图案化硬遮罩400A之间具有开口OP。在一些实施例中，第一图案化硬遮罩400A可介于两个相邻的第二图案化硬遮罩400B之间。在一些实施例中，藉由执行刻蚀工艺来移除第一图案化硬遮罩400A，并保留第二图案化硬遮罩400B，来调整作为后续刻蚀工艺的刻蚀遮罩的图案化硬遮罩层400的图案。
详细而言，如图3所示，在移除介于至少二开口OP之间的第一图案化硬遮罩400A之前，形成光阻层500于第二图案化硬遮罩400B上。光阻层500的形成可藉由旋转涂布工艺来涂布合适的光阻剂于半导体层300及图案化硬遮罩层400上，并使用适合的光罩以曝光光阻剂来形成仅遮蔽第二图案化硬遮罩400B，而未遮蔽第一图案化硬遮罩400A的光阻层500。接着，如图4所示，移除未被光阻层500遮蔽的介于至少二开口OP之间的第一图案化硬遮罩400A，以暴露第一图案化硬遮罩400A下方的半导体层300。也就是说，藉由移除第一图案化硬遮罩400A，暴露出半导体层300的凸部302的顶表面及侧壁。半导体层300的凸部302可对应于已被移除的图案化硬遮罩400的第一图案化硬遮罩400A下方的位置处。然后，如图5所示，在移除第一图案化硬遮罩400A之后，再移除光阻层500。光阻层500可使用灰化(ashing)及/或湿式去除(wet strip)工艺来移除。
根据本发明的一些实施例，藉由设置光阻层500于图案化硬遮罩层400上；移除图案化硬遮罩层400的一部分，也就是移除第一图案化硬遮罩400A；且保留图案化硬遮罩层400的剩余部分，也就是保留第二图案化硬遮罩400B，来调整作为后续刻蚀工艺的刻蚀遮罩的图案化硬遮罩层400的图案。
参照图6，使用图案化硬遮罩层的剩余部分，亦即使用第二图案化硬遮罩400B作为刻蚀遮罩，并刻蚀半导体层300及外延层200，根据特定的刻蚀速率及刻蚀选择性，使得半导体层300的表面的图案转移到外延层200的表面上。由于半导体层300的表面具有凹槽301及介于凹槽301之间的凸部302，因此经过刻蚀工艺后，外延层200亦可具有凹槽210及凸部220。半导体层300虽设置于外延层200上，但不设置于凹槽210上。凹槽210朝向基板100的方向凹入。在外延层200中，凹槽210的底表面最接近基板100。凸部220可位于凹槽210的底表面上。凸部220可对应于已被移除的图案化硬遮罩400的第一图案化硬遮罩400A下方、及半导体层300的凸部302的下方的位置处。
在一些实施例中，凸部220从凹槽210的底表面沿着远离基板100的方向外延伸。且以图6中的虚线作为虚拟基准线时，凸部220具有高度H。较佳地，高度H可为沟槽深度L的1/2～1/6，其中沟槽深度L为半导体层300的底部至图6中的虚拟基准线的距离；更佳地可为1/3～1/5。凸部220的宽度W可对应于第一图案化硬遮罩400A的宽度。较佳地，宽度W可为外延层200的凹槽210的宽度的1/2～3/1；更佳地可为1/1～2/1。在此，外延层200的凸部220可作为漏极遮蔽结构(drain shielded structure)，设置于后续所形成的SGT-MOSFET中。因此，本发明能够藉由设置漏极遮蔽结构，增加遮蔽电极在漂移区域的深度，进一步改善电荷平衡效应，使得电荷能够分布地更加均匀，同时让最大的电场强度远离沟槽的角落位置，来达到降低导通电阻及提高元件崩溃电压的目的。
在一些实施例中，由于开口OP的宽度对应于凸部220与凹槽210的侧壁之间的距离D，因此可藉由调整开口OP的宽度来调整凸部220与凹槽210的侧壁之间的距离D。较佳地，距离D不为0。较佳地，距离D与宽度W的比例为1:3～2:1；更佳地为，1:2～1:1。进而，藉由改变凸部220与凹槽210的侧壁之间的距离D，调整介于凸部220与凹槽210的侧壁之间的电容大小，来降低外延层200中的外延阻抗(epitaxy resistance)，使导通电阻降低，崩溃电压提高，且维持栅极电荷(Qg)，而不使栅极电荷增加。所以，后续所形成的SGT-MOSFET的效能指数(Figure of Merits，FOM)能够更加改善，而达到降低高压端的切换损耗、降低低压端的导通损耗、及提升电路效率的目的。
参照图7，移除第二图案化硬遮罩400B，以暴露半导体层300的上表面。移除第二图案化硬遮罩400B的工艺与移除第一图案化硬遮罩400A的工艺相同，或者可以任何合适工艺进行移除。接者，在半导体层300及外延层200上形成具有第一沟槽T1的第一介电层600，以获得本发明的半导体结构。第一介电层600可为氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)介电材料、或其它任何适合的介电材料、或上述的组合。高介电常数介电材料的材料可为金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、锆硅酸盐、锆铝酸盐。在一些实施例中，第一介电层600可包含氧化物。
第一介电层600可藉由CVD或热氧化法形成。CVD可为低压化学气相沉积法(lowpressure chemical vapor deposition，LPCVD)、低温化学气相沉积法(low temperaturechemical vapor deposition，LTCVD)、快速升温化学气相沉积法(rapid thermalchemical vapor deposition，RTCVD)、PECVD、原子层化学气相沉积法的原子层沉积法(atomic layer deposition，ALD)或其它合适的CVD工艺。
在一些实施例中，第一介电层600顺应性地形成于外延层200及半导体层300上。具体而言，第一介电层600设置于半导体层300的顶表面及侧壁上、外延层200的凹槽210的侧壁及底表面上、及外延层200的凸部220的侧壁及顶表面上。
需特别说明的是，一般而言，SGT-MOSFET可分为左右分离栅极式(left and rightsplit gate)及上下分离栅极式(up and down split gate)。常见地，左右分离栅极式的遮蔽电极夹设于栅极之间，而上下分离栅极式的遮蔽电极则设置于栅极下方。本发明的半导体结构可广泛地应用于上述两种常见的SGT-MOSFET，且本发明的半导体结构的形成方法能够在仅改变少数步骤的情况下，增设漏极遮蔽结构来进一步改善SGT-MOSFET的电性特征。
根据本发明的一些实施例，藉由调整第一介电层600的形状，来调整后续形成的源极700及/或栅极800的形状，进而改变栅极以及漏极电容，来提升效能。此外，本发明的半导体结构可藉由执行进一步的工艺来形成本发明实施例之一的SGT-MOSFET。
在一些实施例中，第一介电层600具有第一沟槽T1。第一沟槽T1具有实质上平坦的底表面，且第一沟槽T1的底表面实质上平行于凸部220的顶表面，因此，于后将包含此种第一介电层600形状的半导体结构称为半导体结构1。在一些实施例中，第一介电层600具有第一沟槽T1。第一沟槽T1的底表面实质上不为平坦。第一沟槽T1具有对应于远离基板100延伸的凸部220的凸出形状，因此，于后将包含此种第一介电层600形状的半导体结构称为半导体结构2(绘示于图20)。
以下，以SGT-MOSFET的左右分离栅极式为范例进行说明：
参照图8至图13，基于半导体结构1，在第一沟槽T1具有实质上平坦的底表面的情况下，形成源极700及栅极800于第一介电层600上。其中，形成源极700于外延层200的凸部220上。形成栅极800于外延层200的凹槽210上，但不形成于外延层200的凸部220上，而形成于源极700的两侧的位置处。
详细而言，如图8所示，填入第一材料于第一介电层600的第一沟槽T1中，以形成源极700。第一材料为导电材料，且可包含多晶硅、非晶硅、金属、金属氮化物、导电金属氧化物、或其他合适的材料。在一些实施例中，第一材料可为多晶硅。填入第一材料的方法包含：CVD、溅镀法、电阻加热蒸镀法、电子束蒸镀法、或其它任何适合的沉积工艺，但不限于此。此外，在填入第一材料之后，可进一步执行回刻蚀(etchback)或化学机械研磨(chemicalmechanical polishing，CMP)工艺，以使源极700的顶表面与第一介电层600的顶表面实质上共平面。
接着，如图9所示，回蚀(etching back)源极700，使源极700的顶表面低于第一介电层600的顶表面。如图10所示，刻蚀第一介电层600，直至露出半导体层300的上表面，露出源极700的侧壁的一部份，且露出外延层200的凹槽210的侧壁的一部分，以形成第二沟槽T2。第二沟槽T2介于半导体层300与源极700之间。如图11所示，顺应性地形成第二介电层610于第二沟槽T2上、半导体层300上及源极700上。第二介电层610具有第三沟槽T3。在一些实施例中，第二介电层610与第一介电层600可以相同或不同材料形成。在一些实施例中，第二介电层610可为氧化硅、氮化硅、氮氧化硅、低介电常数(low-k)介电材料、或其它任何适合的介电材料、或上述的组合。在一些实施例中，第二介电层610可包含氧化物。在一些实施例中，第二介电层610与第一介电层600可以相同或不同的工艺形成。
如图12所示，填入第二材料于第三沟槽T3中，以形成栅极800。在一些实施例中，第二材料与第一材料可以相同或不同材料形成。在一些实施例中，第二材料与第一材料可以相同或不同的工艺形成。在一些实施例中，第二材料可为多晶硅。
如图13所示，当填入第二材料于第三沟槽T3后，可进一步执行平坦化工艺，以平坦化第二材料，直至露出源极700的上表面，且保留第二介电层610的至少一部分于半导体层300上。源极700可夹设于栅极800之间。平坦化工艺可包含使用例如：CMP工艺来进行。
如图14所示，形成第一掺杂区310于半导体层300的远离基板100的表面。形成第一掺杂区310的方式包含：举例而言，离子注入(ion implantation)或扩散(diffusion)工艺来形成，但不限于此。另外，还可藉由快速热退火(rapid thermal annealing，RTA)工艺来活化被植入的掺质。
如图15所示，形成层间介电(interlayer dielectric)层900于第一掺杂区310、源极700、栅极800及第二介电层610的上方。在一些实施例中，层间介电层900与第二介电层610可以相同材料形成。在一些实施例中，层间介电层900与第二介电层610可以相同或不同的工艺形成。
如图16所示，形成接触通孔CT。接触通孔CT可贯穿第一掺杂区310、第二介电层610及层间介电层900。接触通孔CT不贯穿半导体层300。接触通孔CT暴露设置于外延层200上的半导体层300的一部分。
如图17所示，形成第二掺杂区320于接触通孔CT下且于半导体层300中。第一掺杂区310与第二掺杂区320具有不同的导电型态。如图18所示，填入通孔材料于接触通孔CT中，以形成接触插塞330。在一些实施例中，通孔材料可包含金属材料、导电材料、或其他合适的材料。如图19所示，形成金属层910于层间介电层900上，使金属层910与接触插塞330彼此接触，以获得本发明实施例之一的SGT-MOSFET。
在一些实施例中，基板100、外延层200、以及第一掺杂区310具有第一导电型态。第一掺杂区310的掺杂浓度可高于基板100及外延层200的掺杂浓度。半导体层300及第二掺杂区320具有不同于第一导电型态的第二导电型态。第二掺杂区320的掺杂浓度可高于半导体层300的掺杂浓度。具体而言，当基板100与外延层200为N型，半导体层300为P型，则第一掺杂区310可为重掺杂的N+型态，且第二掺杂区320可为重掺杂的P+型态。
在本发明的一些实施例中，半导体结构可包含源极700、栅极800及凸部220。源极700夹设于栅极800中。源极700可为作为遮蔽电极(shield electrode)的源极电极。栅极800可为栅极电极。凸部220则可为作为遮蔽电极的漏极电极。藉由于外延层200中进一步设置凸部220，改变凸部220与外延层200的凹槽210的侧壁之间的电容，来提升SGT-MOSFET左右分离栅极式的电性性能。
以下，另以SGT-MOSFET的上下分离栅极式为范例进行说明：
为使便于说明，由于在此之前的所有步骤皆参照图1至图6所述，因此不再加以赘述。此外，与前述步骤类似的步骤亦不再多加赘述。
类似于图7至图13，参照图20至图25，将源极700形成于外延层200的凹槽210上，并将栅极800形成于源极700上，以使栅极相较于源极700更远离基板100。
须说明的是，如图20所示，由于源极700的底表面的形状会受到第一介电层600的第一沟槽T1的影响，因此在下文中，基于半导体结构2进行说明。在本实施例中，因为第一介电层600顺应性地形成于外延层200及半导体层300上方，所以第一介电层600在对应于凸部220的相对位置上方形成突出表面600a，使得第一介电层600的第一沟槽T1的底表面实质上不为平坦，亦即第一沟槽T1具有对应于远离基板100延伸的凸部220的凸出形状。如上所述，接续进行形成源极700及栅极800于第一介电层600上的步骤的说明。此外，当基于半导体结构1，也就是当第一沟槽T1具有实质上平坦的底表面时，可形成具有对应的平坦底表面的源极700，且此半导体结构1仍可执行进一步工艺来获得本发明实施例之一的SGT-MOSFET。
如图21所示，填入第一材料于第一介电层600的第一沟槽T1中，以形成源极700。其中，由于第一介电层600的第一沟槽T1中形成有对应于外延层200的凸部220的凸出形状，亦即对应于第一介电层600的突出表面600a，因此，设置于第一沟槽T1中的源极700具有对应于外延层200的凸部220的凹入形状。换句话说，在一些实施例中，源极700具有朝向基板100延伸的两个延伸部分，而在源极700的延伸部分之间的部分以远离基板100的方向凹入。
如图22所示，刻蚀第一介电层600并移除源极700的一部分，直至第一介电层600的顶表面与源极700的顶表面实质上共平面，且第一介电层600的顶表面低于外延层200与半导体层300的界面，以形成第二沟槽T2。
如图23所示，形成第二介电层610于第二沟槽T2上、及半导体层300上。第二介电层610具有第三沟槽T3。如图24所示，填入第二材料于第三沟槽T3中，以形成栅极800。栅极800的宽度可大于源极700。此外，填入第二材料之后，可进一步执行CMP工艺，以使栅极800的顶表面与第二介电层610的顶表面实质上共平面。如图25所示，回蚀栅极800，使栅极800的顶表面低于第二介电层610的顶表面。
接续上述，类似于图14至图19，参照图26至图31，形成第一掺杂区310、第二掺杂区320、接触插塞330、层间介电层900、及金属层910，以获得本发明实施例之一的SGT-MOSFET。在此，与上述内容相似的叙述不在加以赘述。特别地，由于在本实施例中栅极800的顶表面低于第二介电层610的顶表面，因此于设置层间介电层900于第二介电层上时，层间介电层900具有朝向基板100延伸的部分。
在本发明的一些实施例中，半导体结构可包含源极700、栅极800及凸部220。源极700设置于栅极800下。源极700可为作为遮蔽电极的源极电极。凸部220则可为作为遮蔽电极的漏极电极。藉由于外延层200中进一步设置凸部220，改变凸部220与外延层200的凹槽210的侧壁之间的电容，来提升SGT-MOSFET上下分离栅极式的电性性能。
综上所述，根据本发明的一些实施例，本发明藉由同时设置源极遮蔽结构与漏极遮蔽结构来进一步改善电性性能。举例而言，能够降低导通电阻、降低开关损耗。此外，由于本发明藉由调整外延层的形状，来设置凸部于外延层上，因此本发明所述的形成方法能够广泛应用于各种晶体管的改良，举例而言，无论是SGT-MOSFET左右分离栅极式或上下分离栅极式皆适用。
虽然本发明的实施例及其优点已揭露如上，但应该了解的是，任何所属技术领域中的相关技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中的相关技术人员可从本发明一些实施例的揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明一些实施例使用。因此，本发明的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求范围构成个别的实施例，且本发明的保护范围也包括各个权利要求范围及实施例的组合。
以上概述数个实施例，以便在本发明所属技术领域中的相关技术人员可以更理解本发明实施例的观点。在本发明所属技术领域中的相关技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中的相关技术人员也应该理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。
Claims (15)
1.一种半导体结构的形成方法，其特征在于，包括：
在一基板上依序形成一外延层及一半导体层；
在所述半导体层上形成一图案化硬遮罩层，所述图案化硬遮罩层包含至少二开口；
使用所述图案化硬遮罩层作为刻蚀遮罩，并刻蚀所述半导体层，以移除所述至少二开口下方的所述半导体层；
移除介于所述至少二开口之间的所述图案化硬遮罩层；
使用所述图案化硬遮罩层的剩余部分作为刻蚀遮罩，并刻蚀所述半导体层及所述外延层，以使所述外延层具有一凹槽及位于所述凹槽的底表面上且在介于所述至少二开口之间的所述图案化硬遮罩层的下方的一凸部；
移除所述图案化硬遮罩层的所述剩余部分；以及
在所述半导体层及所述外延层上形成具有一第一沟槽的一第一介电层。
2.根据权利要求1所述的形成方法，其特征在于，在移除介于所述至少二开口之间的所述图案化硬遮罩层之前，形成一光阻层于所述图案化硬遮罩层的所述剩余部分上，且其中在移除介于所述至少二开口之间的所述图案化硬遮罩层之后，再移除所述光阻层。
3.根据权利要求1所述的形成方法，其特征在于，还包括一电极形成步骤，所述电极形成步骤包括：
形成一源极于所述外延层的所述凸部上；以及
形成一栅极于所述外延层的凹槽上，且所述栅极不形成于所述外延层的所述凸部上。
4.根据权利要求3所述的形成方法，其特征在于，所述电极形成步骤还包括：
填入一第一材料于所述第一介电层的所述第一沟槽中，以形成所述源极；
刻蚀所述第一介电层，直至露出所述半导体层的上表面，以形成一第二沟槽；
形成一第二介电层于所述第二沟槽上、所述半导体层上及所述源极上，所述第二介电层具有一第三沟槽；以及
填入一第二材料于所述第三沟槽中，以形成所述栅极，其中形成所述栅极的步骤还包括：
平坦化所述第二材料，直至露出所述源极的上表面，且保留所述第二介电层的至少一部分于所述半导体层上。
5.根据权利要求1所述的形成方法，其特征在于，还包括一电极形成步骤，所述电极形成步骤包括：
形成一源极于所述外延层的所述凹槽上；以及
形成一栅极于所述源极上，以使所述栅极相较于所述源极更远离所述基板。
6.根据权利要求5所述的形成方法，其特征在于，所述电极形成步骤还包括：
填入一第一材料于所述第一介电层的所述第一沟槽中，以形成所述源极；
刻蚀所述第一介电层，直至所述第一介电层的顶表面与所述源极的顶表面共平面，以形成一第二沟槽；
形成一第二介电层于所述第二沟槽上、及所述半导体层上，所述第二介电层具有一第三沟槽；以及
填入一第二材料于所述第三沟槽中，以形成所述栅极。
7.根据权利要求6所述的形成方法，其特征在于，在所述第一介电层的所述第一沟槽中形成对应于所述外延层的所述凸部的一凸出形状，以使所述源极具有对应于所述外延层的所述凸部的一凹入形状。
8.根据权利要求1所述的形成方法，其特征在于，进一步包括：
形成一第一掺杂区于所述半导体层；
形成一层间介电层于所述第一掺杂区上；
形成一接触通孔，所述接触通孔暴露设置于所述外延层上的所述半导体层的一部分；
形成一第二掺杂区于所述接触通孔下且于所述半导体层中；
填入一通孔材料于所述接触通孔中，以形成一接触插塞；
形成一金属层于所述层间介电层上，使所述金属层与所述接触插塞彼此接触。
9.根据权利要求8所述的形成方法，其特征在于，所述基板、所述外延层、以及所述第一掺杂区具有一第一导电型态，且所述半导体层及所述第二掺杂区具有不同于所述第一导电型态的一第二导电型态。
10.一种半导体结构，其特征在于，包括：
一基板，具有一第一导电型态；
一外延层，具有所述第一导电型态，设置于所述基板上，包含一凹槽及设置于所述凹槽的底表面上的一凸部；
一半导体层，具有不同于所述第一导电型态的一第二导电型态，设置于所述外延层上，且不设置于所述凹槽上；
一介电层，设置于所述外延层及所述半导体层上，且具有对应于该凸部的形状；
一源极，设置于所述介电层上；以及
一栅极，设置于所述介电层上。
11.根据权利要求10所述的半导体结构，其特征在于，所述介电层设置于所述半导体层的顶表面及侧壁上、所述外延层的所述凹槽的侧壁及所述底表面上、及所述外延层的所述凸部的侧壁及顶表面上。
12.根据权利要求10所述的半导体结构，其特征在于，
所述源极设置于所述外延层的所述凸部上；以及
所述栅极设置于所述外延层的所述凹槽上，且不设置于所述外延层的所述凸部上。
13.根据权利要求10所述的半导体结构，其特征在于，
所述源极设置于所述外延层的所述凹槽上，其中所述源极具有对应于所述外延层的所述凸部的一凹入形状，所述凹入形状相较于所述源极的底表面更远离所述基板；及
所述栅极设置于所述源极上，所述栅极相较于所述源极更远离所述基板。
14.根据权利要求10所述的半导体结构，其特征在于，所述栅极的宽度大于所述源极的宽度。
15.根据权利要求10所述的半导体结构，其特征在于，包括：
一第一掺杂区，具有所述第一导电型态，设置于所述半导体层上；
一层间介电层，设置于所述介电层上；
一接触插塞，贯穿所述层间介电层、所述介电层、以及所述第一掺杂区，且不贯穿所述半导体层；
一第二掺杂区，具有所述第二导电型态，设置于所述半导体层，与所述接触插塞接触；以及
一金属层，设置于所述层间介电层上，与所述接触插塞接触。
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- 2021-04-19 CN CN202110417436.0A patent/CN113964176B/zh active Active
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