TWI824342B - 半導體結構及其形成方法 - Google Patents

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Abstract

半導體結構包括：基板、高壓井區、埋置層、第一閘極電極、第二閘極電極、基極區、源極區與汲極區。基板具有第一導電型態。高壓井區具有不同於第一導電型態的第二導電型態。高壓井區設置在基板上。埋置層設置在基板及高壓井區的界面上。埋置層具有第二導電型態。高壓井區及埋置層包括溝槽。第一閘極電極設置在高壓井區上。第二閘極電極設置在溝槽中。基極區設置在第二閘極電極的兩側上。基極區具有第一導電型態。源極區設置在基極區中。汲極區設置在高壓井區中。源極區與汲極區具有第二導電型態。

Description

半導體結構及其形成方法
本揭露係關於半導體結構及其形成方法，特別是關於同時具有設置高壓井區上及在溝槽中的閘極電極的半導體結構及其形成方法。
橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor，LDMOS)場效電晶體經常用於功率元件，諸如開關調節器(switching regulator)。由於LDMOS的結構為水平式的結構，因此其主要的電流流向為水平方向流動。所以，LDMOS十分適合與積體電路整合為功率積體電路(power IC)。
由於LDMOS的面積較大，所以LDMOS存在導通電阻(specific-on-resistance)與汲極-源極崩潰電壓(drain-to source breakdown voltage)之間無法兼顧的矛盾問題。也就是說，LDMOS結構通常僅能用高電壓低電流的應用，而無法適用於高電壓高電流的應用。
是以，雖然現存的半導體結構及其形成方法已逐步滿足它們既定的用途，但它們仍未在各方面皆徹底的符合要求。因此，關於進一步加工後可作為LDMOS的半導體結構及其形成方法仍有一些問題需要克服。
鑒於前述問題，本揭露藉由在源極區形成溝槽，並在溝槽中形成第二閘極電極，來增加電流路徑。而在電流路徑已然增加的情況中，能夠增加電流大小與電流密度，以減少導通電阻。其中，由於溝槽形成於源極區，而能夠在不改變崩潰電壓的情況下，來降低導通電阻。是以，本揭露能提供具有高崩潰電壓與低導通電阻的半導體結構及其形成方法。
根據一些實施例，提供半導體結構。前述半導體結構包括：基板、高壓井區、埋置層、第一閘極電極、第二閘極電極、基極區、源極區與汲極區。基板具有第一導電型態。高壓井區具有不同於第一導電型態的第二導電型態。高壓井區設置在基板上。埋置層設置在基板及高壓井區的界面上。埋置層具有第二導電型態。高壓井區及埋置層包括溝槽。第一閘極電極設置在高壓井區上。第二閘極電極設置在溝槽中。基極區設置在第二閘極電極的兩側上。基極區具有第一導電型態。源極區設置在基極區中。汲極區設置在高壓井區中。源極區與汲極區具有第二導電型態。
根據一些實施例，提供半導體結構的形成方法。前述形成方法包括：依序形成埋置層及高壓井區在基板上。形成溝槽在高壓井區及埋置層中。形成導電材料在高壓井區上且在溝槽中。圖案化導電材料，以形成位於高壓井區上的第一閘極電極及位於溝槽中的第二閘極電極。形成基極區在第二閘極電極的兩側上。形成源極在基極區中。形成汲極區在高壓井區中。
本揭露的半導體結構可應用於多種類型的半導體裝置，為讓本揭露的部件及優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。
以下揭露提供了很多不同的實施例或範例，用於實施所提供的半導體結構的不同部件。各部件及其配置的具體範例描述如下，以簡化本揭露實施例。當然，這些僅僅是範例，並非用以限定本揭露。舉例而言，敘述中若提及第一部件形成在第二部件之上，可能包括第一部件及第二部件直接接觸的實施例，也可能包括額外的部件形成在第一部件及第二部件之間，使得它們不直接接觸的實施例。此外，本揭露實施例可能在不同的範例中重複元件符號及/或字符。如此重複是為了簡明及清楚，而非用以表示所討論的不同實施例及/或態樣之間的關係。
以下描述實施例的一些變化。在不同圖式及說明的實施例中，相似的元件符號被用來標明相似的元件。可以理解的是，在方法的之前、期間中、之後可以提供額外的操作，且一些敘述的操作可為了前述方法的其他實施例被取代或刪除。
再者，空間上的相關用語，例如「在…上」、「在…下」、「在…上方」、「在…下方」及類似的用詞，除了包括圖式繪示的方位外，也包括使用或操作中的裝置的不同方位。當裝置被轉向至其他方位時(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。在此，「大約」、「實質上」或其類似用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「大約」、「實質上」或其類似用語的情況下，仍可隱含「大約」、「實質上」或其類似用語的含義。
第1圖至第8圖是根據本揭露的一些實施例，說明形成半導體結構1在各個階段的剖面示意圖。
參照第1圖，提供基板100。在一些實施例中，基板100可為或包括塊材半導體(bulk semiconductor)基板、絕緣體上覆半導體(semiconductor-on-insulator，SOI)基板或其類似基板。一般而言，絕緣體上覆半導體基板包括形成於絕緣體上的半導體膜層。舉例而言，前述絕緣層可包括或可為氧化矽(silicon oxide)層、氮化矽(silicon nitride)層、多晶矽(poly-silicon)層或其組合，且提供前述絕緣層於矽(silicon)基板或氮化鋁(AlN)基板上。基板100可為經摻雜的基板或未摻雜的基板。舉例而言，使用P型或N型摻質(dopant)來摻雜。
基板100亦可為其他種類的基板，例如多層(multi-layered)基板或漸變(gradient)基板。在一些實施例中，基板100可為元素半導體，且前述元素半導體可包括：矽(silicon)、鍺(germanium)；基板100亦可為化合物半導體，且前述化合物半導體可包括：舉例而言，碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)，但不限於此；基板100亦可為合金半導體，且前述合金半導體可包括：舉例而言，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP或其任意組合，但不限於此。在一些實施例中，基板100為矽基板。
如第1圖所示，形成埋置(buried)層200在基板100的上部。在一些實施例中，藉由植入製程來形成埋置層200。在一些實施例中，植入製程包括離子植入(ion implantation)或擴散(diffusion)製程。舉例而言，使用P型或N型摻質(dopant)來摻雜基板100，以形成埋置層200。在一些實施例中，基板100具有第一導電型態，且埋置層200具有不同於第一導電型態的第二導電型態。在一些實施例中，基板100具有的第一導電型態為P型，則埋置層200具有的第二導電型態為N型。在一些實施例中，基板100具有的第一導電型態為N型，則埋置層200具有的第二導電型態為P型。第一導電型態與第二導電型態可依據需求調整，同時，摻雜濃度、摻雜深度及摻雜輪廓的大小亦可依據需求調整。為了便於說明，在後續實施例中，以P型基板100與N型埋置層200作為範例來描述。
參照第2圖，形成高壓井區300在埋置層200及基板100上。在一些實施例中，可先形成磊晶層(未圖示)在埋置層200及基板100上，接著對磊晶層執行植入製程，來形成高壓井區300在埋置層200及基板100上。在一些實施例中，可藉由諸如有機金屬化學氣相沉積(Metal Organic Chemical Vapor Deposition，MOCVD)、原子層沉積(Atomic Layer Deposition，ALD)、分子束磊晶(Molecular Beam Epitaxy，MBE)、液相磊晶(Liquid Phase Epitaxy，LPE)、其組合、或其類似製程的沉積製程或磊晶製程來形成磊晶層。在一些實施例中，磊晶層可為P型磊晶層或N型磊晶層。在一些實施例中，高壓井區300的摻雜輪廓可依照電性需求來調整。在一些實施例中，高壓井區300具有第二導電型態。舉例而言，高壓井區300為N型。在一些實施例中，可使用具有第二導電型態的磊晶層來取代高壓井區300。
在一些實施例中，可進一步執行熱製程於埋置層200，以使埋置層200中的摻質擴散，使得埋置層200設置於基板100及高壓井區300的界面上。舉例而言，可藉由執行諸如快速熱退火(rapid thermal annealing，RTA)製程的熱製程來活化被植入的摻質。在一些實施例中，埋置層200的一部分位於基板100中，且埋置層200的另一部分位於高壓井區300中。
參照第3圖，形成隔離結構410在高壓井區300中，以定義後續形成的半導體結構的主動區域。在一些實施例中，隔離結構410設置在高壓井區300的上部。在一些實施例中，隔離結構410在基板100上的投影與埋置層200在基板100上的投影間隔一距離。在一些實施例中，隔離結構410可為諸如氧化矽的氧化物、諸如氮化矽的氮化物、諸如氮氧化矽的氮氧化物、其類似物或其組合。在一些實施例中，隔離結構410可為場氧化物(field oxide)、淺溝槽隔離(shallow trench isolation，STI)結構或其組合。
在一些實施例中，可藉由熱氧化製程、沉積製程、其組合或任何合適的製程來形成隔離結構410。在一些實施例中，可搭配執行圖案化製程來設置圖案化遮罩，來形成隔離結構410。接著，可執行移除製程來移除圖案化遮罩。
在一些實施例中，埋置層200與高壓井區300具有相同的導電型態，舉例而言，N型。在一些實施例中，埋置層200的摻雜濃度大於高壓井區300的摻雜濃度。因此，相較於高壓井區300，載流子會傾向靠近埋置層200。
參照第4圖，形成溝槽420在高壓井區300及埋置層200中。在一些實施例中，溝槽420對應後續預計形成源極區的位置來形成，因此可稱為源極溝槽(source trench)。在一些實施例中，藉由蝕刻製程來移除高壓井區300的一部分及埋置層200的一部分，以形成溝槽420。因此，高壓井區300及埋置層200可包括溝槽420。在一些實施例中，溝槽420可形成在相鄰的隔離結構410之間。在一些實施例中，溝槽420可形成在相鄰的第一閘極電極(舉例而言，第6圖所示的第一閘極電極510)之間。在一些實施例中，第一閘極電極510與溝槽420不重疊。詳細而言，第一閘極電極510在基板100上的投影與溝槽420的底表面在基板100上的投影不重疊。
在一些實施例中，蝕刻製程可包括乾式蝕刻、濕式蝕刻或其他蝕刻製程。乾式蝕刻可包含但不限於電漿蝕刻、無電漿氣體蝕刻、濺射蝕刻(sputter etching)、離子研磨(ion milling)、反應離子蝕刻(reactive ion etching，RIE)。濕式蝕刻可包含但不限於使用酸性溶液、鹼性溶液或是溶劑來移除待移除結構的至少一部分。在一些實施例中，可搭配執行圖案化製程來設置圖案化遮罩，來形成溝槽420。接著，可執行移除製程來移除圖案化遮罩。
在一些實施例中，溝槽420貫穿高壓井區300，且溝槽420的底表面界於埋置層200的頂表面及底表面之間。換句話說，溝槽420的底表面低於埋置層200的頂表面，且高於埋置層200的底表面。在一些實施例中，溝槽420可暴露埋置層200的一部分，且溝槽420的底表面高於埋置層200的底表面。在一些實施例中，溝槽420的底表面在埋置層200中。在一些實施例中，溝槽420的底表面與埋置層200的底表面間隔一距離D，因此載流子可流經溝槽420下方的埋置層200。換句話說，埋置層200可提供載流子流經的通道。
在一些實施例中，以剖面圖觀察時，埋置層200具有第一寬度W1，且溝槽420具有第二寬度W2。第一寬度W1可大於第二寬度W2。換句話說，溝槽420在基板100上的投影位於埋置層200在基板100上的投影之中。
參照第5圖，順應性地(conformally)形成介電層430在高壓井區300上及如第4圖所示的溝槽420中。介電層430可使高壓井區300與後續形成的導電材料在溝槽420中絕緣。在一些實施例中，介電層430可藉由沉積製程或熱氧化製程來形成。沉積製程可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、PECVD、原子層沉積法(atomic layer deposition，ALD)或其它合適的沉積製程。在一些實施例中，對應於後續形成的第一閘極電極的閘極介電層(例如，位於第一閘極電極下方的介電層430)及對應於後續形成的第二閘極電極的閘極介電層(例如，位於溝槽中的介電層430)可在同一道製程或不同道製程中形成。
在一些實施例中，介電層430可包括或可為氧化矽、氮化矽、氮氧化矽、介電材料、其它任何合適的介電材料或其組合。前述介電材料可包括金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、其類似物或其組合。在一些實施例中，介電層430可為氧化物。在一些實施例中，介電層430可為氧化矽。
如第5圖所示，毯覆式地(blanket)形成導電材料500在高壓井區300上且在如第4圖所示的溝槽420中。具體而言，導電材料500形成在介電層430上。在一些實施例中，導電材料500直接形成於介電層430上。導電材料500可藉由化學氣相沉積、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沉積製程來形成。
在一些實施例中，導電材料500可為或可包括多晶矽、非晶矽、金屬、金屬氮化物、導電金屬氧化物、其他合適的材料或其組合。在一些實施例中，導電材料500可為多晶矽。
參照第6圖，對如第5圖所示的導電材料500執行圖案化製程，以暴露介電層430的頂表面，來形成第一閘極電極510及第二閘極電極520。在一些實施例中，圖案化製程可為蝕刻製程。因此，藉由控制蝕刻製程的參數，諸如蝕刻時間，來形成第一閘極電極510及第二閘極電極520。在一些實施中，第一閘極電極510及第二閘極電極520可在同一道製程或不同道製程中形成。在一些實施例中，第一閘極電極510形成在遠離基板100的高壓井區300的頂表面上方，且第二閘極電極520形成在遠離基板100的高壓井區300的頂表面下方。
如第6圖所示，第一閘極電極510可設置在高壓井區300上，且不設置在溝槽中。具體而言，第一閘極電極510設置在隔離結構410及介電層430上。在一些實施例中，第一閘極電極510相對於基板100設置於高壓井區300上。
如第6圖所示，第二閘極電極520可設置在如第4圖所示的溝槽420中。在一些實施例中，第二閘極電極520埋置於高壓井區300中。在一些實施例中，第二閘極電極520的頂表面與介電層430的頂表面齊平。在一些實施例中，第二閘極電極520的底表面介於埋置層200的頂表面與底表面之間。換句話說，第二閘極電極520的底表面低於埋置層200的頂表面，且高於埋置層200的底表面。
在另一些實施例中，說明對應於第一閘極電極510的介電層430及對應於第二閘極電極520的介電層430在不同道製程中形成，且第一閘極電極510及第二閘極電極520在不同道製程中形成的實施例。在此實施例中，毯覆式地形成介電層430且毯覆式地形成導電材料500於介電層430上之後，可執行平坦化製程，以使介電層430與導電材料500的頂表面齊平，並暴露高壓井區300的頂表面。因此，可先形成第二閘極電極520於溝槽中。接著，再形成介電層430於高壓井區300上，並執行圖案化製程，以在對應於第一閘極電極510處設置介電層430。然後，再形成導電材料500於介電層430上，而後形成第一閘極電極510。在又一些實施例中，第二閘極電極520的頂表面可高於高壓井區300的頂表面。在又一些實施例中，第二閘極電極520的頂表面可低於高壓井區300的頂表面。
在一些實施例中，施加至第一閘極電極510及第二閘極電極520的電壓可為相同或不同。具體而言，可同時施加相同或不同的電壓至第一閘極電極510及第二閘極電極520上。因此，在本揭露中，由於同時設置有第一閘極電極510及第二閘極電極520，所以能夠更彈性地調整施加電壓的大小，而使得本揭露的半導體結構適用於各種應用。
參照第7圖，形成基極(body)區610在第二閘極電極520的兩側上。在一些實施例中，藉由植入製程來形成基極區610。在一些實施例中，基極區610具有第一導電型態，舉例而言，P型。在一些實施例中，基極區610的底表面高於第二閘極電極520的底表面。換句話說，第二閘極電極520在縱向方向上向下延伸超出基極區610。在一些實施例中，在縱向方向上，基極區610與埋置層200間隔一距離，因此使得具有第二導電型態的埋置層200不會干擾具有第一導電型態的基極區610的電性特徵。
參照第8圖，形成汲極區621在高壓井區300中，且形成源極區622在基極區610中，以形成本揭露的半導體結構1。在一些實施例中，藉由植入製程來形成汲極區621及源極區622。在一些實施例中，汲極區621及源極區622具有第二導電型態，舉例而言，N型。在一些實施例中，汲極區621及源極區622的摻雜濃度大於高壓井區300的摻雜濃度。在一些實施例中，位於基極區610中的源極區622可與源極電極電性連接。在一些實施例中，位於高壓井區300中的汲極區621可與汲極電極電性連接。據此，位於第一閘極電極510的兩側中靠近溝槽的一側的源極區622可與源極電極電性連接，且位於第一閘極電極510的兩側中的另一側的汲極區621可與汲極電極電性連接。
在一些實施例中，半導體結構1可為或可經過進一步加工而作為橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor，LDMOS)。在一些實施例中，半導體結構1可視為在具有共用源極(common source)結構的LDMOS的源極區中形成源極溝槽及第二閘極電極的半導體結構。
需特別說明的是，如第8圖所示，由於本揭露藉由設置溝槽及第二閘極電極，因此當施加電壓至本揭露的半導體結構1時，可在第一閘極電極510下方形成第一電流路徑P1，可在鄰近第二閘極電極520的側表面處形成第二電流路徑P2，且可在溝槽的底表面下方形成第三電流路徑P3。因此，本揭露的半導體結構1具有多種電流路徑，因此半導體結構1的電流為第一電流路徑P1、第二電流路徑P2及第三電流路徑P3的總合，所以能夠提升半導體結構1的電流大小。是故，能夠減少半導體結構1的導通電阻。
此外，由於溝槽鄰近與源極電極連接的源極區622設置，因此設置溝槽不會顯著影響半導體結構1的崩潰電壓。換句話說，能夠在保持半導體結構1的崩潰電壓的情況下，顯著提升電流大小，而降低導通電阻。
詳細而言，在一些實施例中，第一電流路徑P1從汲極區621依序流至隔離結構410下方、第一閘極電極510下方的高壓井區 300的上部、基極區610至源極區622。在一些實施例中，第一閘極電極510下方的高壓井區300的上部可視為通道區域。
在一些實施例中，第二電流路徑P2從汲極區621依序流至高壓井區300的底部、埋置層200的上部、鄰近第二閘極電極520的側表面處的高壓井區300、基極區610至源極區622。在一些實施例中，由於埋置層200的摻雜濃度大於高壓井區300，因此載流子會從高壓井區300流至埋置層200的上部。據此，藉由設置埋置層200可增加半導體結構1的電流路徑。
在一些實施例中，第三電流路徑P3從汲極區621依序流至高壓井區300的底部、在溝槽的底表面下方的埋置層200的下部、鄰近第二閘極電極520的側表面處的高壓井區300、基極區610至源極區622。在一些實施例中，第二電流路徑P2流經鄰近第二閘極電極520的一側表面的高壓井區300。因此，當本揭露的溝槽的底表面以一距離高於埋置層200的底表面時，載流子能夠流經埋置層200至鄰近第二閘極電極520的另一側表面的高壓井區300。換句話說，第二電流路徑P2及第三電流路徑P3分別流經鄰近第二閘極電極520的相對側表面的高壓井區300。據此，藉由設置與溝槽的底表面具有一距離的埋置層200，可進一步增加半導體結構1的電流路徑。
如第8圖所示，由於半導體結構1可視為具有共用源極結構，因此從第8圖中的最左側的汲極區621作為起始的第一電流路徑P1、第二電流路徑P2及第三電流路徑P3僅為範例，而不限制於此。第一電流路徑P1、第二電流路徑P2及第三電流路徑P3亦可從第8圖中的最右側的汲極區621起始。其中，從第8圖中的最左側的汲極區621起始的電流路徑與從第8圖中的最右側的汲極區621起始的電流路徑可為左右對稱。此外，在一些實施例中，半導體結構1可提供為複數個，並應用於功率陣列(power array)。
再者，如第8圖所示，由於半導體結構1包括埋置層200，因此能夠減少及/或避免半導體結構1在高壓應用時，源極區622下方會產生衝穿效應(punch through effect)的問題。
參照第9圖，其是根據本揭露的一些實施例，繪示半導體結構1的俯視圖。在一些實施例中，可進一步移除位於汲極區621上的介電層430。如第9圖所示，可進一步設置接點區630。在一些實施例中，接點區630鄰近源極區622設置。在一些實施例中，接點區630與如第8圖所示的基極區610電性連接。換句話說，接點區630可作為基極區610的接點。在一些實施例中，接點區630可具有第一導電型態，舉例而言，P型。在一些實施例中，接點區630的摻雜濃度大於基極區610的摻雜濃度。
在下文中，描述本揭露的另一些實施例的半導體結構的剖面示意圖。第10圖至第12圖用於說明半導體結構2，且第13圖及第14圖用於說明半導體結構3。為了便於說明，相同或相似的描述不再贅述。
參照第10圖，其接續第3圖所示的結構執行進一步製程。如第10圖所示，形成溝槽420以同時貫穿高壓井區300及埋置層200，直至位於基板100中。在一些實施例中，溝槽420的底表面低於埋置層200的底表面，且高於基板100的底表面。在一些實施例中，溝槽420的底表面界於後續形成的底摻雜區的頂表面及底表面之間。
參照第11圖，藉由對著溝槽420的底表面執行植入製程，來形成底摻雜區210在埋置層200下方。在一些實施例中，底摻雜區210與埋置層200直接接觸。在一些實施例中，底摻雜區210的縱向深度可取決於溝槽420延伸超出埋置層200的深度。舉例而言，以剖面圖觀察時，底摻雜區210覆蓋溝槽420的下部。在一些實施例中，形成溝槽420之後，再形成底摻雜區210，以提升底摻雜區210及埋置層200的對準程度。舉例而言，能夠使得底摻雜區210完整覆蓋溝槽420的下部，所以能夠提升製程裕度並提供更多的電流路徑。在另一些實施例中，可先形成底摻雜區210，再形成溝槽420。
在一些實施例中，底摻雜區210具有第三寬度W3。底摻雜區210的第三寬度W3可大於溝槽420的第二寬度W2，因此底摻雜區210能夠覆蓋溝槽420的底表面。再者，溝槽420的底表面與底摻雜區210的底表面具有一距離D，因此載流子可流經溝槽420下方的底摻雜區210。換句話說，底摻雜區210可提供載流子流經的通道。進一步地，底摻雜區210的第三寬度W3可小於如第3圖所示的埋置層200的第一寬度W1。在一些實施例中，底摻雜區210在基板100上的投影面積可在埋置層200在基板100上的投影面積中，因此底摻雜區210不會干擾源極區及/或汲極區的電性特徵。
在一些實施例中，以剖面圖觀察時，底摻雜區210及埋置層200可共同形成為T字型輪廓。在一些實施例中，埋置層200及/或底摻雜區210的摻雜輪廓可具有圓角。
在一些實施例中，底摻雜區210與埋置層200具有第二導電型態，舉例而言，N型。在一些實施例中，底摻雜區210的摻雜濃度大於或等於埋置層200的摻雜濃度，因此，相較於埋置層200，載流子會傾向靠近底摻雜區210。在一些實施例中，底摻雜區210的摻雜濃度大於埋置層200的摻雜濃度，且埋置層200的摻雜濃度大於高壓井區300的摻雜濃度。因此，載流子會傾向最靠近底摻雜區210，接著是埋置層200，而後是高壓井區300。據此，能夠藉由調整底摻雜區210、埋置層200及高壓井區300的摻雜濃度及摻雜輪廓，來調整如後續第12圖所示的電流路徑。
在一些實施例中，由於半導體結構2包括埋置層200及設置在埋置層200下方的底摻雜區，因此能夠進一步減少及/或避免半導體結構2在高壓應用時，源極區622下方會產生衝穿效應的問題。
參照第12圖，可對於如第11圖所示的半導體結構執行如第5圖至第8圖所示的製程，以形成半導體結構2。如第12圖所示，第二閘極電極520的底表面可介於底摻雜區210的頂表面與底表面之間。如第12圖所示，類似於半導體結構1，半導體結構2可同時具有第一電流路徑P1、第二電流路徑P2及第三電流路徑P3。
參照第13圖，其接續第11圖所示的結構執行進一步製程。在一些實施例中，用於形成遮蔽電極530的製程與用於形成第二閘極電極520的製程可為相同或不同。
如第13圖所示，順應性地形成介電層430在高壓井區300上及在如第4圖所示的溝槽420中。接著，可毯覆式地形成導電材料在介電層430上。具體而言，形成導電材料在高壓井區300上及溝槽中。然後執行回蝕(etch back)製程，以移除位於高壓井區300上的導電材料，來形成遮蔽電極530。在一些實施例中，遮蔽電極530的頂表面低於高壓井區300的頂表面。在一些實施例中，遮蔽電極530的回蝕程度可根據後續電性需求而調整。舉例而言，遮蔽電極530需要執行回蝕製程至後續形成的第二閘極電極520的底表面低於後續形成的基極區610的底表面。在一些實施例中，用於形成遮蔽電極530的材料與用於形成第二閘極電極520的導電材料500可為相同或不同。在一些實施例中，遮蔽電極530可為多晶矽。
在一些實施例中，遮蔽電極530可視為源極遮蔽電極(source shield electrode)或場板(field plate)。在一些實施例中，遮蔽電極530可與後續加工後所得的LDMOS的源極電極連接，或者遮蔽電極530可視為後續加工後所得的LDMOS的源極電極的一部分。在一些實施例中，遮蔽電極530可用於使得後續形成的半導體結構3中的電荷及電場分布更為均勻。
接續上述，可進一步形成介電層540於遮蔽電極530上。在一些實施例中，介電層540可介於遮蔽電極530及第二閘極電極520之間，以防止第二閘極電極520與遮蔽電極530之間的漏電流。在一些實施例中，介電層540的材料及形成製程與介電層430的材料及形成製程可為相同或不同。在一些實施例中，介電層540可包括氧化矽。在一些實施例中，介電層540可藉由熱氧化製程來形成。
參照第14圖，可對於如第13圖所示的半導體結構執行如第5圖至第8圖所示的製程，以形成半導體結構3。如第14圖所示，類似於半導體結構3，半導體結構3可同時具有第一電流路徑P1、第二電流路徑P2及第三電流路徑P3。
綜上所述，根據本揭露的一些實施例，本揭露藉由在源極區設置溝槽及第二閘極電極，來增加半導體結構的電流路徑。舉例而言，提供在源極區的額外通道(extra channel)。因此，在本揭露的半導體結構中，裝置電流為所有電流路徑的總和，而能夠提升電流大小及電流密度。據此，來降低半導體結構的導通電阻。
另一方面，由於本揭露的半導體結構的崩潰電壓主要取決於汲極區下方的漂移區及高壓井區與基板的整體厚度，因此形成在源極區的溝槽與第二閘極電極，並不會影響半導體結構的崩潰電壓的大小。換句話說，能夠在維持高的崩潰電壓的情況下，降低導通電阻，而能克服LDMOS中導通電阻與崩潰電壓無法兼得的問題。是以，本揭露可提供維持大的崩潰電壓且降低導通電阻的半導體結構。
此外，半導體結構1的結構簡易，因此半導體結構1可減少製程成本。半導體結構2及3能夠提升製程裕度，進而提升半導體結構的可靠性。再者，半導體結構3能夠進一步藉由電荷平衡效應來使得電場分布更為均勻。
本揭露的保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例的揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露的保護範圍包括前述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露的保護範圍也包括各個申請專利範圍及實施例的組合。
以上概述數個實施例，以便在所屬技術領域中具有通常知識者可以更理解本揭露實施例的觀點。在所屬技術領域中具有通常知識者應該理解，他們能以本揭露實施例為基礎，設計或修改其他製程及結構，以達到與在此介紹的實施例相同目的及/或優點。在所屬技術領域中具有通常知識者也應該理解到，此類等效的製程及結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露的精神及範圍下，做各式各樣的改變、取代及替換。
1, 2, 3:半導體結構 100:基板 200:埋置層 300:高壓井區 410:隔離結構 420:溝槽 430, 540:介電層 500:導電材料 510:第一閘極電極 520:第二閘極電極 530:遮蔽電極 610:基極區 621:汲極區 622:源極區 630:接點區 D:距離 P1:第一電流路徑 P2:第二電流路徑 P3:第三電流路徑 W1:第一寬度 W2:第二寬度 W3:第三寬度
藉由以下的詳述配合所附圖式，能夠更加理解本揭露實施例的觀點。值得注意的是，根據工業上的標準慣例，一些部件(feature)可能沒有按照比例繪製。事實上，為了能清楚地討論，不同部件的尺寸可能被增加或減少。 第1圖至第8圖是根據本揭露的一些實施例，繪示在各個階段形成半導體結構的剖面示意圖。 第9圖是根據本揭露的一些實施例，繪示半導體結構的俯視圖。 第10圖至第12圖是根據本揭露的一些實施例，繪示在各個階段形成半導體結構的剖面示意圖。 第13圖及第14圖是根據本揭露的一些實施例，繪示在各個階段形成半導體結構的剖面示意圖。
1:半導體結構
100:基板
200:埋置層
300:高壓井區
410:隔離結構
430:介電層
510:第一閘極電極
520:第二閘極電極
610:基極區
621:汲極區
622:源極區
P1:第一電流路徑
P2:第二電流路徑
P3:第三電流路徑

Claims (18)

  1. 一種半導體結構，包括：一基板，具有一第一導電型態；一高壓井區，具有不同於該第一導電型態的一第二導電型態且設置在該基板上；一埋置層，設置在該基板及該高壓井區的界面上且具有該第二導電型態，且該高壓井區及該埋置層包括一溝槽，且該溝槽貫穿該高壓井區；一第一閘極電極，設置在該高壓井區上；一第二閘極電極，設置在該溝槽中；一基極區，相應於該高壓井區的頂表面設置在該第二閘極電極的兩側且具有該第一導電型態；一源極區，設置在該基極區中且具有該第二導電型態；以及一汲極區，設置在該高壓井區中且具有該第二導電型態。
  2. 如請求項1之半導體結構，其中該第二閘極電極的底表面介於該埋置層的頂表面及底表面之間。
  3. 如請求項1之半導體結構，其中該埋置層的摻雜濃度大於該高壓井區的摻雜濃度。
  4. 如請求項1之半導體結構，其中該埋置層的寬度大於該溝槽的寬度。
  5. 如請求項1之半導體結構，更包括：一底摻雜區，設置於該埋置層下方並與該埋置層接觸，且該底摻雜區具有該第二導電型態。
  6. 如請求項5之半導體結構，其中該第二閘極電極的底表面介於該底摻雜區的頂表面及底表面之間。
  7. 如請求項5之半導體結構，其中該底摻雜區的摻雜濃度大於或等於該埋置層的摻雜濃度。
  8. 如請求項1之半導體結構，更包括：一遮蔽電極，設置於該溝槽中且位於該第二閘極電極下方，且該遮蔽電極與該源極區電性連接。
  9. 如請求項1之半導體結構，其中該基極區與該埋置層間隔一距離，且該第二閘極電極的底表面低於該基極區的底表面。
  10. 如請求項1之半導體結構，其中該第一閘極電極不重疊於該溝槽。
  11. 如請求項1之半導體結構，其中當施加電壓至該半導體結構時，在該第一閘極電極下方形成一第一電流路徑，在鄰近該第二閘極電極的側表面處形成一第二電流路徑，且在該溝槽的底表面下方形成一第三電流路徑。
  12. 一種半導體結構的形成方法，包括：形成一埋置層及一高壓井區在一基板上；形成一溝槽在該高壓井區及該埋置層中，且該溝槽貫穿該高壓井區；形成一導電材料在該高壓井區上且在該溝槽中；圖案化該導電材料，以形成位於該高壓井區上的一第一閘極電極及位於該溝槽中的一第二閘極電極；形成一基極區在該第二閘極電極的兩側上；形成一源極區在該基極區中；以及 形成一汲極區在該高壓井區中。
  13. 如請求項12之形成方法，其中該溝槽的底表面介於該埋置層的頂表面及底表面之間。
  14. 如請求項12之形成方法，更包括在形成該導電材料之前，形成一介電層在該高壓井區上且在該溝槽中，以使該高壓井區與該導電材料在該溝槽中絕緣。
  15. 如請求項12之形成方法，其中形成該溝槽以使該溝槽貫穿該高壓井區及該埋置層，且該形成方法更包括：形成一底摻雜區在該埋置層下且接觸該埋置層，且該溝槽的底表面介於該底摻雜區的頂表面及底表面之間。
  16. 如請求項15之形成方法，其中在形成該溝槽之後，形成該底摻雜區。
  17. 如請求項12之形成方法，更包括：形成一遮蔽電極在該溝槽中且在該第二閘極電極下方，其中該遮蔽電極與該源極區電性連接。
  18. 如請求項17之形成方法，在形成該導電材料之前，形成該遮蔽電極。
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