TWI778671B - 半導體結構及其形成方法 - Google Patents

Abstract

半導體結構的形成方法包括：依序形成磊晶層及半導體層在基板上。形成凹部在磊晶層及半導體層中。順應性地形成第一介電層及第二介電層在凹部上。其中，第二介電層的介電常數大於第一介電層的介電常數。形成第一導電層在第二介電層上。回蝕第一導電層及第二介電層，以使第一導電層的頂表面及第二介電層的頂表面齊平。形成第二導電層在第一導電層上。

Description

半導體結構及其形成方法

本揭露係關於半導體結構及其形成方法，特別是關於具有優異的可靠性的半導體結構及其形成方法。

溝槽式金屬氧化物半導體場效電晶體(trench metal oxide semiconductor field effect transistor，trench MOSFET)中具有溝槽結構，而因此能具有較小的元件間距(device pitch)及較低的閘極-汲極間電容(C _gd)，可以有效降低導通電阻(R _on)與降低開關損耗(switching loss)，適合應用於高功率元件。

其中，更發展出遮蔽閘極溝槽式(shielded gate trench，SGT)MOSFET。在SGT-MOSFET中設置有作為遮蔽電極(shield electrode)的源極電極，也就是說SGT-MOSFET包括源極遮蔽結構(source shielded structure)。因此，SGT-MOSFET能夠基於電荷平衡技術，來獲得更低的導通電阻與更低的開關損耗。然而，隨著使用需求的提升，電晶體被期望具有更小的尺寸來提升積體密度。然而。如果需要縮小電晶體的尺寸，通常需要相應縮小溝槽的寬度，且深寬比也隨著溝槽寬度的縮小而提高，進而造成製造困難的問題。

是以，雖然現存的半導體結構及其形成方法已逐步滿足它們既定的用途，但它們仍未在各方面皆徹底的符合要求。因此，關於進一步加工後可做為SGT-MOSFET的半導體結構及其形成方法仍有一些問題需要克服。

鑒於前述問題，本揭露藉由設置具有較高介電常數的介電層，例如第二介電層於第一導電層及第二導電層之間，並搭配執行沉積製程及回蝕製程的特定製程順序，來減少及/或避免所獲得的遮蔽電極中的空隙(void)、孔洞(hole)、接縫缺陷(seam defect)、及/或在遮蔽電極的頂表面處凹陷等不良結構，來提升後續形成的SGT-MOSFET的可靠性及電性性能。

根據一些實施例，提供半導體結構的形成方法。半導體結構的形成方法包括：依序形成磊晶層及半導體層在基板上。形成凹部在磊晶層及半導體層中。順應性地形成第一介電層及第二介電層在凹部上。其中，第二介電層的介電常數大於第一介電層的介電常數。形成第一導電層在第二介電層上。回蝕第一導電層及第二介電層，以使第一導電層的頂表面及第二介電層的頂表面齊平。形成第二導電層在第一導電層上。

根據一些實施例，提供半導體結構。半導體結構包括：基板、磊晶層、半導體層、第一介電層、第二介電層、第一導電層及第二導電層。基板具有第一導電型態。磊晶層具有第一導電型態。磊晶層設置在基板上且包括凹部。半導體層具有不同於第一導電型態的第二導電型態。半導體層設置於磊晶層上，且不設置於凹部上。第一介電層設置在凹部上。第二介電層設置在第一介電層上。第二介電層的介電常數大於第一介電層的介電常數。第一導電層設置在第二介電層上。第二介電層覆蓋第一導電層的底表面及側表面。第二導電層直接設置在第一導電層上。

本揭露的半導體結構可應用於多種類型的半導體裝置，為讓本揭露的部件及優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

以下揭露提供了很多不同的實施例或範例，用於實施所提供的半導體結構的不同部件。各部件及其配置的具體範例描述如下，以簡化本揭露實施例。當然，這些僅僅是範例，並非用以限定本揭露。舉例而言，敘述中若提及第一部件形成在第二部件之上，可能包括第一部件及第二部件直接接觸的實施例，也可能包括額外的部件形成在第一部件及第二部件之間，使得它們不直接接觸的實施例。此外，本揭露實施例可能在不同的範例中重複元件符號及/或字符。如此重複是為了簡明及清楚，而非用以表示所討論的不同實施例及/或態樣之間的關係。

以下描述實施例的一些變化。在不同圖式及說明的實施例中，相似的元件符號被用來標明相似的元件。可以理解的是，在方法的之前、期間中、之後可以提供額外的操作，且一些敘述的操作可為了前述方法的其他實施例被取代或刪除。

再者，空間上的相關用語，例如「在..上」、「在…下」、「在…上方」、「在…下方」及類似的用詞，除了包括圖式繪示的方位外，也包括使用或操作中的裝置的不同方位。當裝置被轉向至其他方位時(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。在此，「大約」、「實質上」或其類似用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「大約」、「實質上」或其類似用語的情況下，仍可隱含「大約」、「實質上」或其類似用語的含義。

第1至14圖是根據本揭露的一些實施例，說明形成半導體結構1在各個階段的剖面示意圖。

參照第1圖，在基板100上依序形成磊晶層200及半導體層300。在一些實施例中，基板100可以為或包括塊材半導體(bulk semiconductor)基板、絕緣體上覆半導體(semiconductor-on-insulator，SOI)基板或其類似基板。一般而言，絕緣體上覆半導體基板包括形成於絕緣體上的半導體膜層。舉例而言，前述絕緣層可為，氧化矽(silicon oxide)層、氮化矽(silicon nitride)層、多晶矽(poly-silicon)層或其組合。並提供前述絕緣層於通常是矽(silicon)或氮化鋁(AlN)的基板上。基板100可為經摻雜(例如，使用p型或n型摻質(dopant))的基板或未摻雜的基板。基板100亦可為其他種類的基板，例如多層(multi-layered)基板或漸變(gradient)基板。在一些實施例中，基板100可為元素半導體，且前述元素半導體可包括：矽(silicon)、鍺(germanium)；基板100亦可為化合物半導體，且前述化合物半導體可包括：舉例而言，碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)，但不限於此；基板100亦可為合金半導體，且前述合金半導體可包括：舉例而言，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP或其任意組合，但不限於此。在一些實施例中，基板100為矽基板。

在一些實施例中，磊晶層200及/或半導體層300可包括矽、鍺、矽鍺、III-V族化合物或其組合。前述磊晶層200及/或半導體層300可藉由諸如有機金屬化學氣相沉積(Metal Organic Chemical Vapor Deposition，MOCVD)、原子層沉積(Atomic Layer Deposition，ALD)、分子束磊晶(Molecular Beam Epitaxy，MBE)、液相磊晶(Liquid Phase Epitaxy，LPE)、其組合、或其類似製程的沉積製程或磊晶製程來形成。

在一些實施例，基板100及磊晶層200具有第一導電型態，且半導體層300具有不同於第一導電型態的第二導電型態。在一些實施例中，基板100及磊晶層200具有的第一導電型態為N型，則半導體層300具有的第二導電型態為P型。在一些實施例中，基板100及磊晶層200具有的第一導電型態為P型，則半導體層300具有的第二導電型態為N型。第一導電型態與第二導電型態可依據需求調整，同時，摻雜濃度、摻雜深度及摻雜區域的大小亦可依據需求調整。在一些實施例中，亦可於後續形成閘極電極之後，再形成半導體層300於磊晶層200上。為了便於說明，在後續實施例中，以基板100及磊晶層200具有N型導電型態，且半導體層300具有P型導電型態來描述。

參照第2圖，形成凹部210在磊晶層200及半導體層300中。在一些實施例中，凹部210貫穿半導體層300，且不貫穿磊晶層200。在一些實施例中，在半導體層300上形成具有開口的圖案化硬遮罩層，並藉由圖案化硬遮罩層的開口暴露出半導體層300的頂表面的一部分。接著，使用圖案化硬遮罩層作為蝕刻遮罩來蝕刻半導體層300及磊晶層200，以移除半導體層300及磊晶層200的一部分，而形成凹部210。在一些實施例中，蝕刻製程可包括乾式蝕刻、濕式蝕刻或其他蝕刻製程。乾式蝕刻可包含但不限於電漿蝕刻、無電漿氣體蝕刻、濺射蝕刻(sputter etching)、離子研磨(ion milling)、反應離子蝕刻(reactive ion etching，RIE)。濕式蝕刻可包含但不限於使用酸性溶液、鹼性溶液或是溶劑來移除待移除結構的至少一部分。之後，移除圖案化硬遮罩層。可理解的是，能夠依據製程條件選擇合適的圖案化硬遮罩層、蝕刻製程及移除製程，且能夠根據後續電性需求調整凹部210的尺寸。

參照第3圖，順應性地(conformally)形成第一介電層310在凹部210上。在一些實施例中，第一介電層310具有對應於凹部210的形狀。在一些實施例中，第一介電層310覆蓋半導體層300的頂表面及凹部210的側表面及底表面。在一些實施例中，第一介電層310可藉由沉積製程或熱氧化製程來形成。沉積製程可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、PECVD、原子層沉積法(atomic layer deposition，ALD)或其它合適的沉積製程。在一些實施例中，第一介電層310可藉由熱氧化製程來形成。

在一些實施例中，第一介電層310可為氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、其它任何合適的介電材料或其組合。前述高介電常數介電材料可為金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽。在一些實施例中，第一介電層310可包括氧化物。在一些實施例中，第一介電層310可包括氧化矽。在一些實施例中，第一介電層310可具有第一厚度t1。可根據電性需求調整第一介電層310的第一厚度t1。

參照第4圖，順應性地形成第二介電層400在第一介電層310上。在一些實施例中，第二介電層400具有對應於第一介電層310及凹部210的形狀。第二介電層400覆蓋半導體層300的頂表面及凹部210的側表面及底表面，且形成具有第一寬度w1的溝槽在凹部210中。換句話說，位於凹部210的側表面上的第二介電層400之間具有第一寬度w1。在一些實施例中，第一介電層310介於第二介電層400與半導體層300之間，且第一介電層310介於第二介電層400與磊晶層200之間。在一些實施例中，可使用與第一介電層310的製程相同或不同的製程來形成第二介電層400。

在一些實施例中，第二介電層400的介電常數大於第一介電層310的介電常數，且第二介電層400亦可為氧化矽、氮化矽、氮氧化矽、高介電常數介電材料、其它任何合適的介電材料或其組合。在一些實施例中，第二介電層400的介電常數大於第一介電層310的介電常數的差值可大於或等於2、2.5或3。舉例而言，氧化矽的介電常數大約為4，且氮化矽的介電常數大約為7。在一些實施例中，當第一介電層310為氧化矽時，第二介電層400為具有高於氧化矽的介電常數的材料，諸如氮化矽。在一些實施例中，由於第二介電層400具有高於第一介電層310的介電材料，因此第二介電層400可以減少在磊晶層200中的電場強度，而提升電荷分布的均勻性，來降低導通電阻及/或提高半導體結構的崩潰電壓。詳細說明在後續內容中描述。

參照第5圖，形成第一導電層500在第二介電層400上。在一些實施例中，第一導電層500直接形成於第二介電層400上。第一導電層500可藉由化學氣相沉積、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沉積製程來形成。如第5圖所示，可藉由填充第一導電材料在第二介電層400形成的溝槽中來形成第一導電層500，因此第一導電層500可形成於半導體層300的頂表面上及第二介電層400形成的溝槽中。在一些實施例中，第一導電材料可包括多晶矽、非晶矽、金屬、金屬氮化物、導電金屬氧化物、其他合適的材料或其組合。在一些實施例中，第一導電層500的第一導電材料可為多晶矽。

參照第6圖，回蝕第一導電層500及第二介電層400，以使第一導電層500的頂表面及第二介電層400的頂表面齊平。在一些實施例中，第一導電層500的頂表面及第二介電層400的頂表面可低於半導體層300的頂表面。在一些實施例中，第一導電層500的頂表面及第二介電層400的頂表面可低於磊晶層200的頂表面。在一些實施例中，由於半導體結構的微縮化，使得如第5圖所示填充的材料來形成第一導電層500時，可能會因為深寬比過大、沉積速率過快、甚至是導電材料的特性，而在第一導電層500中產生空隙、孔洞、接縫缺陷或在鄰近半導體層300的第一導電層500的頂表面處產生凹陷。所以可藉由執行回蝕製程，移除第一導電層500中可能存在的空隙、孔洞、接縫缺陷、及/或在第一導電層500的頂表面處的凹陷等不良結構，進而提升第一導電層500的完整性及可靠性。在一些實施例中，回蝕第一導電層500的深度可取決於第一導電層500中可能存在的不良結構的位置及/或所需電性性能，因此可藉由回蝕製程移除第一導電層500中可能存在的不良結構並提升第一導電層500的可靠性。

在一些實施例中，由於在回蝕製程之後，第一導電層500及第二介電層400的頂表面齊平，因此第一導電層500與第二介電層400具有實質上相同的蝕刻速率。舉例而言，當第一導電層500為多晶矽時，第二介電層400可為氮化矽。在一些實施例中，可藉由摻雜諸如P型摻質或N型摻質的植入製程，來調整第一導電層500及/或第二介電層400的蝕刻速率，以使第一導電層500與第二介電層400具有實質上相同的蝕刻速率。

需特別說明的是，在一些實施例中，在回蝕製程之後，第二介電層400覆蓋第一導電層500的底表面及側表面。也就是說，第一導電層500可容置於凹字型的第二介電層400中，而有效地藉由第二介電層400使第一導電層500與磊晶層200彼此分離。其中，第二介電層400及第一介電層310可介於第一導電層500及磊晶層200之間。而由於更接近第一導電層500的第二介電層400的介電常數大於更遠離第一導電層500的第一介電層310的介電常數，因此第二介電層400可以調整磊晶層200中的電容大小，降低磊晶層200中的電場強度，而提升電荷分布的均勻性，來降低導通電阻及/或提高半導體結構的崩潰電壓。此外，在導通電阻降低且崩潰電壓提高的情況下維持閘極電荷，來提升所形成的SGT-MOSFET的效能指數(Figure of Merits，FOM)，而降低切換損耗與導通損耗及/或提升效率。

參照第7圖，回蝕第一介電層310，以暴露凹部210的側表面。在一些實施例中，移除位於半導體層300上的第一介電層並移除位於凹部210的側表面上的第一介電層310的一部分。在一些實施例中，藉由回蝕第一介電層310來提升用於形成後續的第二導電層的溝槽的深寬比。在一些實施例中，在回蝕第一介電層310之後，第一介電層310的頂表面實質上齊平或低於第一導電層500及第二介電層400的頂表面。換句話說，第一導電層500的頂表面實質上齊平於第二介電層400的頂表面，且實質上高於或齊平於第一介電層310的頂表面。因此，第一介電層310的頂表面與第一導電層500及第二介電層400的頂表面之間可具有第一高度h1的高度差異，其中第一高度h1可為大於或等於0。第一高度h1可影響後續形成的第二導電層的形狀。而為便於說明，後續實施例以第一高度h1大於0來描述，但本揭露不限於此。

參照第8圖，形成第三介電層510，以覆蓋凹部210的暴露側表面。在一些實施例中，第三介電層510形成在半導體層300的頂表面上及凹部210的側表面上。在一些實施例中，可使用與第一介電層310的製程相同或不同的製程來形成第三介電層510。

在一些實施例中，第二介電層400的介電常數大於第三介電層510的介電常數，且第三介電層510亦可為氧化矽、氮化矽、氮氧化矽、高介電常數介電材料、其它任何合適的介電材料或其組合。舉例而言，在一些實施例中，當第三介電層510為氧化矽時，第二介電層400為具有高於氧化矽的介電常數的材料，諸如氮化矽。在一些實施例中，第二介電層400的介電常數大於第一介電層310及第三介電層510的介電常數。舉例而言，第一介電層310及第三介電層510為氧化矽，且第二介電層400為氮化矽。

須說明的是，在一些實施例中，第三介電層510可具有第二厚度t2，且第三介電層的第二厚度t2等於或小於第一介電層的第一厚度t1。因此，介於凹部210的側表面上的第三介電層510之間具有第二寬度w2，且第二寬度w2大於或等於介於凹部210的側表面上的第二介電層400之間的第一寬度w1。是以，當凹部210的深度是定值時，填充第一導電層500的材料至凹部210中的深寬比大於後續填入第二導電層的材料至凹部210中的深寬比。所以能夠藉由設置具有等於或小於第一厚度t1的第二厚度t2的第三介電層，來減少後續填入的第二導電層的材料的深寬比，進而減少及/或避免第二導電層中的空隙、孔洞、接縫缺陷及/或在第二導電層的頂表面處凹陷等不良結構，而提升第二導電層的可靠性。為便於說明，以下以第二厚度t2小於第一厚度t1的實施例進行描述。

參照第9圖，形成第二導電層600在凹部210中。在一些實施例中，形成第二導電層600在第一導電層500上。在一些實施例中，第二導電層600可直接形成在第一導電層500及第二介電層400上。在一些實施例中，可使用與第一導電層500相同或不同的製程來形成第二導電層600。如第9圖所示，可藉由填充第二導電材料在第三介電層510、第一介電層310、第二介電層400及第一導電層500形成的溝槽中來形成第二導電層600。因此，第二導電層600可形成於半導體層300的頂表面上及第一介電層310、第二介電層400及第一導電層500上。在一些實施例中，第三介電層510與第二介電層400在橫向方向上可間隔一距離，因此可填充第二導電層600的材料於第三介電層510與第二介電層400之間。在一些實施例中，第二導電層600與第三介電層510接觸。在一些實施例中，第二介電層400、第一導電層500及第二導電層600彼此接觸。

在一些實施例中，第二導電層600可包括多晶矽、非晶矽、金屬、金屬氮化物、導電金屬氧化物、其他合適的材料或其組合。在一些實施例中，第二導電層600的第二導電材料可為多晶矽。在一些實施例中，由於第一導電層500及第二導電層600可由相同材料形成，因此第一導電層500及第二導電層600沒有明顯的界面，而可視為一個整體。

參照第10圖，回蝕第二導電層600，以使第二導電層600的頂表面低於半導體層300的頂表面。在一些實施例中，第二導電層600的頂表面可低於磊晶層200的頂表面。在一些實施例中，即使用於形成第二導電層600的溝槽的深寬比小於用於形成第一導電層500的溝槽的深寬比，在第二導電層600中仍可能產生諸如空隙、孔洞、接縫缺陷、及/或在第二導電層600的頂表面處的凹陷等不良結構。因此，可藉由執行回蝕製程來移除不良結構。回蝕第二導電層600的深度可取決於第二導電層600中可能存在的不良結構的位置及/或所需電性性能，因此可藉由回蝕製程移除第二導電層600中可能存在的不良結構並提升第二導電層600的可靠性。

需說明的是，在一些實施例中，在經過後續加工後所得的SGT-MOSFET中，第一導電層500及第二導電層600可整體化地視為遮蔽電極(shield electrode)。在一些實施例中，遮蔽電極可與後續加工後所得的SGT-MOSFET的源極電極連接，或者遮蔽電極可視為後續加工後所得的SGT-MOSFET的源極電極的一部分。在一些實施例中，由於第二導電層600可直接形成在第一導電層500及第二介電層400上，因此第二導電層600的頂表面大於第一導電層500的頂表面。在一些實施例中，第二導電層600的頂表面的寬度為第二寬度w2，且第一導電層500的頂表面的寬度為第一寬度w1。所以，在本揭露中作為遮蔽電極的第一導電層500及第二導電層600可具有上寬下窄的形狀。舉例而言，遮蔽電極可具有T字形(T-shape)的剖面。

相應地，在經過後續加工後所得的SGT-MOSFET中，第一介電層310及第三介電層510亦可整體化地視為遮蔽介電層(shielded dielectric layer)。所以，在本揭露中作為遮蔽介電層的第一介電層310及第三介電層510可具有下寬上窄的形狀。舉例而言，遮蔽介電層可具有階梯狀(step-shape)的剖面。是以，在遮蔽電極具有T字形剖面且遮蔽介電層具有階梯狀剖面的情況中，能夠使得電場分布更為均勻，來降低導通電阻及/或提高半導體結構的崩潰電壓。當靠近凹部210的底表面處的遮蔽介電層具有較厚的厚度時，能夠減少集中在凹部210的底表面處的電場，而使得電荷更為均勻。

如第10圖所示，在第三介電層510的第二厚度t2小於第一介電層310的第一厚度t1的實施例中，第二導電層600在橫向方向上延伸超過第二介電層400。在一些實施例中，第二導電層600可包括朝向基板100延伸的一部分。在一些實施例中，朝向基板100延伸的第二導電層600的前述部分可介於第二介電層400及第三介電層510之間，因此可達成電場分布更為均勻的有益功效。

在一些實施例中，朝向基板100延伸的第二導電層600的前述部分可覆蓋第二介電層400靠近第三介電層510的側表面，所以第二導電層600可覆蓋第一導電層500的上部，因此可達成遮蔽電極在後續經過閘極介電層形成之際可形成平緩的樣態，避免後續形成的閘極電極到遮蔽電極的電場增大，導致漏電流增加的有益功效。換句話說，使得可整體化地視為遮蔽電極的第一導電層500及第二導電層600的輪廓較為平坦，而有利於形成閘極電極於遮蔽電極上方。此外，可藉由設置輪廓較為平坦的遮蔽電極，來預防或避免遮蔽電極與閘極電極之間的電場增加的問題。在一些實施例中，第二導電層600覆蓋第一導電層500的頂表面及第二介電層400的頂表面。在一些實施例中，第二導電層600可具有蓋形(cap shape)的剖面。

在一些實施例中，第二介電層400設置在第一導電層500及第二導電層600之間，因此，可達成降低臨界電場的有益功效。

參照第11圖，形成閘極介電層610於第二導電層600上，其中，形成閘極介電層610會移除部分第三介電層510，僅剩齊平於或低於第二導電層600的頂表面的部分。在一些實施例中，第三介電層510的頂表面與第二導電層600的頂表面可為齊平。在一些實施例中，在移除第三介電層510的一部分之後，順應性地形成閘極介電層610於半導體層300、第三介電層510及第二導電層600上。在一些實施例中，閘極介電層610可為氧化矽、氮化矽、氮氧化矽、低介電常數(low-k)介電材料、其組合或其它合適的介電材料，但不限於此。在一些實施例中，閘極介電層610可包括氧化物。在一些實施例中，閘極介電層610與第一介電層310及/或第三介電層510可以相同或不同的製程形成。

參照第12圖，形成閘極電極700在閘極介電層610上。在一些實施例中，可以使用與第一導電層500及/或第二導電層600相同或不同的材料及製程來形成閘極介電層610。在一些實施例中，形成閘極電極700的製程包括回蝕製程或化學機械研磨(chemical mechanical polishing，CMP)製程。在一些實施例中，閘極電極700的頂表面可與閘極介電層610的頂表面實質上齊平。在一些實施例中，可移除位於半導體層300上的閘極介電層610，而使閘極電極700的頂表面與半導體層300的頂表面實質上齊平。在一些實施例中，由於閘極介電層610的厚度可小於如第3圖所示的第一介電層310的第一厚度t1，因此閘極電極700的寬度可大於如第10圖所示的第一導電層500的第一寬度w1。在一些實施例中，由於閘極介電層610的厚度可實質上與如第8圖所示的第三介電層510的第二厚度t2相同，因此閘極電極700的寬度可實質上與如第10圖所示的第二導電層600的第二寬度w2相同。然而，可依據電性需求調整閘極介電層610的厚度及閘極電極700的寬度。

參照第13圖，形成第一摻雜區301於半導體層300的遠離基板100的表面處。形成第一摻雜區301的方式包括離子植入(ion implantation)或擴散(diffusion)製程來形成，但不限於此。另外，還可藉由快速熱退火(rapid thermal annealing，RTA)製程來活化被植入的摻質。

在一些實施例中，可形成層間介電(interlayer dielectric)層800在閘極電極700上。具體而言，層間介電層800可形成在閘極介電層610及閘極電極700上。在一些實施例中，可使用與第一介電層310、第三介電層510及/或閘極介電層610相同或不同的材料及製程來形成層間介電層800。

參照第14圖，其繪示半導體結構1的剖面示意圖。如第14圖的半導體結構1所示，可進一步形成接觸通孔。在一些實施例中，接觸通孔貫穿層間介電層800、閘極介電層610及第一摻雜區301至半導體層300，且不貫穿半導體層300。接著，在接觸通孔下方形成第二摻雜區302。其中，第二摻雜區302具有與第一摻雜區301不同的導電型態。之後，在接觸通孔中填充通孔材料，以形成接觸物303。在一些實施例中，通孔材料可包括金屬材料、導電材料、其他合適的材料或其組合。然後形成金屬層810於層間介電層800上，使金屬層810與接觸物303彼此接觸，以獲得半導體結構1。在一些實施例中，金屬層810可包括金屬材料、導電材料、其他合適的材料或其組合。半導體結構1可為或可經過進一步加工而作為SGT-MOSFET。

在一些實施例中，基板100、磊晶層200以及第一摻雜區301具有第一導電型態。第一摻雜區301的摻雜濃度可高於基板100及磊晶層200的摻雜濃度。半導體層300及第二摻雜區302具有不同於第一導電型態的第二導電型態。第二摻雜區302的摻雜濃度可高於半導體層300的摻雜濃度。具體而言，當基板100與磊晶層200為N型，半導體層300為P型，則第一摻雜區301可為重摻雜的N+型態，且第二摻雜區302可為重摻雜的P+型態。

參照第15圖，其是根據本揭露的另一些實施例，繪示半導體結構2的剖面示意圖。如第15圖的半導體結構2所示，在第三介電層510的第二厚度t2實質上等於第一介電層310的第一厚度t1的實施例中，第二導電層600在橫向方向上實質上與第二介電層400齊平。在一些實施例中，第二導電層600直接設置於第一導電層500及第二介電層400上。在一些實施例中，第二導電層600的側表面與靠近磊晶層200的第二介電層400的側表面齊平。當調整第一介電層310、第二介電層400及第三介電層510的厚度的關係，可更方便地調整遮蔽介電層下寬上窄的形狀，更容易達到適當階梯狀剖面的情況，能夠使得電場分布更為均勻，來降低導通電阻及/或提高半導體結構的崩潰電壓。在一些實施例中，閘極電極700的寬度可大於第二導電層600及第一導電層500的寬度。也就是說，閘極電極700的寬度可大於遮蔽電極的寬度，從而使得電場分布更為均勻，還能提升後續形成閘極接觸物的製程裕度。

綜上所述，根據本揭露的一些實施例，本揭露的形成方法藉由先形成第一導電層，再回蝕第一導電層；接著形成第二導電層，再回蝕第二導電層的兩階段式形成製程，各別提升第一導電層及第二導電層的可靠性，來避免/減少第一導電層及第二導電層中的空隙、孔洞、接縫缺陷及/或在第一導電層及第二導電層的頂表面處凹陷等不良結構，而提升半導體結構整體的電性性能及可靠性。本揭露的形成方法藉由在形成第一導電層之前，形成具有較高介電常數的第二介電層在第一導電層及第二導電層中，來降低磊晶層中的電場，而改善電性性能。舉例而言，能夠降低導通電阻、降低開關損耗。

再者，在本揭露的半導體結構中，第二導電層的頂表面的面積大於第一導電層的頂表面的面積。因此，當第一導電層及第二導電層共同作為遮蔽電極時，遮蔽電極可具有上寬下窄的形狀。而由於遮蔽電極在靠近凹部的底表面處具有較小的面積，所以能夠降低集中在凹部的底表面處的電場強度。更甚者，在本揭露的半導體結構中，第一介電層的厚度可大於第三介電層的厚度。因此，當第一介電層及第三介電層共同作為位在遮蔽電極周圍的遮蔽介電層時，遮蔽介電層可具有下寬上窄的形狀。由於遮蔽介電層在靠近凹部的底表面處具有較大的面積，所以能夠降低集中在凹部的底表面處的電場強度。此外，具有較高介電常數的第二介電層亦能降低集中的電場強度。是以，藉由上述配置方式，能夠進一步降低導通電阻、降低開關損耗並提升半導體結構的電性性能。

本揭露的保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例的揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露的保護範圍包括前述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露的保護範圍也包括各個申請專利範圍及實施例的組合。

以上概述數個實施例，以便在所屬技術領域中具有通常知識者可以更理解本揭露實施例的觀點。在所屬技術領域中具有通常知識者應該理解，他們能以本揭露實施例為基礎，設計或修改其他製程及結構，以達到與在此介紹的實施例相同目的及/或優點。在所屬技術領域中具有通常知識者也應該理解到，此類等效的製程及結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露的精神及範圍下，做各式各樣的改變、取代及替換。

1, 2:半導體結構 100:基板 200:磊晶層 210:凹部 300:半導體層 301:第一摻雜區 302:第二摻雜區 303:接觸物 310:第一介電層 400:第二介電層 500:第一導電層 510:第三介電層 600:第二導電層 610:閘極介電層 700:閘極電極 800:層間介電層 810:金屬層 h1:第一高度 t1:第一厚度 t2:第二厚度 w1:第一寬度 w2:第二寬度

藉由以下的詳述配合所附圖式，能夠更加理解本揭露實施例的觀點。值得注意的是，根據工業上的標準慣例，一些部件(feature)可能沒有按照比例繪製。事實上，為了能清楚地討論，不同部件的尺寸可能被增加或減少。 第1圖至第14圖是根據本揭露的一些實施例，繪示在各個階段形成半導體結構的剖面示意圖。 第15圖是根據本揭露的另一些實施例，繪示半導體結構的剖面示意圖。

1:半導體結構

100:基板

200:磊晶層

300:半導體層

301:第一摻雜區

302:第二摻雜區

303:接觸物

310:第一介電層

400:第二介電層

500:第一導電層

510:第三介電層

600:第二導電層

610:閘極介電層

700:閘極電極

800:層間介電層

810:金屬層

Claims (12)

1. 一種半導體結構的形成方法，包括： 依序形成一磊晶層及一半導體層在一基板上； 形成一凹部在該磊晶層及該半導體層中； 順應性地形成一第一介電層及一第二介電層在該凹部上，其中該第二介電層的介電常數大於該第一介電層的介電常數； 形成一第一導電層在該第二介電層上； 回蝕該第一導電層及該第二介電層，以使該第一導電層的頂表面及該第二介電層的頂表面齊平；以及 形成一第二導電層在該第一導電層上。
2. 如請求項1之形成方法，更包括： 在回蝕該第一導電層及該第二介電層之後，回蝕該第一介電層，以暴露該凹部的一側表面。
3. 如請求項2之形成方法，其中回蝕該第一介電層，以使該第一介電層的頂表面實質上齊平或低於該第一導電層的頂表面。
4. 如請求項2之形成方法，更包括： 形成一第三介電層，以覆蓋該凹部的該側表面並與該第二導電層接觸，且該第三介電層的厚度小於或等於該第一介電層的厚度。
5. 如請求項1之形成方法，其中直接形成該第二導電層在該第一導電層及該第二介電層上。
6. 如請求項1之形成方法，更包括：形成一閘極介電層在該第二導電層上；以及形成一閘極電極在該閘極介電層上。
7. 如請求項6之形成方法，更包括：形成一第一摻雜區及一第二摻雜區於該半導體層中；形成一層間介電層於該閘極電極上；形成一接觸物，該接觸物穿過該層間介電層及該第一摻雜區以與該第二摻雜區接觸；以及形成一金屬層於該層間介電層上，且該金屬層藉由該接觸物與該第二摻雜區電性連接。
8. 如請求項7之形成方法，其中該基板、該磊晶層以及該第一摻雜區具有一第一導電型態，且該半導體層及該第二摻雜區具有不同於該第一導電型態的一第二導電型態。
9. 一種半導體結構，包括：一基板，具有一第一導電型態；一磊晶層，具有該第一導電型態，設置在該基板上，且包括一凹部；一半導體層，具有不同於該第一導電型態的一第二導電型態，設置於該磊晶層上，且不設置於該凹部上；一第一介電層，設置在該凹部上；一第二介電層，設置在該第一介電層上，且該第二介電層的介電常數大於該第一介電層的介電常數；一第一導電層，設置在該第二介電層上，且該第二介電層覆蓋該第一導電層的一底表面及一側表面；一第二導電層，直接設置在該第一導電層上； 一閘極介電層，設置在該第二導電層上；以及一閘極電極，設置在該閘極介電層上。
10. 如請求項9之半導體結構，其中該第一介電層暴露該凹部的一側表面，且該半導體結構更包括：一第三介電層，設置於該凹部的該側表面上，且該第三介電層的厚度小於或等於該第一介電層的厚度。
11. 如請求項10之半導體結構，其中該第二導電層更包括朝向該基板延伸的一部分，且該第二導電層的該部分介於該第二介電層及該第三介電層之間。
12. 如請求項9之半導體結構，更包括：一第一摻雜區及一第二摻雜區，設置在該半導體層中；一層間介電層，設置在該閘極電極上；一接觸物，穿過該層間介電層及該第一摻雜區以與該第二摻雜區接觸；以及一金屬層，設置在該層間介電層上，且該金屬層藉由該接觸物與該第二摻雜區電性連接。

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