KR101734687B1 - 반도체 디바이스 구조체 및 반도체 디바이스 구조체의 형성 방법 - Google Patents

반도체 디바이스 구조체 및 반도체 디바이스 구조체의 형성 방법 Download PDF

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Abstract

반도체 디바이스 구조체의 구조 및 형성 방법이 제공된다. 반도체 디바이스 구조체는 반도체 기판 위에 핀 구조체를 포함한다. 반도체 디바이스 구조체는 핀 구조체의 일부를 피복하는 게이트 스택을 또한 포함한다. 게이트 스택은 핀 구조체에 인접한 제2 부분 및 제1 부분을 포함하고, 제1 부분은 제2 부분보다 폭이 더 넓다.

Description

반도체 디바이스 구조체 및 반도체 디바이스 구조체의 형성 방법{STRUCTURE AND FORMATION METHOD OF SEMICONDUCTOR DEVICE STRUCTURE}
우선권 주장 및 교차 참조
본 출원은 2015년 5월 20일자로 출원된 미국 특허 가출원 제62/164,223호의 이점을 주장하는데, 상기 출원은 참조에 의해 본원에 통합된다.
배경
반도체 집적 회로(integrated circuit; IC) 산업은 급격한 성장을 겪어 왔다. IC 재료 및 설계에서의 기술적 진보는 IC의 세대를 생성하였다. 각각의 세대는 이전 세대보다 더 소형의 그리고 더 복잡한 회로를 구비한다.
IC 진화의 과정 중에, 외형적 사이즈(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 컴포넌트(또는 배선))가 감소하는 동안 기능적 밀도(즉, 칩 면적당 인터커넥트된 디바이스의 수)는 일반적으로 증가하였다. 이 스케일링 다운 프로세스는, 일반적으로, 제조 효율성을 증가시키고 관련 비용을 감소시킴으로써 이점을 제공한다. 예를 들면, 회로 설계자는 향상된 성능을 실현하는 신규의 구조를 꾀하며, 결국에는 핀형 전계 효과 트랜지스터(fin-like field effect transistor; FinFET)와 같은 3차원 설계의 개발로 이어졌다. FinFET는 기판으로부터 위로 연장하는 얇은 수직의 "핀(fin)"(또는 핀 구조체)으로 제조된다. FinFET의 채널은 이 수직 핀에 형성된다. 다수의 사이드로부터의 채널을 게이트가 제어하는 것을 허용하기 위해 핀 위에 게이트가 제공된다. FinFET의 이점은 짧은 채널 효과의 감소, 감소된 누설, 및 더 높은 전류 흐름을 포함할 수도 있다.
그러나, 이들 향상은 IC 프로세싱 및 제조의 복잡성을 증가시켰다. 최소 배선폭(feature size)이 계속 감소하기 때문에, 제조 프로세스는 수행하기가 계속 더 어려워지고 있다. 따라서, 점점 더 작은 사이즈에서 신뢰성 있는 반도체 디바이스를 형성하는 것은 도전과제이다.
본 개시의 양태는 하기의 상세한 설명이 첨부의 도면과 함께 판독될 때 가장 잘 이해된다. 산업 분야에서의 표준 관행에 따르면, 다양한 피쳐는 일정한 축척으로 묘사되지 않음을 유의해야 한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가되거나 또는 감소될 수도 있다.
도 1a 및 도 1b는, 몇몇 실시형태에 따른, 반도체 디바이스 구조체를 형성하기 위한 프로세스의 다양한 단계의 사시도이다.
도 2a 및 도 2b는, 몇몇 실시형태에 따른, 반도체 디바이스 구조체를 형성하기 위한 프로세스의 다양한 단계의 단면도이다.
도 3a 내지 도 3d는, 몇몇 실시형태에 따른, 반도체 디바이스 구조체에 대한 프로세스의 다양한 단계의 단면도이다.
도 4는, 몇몇 실시형태에 따른, 반도체 디바이스 구조체의 단면도이다.
도 5a 및 도 5b는, 몇몇 실시형태에 따른, 반도체 디바이스 구조체의 단면도이다.
하기의 개시는, 예를 들면, 제공된 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 장치(arrangement)의 특정 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도된 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐의 형성은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 피쳐와 제2 피쳐 사이에 추가 피쳐가 형성될 수도 있어서, 결과적으로 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있는 실시형태도 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, 도면에 도시된 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "위쪽의(upper)" 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 묘사된 방향 외에, 사용 또는 동작에서 디바이스의 상이한 방향을 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90도 회전되거나 또는 다른 방향에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
본 개시의 몇몇 실시형태가 설명된다. 도 1a 및 도 1b는, 몇몇 실시형태에 따른, 반도체 디바이스 구조체를 형성하기 위한 프로세스의 다양한 단계의 사시도이다. 도 1a 및 도 1b에서 설명되는 단계 이전에, 동안에, 및/또는 이후에, 추가적인 동작이 제공될 수 있다. 설명되는 단계 중 몇몇은, 상이한 실시형태의 경우 대체되거나 제거될 수 있다. 반도체 디바이스 구조체에 추가적인 피쳐가 추가될 수 있다. 하기에 설명되는 피쳐 중 몇몇은, 상이한 실시형태의 경우 대체되거나 제거될 수 있다.
도 1a에 도시된 바와 같이, 반도체 기판(100)이 제공된다. 몇몇 실시형태에서, 반도체 기판(100)은 반도체 웨이퍼와 같은 벌크 반도체 기판이다. 예를 들면, 반도체 기판(100)은 실리콘 웨이퍼이다. 반도체 기판(100)은 실리콘 또는 게르마늄과 같은 다른 원소 반도체 재료를 포함할 수도 있다. 몇몇 다른 실시형태에서, 반도체 기판(100)은 화합물 반도체를 포함한다. 화합물 반도체는 갈륨비소, 탄화규소, 비화인듐, 인화인듐, 다른 적절한 재료, 또는 이들의 조합을 포함할 수도 있다.
몇몇 실시형태에서, 반도체 기판(100)은 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판을 포함한다. SOI 기판은 산소의 주입에 의한 분리(separation by implantation of oxygen; SIMOX) 프로세스, 웨이퍼 본딩 프로세스, 다른 적용가능한 방법, 또는 이들의 조합을 사용하여 제조될 수도 있다.
도 1a에 도시된 바와 같이, 몇몇 실시형태에 따라, 하나 이상의 핀 구조체가 형성된다. 몇몇 실시형태에서, 반도체 기판(100)에 다수의 리세스(또는 트렌치)가 형성된다. 결과적으로, 핀 구조체(102)를 포함하는 다수의 핀 구조체가 리세스 사이에 형성된다. 간략화를 위해, 핀 구조체 중 하나만이 도시된다. 몇몇 실시형태에서, 리세스를 형성하기 위해 하나 이상의 포토리소그래피 및 에칭 프로세스가 사용된다.
도 1a에 도시된 바와 같이, 몇몇 실시형태에 따라, 핀 구조체(102)의 하부 부분을 둘러싸도록 절연 피쳐(isolation feature; 104)가 리세스에 형성된다. 몇몇 실시형태에서, 절연 피쳐(104)는 핀 구조체(102)의 하부 부분을 연속적으로 둘러싼다. 절연 피쳐(104)는 반도체 기판(100)에 및/또는 반도체 기판(100) 위에 형성되는 다양한 디바이스 엘리먼트를 정의하고 전기적으로 분리하기 위해 사용된다. 몇몇 실시형태에서, 절연 피쳐(104)는 셸로우 트렌치 절연(shallow trench isolation; STI) 피쳐, 실리콘 국부 산화(local oxidation of silicon; LOCOS) 피쳐, 다른 적절한 절연 피쳐, 또는 이들의 조합을 포함한다.
몇몇 실시형태에서, 절연 피쳐(104)의 각각은 다층 구조체를 구비한다. 몇몇 실시형태에서, 절연 피쳐(104)는 유전체 재료(dielectric material)로 이루어진다. 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불화물 도핑 실리케이트 글래스(fluoride-doped silicate glass; FSG), 저유전율(low-K) 유전체 재료, 다른 적절한 재료, 또는 이들의 조합을 포함할 수도 있다. 몇몇 실시형태에서, 반도체 기판(100)과 절연 피쳐(104) 사이의 계면에서의 결정 결함을 감소시키기 위해 STI 라이너(liner)(도시되지 않음)가 형성된다. STI 라이너는 핀 구조체와 절연 피쳐(104) 사이의 계면에서의 결정 결함을 감소시키기 위해 또한 사용될 수도 있다.
몇몇 실시형태에서, 반도체 기판(100) 위에 유전체 재료 층이 퇴적된다. 유전체 재료 층은 핀 구조체(102)를 포함하는 핀 구조체를 피복하고 핀 구조체 사이의 리세스를 충전한다. 몇몇 실시형태에서, 유전체 재료 층은, 화학 증착(chemical vapor deposition; CVD) 프로세스, 스핀 온 프로세스, 다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 퇴적된다. 몇몇 실시형태에서, 유전체 재료 층의 박층화를 위해 평탄화 프로세스가 수행된다. 예를 들면, 유전체 재료 층은 핀 구조체(102)가 노출될 때까지 박층화된다. 평탄화 프로세스는 화학적 기계적 연마(chemical mechanical polishing; CMP) 프로세스, 그라인딩 프로세스, 에칭 프로세스, 다른 적용가능한 프로세스, 또는 이들의 조합을 포함할 수도 있다. 그 후, 유전체 재료 층은 핀 구조체(102)의 상부 아래까지 에치백된다. 결과적으로, 절연 피쳐(104)가 형성된다. 핀 구조체(102)를 포함하는 핀 구조체는, 몇몇 실시형태에 따라 도 1a에 도시된 바와 같이, 절연 피쳐(104)의 상면으로부터 돌출한다.
도 1a에 도시된 바와 같이, 몇몇 실시형태에 따라, 절연 피쳐(104)와 핀 구조체(102) 위에 게이트 유전체 층(106)이 퇴적된다. 몇몇 실시형태에서, 게이트 유전체 층(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 높은 유전 상수(고유전율(high-K))를 갖는 유전체 재료, 다른 적절한 유전체 재료, 또는 이들의 조합으로 이루어진다. 고유전율 유전체 재료의 예는, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나 합금, 하프늄 실리콘 산화물, 하프늄 실리콘 산질화물, 하프늄 탄탈 산화물, 하프늄 티타늄 산화물, 하프늄 지르코늄 산화물, 다른 적절한 고유전율 재료, 또는 이들의 조합을 포함한다. 몇몇 실시형태에서, 게이트 유전체 층(106)은 추후 제거될 더미 게이트 유전체 층이다. 몇몇 다른 실시형태에서, 게이트 유전체 층(106)은 형성되지 않는다.
몇몇 실시형태에서, 게이트 유전체 층(106)은 화학 증착(CVD) 프로세스, 원자층 퇴적(atomic layer deposition; ALD) 프로세스, 열 산화 프로세스, 물리 증착(physical vapor deposition; PVD) 프로세스, 다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 퇴적된다.
그 후, 몇몇 실시형태에 따라 도 1a에 도시된 바와 같이, 핀 구조체(102)의 일부를 피복하도록 게이트 유전체 층(106) 위에 게이트 전극(108)이 형성된다. 몇몇 실시형태에서, 게이트 전극(108)은, 금속 게이트 전극으로 대체될 더미 게이트 전극이다. 몇몇 실시형태에서, 게이트 전극(108)은 폴리실리콘으로 이루어진다.
몇몇 실시형태에서, 게이트 유전체 층(106) 위에 게이트 전극 층이 퇴적된다. 게이트 전극 층은 CVD 프로세스 또는 다른 적용가능한 프로세스를 사용하여 퇴적될 수도 있다. 몇몇 실시형태에서, 게이트 전극 층은 폴리실리콘으로 이루어진다. 그 후, 몇몇 실시형태에 따라, 게이트 전극 층 위에 패턴화된 하드 마스크 층(도시되지 않음)이 형성된다. 패턴화된 하드 마스크 층은, 게이트 전극(108)을 포함하는 하나 이상의 게이트 전극 안으로 게이트 전극 층을 패턴화하기 위해 사용된다.
몇몇 실시형태에서, 패턴화된 하드 마스크 층은 제1 하드 마스크 층 및 제2 하드 마스크 층을 포함한다. 제1 하드 마스크 층은 게이트 전극 층과 제2 하드 마스크 층 사이에 있다. 몇몇 실시형태에서, 제1 하드 마스크 층은 실리콘 질화물로 이루어진다. 몇몇 실시형태에서, 제2 하드 마스크 층은 실리콘 산화물로 이루어진다. 몇몇 실시형태에서, 제1 하드 마스크 층 및 제2 하드 마스크 층은, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 티타늄 질화물 및/또는 탄탈 질화물과 같은 금속 질화물, 다른 적절한 재료, 또는 이들의 조합으로 이루어진다. 몇몇 실시형태에서, 제2 하드 마스크 층은 제1 마스크 층보다 더 두껍다. 패턴화된 하드 마스크에 하나 이상의 추가적인 하드 마스크 층이 추가될 수 있다.
몇몇 실시형태에서, 게이트 전극 층을 부분적으로 제거하고 게이트 전극(108)을 포함하는 게이트 전극을 형성하기 위해 에칭 프로세스가 사용된다. 몇몇 실시형태에서, 에칭 프로세스는 다수의 에칭 동작을 포함한다. 몇몇 실시형태에서, 에칭 프로세스는 제1 에칭 동작, 제2 에칭 동작, 및 제3 에칭 동작을 포함한다. 몇몇 실시형태에서, 제1 에칭 동작 이후에, 도 1a에 도시된 프로파일을 갖는 게이트 전극(108)이 형성된다.
몇몇 실시형태에서, 제1 에칭 동작은 플라즈마 에칭 동작이다. 몇몇 실시형태에서, 제1 에칭 동작에서 사용되는 에천트는 가스 혼합물을 포함한다. 몇몇 실시형태에서, 가스 혼합물은 여기되어 제1 에칭 동작을 수행하기 위한 플라즈마를 생성한다. 몇몇 실시형태에서, 가스 혼합물은 HBr, Cl2, CF4, C2F6, C2F4, Ar, He, CH4, O2, N2, 다른 유사한 가스, 다른 적절한 가스, 또는 이들의 조합을 포함한다.
제1 에칭 동작 동안, 가스 혼합물의 조성은 요건(requirement)에 따라 변경될 수도 있다. 몇몇 실시형태에서, 제1 에칭 동작을 수행하기 위해 사용되는 압력은 약 10 밀리토르(mtorrs)에서 약 500 밀리토르까지의 범위에 있다. 몇몇 실시형태에서, 제1 에칭 동작을 수행하기 위해 사용되는 동작 전력은 약 10 W에서 약 1500 W까지의 범위에 있다. 몇몇 실시형태에서, 제1 에칭 동작을 수행하기 위한 동작 온도는 약 20도씨에서 약 120도씨까지의 범위에 있다. 몇몇 실시형태에서, 제1 에칭 동작을 수행하기 위한 동작 시간은 약 1초에서 약 1000초까지의 범위에 있다.
도 2a 및 도 2b는, 몇몇 실시형태에 따른, 반도체 디바이스 구조체를 형성하기 위한 프로세스의 다양한 단계의 단면도이다. 몇몇 실시형태에서, 도 2a는 도 1a에 도시된 구조체의 단면도이다. 몇몇 실시형태에서, 단면도는 가상 평면(P)을 따라 취해진다. 가상 평면(P)은 반도체 기판(100)의 주면(main surface)에 평행하고 절연 피쳐(104) 위로 돌출하는 핀 구조체(102)를 가로지른다.
도 2a에 도시된 바와 같이, 게이트 전극(108)은 제1 부분(109a) 및 제2 부분(109b)을 포함한다. 제2 부분(109b)은 제1 부분(109a)과 핀 구조체(102) 사이에 있다. 몇몇 실시형태에서, 제2 부분(109b)은 핀 구조체(102)에 인접한다. 몇몇 실시형태에서, 제2 부분(109b)은 제1 부분(109a)보다 폭이 더 넓다. 몇몇 실시형태에서, 제1 부분(109a) 및 제2 부분(109b)은 실질적으로 핀 구조체(102)만큼 높다.
도 1a 및 도 2a에 도시된 바와 같이, 몇몇 실시형태에 따라, 게이트 전극(108)의 제2 부분(109b)은 돌출부(110)를 포함한다. 돌출부(110)는 제1 에칭 동작의 결과로서 형성될 수도 있다. 몇몇 실시형태에서, 돌출부(110)는, 도 1a 및 도 2a에 도시된 바와 같이, 핀 구조체(102)의 측벽(103) 위로 연장하는 게이트 유전체 층(106)의 일부와 직접 접촉한다. 몇몇 다른 실시형태에서, 핀 구조체(102)의 측벽 상의 게이트 유전체 층(106)의 일부는 제거된다. 이들 경우에서, 돌출부(110)는 핀 구조체(102)의 측벽 중 하나, 예컨대 측벽(103)과 직접 접촉한다.
도 2a에 도시된 바와 같이, 게이트 전극(108)은 제1 폭(W1) 및 제2 폭(W2)을 포함한다. 제2 폭(W2)은 핀 구조체(102)에 또는 핀 구조체(102)의 측벽 위의 게이트 유전체 층(106)에 인접한 게이트 전극(108)의 일부의 폭이다. 몇몇 실시형태에서, 폭(W2)은 폭(W1)보다 더 넓다. 몇몇 실시형태에서, 폭(W1)은 약 20 nm에서 약 45 nm까지의 범위에 있다. 몇몇 실시형태에서, 폭(W2)은 약 30 nm에서 약 60 nm까지의 범위에 있다. 몇몇 실시형태에서, 제1 부분(109a)의 폭은 실질적으로 동일하다. 예를 들면, 제1 부분(109a)의 폭의 각각은 폭(W1)과 동일하다.
몇몇 실시형태에서, 돌출부(110)는 핀 구조체(102)의 측벽(103)을 향하는 방향을 따라 더 넓어지게 된다. 몇몇 실시형태에서, 돌출부(110)는 측벽(103)을 향하는 방향을 따라 점진적으로 더 넓어지게 된다. 도 1a 및 도 2a에 도시된 바와 같이, 돌출부(110)는 표면(111)을 구비한다. 몇몇 실시형태에서, 표면(111)은 곡면이다. 몇몇 실시형태에서, 표면(111)의 곡률 중심은 게이트 전극(108)의 바깥쪽에 위치한다.
그 후, 몇몇 실시형태에 따라, 게이트 전극(108) 위에 보호막(도시되지 않음)을 형성하기 위해 제2 에칭 동작이 수행된다. 몇몇 실시형태에서, 보호막은 폴리머 막을 포함한다. 몇몇 실시형태에서, 보호막은, 게이트 전극(108)의 돌출부(110)가 위치하는 영역(A) 위에 형성된다. 보호막은, 도 1a에 도시된 바와 같이, 영역(B 및 C) 위에 또한 형성된다. 몇몇 실시형태에서, 폴리머 막의 두께는 균일하지 않다. 몇몇 실시형태에서, 영역(B) 위에 형성되는 보호막의 부분은 영역(A) 위에 형성되는 보호막의 부분보다 더 두껍다. 몇몇 실시형태에서, 영역(C) 위에 형성되는 보호막의 부분은 영역(B) 위에 형성되는 보호막의 부분보다 더 두껍다.
몇몇 실시형태에서, 제2 에칭 동작은, 제1 에칭 동작이 수행되는 프로세스 챔버에서 인시튜(in-situ)로 수행된다. 몇몇 실시형태에서, 제2 에칭 동작은, 도 1a에 도시된 구조체를 프로세스 챔버 밖으로 꺼내지 않고, 제1 에칭 동작 직후에 수행된다. 몇몇 실시형태에서, 보호막을 형성하기 위해 제2 에칭 동작에서 가스 혼합물이 사용된다. 몇몇 실시형태에서, 가스 혼합물은 여기되어 보호막을 형성하기 위한 플라즈마를 형성한다.
몇몇 실시형태에서, 가스 혼합물은 CH4, O2, CHF3, CH2F2, CH3F, N2, 다른 유사한 가스, 다른 적절한 가스, 또는 이들의 조합을 포함한다. 제2 에칭 동작 동안, 가스 혼합물의 조성은 요건에 따라 변경될 수도 있다. 몇몇 실시형태에서, 제2 에칭 동작을 수행하기 위해 사용되는 압력은 약 10 밀리토르에서 약 100 밀리토르까지의 범위에 있다. 몇몇 실시형태에서, 제2 에칭 동작을 수행하기 위해 사용되는 동작 전력은 약 10 W에서 약 500 W까지의 범위에 있다. 몇몇 실시형태에서, 제2 에칭 동작을 수행하기 위한 동작 온도는 약 20도씨에서 약 120도씨까지의 범위에 있다. 몇몇 실시형태에서, 제2 에칭 동작을 수행하기 위한 동작 시간은 약 1초에서 약 100초까지의 범위에 있다.
그 후, 몇몇 실시형태에 따라 도 1b 및 도 2b에 도시된 바와 같이, 게이트 전극(108)을 부분적으로 제거하기 위해 제3 에칭 동작(또는 재 에칭(re-etch) 동작)이 수행된다. 몇몇 실시형태에서, 그 후, 제4 에칭 동작(또는 오버 에칭(over etch) 동작)이 수행된다. 몇몇 실시형태에서, 제3 및 제4 에칭 동작 이후에, 도 1b 및 도 2b에 도시된 바와 같이, 게이트 전극(108)과, 핀 구조체(102)의 측벽 위의 게이트 유전체 층(106) 사이에 리세스(112)가 형성된다. 몇몇 실시형태에서, 리세스(112)의 각각은, 도 1b 및 도 2b에 도시된 바와 같이, 게이트 전극(108)의 측벽(107)으로부터 게이트 전극(108)의 내측부 및 핀 구조체(102)의 측벽(103)을 향해 연장한다.
몇몇 실시형태에서, 제3 에칭 동작은 제1 에칭 동작 및 제2 에칭 동작이 수행되는 동일한 프로세스 챔버에서 인시튜로 수행된다. 몇몇 실시형태에서, 제4 에칭 동작도 동일한 프로세스 챔버에서 인시튜로 또한 수행된다. 몇몇 실시형태에서, 제1, 제2, 제3, 제4 에칭 동작이 완료되기 이전에, 도 1a에 도시된 구조체는 밖으로 이동되지 않고 프로세스 챔버에 위치한다.
위에서 언급된 바와 같이, 영역(A) 위의 또는 게이트 전극(108)의 돌출부(110) 위의 보호막의 부분은 영역(B) 위의 또는 영역(C) 위의 것보다 더 얇다. 결과적으로, 제3 에칭 동작(및 제4 에칭 동작) 이후에, 영역(A)에서 보호막이 더 얇기 때문에, 영역(B) 또는 영역(C)에 있는 것보다 영역(A)에 있는 게이트 전극(108)이 더 많이 제거된다. 따라서, 돌출부(110)가 제거되고, 리세스(112)가 형성된다.
몇몇 실시형태에서, 제3 에칭 동작은 플라즈마 에칭 동작이다. 몇몇 실시형태에서, 제3 에칭 동작에서 사용되는 에천트는 가스 혼합물을 포함한다. 몇몇 실시형태에서, 가스 혼합물은 여기되어 제3 에칭 동작을 수행하기 위한 플라즈마를 생성한다. 몇몇 실시형태에서, 가스 혼합물은 HBr, Cl2, CF4, C2F6, C2F4, Ar, He, CH4, O2, N2, 다른 유사한 가스, 다른 적절한 가스, 또는 이들의 조합을 포함한다. 제3 에칭 동작 동안, 가스 혼합물의 조성은 요건에 따라 변경될 수도 있다. 몇몇 실시형태에서, 제3 에칭 동작을 수행하기 위해 사용되는 압력은 약 10 밀리토르에서 약 300 밀리토르까지의 범위에 있다. 몇몇 실시형태에서, 제3 에칭 동작을 수행하기 위해 사용되는 동작 전력은 약 10 W에서 약 500 W까지의 범위에 있다. 몇몇 실시형태에서, 제3 에칭 동작을 수행하기 위한 동작 온도는 약 20도씨에서 약 100도씨까지의 범위에 있다. 몇몇 실시형태에서, 제3 에칭 동작을 수행하기 위한 동작 시간은 약 1초에서 약 300초까지의 범위에 있다.
몇몇 실시형태에서, 제4 에칭 동작은 플라즈마 에칭 동작이다. 몇몇 실시형태에서, 제4 에칭 동작에서 사용되는 에천트는 가스 혼합물을 포함한다. 몇몇 실시형태에서, 가스 혼합물은 여기되어 제4 에칭 동작을 수행하기 위한 플라즈마를 생성한다. 몇몇 실시형태에서, 가스 혼합물은 CF4, C2F6, C2F4, Cl2, CHF3, CH2F2, CH3F, Ar, He, N2, O2, 다른 유사한 가스, 다른 적절한 가스, 또는 이들의 조합을 포함한다. 제4 에칭 동작 동안, 가스 혼합물의 조성은 요건(requirement)에 따라 변경될 수도 있다. 몇몇 실시형태에서, 제4 에칭 동작을 수행하기 위해 사용되는 압력은 약 10 밀리토르에서 약 500 밀리토르까지의 범위에 있다. 몇몇 실시형태에서, 제4 에칭 동작을 수행하기 위해 사용되는 동작 전력은 약 10 W에서 약 1400 W까지의 범위에 있다. 몇몇 실시형태에서, 제4 에칭 동작을 수행하기 위한 동작 온도는 약 50도씨에서 약 100도씨까지의 범위에 있다. 몇몇 실시형태에서, 제4 에칭 동작을 수행하기 위한 동작 시간은 약 10초에서 약 50초까지의 범위에 있다.
에칭 동작 이후에, 게이트 전극(108)은 부분적으로 제거되어 리세스(112)를 형성한다. 도 2b에 도시된 바와 같이, 몇몇 실시형태에 따라, 돌출부(110)의 제거 및 리세스(112)의 형성으로 인해, 제1 부분(109a)은 제2 부분(109b)보다 더 넓어지게 된다. 몇몇 실시형태에서, 제2 부분(109b)은 제1 부분(109a)으로부터 핀 구조체(102)의 측벽(103)을 향하는 방향을 따라 점진적으로 더 좁아지게 된다. 몇몇 실시형태에서, 제2 부분(109b)은, 도 1b 및 도 2b에 도시된 바와 같이, 실질적으로 핀 구조체(102)만큼 높다.
도 2b에 도시된 바와 같이, 게이트 전극(108)은 리세스(112)가 형성된 이후 제3 폭(W3)을 갖는다. 제3 폭(W3)은 핀 구조체(102)의 측벽 위의 게이트 유전체 층(106)에 인접한 게이트 전극(108)의 일부의 폭이다. 몇몇 다른 실시형태에서, 핀 구조체(102)의 측벽 위의 게이트 유전체 층(106)의 일부는 제거된다. 이들 경우에서, 폭(W3)은 핀 구조체(102)의 측벽에 인접한 게이트 전극(108)의 일부의 폭이다. 몇몇 실시형태에서, 에칭 동작 이후에, 제1 부분(109a)은 폭(W1)보다 더 좁은 폭(W1')을 갖는다. 몇몇 실시형태에서, 제1 부분(109a)의 폭은 에칭 동작 이후에 실질적으로 동일하다. 예를 들면, 제1 부분(109a)의 폭의 각각은 폭(W1')과 동일하다.
몇몇 실시형태에서, 폭(W1')은 폭(W3)보다 더 넓다. 몇몇 실시형태에서, 폭(W1')은 약 21 nm에서 약 43 nm까지의 범위에 있다. 몇몇 실시형태에서, 폭(W3)은 약 15 nm에서 약 40 nm까지의 범위에 있다. 몇몇 실시형태에서, 폭(W1')에 대한 폭(W3)의 비율(W3/W1')은 약 0.6에서 약 0.96까지의 범위에 있다. 몇몇 경우에서, 비율(W3/W1')이 약 0.6보다 더 작으면, 폭(W3)은 너무 좁을 수도 있다. 결과적으로, 금속 게이트 스택(314)은 채널 영역을 적절히 제어할 수 없을 수도 있다. 몇몇 경우에서, 비율(W3/W1')이 약 0.96보다 더 크면, 폭(W3)은 너무 넓을 수도 있다. 결과적으로, 금속 게이트 스택(314)은 소스/드레인 피쳐(304A 및 304B)에 너무 가까울 수도 있고, 이것은 단락(short circuiting)의 위험성을 증가시킬 수도 있다.
도 2b에 도시된 바와 같이, 리세스(112)의 측벽(108s)과, 핀 구조체(102)의 측벽(103) 위의 게이트 유전체 층(106)의 표면(106s) 사이에 형성된 각도(θ)가 존재한다. 몇몇 실시형태에서, 각도(θ)는 약 90도보다 더 작다. 몇몇 실시형태에서, 각도(θ)는 약 10도에서 약 70도까지의 범위에 있다. 몇몇 실시형태에서, 측벽(108s)은 실질적으로 평평한 표면이다. 몇몇 실시형태에서, 측벽(108s)은 곡면(curved surface)이거나 굴곡부(curved portion)를 포함한다.
위에서 언급된 에칭 동작 이후에, 게이트 전극(108)은 도 1b 및 도 2b에 도시된 프로파일을 구비할 수도 있는데, 그 프로파일은 후속 프로세스를 용이하게 할 수도 있다. 도 3a 내지 도 3d는, 몇몇 실시형태에 따른, 반도체 디바이스 구조체에 대한 프로세스의 다양한 단계의 단면도이다. 몇몇 실시형태에서, 도 3a 내지 도 3d는 도 1b에 도시된 L-L 라인을 따라 취해진 후속 프로세스의 다양한 단계를 도시한다.
도 3a에 도시된 바와 같이, 몇몇 실시형태에 따라, 게이트 전극(108)의 측벽 위에 스페이서 엘리먼트(302)가 형성된다. 스페이서 엘리먼트(302)는 소스/드레인 피쳐의 후속 형성을 보조하기 위해 사용될 수도 있다. 몇몇 실시형태에서, 스페이서 엘리먼트(302)는 하나 이상의 층을 포함한다. 몇몇 실시형태에서, 스페이서 엘리먼트(302)는 유전체 재료로 이루어진다. 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적절한 재료, 또는 이들의 조합을 포함할 수도 있다.
몇몇 실시형태에서, CVD 프로세스, PVD 프로세스, 스핀 온 프로세스, 다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 스페이서 재료 층이 퇴적된다. 그 후, 스페이서 재료 층은 이방성 에칭 프로세스와 같은 에칭 프로세스를 사용하여 부분적으로 제거된다. 결과적으로, 스페이서 재료 층의 나머지 부분은, 도 3a에 도시된 바와 같이, 스페이서 엘리먼트(302)를 형성한다. 몇몇 실시형태에서, 스페이서 엘리먼트(302)는, 게이트 전극(108)에 의해 피복되지 않은 게이트 유전체 층(106)의 일부가 제거된 이후, 형성된다. 몇몇 실시형태에서, 게이트 전극(108)에 의해 피복되지 않은 게이트 유전체 층(106)은 스페이서 엘리먼트(302)를 형성하기 위한 에칭 프로세스 동안 스페이서 재료 층과 함께 제거된다.
그 후, 몇몇 실시형태에 따라 도 3a에 도시된 바와 같이, 게이트 전극(108)과 스페이서 엘리먼트(302)에 의해 피복되지 않은 핀 구조체(102) 상에 소스/드레인 피쳐(304A 및 304B)가 형성된다. 몇몇 실시형태에서, 게이트 전극(108) 및 스페이서 엘리먼트(302)에 의해 피복되지 않은 핀 구조체(102)는, 예를 들면, 에칭 프로세스를 사용하여 부분적으로 제거되어 리세스를 형성한다. 그 후, 리세스에 소스/드레인 피쳐(304A 및 304B)가 형성된다. 몇몇 실시형태에서, 소스/드레인 피쳐(304A 및 304B)는 에피택셜하게 성장한 피쳐이다. 몇몇 실시형태에서, 소스/드레인 피쳐(304A 및 304B)는 리세스로부터 돌출한다. 몇몇 실시형태에서, 소스/드레인 피쳐(304A 및 304B)는 에피택셜 성장 프로세스를 사용하여 형성된다. 몇몇 실시형태에서, 소스/드레인 피쳐(304A 및 304B)는, 소스/드레인 피쳐(304A 및 304B) 사이의 채널 영역에 대해 왜곡 또는 응력을 인가할 수 있는 스트레서(stressor)로서 또한 사용된다. 그에 따라 캐리어 이동성이 향상된다.
도 3b에 도시된 바와 같이, 몇몇 실시형태에 따라, 게이트 스택(109)을 둘러싸도록 유전체 층(306)이 형성된다. 몇몇 실시형태에서, 소스/드레인 피쳐(304A 및 304B), 스페이서 엘리먼트(302), 및 게이트 전극(108)을 피복하기 위해 유전체 재료 층이 퇴적된다. 그 후, 유전체 재료 층을 부분적으로 제거하기 위해 평탄화 프로세스가 사용된다. 유전체 재료 층은 게이트 전극(108)이 노출될 때까지 부분적으로 제거될 수도 있다. 결과적으로, 유전체 층(306)이 형성된다.
몇몇 실시형태에서, 유전체 재료 층은, 실리콘 산화물, 실리콘 산질화물, 보로실리케이트 글래스(borosilicate glass; BSG), 포스포릭 실리케이트 글래스(phosphoric silicate glass; PSG), 보로포스포실케이트 글래스(borophosphosilicate glass; BPSG), 플루오르화 실리케이트 글래스(fluorinated silicate glass; FSG), 저유전율 재료, 다공성 유전체 재료, 다른 적절한 재료, 또는 이들의 조합으로 이루어진다. 몇몇 실시형태에서, 유전체 재료 층은 CVD 프로세스, ALD 프로세스, 스핀 온 프로세스, 다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 퇴적된다. 몇몇 실시형태에서, 평탄화 프로세스는 CMP 프로세스, 그라인딩 프로세스, 에칭 프로세스, 다른 적용가능한 프로세스, 또는 이들의 조합을 포함한다.
그 후, 몇몇 실시형태에 따라, 게이트 전극(108) 및 게이트 유전체 층(106)은 제거되고 금속 게이트 스택으로 대체된다. 도 3b에 도시된 바와 같이, 몇몇 실시형태에 따라, 스페이서 엘리먼트(302) 사이에 리세스(308)를 형성하기 위해, 게이트 전극(108) 및 게이트 유전체 층(106)은 제거된다. 리세스(308)는 핀 구조체(102)를 노출시킨다. 리세스(308)를 형성하기 위해 하나 이상의 에칭 프로세스가 사용될 수도 있다.
도 3c에 도시된 바와 같이, 몇몇 실시형태에 따라, 스페이서 엘리먼트(302) 사이의 리세스(308)(또는 트렌치)를 충전하도록 금속 게이트 스택 층이 퇴적된다. 금속 게이트 스택 층은 게이트 유전체 층(308), 일함수 층(work function layer; 310), 및 도전성 충전 층(122)을 포함할 수도 있다. 금속 게이트 스택 층 사이에 하나 이상의 다른 층이 형성될 수도 있다. 예를 들면, 게이트 유전체 층(308)과 일함수 층(310) 사이에 배리어 층이 형성된다. 일함수 층(310)과 도전성 충전 층(122) 사이에 블로킹 층(blocking layer)이 형성될 수도 있다.
몇몇 실시형태에서, 게이트 유전체 층(308)은 높은 유전 상수(고유전율)를 갖는 유전체 재료로 이루어진다. 게이트 유전체 층(308)은, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나 합금, 하프늄 실리콘 산화물, 하프늄 실리콘 산질화물, 하프늄 탄탈 산화물, 하프늄 티타늄 산화물, 하프늄 지르코늄 산화물, 다른 적절한 고유전율 재료, 또는 이들의 조합을 포함한다.
일함수 층(310)은, 트랜지스터에 대해 소망의 일함수를 제공하여, 향상된 임계 전압과 같이, 디바이스 성능을 향상시키기 위해 사용된다. 몇몇 실시형태에서, 일함수 층(310)은, 디바이스에 적절한 일함수 값, 예컨대 약 4.5 eV 이하를 제공할 수 있는 n 타입의 금속 층이다. 몇몇 실시형태에서, 일함수 층(310)은, 디바이스에 적절한 일함수 값, 예컨대 약 4.8 eV 이상을 제공할 수 있는 p 타입의 금속 층이다.
n 타입의 금속 층은 금속, 금속 탄화물, 금속 질화물, 또는 이들의 조합을 포함할 수도 있다. 예를 들면, n 타입의 금속 층은 티타늄 질화물, 탄탈, 탄탈 질화물, 다른 적절한 재료, 또는 이들의 조합을 포함한다. p 타입의 금속 층은 금속, 금속 탄화물, 금속 질화물, 다른 적절한 재료, 또는 이들의 조합을 포함할 수도 있다. 예를 들면, p 타입의 금속은 탄탈 질화물, 텅스텐 질화물, 티타늄, 티타늄 질화물, 다른 적절한 재료, 또는 이들의 조합을 포함한다.
일함수 층(310)은 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 금속 탄화물(예를 들면, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 알루미늄 탄화물), 알루미나이드(aluminide), 루테늄, 팔라듐, 백금, 코발트, 니켈, 도전성 금속 산화물, 또는 이들의 조합으로 또한 이루어질 수도 있다. 일함수 층(310)의 두께 및/또는 조성은 일함수 레벨을 조정하도록 미세 조정될 수도 있다. 예를 들면, 티타늄 질화물 층의 두께 및/또는 조성에 따라, 티타늄 질화물 층이 p 타입의 금속 층 또는 n 타입의 금속 층으로서 사용될 수도 있다.
몇몇 실시형태에서, 도전성 충전 층(122)은 금속 재료로 이루어진다. 금속 재료는 텅스텐, 알루미늄, 구리, 다른 적절한 재료, 또는 이들의 조합을 포함할 수도 있다. 금속 게이트 스택 층의 형성은 다수의 퇴적 프로세스를 수반할 수도 있다. 퇴적 프로세스는 CVD 프로세스, ALD 프로세스, PVD 프로세스, 전기도금 프로세스, 무전해 도금 프로세스, 스핀 온 프로세스, 다른 적용가능한 프로세스, 또는 이들의 조합을 포함할 수도 있다.
도 3d에 도시된 바와 같이, 몇몇 실시형태에 따라, 스페이서 엘리먼트(302) 사이의 리세스(또는 트렌치) 밖의 금속 게이트 스택 층의 일부를 제거하기 위해 평탄화 프로세스가 수행된다. 결과적으로, 금속 게이트 스택(314)이 형성된다. 금속 게이트 스택(314)은 게이트 유전체 층(308), 일함수 층(310), 및 도전성 충전 층(312)의 일부인 게이트 전극(122')(예컨대 금속 게이트 전극)을 포함한다. 몇몇 실시형태에서, 금속 게이트 스택(314)은 핀 구조체(102)와 직접 접촉한다. 예를 들면, 금속 게이트 스택(314)의 게이트 유전체 층(308)은 핀 구조체(102)와 직접 접촉한다.
도 4는, 몇몇 실시형태에 따른, 반도체 디바이스 구조체의 단면도이다. 몇몇 실시형태에서, 도 4는, 도 1b에 도시된 가상 평면(P)을 따라 또한 취해진, 도 3d에 도시된 구조체의 단면이다. 간략화를 위해, 유전체 층(306) 및 스페이서 엘리먼트(302)와 같은 몇몇 엘리먼트는 도 4에 도시되지 않는다.
도 4에 도시된 바와 같이, 금속 게이트 스택(314)은, 몇몇 실시형태에 따라, 게이트 전극(108)의 것과 실질적으로 동일한 프로파일을 갖는다. 금속 게이트 스택(314)도 리세스(112)를 또한 포함한다. 도 4에 도시된 바와 같이, 리세스(112)의 각각은 금속 게이트 스택(314)의 측벽(315s)으로부터 금속 게이트 스택(314)의 내측부 및 핀 구조체(102)의 측벽을 향해 연장한다. 몇몇 실시형태에서, 리세스(112)의 각각은 핀 구조체(102)의 측벽에 인접한다. 몇몇 실시형태에서, 리세스(112)의 각각은 게이트 스택(314)과 소스/드레인 피쳐(304A 및 304B) 중 하나 사이에 위치한다. 금속 게이트 스택(314)은, 도 4에 도시된 바와 같이, 폭(W1')과 핀 구조체(102)의 측벽에 인접한 폭(W3)을 또한 갖는다. 몇몇 실시형태에서, 폭(W1')에 대한 폭(W3)의 비율은, 도 2에 도시된 게이트 전극(108)의 것과 유사한, 약 0.6에서 약 0.96까지의 범위에 있다.
몇몇 실시형태에서, 금속 게이트 스택(314)의 후속 형성을 용이하게 하기 위해, 게이트 유전체 층(106)은, 도 3b에 도시된 바와 같이, 완전히 제거된다. 몇몇 실시형태에서, 게이트 유전체 층(106)의 완전한 제거를 보장하기 위해 오버 에칭 프로세스가 수행된다. 리세스(112)로 인해, 게이트 전극(108)은 소스/드레인 피쳐(304A 또는 304B)로부터 어떤 거리만큼 분리된다. 게이트 전극(108)과 게이트 유전체 층(106)을 대신하도록 금속 게이트 스택(314)이 형성된 이후, 금속 게이트 스택(314)은 소스/드레인 피쳐(304A 또는 304B)로부터 어떤 거리, 예컨대 거리 d만큼 또한 분리된다. 따라서, 금속 게이트 스택(314)과 소스/드레인 피쳐(304A 또는 304B) 사이의 단락이 방지된다. 반도체 디바이스 구조체의 동작 및 신뢰성이 크게 향상된다.
본 개시의 실시형태에 대한 많은 변형예 및/또는 수정예가 이루어질 수 있다. 몇몇 실시형태에서, 게이트 전극(108) 및 게이트 유전체 층(106)은 금속 게이트 스택(314)으로 대체되지 않는다. 이들 경우에서, 소스/드레인 피쳐(304A 및/또는 304B)와 게이트 전극(108) 사이의 단락이 게이트 전극(108)의 리세스(112)로 인해 여전히 방지된다.
본 개시의 실시형태에 대한 많은 변형예 및/또는 수정예가 이루어질 수 있다. 위에서 언급된 바와 같이, 게이트 전극(108)의 측벽(108s)은 곡면이거나 또는 굴곡부를 포함한다. 따라서, 금속 게이트 스택(314)의 리세스(112)의 측벽은, 몇몇 실시형태에 따라, 곡면 또는 굴곡부를 또한 포함한다.
도 5a 및 도 5b는, 몇몇 실시형태에 따른, 반도체 디바이스 구조체의 단면도이다. 도 5a에 도시된 바와 같이, 리세스(112)는, 몇몇 실시형태에 따라, 굴곡 프로파일을 포함한다. 리세스(112)의 측벽(또는 하부(bottom))은 곡면을 포함한다. 몇몇 실시형태에서, 곡면의 곡률 중심은, 도 5a에 도시된 바와 같이, 금속 게이트 스택(314)의 바깥쪽에 위치한다. 본 개시의 실시형태에 대한 많은 변형예 및/또는 수정예가 이루어질 수 있다. 몇몇 실시형태에서, 곡면의 곡률 중심은, 도 5b에 도시된 구조체와 같이, 금속 게이트 스택(314) 내에 위치한다.
본 개시의 실시형태는 핀 구조체의 일부 위에 게이트 스택을 형성한다. 다수의 에칭 동작을 사용하는 것에 의해, 게이트 스택은 핀 구조체에 인접한 폭이 좁은 부분 및 폭이 넓은 부분을 포함하도록 형성된다. 핀 구조체 근처에서 게이트 스택이 폭이 더 좁아지기 때문에, 핀 구조체 상에 형성된 소스/드레인 피쳐는 게이트 스택의 폭이 더 좁은 부분과 직접 접촉하는 것이 방지된다. 소스/드레인 피쳐와 게이트 스택 사이의 단락이 방지된다. 따라서, 반도체 디바이스 구조체의 동작 및 신뢰성이 크게 향상된다.
몇몇 실시형태에 따르면, 반도체 디바이스 구조체가 제공된다. 반도체 디바이스 구조체는 반도체 기판 위에 핀 구조체를 포함한다. 반도체 디바이스 구조체는 핀 구조체의 일부를 피복하는 게이트 스택을 또한 포함한다. 게이트 스택은 제1 부분 및 핀 구조체에 인접한 제2 부분을 포함하고, 제1 부분은 제2 부분보다 폭이 더 넓다.
몇몇 실시형태에 따르면, 반도체 디바이스 구조체가 제공된다. 반도체 디바이스 구조체는 반도체 기판 위에 핀 구조체를 포함한다. 반도체 디바이스 구조체는 핀 구조체의 일부를 피복하는 게이트 스택을 또한 포함한다. 반도체 디바이스 구조체는 게이트 스택의 측벽으로부터 게이트 스택의 내측부 및 핀 구조체의 측벽을 향해 연장하는 리세스를 더 포함한다.
몇몇 실시형태에 따르면, 반도체 디바이스 구조체를 형성하기 위한 방법이 제공된다. 방법은 반도체 기판 위에 핀 구조체를 형성하는 것을 포함한다. 방법은 또한 핀 구조체의 일부를 피복하도록 반도체 기판 위에 게이트 스택을 형성하는 것을 포함한다. 방법은, 게이트 스택이 제1 부분 및 핀 구조체에 인접한 제2 부분을 포함하고 제1 부분이 제2 부분보다 폭이 더 넓도록, 게이트 스택을 부분적으로 제거하는 것을 더 포함한다.
상기 설명은, 기술분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 몇몇 실시형태의 피쳐를 개설한다. 다른 프로세스를 설계하거나 수정하기 위한 기초로서 그리고 동일한 목적을 실행하기 위한 및/또는 본원에서 도입되는 실시형태의 동일한 이점을 달성하기 위한 구조체로서, 기술분야의 숙련된 자가 본 개시를 쉽게 사용할 수도 있다는 것을, 기술분야의 숙련된 자는 인식해야 한다. 또한, 이러한 등가의 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것과, 그리고 기술분야의 숙련된 자가 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 기술분야의 숙련된 자는 깨달아야 한다.

Claims (10)

  1. 반도체 디바이스 구조체에 있어서,
    반도체 기판 위의 핀 구조체;
    상기 핀 구조체의 일부를 피복하는 게이트 스택 - 상기 게이트 스택은 제1 부분 및 상기 핀 구조체에 인접한 제2 부분을 포함하고, 상기 제2 부분은 상기 제1 부분과 상기 핀 구조체 사이에 있고, 상기 제1 부분은 상기 제2 부분보다 폭이 더 넓음 -;
    상기 게이트 스택의 측벽으로부터 상기 게이트 스택의 내측부 및 상기 핀 구조체의 측벽을 향해 연장하는 리세스(recess); 및
    상기 핀 구조체 상에 에피택셜하게 성장한 소스/드레인 피쳐(feature)
    를 포함하고,
    상기 리세스는 상기 에피택셜하게 성장한 소스/드레인 피쳐와 상기 게이트 스택 사이에 있는 것인, 반도체 디바이스 구조체.
  2. 제1항에 있어서,
    상기 게이트 스택은 폴리실리콘 게이트 전극 또는 금속 게이트 전극을 포함하는 것인, 반도체 디바이스 구조체.
  3. 제1항에 있어서,
    상기 게이트 스택은 상기 핀 구조체와 직접 접촉하는 것인, 반도체 디바이스 구조체.
  4. 삭제
  5. 제1항에 있어서,
    상기 제2 부분은 상기 제1 부분으로부터 상기 핀 구조체의 측벽을 향하는 방향을 따라 점진적으로 폭이 더 좁아지는 것인, 반도체 디바이스 구조체.
  6. 제5항에 있어서,
    상기 제1 부분의 폭들은 동일한 것인, 반도체 디바이스 구조체.
  7. 제1항에 있어서,
    상기 게이트 스택은 일함수 층 및 게이트 유전체 층을 포함하고, 상기 게이트 유전체 층은 상기 핀 구조체를 상기 일함수 층으로부터 분리하는 것인, 반도체 디바이스 구조체.
  8. 제1항에 있어서,
    상기 제1 부분은 제1 폭을 가지고, 상기 제2 부분은 상기 핀 구조체에 인접한 제2 폭을 가지며, 상기 제1 폭에 대한 상기 제2 폭의 비율은 0.6에서 0.96까지의 범위 내에 있는 것인, 반도체 디바이스 구조체.
  9. 반도체 디바이스 구조체에 있어서,
    반도체 기판 위의 핀 구조체;
    상기 핀 구조체의 일부를 피복하는 게이트 스택;
    상기 게이트 스택의 측벽으로부터 상기 게이트 스택의 내측부 및 상기 핀 구조체의 측벽을 향해 연장하는 리세스; 및
    상기 핀 구조체 상에 에피택셜하게 성장한 소스/드레인 피쳐
    를 포함하고,
    상기 리세스는 상기 에피택셜하게 성장한 소스/드레인 피쳐와 상기 게이트 스택 사이에 있는 것인, 반도체 디바이스 구조체.
  10. 반도체 디바이스 구조체를 형성하기 위한 방법에 있어서,
    반도체 기판 위에 핀 구조체를 형성하는 단계;
    상기 핀 구조체의 일부를 피복하도록 상기 반도체 기판 위에 게이트 스택을 형성하는 단계;
    상기 게이트 스택이 제1 부분 및 상기 핀 구조체에 인접한 제2 부분을 포함하고, 상기 제2 부분이 상기 제1 부분과 상기 핀 구조체 사이에 있고, 상기 제1 부분이 상기 제2 부분보다 폭이 더 넓고, 상기 게이트 스택의 측벽으로부터 상기 게이트 스택의 내측부 및 상기 핀 구조체의 측벽을 향해 리세스가 연장하도록, 상기 게이트 스택을 부분적으로 제거하는 단계; 및
    상기 핀 구조체 상에 소스/드레인 피쳐를 형성하는 단계
    를 포함하고,
    상기 리세스는 상기 소스/드레인 피쳐와 상기 게이트 스택 사이에 있는 것인, 반도체 디바이스 구조체를 형성하기 위한 방법.
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