DE102015112916B4 - Struktur und Bildungsverfahren einer Halbleitervorrichtungsstruktur - Google Patents

Struktur und Bildungsverfahren einer Halbleitervorrichtungsstruktur Download PDF

Info

Publication number
DE102015112916B4
DE102015112916B4 DE102015112916.7A DE102015112916A DE102015112916B4 DE 102015112916 B4 DE102015112916 B4 DE 102015112916B4 DE 102015112916 A DE102015112916 A DE 102015112916A DE 102015112916 B4 DE102015112916 B4 DE 102015112916B4
Authority
DE
Germany
Prior art keywords
gate stack
semiconductor device
device structure
fin structure
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102015112916.7A
Other languages
English (en)
Other versions
DE102015112916A1 (de
Inventor
Che-Cheng Chang
Chih-Han Lin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102015112916A1 publication Critical patent/DE102015112916A1/de
Application granted granted Critical
Publication of DE102015112916B4 publication Critical patent/DE102015112916B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7856Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356Disposition, e.g. buried gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H01L29/4958Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Halbleitervorrichtungsstruktur, umfassend:
eine Gratstruktur (102) über einem Halbleitersubstrat (100); und
einen Gate-Stapel (108), der einen Abschnitt der Gratstruktur (102) bedeckt, wobei der Gate-Stapel (108) angrenzend an die Seitenwände (103) der Gratstruktur (102) beidseits bis zur Höhe der Gratstruktur (102) verjüngt ist.

Description

  • HINTERGRUND
  • Die Industrie integrierter Halbleiterschaltungen (IC) hat ein rasches Wachstum erfahren. Technologische Fortschritte in IC-Materialien und Gestaltung haben Generationen von ICs hervorgebracht. Jede Generation hat kleinere und komplexere Schaltungen als die vorangehende Generation.
  • Im Verlauf der IC-Entwicklung hat die Funktionsdichte (d.h., die Anzahl miteinander verbundener Vorrichtungen oder Bauteile pro Chipfläche) allgemein zugenommen, während die geometrische Größe (d.h., die kleinste Komponente (oder Leitung), die mit einem Herstellungsprozess geschaffen werden kann) abgenommen hat. Dieser Abwärtsskalierungsprozess bietet im Allgemeinen Vorteile durch eine Erhöhung der Produktionseffizienz und Senkung damit verbundener Kosten. Zum Beispiel suchen Schaltungsdesigner nach neuen Strukturen, um eine verbesserte Leistung zu erzielen, was zur Entwicklung dreidimensionaler Designs wie Feldeffekttransistoren mit Grat (FinFETs) geführt hat. Der FinFET wird mit einem dünnen vertikalen „Grat“ oder „Finne“ (Fin) (oder einer Gratstruktur) hergestellt, der (die) sich von einer Trägerschicht nach oben erstreckt. Der Kanal des FET ist in diesem vertikalen Grat gebildet. Ein Gate ist über dem Grat bereitgestellt, so dass das Gate den Kanal von mehreren Seiten steuern kann. Vorteile des FinFET können eine Verringerung des Kurzkanaleffekts, ein verringertes Lecken und einen höheren Stromfluss umfassen.
  • Diese Fortschritte haben jedoch die Komplexität der Bearbeitung und Herstellung von ICs erhöht. Da Merkmalgrößen weiterhin abnehmen, wird die Realisierung von Herstellungsprozessen immer schwieriger. Daher ist es eine Herausforderung, zuverlässige Halbleitervorrichtungen mit immer kleineren Abmessungen herzustellen.
  • Aus der DE 10 2009 025 271 A1 ist ein Halbleiterbauelement mit mehreren sich zwischen einem Sourcebereich und einem Drainbereich erstreckenden Gratstrukturen bekannt. Die Gratstrukturen weisen unterschiedliche Breiten auf und sind abschnittsweise von je einem Segment einer Gatestruktur bedeckt, wobei die Breite der Segmente entlang der Längsrichtung der Gratstrukturen an die Breite der entsprechenden Gratstruktur angepasst ist.
  • Figurenliste
  • Die Erfindung betrifft eine Halbleitervorrichtungsstruktur mit den Merkmalen des Anspruchs 1 und ein Verfahren zum Bilden einer Halbleitervorrichtungsstruktur mit den Merkmalen des Anspruchs 13. Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben. Aspekte der vorliegenden Offenbarung werden anhand der folgenden ausführlichen Beschreibung am besten verständlich, wenn diese mit den beiliegenden Figuren gelesen wird. Es sollte festgehalten werden, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht im Maßstab gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale der deutlichen Darstellung wegen willkürlich vergrößert oder verkleinert sein.
    • 1A-1B sind perspektivische Ansichten verschiedener Stufen eines Prozesses zur Bildung einer Halbleitervorrichtungsstruktur gemäß einigen Ausführungsformen.
    • 2A-2B sind Querschnittsansichten verschiedener Stufen eines Prozesses zur Bildung einer Halbleitervorrichtungsstruktur gemäß einigen Ausführungsformen.
    • 3A-3D sind Querschnittsansichten verschiedener Stufen eines Prozesses für eine Halbleitervorrichtungsstruktur gemäß einigen Ausführungsformen.
    • 4 ist eine Querschnittsansicht einer Halbleitervorrichtungsstruktur gemäß einigen Ausführungsformen.
    • 5A-5b sind Querschnittsansichten einer Halbleitervorrichtungsstruktur gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Ausführung verschiedener Merkmale des vorgesehenen Gegenstandes vor. Spezielle Beispiele für Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich nur Beispiele und sind nicht als Einschränkung gedacht. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal gebildet sein können, sodass das erste und zweite Merkmal nicht in direktem Kontakt sein können. Überdies kann die vorliegende Offenbarung in den unterschiedlichen Beispielen Bezugsnummern und/oder -buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und setzt an sich keine Beziehung zwischen den unterschiedlichen besprochenen Ausführungsformen und/oder Konfigurationen fest.
  • Ferner können raumbezogene Begriffe, wie „unterhalb“, „unter“, „niedriger“, „über“, „oberer“ und dergleichen hier zur einfachen Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmale(en) zu beschreiben, die in den Figuren dargestellt sind. Die raumbezogenen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung beinhalten. Die Vorrichtung kann anders orientiert (90 Grad oder in anderen Orientierungen gedreht) sein und die raumbezogenen Deskriptoren, die hier verwendet werden, können ebenso dementsprechend interpretiert werden.
  • Es sind einige Ausführungsformen der Offenbarung beschrieben. 1A-1B sind perspektivische Ansichten verschiedener Stufen eines Prozesses zur Bildung einer Halbleitervorrichtungsstruktur gemäß einigen Ausführungsformen. Zusätzliche Vorgänge können vor, während und/oder nach den in 1A-1B beschriebenen Stufen bereitgestellt sein. Einige der beschriebenen Stufen können in anderen Ausführungsformen ersetzt oder eliminiert sein. Der Halbleitervorrichtungsstruktur können zusätzliche Merkmale hinzugefügt werden. Einige der in der Folge beschriebenen Merkmale können in anderen Ausführungsformen ersetzt oder eliminiert sein.
  • Wie in 1A dargestellt, ist eine Trägerschicht 100 bereitgestellt. In einigen Ausführungsformen ist das Halbleitersubstrat 100 ein Bulk-Halbleitersubstrat, wie ein Halbleiterwafer. Zum Beispiel ist das Halbleitersubstrat 100 ein Siliziumwafer. Das Halbleitersubstrat 100 kann Silizium oder ein anderes elementares Halbleitermaterial wie Germanium umfassen. In einigen anderen Ausführungsformen umfasst das Halbleitersubstrat 100 einen Verbindungshalbleiter. Der Verbindungshalbleiter kann Galliumarsenid, Siliziumcarbid, Indiumarsenid, Indiumphosphid, ein anderes geeignetes Material oder eine Kombination davon umfassen.
  • In einigen Ausführungsformen umfasst das Halbleitersubstrat 100 eine Halbleiter-auf-Isolator (SOI) Trägerschicht. Die SOI-Trägerschicht kann mit einem SIMOX-Prozess (Separation by Implantation of Oxygen), einen Wafer-Bondingprozess, ein anderes anwendbares Verfahren oder eine Kombination davon hergestellt werden.
  • Wie in 1A dargestellt ist, werden gemäß einigen Ausführungsformen eine oder mehrere Gratstruktur(en) gebildet. In einigen Ausführungsformen werden mehrere Vertiefungen (oder Gräben) in dem Halbleitersubstrat 100 gebildet. Infolgedessen werden mehrere Gratstrukturen, einschließlich einer Gratstruktur 102, zwischen den Vertiefungen gebildet. Der Einfachheit wegen ist nur eine der Gratstrukturen dargestellt. In einigen Ausführungsformen werden ein oder mehrere Fotolithografie- und Ätzprozesse zur Bildung der Vertiefungen verwendet.
  • Wie in 1A dargestellt ist, werden gemäß einigen Ausführungsformen Isolierungsmerkmale 104 in den Vertiefungen gebildet, die einen unteren Abschnitt der Gratstruktur 102 umgeben. In einigen Ausführungsformen umgeben die Isolierungsmerkmale 104 den unteren Abschnitt der Gratstruktur 102 fortlaufend. Die Isolierungsmerkmale 104 werden zum Definieren und elektrischen Isolieren verschiedener Vorrichtungselemente verwendet, die in und/oder über dem Halbleitersubstrat 100 gebildet sind. In einigen Ausführungsformen umfassen die Isolierungsmerkmale 104 STI- (Shallow Trench Isolation) Merkmale, LOCOS- (Local Oxidation of Silicon)) Merkmale, andere geeignete Isolierungsmerkmale oder eine Kombination davon.
  • In einigen Ausführungsformen hat jedes der Isolierungsmerkmale 104 eine mehrschichtige Struktur. In einigen Ausführungsformen sind die Isolierungsmerkmale 104 aus einem dielektrischen Material hergestellt. Das dielektrische Material kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, fluoriddotiertes Silikatglas (FSG), dielektrisches Material mit geringer Dielektrizitätszahl, ein anderes geeignetes Material oder eine Kombination davon umfassen. In einigen Ausführungsformen wird eine STI-Auskleidung (nicht dargestellt) gebildet, um kristalline Defekte an der Grenzfläche zwischen dem Halbleitersubstrat 100 und den Isolierungsmerkmalen 104 zu verringern. Die STI-Auskleidung kann auch zur Verringerung kristalliner Defekte an der Grenzfläche zwischen den Gratstrukturen und den Isolierungsmerkmalen 104 verwendet werden.
  • In einigen Ausführungsformen ist eine dielektrische Materialschicht über dem Halbleitersubstrat 100 abgeschieden. Die dielektrische Materialschicht bedeckt die Gratstrukturen, einschließlich der Gratstruktur 102, und füllt die Vertiefungen zwischen den Gratstrukturen. In einigen Ausführungsformen wird die dielektrische Materialschicht mittels eines chemischen Dampfphasenabscheidungs- (CVD) Prozesses, eines Schleuderbeschichtungsprozesses eines anderen anwendbaren Prozesses oder einer Kombination davon abgeschieden. In einigen Ausführungsformen wird ein Planarisierungsprozess zum Ausdünnen der dielektrischen Materialschicht durchgeführt. Zum Beispiel wird die dielektrische Materialschicht ausgedünnt, bis die Gratstruktur 102 freiliegt. Der Planarisierungsprozess kann einen chemisch-mechanischen Polier- (CMP) Prozess, einen Schleifprozess, einen Ätzprozess, einen anderen anwendbaren Prozess oder eine Kombination davon umfassen. Danach wird die dielektrische Materialschicht zurückgeätzt, so dass sie unter der Oberseite der Gratstruktur 102 liegt. Infolgedessen werden die Isolierungsmerkmale 104 gebildet. Die Gratstrukturen, einschließlich der Gratstruktur 102, ragen gemäß einigen Ausführungsformen von der oberen Oberfläche der Isolierungsmerkmale 104 vor, wie in 1A dargestellt.
  • Wie in 1A dargestellt ist, wird gemäß einigen Ausführungsformen eine dielektrische Gate-Schicht 106 über den Isolierungsmerkmalen 104 und der Gratstruktur 102 abgeschieden. In einigen Ausführungsformen besteht die dielektrische Gate-Schicht 106 aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, dielektrischem Material mit hoher Dielektrizitätszahl (hohem K-Wert), einem anderen geeigneten dielektrischen Material oder einer Kombination davon. Beispiele für dielektrische Materialien mit hoher Dielektrizitätszahl umfassen Hafniumoxid, Zirkoniumoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxidlegierung, Hafniumsiliziumoxid, Hafniumsiliziumoxynitrid, Hafniumtantaloxid, Hafniumtitanoxid, Hafniumzirkoniumoxid, ein anderes geeignetes Material mit hoher Dielektrizitätszahl oder eine Kombination davon. In einigen Ausführungsformen ist die dielektrische Gate-Schicht 106 eine dielektrische Dummy-Gate-Schicht, die anschließend entfernt wird. In einigen anderen Ausführungsformen wird die dielektrische Gate-Schicht 106 nicht gebildet.
  • In einigen Ausführungsformen wird die dielektrische Gate-Schicht 106 mittels eines chemischen Dampfphasenabscheidungs- (CVD) Prozesses, eines Atomlagenabscheidungs-(ALD) Prozesses, eines Wärmeoxidationsprozesses, eines physikalischen Dampfphasenabscheidungs- (PVD) Prozesses, eines anderen anwendbaren Prozesses oder einer Kombination davon abgeschieden.
  • Anschließend wird gemäß einigen Ausführungsformen eine Gate-Elektrode 108 über der dielektrischen Gate-Schicht 106 gebildet, so dass sie einen Teil der Gratstruktur 102 bedeckt, wie in 1A dargestellt ist. In einigen Ausführungsformen ist die Gate-Elektrode 108 eine Dummy-Gate-Elektrode, die durch eine Metall-Gate-Elektrode ersetzt wird. In einigen Ausführungsformen besteht die Gate-Elektrode 108 aus Polysilizium.
  • In einigen Ausführungsformen wird eine Gate-Elektrodenschicht über der dielektrischen Gate-Schicht 106 abgeschieden. Die Gate-Elektrodenschicht kann mit einem CVD-Prozess oder einem anderen anwendbaren Prozess abgeschieden werden. In einigen anderen Ausführungsformen besteht die Gate-Elektrodenschicht aus Polysilizium. Anschließend wird gemäß einigen Ausführungsformen eine strukturierte Hartmaskenschicht (nicht dargestellt) über der Gate-Elektrodenschicht gebildet. Die strukturierte Hartmaskenschicht wird zum Strukturieren der Gate-Elektrodenschicht in eine oder mehrere Gate-Elektroden, einschließlich der Gate-Elektrode 108, verwendet.
  • In einigen Ausführungsformen umfasst die strukturierte Hartmaskenschicht eine erste Hartmaskenschicht und eine zweite Hartmaskenschicht. Die erste Hartmaskenschicht liegt zwischen der Gate-Elektrodenschicht und der zweiten Hartmaskenschicht. In einigen Ausführungsformen besteht die erste Hartmaskenschicht aus Siliziumnitrid. In einigen Ausführungsformen besteht die zweite Hartmaskenschicht aus Siliziumoxid. In einigen Ausführungsformen bestehen die erste Hartmaskenschicht und die zweite Hartmaskenschicht aus Siliziumnitrid, Siliziumoxid, Siliziumcarbid, Metallnitriden, wie Titannitrid und/oder Tantalnitrid, einem anderen geeigneten Material oder einer Kombination davon. In einigen Ausführungsformen ist die zweite Hartmaskenschicht dicker als die erste Hartmaskenschicht. Der strukturierten Hartmaskenschicht kann bzw. können eine oder mehrere zusätzliche Hartmaskenschicht(en) hinzugefügt werden.
  • In einigen Ausführungsformen wird ein Ätzprozess zum teilweisen Entfernen der Gate-Elektrodenschicht und Bilden der Gate-Elektroden, einschließlich der Gate-Elektrode 108, verwendet. In einigen Ausführungsformen umfasst der Ätzprozess mehrere Ätzvorgänge. In einigen anderen Ausführungsformen umfasst der Ätzprozess einen ersten Ätzvorgang, einen zweiten Ätzvorgang und einen dritten Ätzvorgang. In einigen Ausführungsformen wird nach dem ersten Ätzvorgang die Gate-Elektrode 108 mit dem in 1A dargestellten Profil gebildet.
  • In einigen Ausführungsformen ist der erste Ätzvorgang ein Plasma-Ätzvorgang. In einigen Ausführungsformen umfasst das Ätzmittel, das im ersten Ätzvorgang verwendet wird, ein Gasgemisch. In einigen Ausführungsformen wird das Gasgemisch erregt, um Plasma zum Durchführen des ersten Ätzvorganges zu erzeugen. In einigen Ausführungsformen umfasst das Gasgemisch HBr, Cl2, C2F6, CF4, C2F4, Ar, He, CH4, O2, N2, ein anderes ähnliches Gas, ein anderes geeignetes Gas oder eine Kombination davon.
  • Während des ersten Ätzvorganges kann die Zusammensetzung des Gasgemisches den Anforderungen entsprechend variiert werden. In einigen Ausführungsformen liegt der Druck, der zum Durchführen des ersten Ätzvorganges verwendet wird, in einem Bereich von etwa 1 Pa bis etwa 67 Pa. In einigen Ausführungsformen liegt die Betriebsleistung, die zum Durchführen des ersten Ätzvorganges verwendet wird, in einem Bereich von etwa 10 W bis etwa 1500 W. In einigen Ausführungsformen liegt die Betriebstemperatur zum Durchführen des ersten Ätzvorganges in einem Bereich von etwa 20°C bis etwa 120°C. In einigen Ausführungsformen liegt die Betriebszeit zum Durchführen des ersten Ätzvorganges in einem Bereich von etwa 1 Sekunde bis etwa 1000 Sekunden.
  • 2A-2B sind Querschnittsansichten verschiedener Stufen eines Prozesses zum Bilden einer Halbleitervorrichtungsstruktur gemäß einigen Ausführungsformen. In einigen Ausführungsformen ist 2A eine Querschnittsansicht der in 1A dargestellten Struktur. In einigen Ausführungsformen ist die Querschnittsansicht entlang einer imaginären Ebene P genommen. Die imaginäre Ebene P ist parallel zu einer Hauptfläche des Halbleitersubstrats 100 und schneidet die Gratstruktur 102, die über die Isolierungsmerkmale 104 ragt.
  • Wie in 2A dargestellt ist, umfasst die Gate-Elektrode 108 einen ersten Abschnitt 109a und einen zweiten Abschnitt 109b. Der zweite Abschnitt 109b liegt zwischen dem ersten Abschnitt 109a und der Gratstruktur 102. In einigen Ausführungsformen liegt der zweite Abschnitt 109a neben der Gratstruktur 102. In einigen Ausführungsformen ist der zweite Abschnitt 109b breiter als der erste Abschnitt 109a. In einigen Ausführungsformen sind der erste Abschnitt 109a und der zweite Abschnitt 109b im Wesentlichen so hoch wie die Gratstruktur 102.
  • Wie in 1A und 2A dargestellt ist, umfasst der zweite Abschnitt 109b gemäß einigen Ausführungsformen der Gate-Elektrode 108 einen vorstehenden Abschnitt 110. Der vorstehende Abschnitt 110 kann infolge des ersten Ätzvorganges gebildet werden. In einigen Ausführungsformen steht der vorstehende Abschnitt 110 in direktem Kontakt mit einem Abschnitt der dielektrischen Gate-Schicht 106, die sich über eine Seitenwand 103 der Gratstruktur 102 erstreckt, wie in 1A und 2A dargestellt ist. In einigen anderen Ausführungsformen wird der Abschnitt der dielektrischen Gate-Schicht 106 an den Seitenwänden der Gratstruktur 102 entfernt. In diesen Fällen steht der vorstehende Abschnitt 110 in direktem Kontakt mit einer der Seitenwände 103 und der Gratstruktur 102.
  • Wie in 2A dargestellt ist, hat die Gate-Elektrode 108 eine erste Breite W1 und eine zweite Breite W2 . Die zweite Breite W2 ist die Breite des Abschnitts der Gate-Elektrode 108 neben der Gratstruktur 102 oder der dielektrischen Gate-Schicht 106 über der Seitenwand der Gratstruktur 102. In einigen Ausführungsformen ist die zweite Breite W2 größer als die Breite W1 . In einigen Ausführungsformen liegt die Breite W1 im Bereich von etwa 20 nm bis etwa 45 nm. In einigen Ausführungsformen liegt die Breite W2 im Bereich von etwa 30 nm bis etwa 60 nm. In einigen Ausführungsformen sind die Breiten des ersten Abschnitts 109a im Wesentlichen dieselben. Zum Beispiel ist jede der Breiten des ersten Abschnitts 109a gleich der Breite W1 .
  • In einigen Ausführungsformen wird der vorstehende Abschnitt 110 entlang einer Richtung zur Seitenwand 103 der Gratstruktur 102 breiter. In einigen Ausführungsformen wird der vorstehende Abschnitt 110 allmählich entlang einer Richtung zu der Seitenwand 103 hin breiter. Wie in 1A und 2A dargestellt ist, hat der vorstehende Abschnitt 110 eine Oberfläche 111. In einigen Ausführungsformen ist die Oberfläche 111 eine gekrümmte Oberfläche. In einigen Ausführungsformen ist der Mittelpunkt der Krümmung der Oberfläche 111 außerhalb der Gate-Elektrode 108 positioniert.
  • Anschließend wird gemäß einigen Ausführungsformen ein zweiter Ätzvorgang durchgeführt, um einen Schutzfilm (nicht dargestellt) über der Gate-Elektrode 108 zu bilden. In einigen Ausführungsformen umfasst der Schutzfilm einen Polymerfilm. In einigen Ausführungsformen wird der Schutzfilm über einer Region A gebildet, wo der vorstehende Abschnitt 110 der Gate-Elektrode 108 positioniert ist. Der Schutzfilm ist auch über Regionen B und C gebildet, wie in 1A dargestellt ist. In einigen Ausführungsformen ist die Dicke des Polymerfilms nicht gleichförmig. In einigen Ausführungsformen ist der Abschnitt des Schutzfilms, der über der Region B gebildet ist, dicker als der Abschnitt des Schutzfilms, der über der Region A gebildet ist. In einigen Ausführungsformen ist der Abschnitt des Schutzfilms, der über der Region C gebildet ist, dicker als der Abschnitt des Schutzfilms, der über der Region B gebildet ist.
  • In einigen Ausführungsformen wird der zweite Ätzvorgang in-situ in einer Prozesskammer ausgeführt, wo der erste Ätzvorgang ausgeführt wird. In einigen Ausführungsformen wird der zweite Ätzvorgang unmittelbar nach dem ersten Ätzvorgang durchgeführt, ohne die in 1A dargestellte Struktur aus der Prozesskammer zu nehmen. In einigen Ausführungsformen wird ein Gasgemisch im zweiten Ätzvorgang zur Bildung des Schutzfilms verwendet. In einigen Ausführungsformen wird das Gasgemisch erregt, um Plasma zum Bilden des Schutzfilms zu erzeugen.
  • In einigen Ausführungsformen umfasst das Gasgemisch CH4, O2, CHF3, CH2F2, CH3F, N2, ein anderes ähnliches Gas, ein anderes geeignetes Gas oder eine Kombination davon. Während des zweiten Ätzvorganges kann die Zusammensetzung des Gasgemisches den Anforderungen entsprechend variiert werden. In einigen Ausführungsformen liegt der Druck, der zum Durchführen des zweiten Ätzvorganges verwendet wird, in einem Bereich von etwa 1 Pa bis etwa 13 Pa. In einigen Ausführungsformen liegt die Betriebsleistung, die zum Durchführen des zweiten Ätzvorganges verwendet wird, in einem Bereich von etwa 10 W bis etwa 500 W. In einigen Ausführungsformen liegt die Betriebstemperatur zum Durchführen des zweiten Ätzvorganges in einem Bereich von etwa 20°C bis etwa 120°C. In einigen Ausführungsformen liegt die Betriebszeit zum Durchführen des zweiten Ätzvorganges in einem Bereich von etwa 1 Sekunde bis etwa 100 Sekunden.
  • Anschließend wird gemäß einigen Ausführungsformen ein dritter Ätzvorgang (oder ein erneuter Ätzvorgang) zum teilweisen Entfernen der Gate-Elektrode 108 durchgeführt, wie in 1B und 2B dargestellt ist. In einigen Ausführungsformen wird dann ein vierter Ätzvorgang (oder ein Überätzvorgang) durchgeführt. In einigen Ausführungsformen werden nach dem dritten und vierten Ätzvorgang Vertiefungen 112 zwischen der Gate-Elektrode 108 und der dielektrischen Gate-Schicht 106 über der Seitenwand der Gratstruktur 102 gebildet, wie in 1B und 2B dargestellt. In einigen Ausführungsformen erstreckt sich jede der Vertiefungen von einer Seitenwand 107 der Gate-Elektrode 108 zu einem inneren Abschnitt der Gate-Elektrode 108 und der Seitenwand 103 der Gratstruktur 102, wie in 1B und 2B dargestellt.
  • In einigen Ausführungsformen wird der dritte Ätzvorgang in-situ in derselben Prozesskammer wie der erste Ätzvorgang und der zweite Ätzvorgang ausgeführt. In einigen Ausführungsformen wird der vierte Ätzvorgang ebenso in derselben Prozesskammer durchgeführt. In einigen Ausführungsformen wird vor Vollendung des ersten, zweiten, dritten und vierten Ätzvorganges die in 1A dargestellte Struktur in der Prozesskammer positioniert, ohne aus dieser entnommen zu werden.
  • Wie oben erwähnt, ist der Abschnitt des Schutzfilms über der Region A oder über dem vorstehenden Abschnitt 110 der Gate-Elektrode 108 dünner als über der Region B oder über der Region C. Infolgedessen wird nach dem dritten Ätzvorgang (und dem vierten Ätzvorgang) eine größere Menge der Gate-Elektrode 108 in Region A entfernt, als in Region B oder Region C, da der Schutzfilm in Region A dünner ist. Daher wird der vorstehende Abschnitt 110 entfernt und die Vertiefungen 112 werden gebildet.
  • In einigen Ausführungsformen ist der dritte Ätzvorgang ein Plasma-Ätzvorgang. In einigen Ausführungsformen umfasst das Ätzmittel, das im dritten Ätzvorgang verwendet wird, ein Gasgemisch. In einigen Ausführungsformen wird das Gasgemisch erregt, um Plasma zum Durchführen des dritten Ätzvorganges zu erzeugen. In einigen Ausführungsformen umfasst das Gasgemisch HBr, Cl2, CF4, C2F6, C2F4, Ar, He, CH4, O2, N2, ein anderes ähnliches Gas, ein anderes geeignetes Gas oder eine Kombination davon. Während des dritten Ätzvorganges kann die Zusammensetzung des Gasgemisches den Anforderungen entsprechend variiert werden. In einigen Ausführungsformen liegt der Druck, der zum Durchführen des dritten Ätzvorganges verwendet wird, in einem Bereich von etwa 1 Pa bis etwa 40 Pa. In einigen Ausführungsformen liegt die Betriebsleistung, die zum Durchführen des dritten Ätzvorganges verwendet wird, in einem Bereich von etwa 10 W bis etwa 500 W. In einigen Ausführungsformen liegt die Betriebstemperatur zum Durchführen des dritten Ätzvorganges in einem Bereich von etwa 20°C bis etwa 100°C. In einigen Ausführungsformen liegt die Betriebszeit zum Durchführen des dritten Ätzvorganges in einem Bereich von etwa 1 Sekunde bis etwa 300 Sekunden.
  • In einigen Ausführungsformen ist der vierte Ätzvorgang ein Plasma-Ätzvorgang. In einigen Ausführungsformen umfasst das Ätzmittel, das im vierten Ätzvorgang verwendet wird, ein Gasgemisch. In einigen Ausführungsformen wird das Gasgemisch erregt, um Plasma zum Durchführen des vierten Ätzvorganges zu erzeugen. In einigen Ausführungsformen umfasst das Gasgemisch CF4, C2F6, C2F4, Cl2, CHF3, CH2F2, CH3F, Ar, He, N2, O2, ein anderes ähnliches Gas, ein anderes geeignetes Gas oder eine Kombination davon. Während des vierten Ätzvorganges kann die Zusammensetzung des Gasgemisches den Anforderungen entsprechend variiert werden. In einigen Ausführungsformen liegt der Druck, der zum Durchführen des vierten Ätzvorganges verwendet wird, in einem Bereich von etwa 1 Pa bis etwa 67 Pa. In einigen Ausführungsformen liegt die Betriebsleistung, die zum Durchführen des vierten Ätzvorganges verwendet wird, in einem Bereich von etwa 10 W bis etwa 1400 W. In einigen Ausführungsformen liegt die Betriebstemperatur zum Durchführen des vierten Ätzvorganges in einem Bereich von etwa 50°C bis etwa 100°C. In einigen Ausführungsformen liegt die Betriebszeit zum Durchführen des vierten Ätzvorganges in einem Bereich von etwa 10 Sekunden bis etwa 50 Sekunden.
  • Nach den Ätzvorgängen wird die Gate-Elektrode 108 teilweise entfernt, um die Vertiefungen 112 zu bilden. Wie in 2B dargestellt, wird gemäß einigen Ausführungsformen aufgrund der Entfernung des vorstehenden Abschnitts 110 und der Bildung der Vertiefungen 112 der erste Abschnitt 109a breiter als der zweite Abschnitt 109b. In einigen Ausführungsformen wird der zweite Abschnitt 109b zur Seitenwand 103 der Gratstruktur 102 allmählich schmäler. In einigen Ausführungsformen wird der zweite Abschnitt 109b im Wesentlichen so hoch wie die Gratstruktur 102, wie in 1B und 2B dargestellt ist.
  • Wie in 2B dargestellt ist, hat die Gate-Elektrode 108 eine dritte Breite W3 nach Bildung der Vertiefungen 112. Die dritte Breite W3 ist die Breite des Abschnitts der Gate-Elektrode 108 neben der dielektrischen Gate-Schicht 106 über der Seitenwand der Gratstruktur 102. In einigen anderen Ausführungsformen wird der Abschnitt der dielektrischen Gate-Schicht 106 über den Seitenwänden der Gratstruktur 102 entfernt. In diesen Fällen ist die Breite W3 die Breite des Abschnitts der Gate-Elektrode 108 neben der Seitenwand der Gratstruktur 102. In einigen Ausführungsformen hat der erste Abschnitt 109a nach den Ätzvorgängen eine Breite W1', die kleiner als die Breite W1 ist. In einigen Ausführungsformen sind die Breiten des ersten Abschnitts 109a nach den Ätzvorgängen im Wesentlichen dieselben. Zum Beispiel ist jede der Breiten des ersten Abschnitts gleich der Breite W1 '.
  • In einigen Ausführungsformen ist die Breite W1' größer als die Breite W3 . In einigen Ausführungsformen liegt die Breite W1' in einem Bereich von etwa 21 nm bis etwa 43 nm. In einigen Ausführungsformen liegt die Breite W1' in einem Bereich von etwa 15 nm bis etwa 40 nm. In einigen Ausführungsformen ist das Verhältnis der Breite W3 zur Breite W1' (W3/ W1') in einem Bereich von etwa 0,6 bis etwa 0,96. In einigen Fällen, wenn das Verhältnis (W3/ W1') kleiner als etwa 0,6 ist, könnte die Breite W3 zu gering sein. Infolgedessen könnte der Metall-Gate-Stapel nicht imstande sein, die Kanalregion richtig zu steuern. In einigen anderen Fällen, wenn das Verhältnis (W3/ W1') größer als etwa 0,96 ist, könnte die Breite W3 zu groß sein. Infolgedessen könnte der Metall-Gate-Stapel 314 den Source/Drain-Merkmalen 304A und 304B zu nahe sein, wodurch das Risiko eines Kurzschlusses steigt.
  • Wie in 2B dargestellt ist, ist ein Winkel θ zwischen einer Seitenwand 108s der Vertiefung 112 und einer Oberfläche 106s der dielektrischen Gate-Schicht 106 über der Seitenwand 103 der Gratstruktur 102 gebildet. In einigen Ausführungsformen ist der Winkel θ kleiner als etwa 90 Grad. In einigen Ausführungsformen liegt der Winkel θ in einem Bereich von etwa 10 Grad bis etwa 70 Grad. In einigen Ausführungsformen ist die Seitenwand 108s im Wesentlichen eine ebene Oberfläche. In einigen Ausführungsformen ist die Seitenwand 108s eine gekrümmte Oberfläche oder umfasst einen gekrümmten Abschnitt.
  • Nach den oben genannten Ätzvorgängen kann die Gate-Elektrode 108 das in 1B und 2B dargestellte Profil haben, das anschließende Prozesse erleichtern kann. 3A-3D sind Querschnittsansichten verschiedener Stufen eines Prozesses für eine Halbleitervorrichtungsstruktur gemäß einigen Ausführungsformen. In einigen Ausführungsformen zeigen 3A-3D verschiedene Stufen anschließender Prozesse, entlang der Linie L-L, die in 1B dargestellt ist.
  • Wie in 3A dargestellt ist, sind gemäß einigen Ausführungsformen Abstandhalterelemente 302 über Seitenwänden der Gate-Elektrode 108 gebildet. Die Abstandhalterelemente 302 können zur Unterstützung bei einer anschließenden Bildung von Source/Drain-Merkmalen verwendet werden. In einigen Ausführungsformen umfassen die Abstandhalterelemente 302 eine oder mehrere Schicht(en). In einigen Ausführungsformen bestehen die Abstandhalterelemente 302 aus einem dielektrischen Material. Das dielektrische Material kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, ein anderes geeignetes Material oder eine Kombination davon umfassen.
  • In einigen Ausführungsformen wird eine Abstandhaltermaterialschicht mittels eines CVD-Prozesses, eines PVD-Prozesses, eines Schleuderbeschichtungsprozesses, eines anderen anwendbaren Prozesses oder einer Kombination davon abgeschieden. Anschließend wird die Abstandhaltermaterialschicht mittels eines Ätzprozesses, wie eines anisotropischen Ätzprozesses, teilweise entfernt. Infolgedessen bilden verbleibende Abschnitte der Abstandhaltermaterialschicht die Abstandhalterelemente 302, wie in 3A dargestellt. In einigen Ausführungsformen werden die Abstandhalterelemente 302 nach Entfernung des Abschnitts der dielektrischen Gate-Schicht 106 gebildet, der nicht von der Gate-Elektrode 108 bedeckt ist. In einigen Ausführungsformen wird die dielektrische Gate-Schicht 106, die nicht von der Gate-Elektrode 108 bedeckt ist, gemeinsam mit der Abstandhaltermaterialschicht während des Ätzprozesses zur Bildung der Abstandhalterelemente 302 entfernt.
  • Anschließend werden gemäß einigen Ausführungsformen Source/Drain-Merkmale 304A und 304B auf der Gratstruktur 102 gebildet, die nicht von der Gate-Elektrode 107 und den Abstandhalterelementen 302 bedeckt ist, wie in 3A dargestellt ist. In einigen Ausführungsformen ist die Gratstruktur 102 nicht von der Gate-Elektrode 108 bedeckt und das Abstandhalterelement 302 wird teilweise zur Bildung von Vertiefungen mittels zum Beispiel eines Ätzprozesses entfernt. Anschließend werden Source/Drain-Merkmale 304A und 304B in den Vertiefungen gebildet. In einigen Ausführungsformen sind die Source/Drain-Merkmale 304A und 304B epitaxial gewachsene Merkmale. In einigen Ausführungsformen ragen die Source/Drain-Merkmale 304A und 304B aus den Vertiefungen vor. In einigen Ausführungsformen werden die Source/Drain-Merkmale 304A und 304B mittels eines epitaxialen Wachstumsprozesses gebildet. In einigen Ausführungsformen werden die Source/Drain-Merkmale 304A und 304B auch als Stressoren verwendet, die eine Beanspruchung oder Belastung auf die Kanalregion zwischen den Source/Drain-Merkmale 304A und 304B ausüben können. Die Trägermobilität kann entsprechend verbessert sein.
  • Wie in 3B dargestellt, wird gemäß einigen Ausführungsformen eine dielektrische Schicht 306 gebildet, die den Gate-Stapel 109 umgibt. In einigen Ausführungsformen wird eine dielektrische Materialschicht abgeschieden, die die Source/Drain-Merkmale 304A und 304B, die Abstandhalterelemente 302 und die Gate-Elektrode 108 bedeckt. Anschließend wird ein Planarisierungsprozess verwendet, um die dielektrische Materialschicht teilweise zu entfernen. Die dielektrische Materialschicht kann teilweise entfernt werden, bis die Gate-Elektrode 108 frei liegt. Infolgedessen wird die dielektrische Schicht 306 gebildet.
  • In einigen Ausführungsformen besteht die dielektrische Materialschicht aus Siliziumoxid, Siliziumoxynitrid, Borsilikatglas (BSG) Phosphorsilikatglas (PSG), Borphosphosilikatglas (BPSG), fluoriniertem Silikatglas (FSG), Material mit niedriger Dielektrizitätszahl, porösem dielektrischen Material, einem anderen geeigneten Material oder einer Kombination davon. In einigen Ausführungsformen wird die dielektrische Materialschicht mittels eines CVD-Prozesses, eines ALD-Prozesses, eines Schleuderbeschichtungsprozesses, eines anderen anwendbaren Prozesses oder einer Kombination davon abgeschieden. In einigen Ausführungsformen umfasst der Planarisierungsprozess einen CMP-Prozess, einen Schleifprozess, einen Ätzprozess, einen anderen anwendbaren Prozess oder eine Kombination davon.
  • Anschließend werden gemäß einigen Ausführungsformen die Gate-Elektrode 108 und die dielektrische Gate-Schicht 106 entfernt und durch einen Metall-Gate-Stapel ersetzt. Wie in 3B dargestellt ist, werden gemäß einigen Ausführungsformen die Gate-Elektrode 108 und die dielektrische Gate-Schicht 106 zur Bildung einer Vertiefung 308 zwischen den Abstandhalterelementen 302 entfernt. Die Vertiefung 308 legt die Gratstruktur 102 frei. Es können ein oder mehrere Ätzprozess(e) zur Bildung der Vertiefung 308 verwendet werden.
  • Wie in 3C dargestellt ist, werden gemäß einigen Ausführungsformen Metall-Gate-Stapelschichten abgeschieden, um die Vertiefung 308 (oder den Graben) zwischen den Abstandhalterelementen 302 zu füllen. Die Metall-Gate-Stapelschichten können eine dielektrische Gate-Schicht 208, eine Arbeitsfunktionsschicht 310 und eine leitende Füllschicht 122 umfassen. Eine oder mehrere andere Schicht(en) können zwischen den Metall-Gate-Stapelschichten gebildet werden. Zum Beispiel wird eine Sperrschicht zwischen der dielektrischen Gate-Schicht 308 und der Arbeitsfunktionsschicht 310 gebildet. Eine Blockierungsschicht kann zwischen der Arbeitsfunktionsschicht 310 und der leitenden Füllschicht 122 gebildet werden.
  • in einigen Ausführungsformen besteht die dielektrische Gate-Schicht 308 aus einem dielektrischen Material mit einer hohen Dielektrizitätszahl (mit hohem K-Wert). Die dielektrische Gate-Schicht 308 kann aus Hafniumoxid, Zirkoniumoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxidlegierung, Hafniumsiliziumoxid, Hafniumsiliziumoxynitrid, Hafniumtantaloxid, Hafniumtitanoxid, Hafniumzirkoniumoxid, einem anderen geeigneten Material mit hoher Dielektrizitätszahl oder einer Kombination davon bestehen.
  • Die Arbeitsfunktionsschicht 310 wird zum Bereitstellen der gewünschten Arbeitsfunktion für Transistoren verwendet, um die Vorrichtungsleistung zu erhöhen, wie eine verbesserte Schwellenspannung. In einigen Ausführungsformen ist die Arbeitsfunktionsschicht 310 eine Metallschicht vom n-Typ und ist imstande, einen Arbeitsfunktionswert bereitzustellen, der für die Vorrichtung geeignet ist, wie gleich oder kleiner etwa 4,5 eV. In einigen Ausführungsformen ist die Arbeitsfunktionsschicht 310 eine Metallschicht vom p-Typ und ist imstande, einen Arbeitsfunktionswert bereitzustellen, der für die Vorrichtung geeignet ist, wie gleich oder größer etwa 4,8 eV.
  • Die Metallschicht vom n-Typ kann Metall, Metallcarbid, Metallnitrid oder eine Kombination davon umfassen. Zum Beispiel umfasst die Metallschicht vom n-Typ Titannitrid, Tantal, Tantalnitrid, andere geeignete Materialien oder eine Kombination davon. Die Metallschicht vom p-Typ kann Metall, Metallcarbid, Metallnitrid, andere geeignete Materialien oder eine Kombination davon umfassen. Zum Beispiel umfasst die Metallschicht vom p-Typ Tantalnitrid, Wolframnitrid, Titan, Titannitrid, andere geeignete Materialien oder eine Kombination davon.
  • Die Arbeitsfunktionsschicht 310 kann auch aus Hafnium-, Zirkonium-, Titan-, Tantal-, Aluminium-, Metallcarbiden (z.B. Hafniumcarbid, Zirkoniumcarbid, Titancarbid, Aluminiumcarbid), Aluminiden, Ruthenium, Palladium, Platin, Kobalt, Nickel, leitenden Metalloxiden oder einer Kombination davon bestehen. Die Dicke und/oder die Zusammensetzungen der Arbeitsfunktionsschicht 310 können feinabgestimmt sein, um das Arbeitsfunktionsniveau einzustellen. Zum Beispiel kann eine Titannitridschicht als eine Metallschicht vom p-Typ oder eine Metallschicht vom n-Typ verwendet werden, abhängig von der Dicke und/oder den Zusammensetzungen der Titannitridschicht.
  • In einigen Ausführungsformen besteht die leitende Füllschicht 122 aus einem Metallmaterial. Das Metallmaterial kann Wolfram, Aluminium, Kupfer, ein anderes geeignetes Material oder eine Kombination davon umfassen. Die Bildung der Metall-Gate-Stapelschichten kann mehrere Abscheidungsprozesse beinhalten. Die Abscheidungsprozesse können einen CVD-Prozess, einen ALD-Prozess, einen PVD-Prozess, einen Galvanisierungsprozess, einen außenstromlosen Metallisierungsprozess, einen Schleuderbeschichtungsprozess, einen anderen anwendbaren Prozess oder eine Kombination davon umfassen.
  • Wie in 3D dargestellt ist, wird gemäß einigen Ausführungsformen ein Planarisierungsprozess zum Entfernen der Abschnitte der Metall-Gate-Stapelschichten außerhalb der Vertiefung (oder des Grabens) zwischen den Abstandhalterelementen 302 durchgeführt. Infolgedessen wird ein Metall-Gate-Stapel 314 gebildet. Der Metall-Gate-Stapel 314 umfasst die dielektrische Gate-Schicht 308, die Arbeitsfunktionsschicht 310 und eine Gate-Elektrode 122' (wie eine Metall-Gate-Elektrode), die ein Abschnitt der leitenden Füllschicht 312 ist. In einigen Ausführungsformen steht der Metall-Gate-Stapel 314 in direktem Kontakt mit der Gratstruktur 102. Zum Beispiel steht die dielektrische Gate-Schicht 308 des Metall-Gate-Stapels 314 in direktem Kontakt mit der Gratstruktur 102.
  • 4 ist eine Querschnittsansicht einer Halbleitervorrichtungsstruktur gemäß einigen Ausführungsformen. In einigen Ausführungsformen ist 4 eine Querschnittsansicht der in 3D dargestellten Struktur, die auch entlang der imaginären Ebene P genommen ist, die in 1B dargestellt ist. Der Einfachheit wegen sind einige Elemente, wie die dielektrische Schicht 306 und die Abstandhalterelemente 302 in 5 nicht dargestellt.
  • Wie in 4 dargestellt ist, hat der Metall-Gate-Stapel 314 gemäß einigen Ausführungsformen ein Profil, das im Wesentlichen dasselbe wie jenes der Gate-Elektrode 108 ist. Der Metall-Gate-Stapel 314 umfasst auch die Vertiefungen 112. Wie in 4 dargestellt ist, erstreckt sich jede der Vertiefungen 112 von einer Seitenwand 315s des Metall-Gate-Stapels 314 zu einem inneren Abschnitt des Metall-Gate-Stapels 314 und der Seitenwand 103 der Gratstruktur 102. In einigen Ausführungsformen liegt jede der Vertiefungen 112 neben der Seitenwand der Gratstruktur 102. In einigen Ausführungsformen ist jede der Vertiefungen 112 zwischen dem Gate-Stapel 314 und einem der Source/Drain-Merkmale 304A und 304B positioniert. Der Metall-Gate-Stapel 314 hat auch die Breite W3 neben der Seitenwand der Gratstruktur 102 und die Breite W1', wie in 4 dargestellt ist. In einigen Ausführungsformen liegt das Verhältnis der Breite W3 zur Breite W1' in einem Bereich von etwa 0,6 bis etwa 0,96, das heißt, ähnlich jenem der in 2B dargestellten Gate-Elektrode 108.
  • In einigen Ausführungsformen wird die dielektrische Gate-Schicht 106 vollständig entfernt, um die anschließende Bildung des Metall-Gate-Stapels 314 zu erleichtern, wie in 3B dargestellt ist. In einigen Ausführungsformen wird ein Überätzungsprozess ausgeführt, um die vollständige Entfernung der dielektrischen Gate-Schicht 106 sicherzustellen. Aufgrund der Vertiefungen 112 ist die Gate-Elektrode 108 von den Source/Drain-Merkmalen 304A und 304B durch eine Distanz getrennt. Sobald der Metall-Gate-Stapel 314 gebildet ist, um die Gate-Elektrode 108 und die dielektrische Gate-Schicht 106 zu ersetzen, ist der Metall-Gate-Stapel 314 auch von dem Source/Drain-Merkmal 304A oder 304B durch eine Distanz d getrennt. Daher wird ein Kurzschluss zwischen dem Metall-Gate-Stapel 314 und den Source/Drain-Merkmalen 304A und/oder 304B verhindert. Der Betrieb und die Zuverlässigkeit der Halbleitervorrichtungsstruktur werden deutlich verbessert.
  • An den Ausführungsformen der Offenbarung können viele Variationen und/oder Modifizierungen vorgenommen werden. In einigen Ausführungsformen werden die Gate-Elektrode 108 und die dielektrische Gate-Schicht 106 nicht durch den Metall-Gate-Stapel 314 ersetzt. In diesen Fällen wird ein Kurzschluss zwischen den Source/Drain-Merkmalen 304A und/oder 304B und der Gate-Elektrode 108 noch aufgrund der Vertiefungen 112 der Gate-Elektrode 108 verhindert.
  • An den Ausführungsformen der Offenbarung können viele Variationen und/oder Modifizierungen vorgenommen werden. Wie oben erwähnt, ist die Seitenwand 108s der Gate-Elektrode 108 eine gekrümmte Oberfläche oder umfasst einen gekrümmten Abschnitt. Daher umfasst gemäß einigen Ausführungsformen auch die Seitenwand der Vertiefung 112 des Metall-Gate-Stapels 314 eine gekrümmte Oberfläche oder einen gekrümmten Abschnitt.
  • 5A und 5b sind Querschnittsansichten einer Halbleitervorrichtungsstruktur gemäß einigen Ausführungsformen. Wie in 5A dargestellt ist, umfasst die Vertiefung 112 gemäß einigen Ausführungsformen ein gekrümmtes Profil. Die Seitenwand (oder der Boden) der Vertiefung 112 umfasst eine gekrümmte Oberfläche. In einigen Ausführungsformen ist der Mittelpunkt der Krümmung der gekrümmten Oberfläche außerhalb des Metall-Gate-Stapels 314 positioniert, wie in 5A dargestellt ist. An den Ausführungsformen der Offenbarung können viele Variationen und/oder Modifizierungen vorgenommen werden. In einigen Ausführungsformen ist der Mittelpunkt der gekrümmten Oberfläche innerhalb des Metall-Gate-Stapels 314 positioniert, wie die in 5B dargestellte Struktur.
  • Ausführungsformen der Offenbarung bilden einen Gate-Stapel über einem Abschnitt einer Gratstruktur. Durch Verwenden mehrere Ätzvorgänge wird der Gate-Stapel gebildet, so dass er einen breiteren Abschnitt und einen schmäleren Abschnitt neben der Gratstruktur umfasst. Da der Gate-Stapel nahe der Gratstruktur schmäler wird, wird verhindert, dass Source/Drain-Merkmale, die auf der Gratstruktur gebildet sind, direkt mit dem schmäleren Abschnitt des Gate-Stapels in Kontakt gelangen. Ein Kurzschluss zwischen den Source/Drain-Merkmalen und dem Gate-Stapel wird verhindert. Daher werden der Betrieb und die Zuverlässigkeit der Halbleitervorrichtungsstruktur deutlich verbessert.
  • Gemäß einigen Ausführungsformen wird eine Halbleitervorrichtungsstruktur bereitgestellt. Die Halbleitervorrichtungsstruktur umfasst eine Gratstruktur über einem Halbleitersubstrat. Die Halbleitervorrichtungsstruktur umfasst auch einen Gate-Stapel, der einen Abschnitt der Gratstruktur bedeckt. Der Gate-Stapel umfasst einen ersten Abschnitt und einen zweiten Abschnitt neben der Gratstruktur und der erste Abschnitt ist breiter als der zweite Abschnitt.
  • Gemäß einigen Ausführungsformen wird eine Halbleitervorrichtungsstruktur bereitgestellt. Die Halbleitervorrichtungsstruktur umfasst eine Gratstruktur über einem Halbleitersubstrat. Die Halbleitervorrichtungsstruktur umfasst auch einen Gate-Stapel, der einen Abschnitt der Gratstruktur bedeckt. Die Halbleitervorrichtungsstruktur umfasst ferner eine Vertiefung, die sich von einer Seitenwand des Gate-Stapels zu einem inneren Abschnitt des Gate-Stapels und einer Seitenwand der Gratstruktur erstreckt.
  • Gemäß einigen Ausführungsformen wird ein Verfahren zum Bilden einer Halbleitervorrichtungsstruktur bereitgestellt. Das Verfahren umfasst ein Bilden einer Gratstruktur über einem Halbleitersubstrat. Das Verfahren umfasst auch ein Bilden eines Gate-Stapels über dem Halbleitersubstrat, um einen Abschnitt der Gratstruktur zu bedecken. Das Verfahren umfasst ferner ein teilweises Entfernen des Gate-Stapels, so dass der Gate-Stapel einen ersten Abschnitt und einen zweiten Abschnitt neben der Gratstruktur umfasst, und der erste Abschnitt ist breiter als der zweite Abschnitt.

Claims (18)

  1. Halbleitervorrichtungsstruktur, umfassend: eine Gratstruktur (102) über einem Halbleitersubstrat (100); und einen Gate-Stapel (108), der einen Abschnitt der Gratstruktur (102) bedeckt, wobei der Gate-Stapel (108) angrenzend an die Seitenwände (103) der Gratstruktur (102) beidseits bis zur Höhe der Gratstruktur (102) verjüngt ist.
  2. Halbleitervorrichtungsstruktur nach Anspruch 1, wobei der Gate-Stapel (108) eine Polysilizium-Gate-Elektrode umfasst.
  3. Halbleitervorrichtungsstruktur nach Anspruch 1 oder 2, wobei der Gate-Stapel (108) eine Metall-Gate-Elektrode umfasst.
  4. Halbleitervorrichtungsstruktur nach einem der vorangehenden Ansprüche, wobei die Verjüngung eine Vertiefung (112) bildet, die sich von einer Seitenwand (107) des Gate-Stapels (108) zu einer Seitenwand (103) der Gratstruktur (102) in Richtung eines inneren Abschnitts des Gate-Stapels (108) erstreckt.
  5. Halbleitervorrichtungsstruktur nach Anspruch 4, des Weiteren umfassend ein Source/Drain-Merkmal (304A, 304B) auf der Gratstruktur (102), wobei die Vertiefung (112) zwischen dem Source/Drain-Merkmal (304A, 304B) und dem Gate-Stapel (108) liegt.
  6. Halbleitervorrichtungsstruktur nach Anspruch 4 oder 5, wobei die Vertiefung (112) angrenzend an die Gratstruktur (102) liegt.
  7. Halbleitervorrichtungsstruktur nach einem der Ansprüche 4 bis 6, wobei die Vertiefung (112) ein gekrümmtes Profil aufweist.
  8. Halbleitervorrichtungsstruktur nach einem der vorangehenden Ansprüche, wobei der Gate-Stapel (108) in direktem Kontakt mit der Gratstruktur (102) steht.
  9. Halbleitervorrichtungsstruktur nach einem der vorangehenden Ansprüche, wobei die Verjüngung des Gatestapels (108) einen verjüngten Bereich (109b) des Gate-Stapels (108) bildet, der zwischen einem äußeren Bereich (109a) des Gatestapels (108) und der Gratstruktur (102) liegt und jeweils entlang einer Richtung von dem äußeren Bereich (109a) zu den Seitenwänden (103) der Gratstruktur (102) allmählich schmaler wird.
  10. Halbleitervorrichtungsstruktur nach Anspruch 9, wobei die Breite des äußeren Bereichs (109a) gleichmäßig ist.
  11. Halbleitervorrichtungsstruktur nach einem der vorangehenden Ansprüche, wobei der Gate-Stapel (108) eine Arbeitsfunktionsschicht (310) und eine dielektrische Gate-Schicht (308) umfasst und die dielektrische Gate-Schicht (308) die Gratstruktur (102) von der Arbeitsfunktionsschicht (310) trennt.
  12. Halbleitervorrichtungsstruktur nach einem der vorangehenden Ansprüche, wobei die Verjüngung des Gatestapels (108) einen verjüngten Bereich (109b) des Gate-Stapels (108) bildet, der zwischen einem äußeren Bereich (109a) des Gatestapels (108) und der Gratstruktur (102) liegt, wobei der äußere Bereich (109a) eine erste Breite hat, der verjüngte Bereich (109b) eine zweite Breite angrenzend an die Gratstruktur (102) hat und ein Verhältnis der zweiten Breite zur ersten Breite in einem Bereich von 0,6 bis 0,96 liegt.
  13. Verfahren zum Bilden einer Halbleitervorrichtungsstruktur, umfassend: Bilden einer Gratstruktur (102) über einem Halbleitersubstrat (100); Bilden eines Gate-Stapels (108) über dem Halbleitersubstrat (100), um einen Abschnitt der Gratstruktur (102) zu bedecken; und teilweises Entfernen des Gate-Stapels (108), so dass der Gate-Stapel (108) angrenzend an die Seitenwände (103) der Gratstruktur (102) beidseits bis zur Höhe der Gratstruktur (102) verjüngt ist.
  14. Verfahren zum Bilden einer Halbleitervorrichtungsstruktur nach Anspruch 13, des Weiteren umfassend: Ersetzen des Gate-Stapels (108) durch einen Metall-Gate-Stapel (314).
  15. Verfahren zum Bilden einer Halbleitervorrichtungsstruktur nach Anspruch 14, des Weiteren umfassend: Bilden eines Source/Drain-Merkmals (304A, 304B) auf der Gratstruktur (102) vor dem Ersetzen des Gate-Stapels (108) durch den Metall-Gate-Stapel (314).
  16. Verfahren zum Bilden einer Halbleitervorrichtungsstruktur nach einem der Ansprüche 13 bis 15, wobei das teilweise Entfernen des Gate-Stapels (108) das Durchführen mehrerer Ätzvorgänge in-situ in einer Prozesskammer umfasst.
  17. Verfahren zum Bilden einer Halbleitervorrichtungsstruktur nach Anspruch 16, wobei sich Gasgemische, die in den mehreren Ätzvorgängen verwendet werden, voneinander unterscheiden.
  18. Verfahren zum Bilden einer Halbleitervorrichtungsstruktur nach einem der Ansprüche 13 bis 17, wobei das Verjüngen des Gatestapels (108) einen verjüngten Bereich (109b) bildet, der zwischen einem äußeren Bereich (109a) des Gatestapels (108) und der Gratstruktur (102) zu liegen kommt, wobei der äußere Bereich (109a) eine erste Breite hat, der verjüngte Bereich (109b) eine zweite Breite angrenzend an die Gratstruktur (102) hat und ein Verhältnis der zweiten Breite zur ersten Breite in einem Bereich von 0,6 bis 0,96 liegt.
DE102015112916.7A 2015-05-20 2015-08-06 Struktur und Bildungsverfahren einer Halbleitervorrichtungsstruktur Active DE102015112916B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562164223P 2015-05-20 2015-05-20
US62/164,223 2015-05-20
US14/813,799 2015-07-30
US14/813,799 US9748394B2 (en) 2015-05-20 2015-07-30 FinFET having a multi-portioned gate stack

Publications (2)

Publication Number Publication Date
DE102015112916A1 DE102015112916A1 (de) 2016-11-24
DE102015112916B4 true DE102015112916B4 (de) 2019-07-11

Family

ID=57231382

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015112916.7A Active DE102015112916B4 (de) 2015-05-20 2015-08-06 Struktur und Bildungsverfahren einer Halbleitervorrichtungsstruktur

Country Status (5)

Country Link
US (3) US9748394B2 (de)
KR (1) KR101734687B1 (de)
CN (1) CN106169500B (de)
DE (1) DE102015112916B4 (de)
TW (1) TWI581426B (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10020304B2 (en) * 2015-11-16 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
CN108933137B (zh) 2017-05-19 2021-02-09 中芯国际集成电路制造(上海)有限公司 静态随机存储器及其制造方法
US10468527B2 (en) * 2017-11-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods of fabricating thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009025271A1 (de) 2008-06-17 2010-06-02 Infineon Technologies Ag Halbleiterbauelement mit verschiedenen Finnen-Breiten

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US6833588B2 (en) 2002-10-22 2004-12-21 Advanced Micro Devices, Inc. Semiconductor device having a U-shaped gate structure
US6844238B2 (en) * 2003-03-26 2005-01-18 Taiwan Semiconductor Manufacturing Co., Ltd Multiple-gate transistors with improved gate control
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
KR100550343B1 (ko) * 2003-11-21 2006-02-08 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
US7105390B2 (en) * 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
JP4565097B2 (ja) 2004-04-08 2010-10-20 独立行政法人産業技術総合研究所 二重ゲートmosトランジスタおよび二重ゲートcmosトランジスタ、その製造方法
KR100555573B1 (ko) * 2004-09-10 2006-03-03 삼성전자주식회사 Seg막에 의해 확장된 접합영역을 갖는 반도체 소자 및그의 제조방법
US7071064B2 (en) * 2004-09-23 2006-07-04 Intel Corporation U-gate transistors and methods of fabrication
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US7282766B2 (en) * 2005-01-17 2007-10-16 Fujitsu Limited Fin-type semiconductor device with low contact resistance
KR101263648B1 (ko) * 2007-08-31 2013-05-21 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조 방법.
DE102009025727B4 (de) 2009-06-22 2015-04-09 Bruker Daltonik Gmbh Messung von Ionenmobilitätsspektren mit Analogmodulation
US20120199888A1 (en) * 2011-02-09 2012-08-09 United Microelectronics Corporation Fin field-effect transistor structure
JP2012191060A (ja) * 2011-03-11 2012-10-04 Sony Corp 電界効果型トランジスタ、電界効果型トランジスタの製造方法、固体撮像装置、及び電子機器
US20130026575A1 (en) * 2011-07-28 2013-01-31 Synopsys, Inc. Threshold adjustment of transistors by controlled s/d underlap
US8871575B2 (en) * 2011-10-31 2014-10-28 United Microelectronics Corp. Method of fabricating field effect transistor with fin structure
US8865560B2 (en) * 2012-03-02 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design with LDD extensions
KR101894221B1 (ko) 2012-03-21 2018-10-04 삼성전자주식회사 전계 효과 트랜지스터 및 이를 포함하는 반도체 장치
US8629512B2 (en) * 2012-03-28 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Gate stack of fin field effect transistor with slanted sidewalls
US8803241B2 (en) * 2012-06-29 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate electrode of semiconductor device
US9006786B2 (en) * 2013-07-03 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9362386B2 (en) * 2013-02-27 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. FETs and methods for forming the same
US9041125B2 (en) 2013-03-11 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin shape for fin field-effect transistors and method of forming
US20140264493A1 (en) * 2013-03-13 2014-09-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Fabricating the Same
US9018054B2 (en) 2013-03-15 2015-04-28 Applied Materials, Inc. Metal gate structures for field effect transistors and method of fabrication
CN105164809B (zh) * 2013-06-26 2018-07-24 美商新思科技有限公司 具有异质结和改进的沟道控制的FinFET
US8981487B2 (en) * 2013-07-31 2015-03-17 United Microelectronics Corp. Fin-shaped field-effect transistor (FinFET)
US9245882B2 (en) * 2013-09-27 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with gradient germanium-containing channels
US9991285B2 (en) * 2013-10-30 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming FinFET device
US9159833B2 (en) * 2013-11-26 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of semiconductor device
US9627375B2 (en) * 2014-02-07 2017-04-18 Taiwan Semiconductor Manufacturing Company Ltd. Indented gate end of non-planar transistor
US9318582B2 (en) * 2014-03-17 2016-04-19 International Business Machines Corporation Method of preventing epitaxy creeping under the spacer
US9178067B1 (en) * 2014-04-25 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US9620417B2 (en) * 2014-09-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method of manufacturing fin-FET devices
US9362285B2 (en) * 2014-10-02 2016-06-07 International Business Machines Corporation Structure and method to increase contact area in unmerged EPI integration for CMOS FinFETs
US10164049B2 (en) * 2014-10-06 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device with gate stack
KR20160044976A (ko) * 2014-10-16 2016-04-26 삼성전자주식회사 핀형 전계 효과 트랜지스터를 구비한 반도체 소자
US9391205B2 (en) * 2014-10-17 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd Gate last semiconductor structure and method for forming the same
EP3238263B1 (de) * 2014-12-22 2024-06-26 Tahoe Research, Ltd. Optimierung des gate-profils für leistung und gate-füllung
US9502567B2 (en) * 2015-02-13 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor fin structure with extending gate structure
US9425317B1 (en) * 2015-02-26 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd Fin field effect transistor (FinFET) device structure with Ge-doped inter-layer dielectric (ILD) structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009025271A1 (de) 2008-06-17 2010-06-02 Infineon Technologies Ag Halbleiterbauelement mit verschiedenen Finnen-Breiten

Also Published As

Publication number Publication date
TW201642463A (zh) 2016-12-01
KR101734687B1 (ko) 2017-05-11
US9748394B2 (en) 2017-08-29
US20160343862A1 (en) 2016-11-24
US20170358681A1 (en) 2017-12-14
CN106169500A (zh) 2016-11-30
KR20160137318A (ko) 2016-11-30
DE102015112916A1 (de) 2016-11-24
US10431687B2 (en) 2019-10-01
TWI581426B (zh) 2017-05-01
CN106169500B (zh) 2019-06-21
US20200027988A1 (en) 2020-01-23

Similar Documents

Publication Publication Date Title
DE102015114904B4 (de) Halbleitervorrichtungsstrukturen und Verfahren zum Ausbilden einer Halbleitervorrichtungsstruktur
DE102014110650B4 (de) Halbleitervorrichtung mit zelltrenchstrukturen und kontakten und verfahren zum herstellen einer halbleitervorrichtung
DE102019126237B4 (de) Dielektrische finnen mit unterschiedlichen dielektrizitätskonstanten und grössen in unterschiedlichen zonen einer halbleitervorrichtung
DE102015113250B4 (de) Struktur und verfahren zum ausbilden einer halbleitervorrichtungsstruktur
DE102015112832B4 (de) Struktur und Ausbildungsverfahren einer Halbleiterbauelementstruktur mit Gatestapel
DE102019116730B4 (de) Teilweise barrierefreie Durchkontaktierungen für kobaltbasierte Verbindungen und Verfahren zu deren Herstellung
DE102012204516B4 (de) FinFET-Vorrichtung und Herstellungsverfahren für dieselbe
DE102013101113B4 (de) Leistungs-MOS-Transistor und Verfahren zu dessen Herstellung
DE102013103470B4 (de) Verfahren für einen Feldeffekttransistor
DE102011090163B4 (de) Halbleiterbauelement mit Austauschgateelektrodenstrukturen und selbstjustierten Kontaktelementen, die durch eine späte Kontaktfüllung hergestellt sind und Herstellungsverfahren dafür
DE112008000094B4 (de) CMOS-Vorrichtung mit Dual-Epi-Kanälen und selbstausgerichteten Kontakten und Herstellungsverfahren
DE102018115901A1 (de) Dielektrischer Abstandshalter zur Vermeidung von Kurzschlüssen
DE102017112820A1 (de) Steckkontakte und Verfahren zu deren Bildung
DE102016100273B4 (de) Halbleitervorrichtungsstruktur
DE102013103812B4 (de) Halbleiterbauteil mit Verbindungen über mehrere Ebenen sowie Verfahren zur Ausbildung desselben
DE102017123445A1 (de) Vergrabene Metallleiterbahn und Verfahren zu deren Herstellung
DE102015103264B4 (de) Verfahren zum Ausbilden einer Halbleiterbauelementstrukur mit einem Gate
DE102015106411B4 (de) Obere metallische kontaktpads als lokale verbinder von vertikaltransistoren
DE112011105702T5 (de) Source-/Drain-Kontakte für nicht planare Transistoren
DE102018100297A1 (de) FinFET-Bauelemente mit eingebetteten Luftspalten und ihre Fertigung
DE102010002411B4 (de) Verfahren zur Herstellung von Kontaktbalken mit reduzierter Randzonenkapazität in einem Halbleiterbauelement
DE102016118956A1 (de) Zweistufige Dummy-Gate-Bildung
DE102015116915B4 (de) Halbleitervorrichtungsstruktur und Verfahren zum Ausbilden von dieser
DE102015112916B4 (de) Struktur und Bildungsverfahren einer Halbleitervorrichtungsstruktur
DE102014110450A1 (de) Integrierte Schaltung und Verfahren zum Herstellen einer integrierten Schaltung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final