DE102012204516B4 - FinFET-Vorrichtung und Herstellungsverfahren für dieselbe - Google Patents

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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

Eine Halbleitervorrichtung (200) mit:
- einem Substrat (210);
- einer ersten dielektrischen Schicht (212), die über dem Substrat (210) angeordnet ist;
- einer Pufferschicht (216), die über dem Substrat (210) und zwischen einer ersten und einer zweiten Wand eines Grabens der ersten dielektrischen Schicht (212) angeordnet ist;
- einer Isolatorschicht (218), die über der Pufferschicht (216) und zwischen der ersten und der zweiten Wand des Grabens der ersten dielektrischen Schicht (212) angeordnet ist;
- einer zweiten dielektrischen Schicht (220), die über der ersten dielektrischen Schicht (212) und der Isolatorschicht (218) angeordnet ist; und
- einer Rippenstruktur (224), die über der Isolatorschicht (218) und zwischen einer ersten und einer zweiten Wand eines Grabens der zweiten dielektrischen Schicht (220) angeordnet ist,
- wobei die Pufferschicht (216) von der zweiten dielektrischen Schicht (220) durch die Isolatorschicht (218) getrennt ist.

Description

  • HINTERGRUND
  • Die Industrie der integrierten Halbleiterschaltkreise (IC) hat ein schnelles Wachstum erfahren. Im Zuge der IC-Entwicklung wurde eine Funktionsdichte (also die Anzahl der verbundenen Vorrichtungen pro Chipfläche) im Allgemeinen erhöht, während eine Geometriegröße (also die kleinste Komponente (oder Leitung), die unter Verwendung eines Herstellungsprozesses erzeugt werden kann) abgenommen hat. Dieser Prozess des Herunterskalierens weist Vorteile auf, da eine Produktionseffizienz erhöht ist und entsprechende Kosten reduziert werden. Ein solches Herunterskalieren hat auch die Komplexität einer Bearbeitung und Herstellung von ICs erhöht, und daher sind für die Realisierung dieser Vorteile ähnliche Entwicklungen bei der IC-Herstellung erforderlich.
  • Beispielsweise führten mit dem Vordringen der Halbleiterindustrie in die Nanometertechnologie-Prozessgeneration zum Zwecke einer höheren Vorrichtungsdichte, einer höheren Leistung und geringeren Kosten die Herausforderungen sowohl bei der Herstellung als auch beim Design zur Entwicklung von rippenähnlichen Feldeffekttransistor (FinFET)-Vorrichtungen. Obwohl existierende FinFET-Vorrichtungen und Herstellungsverfahren für diese im Wesentlichen ihre beabsichtigten Zwecken erfüllen, sind sie nicht in jeder Hinsicht zufriedenstellend.
  • US 2010/0 025 683 A1 beschreibt eine Halbleitervorrichtung mit einem Substrat, auf dem eine Pufferschicht zwischen einer ersten und zweiten Wand eines Grabens einer dielektrischen Schicht angeordnet ist.
  • US 7 375 394 B2 beschreibt eine Halbleitervorrichtung, die über einer Isolationsschicht und einem Substrat angeordnet ist.
  • US 2011/0 198 676 A1 beschreibt eine Fin-Transistorstruktur und ein Verfahren zu ihrer Herstellung. Das Verfahren umfasst das Bereitstellen eines Massenhalbleitersubstrats, das Strukturieren des Halbleitersubstrats, um eine Rippe mit einem direkt mit dem Halbleitersubstrat verbundenen Körper zu bilden, das Strukturieren der Rippe, so dass Lücken auf der Unterseite der Rippe an Source/Drain-Bereichen der zu bildenden Transistorstruktur gebildet werden. Ein Abschnitt der Rippe, der dem Kanalbereich der zu bildenden Transistorstruktur entspricht, ist direkt mit dem Halbleitersubstrat verbunden, während andere Abschnitte der Rippe an den Source/Drain-Bereichen durch Spalten von der Oberfläche des Halbleitersubstrats getrennt sind. Ein Isolationsmaterial wird in die Spalten eingefüllt.
  • Figurenliste
  • Die vorliegende Erfindung kann am besten aus der folgenden detaillierten Beschreibung verstanden werden, wenn sie zusammen mit den angehängten Zeichnungen gelesen wird. Es wird herausgestellt, dass gemäß den Standardpraktiken in der Industrie verschiedene Strukturen nicht maßstabsgetreu gezeichnet sind und lediglich einem Illustrationszweck dienen. Tatsächlich können die Abmessungen der verschiedenen Strukturen beliebig für eine Klarheit der Diskussion vergrößert oder reduziert sein.
    • 1 ist ein Flussdiagramm, das ein Herstellungsverfahren einer Halbleitervorrichtung gemäß verschiedenen Aspekten der vorliegenden Erfindung zeigt.
    • 2 bis 11 zeigen diagrammatische Seitenschnittansichten einer Ausführungsform einer Halbleitervorrichtung an verschiedenen Stufen der Herstellung gemäß dem Verfahren der 1.
    • 12 zeigt eine perspektivische Ansicht einer Ausführungsform der Halbleitervorrichtung der 2 bis 11 an einer späten Herstellungsstufe gemäß dem Verfahren der 1.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung zeigt viele verschiedene Ausführungsformen oder Beispiele für das Realisieren verschiedener Strukturen der Erfindung. Besondere Beispiele für Komponenten und Anordnungen sind für eine Vereinfachung der vorliegenden Offenbarung beschrieben.
  • Beispiele von Vorrichtungen, die von einer oder mehreren Ausführungsformen der vorliegenden Erfindung profitieren können, sind Halbleitervorrichtungen. Eine solche Vorrichtung ist beispielsweise ein rippenähnlicher Feldeffekttransistor (FinFET). Die FinFET-Vorrichtung kann beispielsweise eine Metalloxidhalbleiter(PMOS)-FinFET-Vorrichtung des p-Typs sein, eine Metalloxidhalbleiter(NMOS)-FinFET-Vorrichtung des n-Typs, oder eine komplementäre Metalloxidhalbleiter(CMOS)-FinFET-Vorrichtung mit einer PMOS-FinFET-Vorrichtung und einer NMOS-FinFET-Vorrichtung. Die folgende Offenbarung verwendet das Beispiel eines FinFET, um verschiedene Ausführungsformen der vorliegenden Erfindung aufzuzeigen. Es ist jedoch zu verstehen, dass die Erfindung nicht auf einen besonderen Typ von Vorrichtung begrenzt ist, außer es ist explizit beansprucht.
  • Bezug nehmend auf die 1 und 2 bis 12 werden nachfolgend ein Verfahren 100 und eine Halbleitervorrichtung 200 gemeinsam beschrieben. 1 ist ein Flussdiagramm eines Herstellungsverfahrens 100 einer integrierten Schaltkreisvorrichtung/Halbleitervorrichtung gemäß verschiedenen Aspekten der vorliegenden Erfindung. In der vorliegenden Ausführungsform dient das Verfahren 100 der Herstellung einer Halbleitervorrichtung, die eine rippenähnliche Feldeffekttransistor(FinFET)-Vorrichtung umfasst.
  • Das Verfahren 100 beginnt bei Schritt 102, wo ein Substrat bereitgestellt und eine erste dielektrische Schicht aus dem Substrat abgeschieden wird. Bei Schritt 104 wird ein erster Graben in der ersten dielektrischen Schicht ausgebildet. Das Ausbilden des ersten Grabens kann das Strukturieren einer Maskenschicht und das Ätzen der ersten dielektrischen Schicht unter Verwendung der Maskenschicht umfassen, so dass eine Oberfläche des Substrats freigelegt wird. Bei Schritt 106 wird eine Pufferschicht über der freigelegten Oberfläche des Substrats im ersten Graben abgeschieden, und es wird ein Planarisierungsprozess am Substrat mit der Pufferschicht durchgeführt. Die Pufferschicht kann so abgeschieden werden, dass sie den ersten Graben im Wesentlichen ausfüllt. Die Pufferschicht kann abgeschieden werden, indem die Pufferschicht im ersten Graben epitaktisch gewachsen wird. Der Planarisierungsprozess kann so durchgeführt werden, dass überschüssiges Material der Pufferschicht entfernt wird. Das Verfahren fährt mit Schritt 108 fort, wo ein Teil der Pufferschicht im ersten Graben entfernt und eine Isolatorschicht über der Pufferschicht im ersten Graben abgeschieden wird. Das Entfernen des Teils der Pufferschicht kann das Vertiefen der Pufferschicht durch einen Ätzprozess umfassen (Zurückätzen). Das Abscheiden der Isolatorschicht kann das epitaktische Wachsen (epi-Wachsen) der Isolatorschicht über der Pufferschicht im ersten Graben umfassen. Bei Schritt 110 wird eine zweite dielektrische Schicht über dem Substrat mit der Isolatorschicht abgeschieden, und ein zweiter Graben wird in der zweiten dielektrischen Schicht ausgebildet. Das Ausbilden des zweiten Grabens kann das Strukturieren einer Maskenschicht und das Ätzen der zweiten dielektrischen Schicht unter Verwendung der Maskenschicht umfassen, so dass eine Oberfläche der Isolatorschicht freigelegt wird. Bei Schritt 112 wird eine Rippenstruktur ausgebildet, indem ein Halbleitermaterial über der Isolatorschicht im zweiten Graben abgeschieden und ein Planarisierungsprozess am Substrat mit der Rippenstruktur durchgeführt wird. Das Ausbilden der Rippenstruktur kann ein epi-Wachsen des Halbleitermaterials über der Isolatorschicht im zweiten Graben umfassen, so dass das Halbleitermaterial den zweiten Graben im Wesentlichen ausfüllt. Der Planarisierungsprozess kann so durchgeführt werden, dass überschüssiges Material des Halbleitermaterials der Rippenstruktur entfernt wird. Das Verfahren fährt mit Schritt 114 fort, wo ein Teil der zweiten dielektrischen Schicht entfernt wird. Das Entfernen der zweiten dielektrischen Schicht kann einen Ätzprozess umfassen, so dass die Seitenwände der Rippenstruktur freigelegt werden. Das Verfahren 100 fährt mit Schritt 116 fort, wo die Herstellung der integrierten Schaltkreisvorrichtung vervollständigt wird.
  • Die Vervollständigung des Herstellungsprozesses kann unter anderem das Ausbilden eines Gatestapels über einem Kanalbereich der Rippenstruktur und das Ausbilden von Source- und Drain(S/D)-Strukturen in einem S/D-Bereich der Halbleitervorrichtung umfassen. Das Ausbilden des Gatestapels kann ein „Gate zuerst“- oder ein „Gate zuletzt“-Prozess sein. Beispielsweise kann bei einem „Gate zuerst“-Prozess das Ausbilden des Gatestapels ein Abscheiden einer dielektrischen Schicht über der Rippenstruktur im zentralen Bereich, das Ausbilden einer Gatestruktur (zum Beispiel einer Gateelektrode) über der dielektrischen Schicht und das Ausbilden von Gateabstandshaltern an den Wänden der Gatestruktur und benachbart zum S/D-Bereich der Halbleitervorrichtung umfassen. Danach kann eine S/D-Struktur im S/D-Bereich ausgebildet werden, indem das Halbleitermaterial im S/D-Bereich vertieft und ein dotiertes Halbleitermaterial im S/D-Bereich abgeschieden wird. Das Abscheiden des dotierten Halbleitermaterials kann ein epi-Wachsen des Halbleitermaterials umfassen. Weitere Schritte können vor, während und nach dem Verfahren 100 durchgeführt werden, und einige der beschriebenen Schritte können bei anderen Ausführungsformen des Verfahrens ersetzt oder weggelassen werden. Die folgende Diskussion zeigt verschiedene Ausführungsformen einer Halbleitervorrichtung, die gemäß dem Verfahren 100 der 1 hergestellt werden können.
  • 2 bis 11 zeigen diagrammatische Seitenschnittansichten einer Ausführungsform einer Halbleitervorrichtung an verschiedenen Stufen einer Herstellung gemäß dem Verfahren der 1. Weiter zeigt 12 eine perspektivische Ansicht einer Ausführungsform der Halbleitervorrichtung der 2 bis 11 bei einer späteren Stufe der Herstellung gemäß dem Verfahren der 1. Wie oben erwähnt, ist die Halbleitervorrichtung der vorliegenden Offenbarung eine FinFET-Vorrichtung. Die FinFET-Vorrichtung umfasst jeden rippenbasierten Multigate-Transistor. Die FinFET-Vorrichtung 200 kann in einem Mikroprozessor, einer Speicherzelle und/oder anderen integrierten Schaltkreisvorrichtungen enthalten sein. 2 bis 12 sind zum Zwecke der Klarheit vereinfacht, um ein besseres Verständnis der erfinderischen Konzepte der vorliegenden Offenbarung zu bieten.
  • Bezug nehmend auf 2 umfasst die FinFET-Vorrichtung 200 ein Substrat (zum Beispiel einen Wafer) 210. Das Substrat 210 ist ein Bulk-Substrat, das beispielsweise Silizium, Siliziumgermanium und/oder Germanium oder jedes andere geeignete Material umfasst. Alternativ umfasst das Substrat 210 einen elementaren Halbleiter, einen Verbindungshalbleiter, wie beispielsweise Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimon, oder Kombinationen davon. Alternativ umfasst das Substrat 210 ein Silizium-auf-Isolator(silicon-on-insulator, SOI)-Substrat. Das SOI-Substrat kann unter Verwendung von Separation hergestellt werden, indem Sauerstoff implantiert wird (SIMOX), durch Waferbonding und/oder andere geeignete Verfahren. Das Substrat 210 kann verschiedene dotierte Bereiche und andere geeignete Strukturen umfassen. In den obigen alternativen Ausführungsformen kann das Substrat 210 weiter epitaktisches Silizium, epitaktisches Germanium und/oder epitaktisches Siliziumgermanium umfassen.
  • Bezug nehmend auf 2 wird eine erste dielektrische Schicht 212 über dem Substrat 210 abgeschieden. Die erste dielektrische Schicht 212 wird durch einen beliebigen geeigneten Prozess mit einer beliebigen geeigneten Dicke ausgebildet. In der vorliegenden Ausführungsform umfasst die erste dielektrische Schicht 212 Siliziumoxid und wird durch einen chemischen Dampfabscheidungs (chemical vapor deposition, CVD)-Prozess oder einen thermischen Oxidationsprozess mit einer Dicke von etwa 0,3µm bis etwa 0,5µm ausgebildet. Alternativ umfasst die erste dielektrische Schicht 212 ein dielektrisches Material, wie beispielsweise ein High-k-Dielektrikum (dielektrisches Material mit großer dielektrischen Konstante k), andere geeignete dielektrische Materialien oder Kombinationen davon. In bestimmten Ausführungsformen wird die erste dielektrische Schicht 212 mit einer Dicke von etwa 0,2µm bis etwa 1µm ausgebildet. Beispiele von High-k-Dielektrika umfassen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkonoxid, Aluminiumoxid, Hafniumdioxidaluminium(Hf02-Al2O3)-Verbindungen, andere geeignete High-k-Dielektrika und/oder Kombinationen davon. Der thermische Oxidationsprozess kann ein Trocken- oder Nassätzprozess sein. In verschiedenen Beispielen kann das Siliziumoxid durch physikalische Dampfabscheidung (PVD), Atomlagenabscheidung (ALD), CVD mit hochdichtem Plasma (HDPCVD), anderen geeigneten Verfahren und/oder Kombinationen davon ausgebildet werden. Der CVD-Prozess kann beispielsweise Chemikalien verwenden, umfassend Hexachlorodisilan (HCD oder Si2Cl6), Dichlorosilan (DCS oder SiH2Cl2), Bis(TertiaryButylAmino)-Silan (BTBAS oder C8H22N2Si) und Disilan (DS oder Si2H6).
  • Bezug nehmend auf 3 wird ein erster Graben 214 in der ersten dielektrischen Schicht 212 ausgebildet. Bei der vorliegenden Ausführungsform wird der erste Graben 214 durch einen Ätzprozess ausgebildet, so dass eine Oberfläche des Substrats 210 freigelegt wird. Der Ätzprozess kann einen Nassätzprozess, einen Trockenätzprozess oder Kombinationen davon umfassen. In einem Beispiel kann ein Trockenätzprozess das Ausbilden einer Photoresistschicht, das Strukturieren der Photoresistschicht, das Ätzen der ersten dielektrischen Schicht 212 und das Entfernen der Photoresistschicht umfassen. In einem weiteren Beispiel kann der Trockenätzprozess, der verwendet wird, um die erste dielektrische Schicht 212 zu ätzen, eine Chemikalie mit fluorhaltigem Gas umfassen. In noch einem anderen Beispiel umfasst die Chemikalie des Trockenätzens CF4, SF6 oder NF3.
  • Bezug nehmend auf 4 wird eine Pufferschicht 216 über der freigelegten Oberfläche des Substrats 210 im ersten Graben 214 abgeschieden. In der vorliegenden Ausführungsform umfasst das Abscheiden der Pufferschicht 216 ein ART(aspect ratio trapping)-Verfahren. Das ART-Verfahren umfasst epitaktisches Wachsen einer Pufferschicht 216, so dass sie im Wesentlichen den ersten Graben 214 ausfüllt (zum Beispiel ein epitaktisches Wachsen der Pufferschicht 216 bis zu einer Dicke von wenigstens 0,3µm). Das ART-Verfahren korrigiert Defekte, die durch eine Gitterfehlanpassung entstehen (zum Beispiel durch einen Versatz zwischen dem Gitter des Substrats 210 und der Pufferschicht 216), indem Seitenwände der Pufferschicht 216 im ersten Graben 214 während des Wachstumsprozesses seitlich begrenzt werden. In anderen Worten werden Defekte (zum Beispiel Versetzungen), die an der Schnittstelle des Substrats 210 und der Pufferschicht 216 entstehen, eingefangen (trapping). Damit werden Defekte (zum Beispiel Versetzungen) im oberen Bereich der Pufferschicht 216 minimiert oder eliminiert. Eine Minimierung von Defekten in der Pufferschicht 216 ist wünschenswert, da ein Substratverlust ebenfalls minimiert wird, wenn die Defekte minimiert werden.
  • Das Pufferschichtmaterial wird so gewählt, dass Defekte, die durch eine Gitterfehlanpassung entstehen, eliminiert werden, wenn die Pufferschicht 216 gewachsen wird. Die Pufferschicht 216 kann entweder ein dielektrisches Material, ein high/low-Bandmaterial oder ein leitendes Material sein. In der vorliegenden Ausführungsform umfasst die Pufferschicht 216 ein Typ III/V Material mit einer Kristallstruktur, beispielsweise umfasst die Pufferschicht 216 ein Material, das aus einer Gruppe ausgewählt ist, die AlAs, AlAs/Ge, InP, In(Ga)As, InAs und InSb umfasst. Alternativ kann die Pufferschicht 216 jedes beliebige geeignete Material umfassen, das eine Gitterkonstante aufweist, die nahe genug bei der Gitterkonstante des Substrats 210 liegt, so dass, wenn die Pufferschicht 216 epitaktisch gewachsen wird, keine Defekte (zum Beispiel Versetzungen) zum oberen Teil der Pufferschicht 216 hin vorhanden sind.
  • Bezug nehmend auf 5 wird ein Planarisierungsprozess am Substrat 210 mit der Pufferschicht 216 durchgeführt. In der vorliegenden Ausführungsform umfasst der Planarisierungsprozess einen chemisch-mechanischen Polierprozess (CMP-Prozess), der bei der FinFET-Vorrichtung angewendet wird, um überschüssige Teile der Pufferschicht 216 zu entfernen. Der Planarisierungsprozess kann so durchgeführt werden, dass eine obere Oberfläche der Pufferschicht 216 mit einer oberen Oberfläche der ersten Pufferschicht 212 fluchtet.
  • Bezug nehmend auf 6 wird die Pufferschicht 216 im ersten Graben 214 vertieft. In der vorliegenden Ausführungsform umfasst das Vertiefen der Pufferschicht 216 das Entfernen eines Teils der Pufferschicht 216 durch einen Nassätzprozess, der überschüssiges Pufferschichtmaterial im ersten Graben 214 der FinFET-Vorrichtung 200 zurück ätzt, wodurch ein Teil der Seitenwände des Grabens 214 freigelegt wird. Die Pufferschicht 216 wird beispielsweise von etwa 0,05µm auf etwa 0,2µm zurückgeätzt.
  • Der Nassätzprozess kann eine Chemikalie mit HCL, CL2 oder beliebigen anderen geeigneten Chemikalien umfassen, die für die Pufferschicht 216 verwendet werden können. Alternativ kann der Ätzprozess einen Trockenätzprozess oder eine Kombination aus Nass- und Trockenätzprozessen umfassen. In einem Beispiel kann ein Trockenätzprozess das Ausbilden einer Photoresistschicht, das Strukturieren der Photoresistschicht, das Ätzen der Pufferschicht 216 und das Entfernen der Photoresistschicht umfassen.
  • Bezug nehmend auf 7 wird eine Isolatorschicht 218 über der Pufferschicht 216 im ersten Graben 214 der 6 abgeschieden. Die Isolatorschicht 218 kann innerhalb derselben Kammer oder mit derselben Maschine abgeschieden werden, die verwendet wird, um den Prozess der obigen 6 durchzuführen. Die Isolatorschicht 218 kann durch einen beliebigen geeigneten Prozess mit einer beliebigen geeigneten Dicke ausgebildet werden. Beispielsweise umfasst das Abscheiden der Isolatorschicht 218 ein epitaktisches Wachsen der Isolatorschicht 218 im ersten Graben 214 der 6. In der vorliegenden Ausführungsform wird die Isolatorschicht 218 mit einer Dicke abgeschieden, die größer als etwa 0,05µm ist, so dass der erste Graben 214 der 6 im Wesentlichen gefüllt ist. Alternativ wird die Isolatorschicht 218 so abgeschieden, dass der erste Graben 214 der 6 im Wesentlichen nicht gefüllt ist, solange die Isolatorschicht 218 als Isolationsstruktur dienen kann. In der vorliegenden Ausführungsform umfasst die Isolatorschicht 218 ein III/V-Material mit großer Bandlücke mit einer Kristallstruktur, beispielsweise umfasst die Isolatorschicht 218 ein Material, das aus der Gruppe ausgewählt ist, die AlAsSb, GaAsSb und InAlAs umfasst. Alternativ umfasst die Isolatorschicht 218 ein beliebiges geeignetes dielektrisches Material, das als Isolationsmaterial verwendet werden kann. Die Isolatorschicht 218 kann so gewählt sein, dass die Gitterkonstante der Pufferschicht 216 im Wesentlichen ähnlich zur Gitterkonstante der Isolatorschicht 218 ist, wodurch eine versatzfreie Abscheidung der Isolatorschicht 218 auf der Pufferschicht 216 ermöglicht wird. Auch bietet der Abscheidungsprozess, der verwendet wird, um die Isolatorschicht 218 auszubilden, eine Isolatorschicht 218, die wenige oder keine Defekte (zum Beispiel Versetzungen) umfasst, da die obere Oberfläche und/oder die Grenzfläche (Grenzbereich, Interface) der Pufferschicht 216, die unter der Isolatorschicht 218 liegt, im Wesentlichen frei von Defekten ist (zum Beispiel wenige oder keine Versetzungen). Da die Isolatorschicht 218 wenige oder keine Defekte aufweist, ist die obere Oberfläche und/oder der Grenzbereich der Isolatorschicht 218 im Wesentlichen frei von Defekten, wodurch Substratverluste durch die Isolatorschicht 218 und die Pufferschicht 216 reduziert oder sogar eliminiert werden.
  • Immer noch Bezug nehmend auf 7 wird eine zweite dielektrische Schicht 220 über dem Substrat 210 mit der Isolatorschicht 218 abgeschieden. Die zweite dielektrische Schicht 220 kann durch einen beliebigen geeigneten Prozess mit einer beliebigen geeigneten Dicke abgeschieden werden. Die Dicke der dielektrischen Schicht 220 definiert die Höhe einer Rippenstruktur, die nachfolgend ausgebildet wird. In der folgenden Ausführungsform umfasst die zweite dielektrische Schicht 220 Siliziumoxid und wird durch einen CVD-Prozess mit einer Dicke von 0,1µm bis etwa 0,3µm ausgebildet. Alternativ umfasst die zweite dielektrische Schicht 220 ein dielektrisches Material, wie beispielsweise ein High-k-Dielektrikum, andere geeignete dielektrische Materialien oder Kombinationen davon. Beispiele von High-k-Dielektrika umfassen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkonoxid, Aluminumoxid, Hafniumdioxidaluminium (HfO2-Al2O3)-Verbindungen, andere geeignete High-k-Dielektrika und/oder Kombinationen davon. In verschiedenen Beispielen kann Siliziumoxid durch physikalische Dampfabscheidung (PVD), Atomlagenabscheidung (ALD), CVD mit hochdichtem Plasma (HDPCVD), andere geeignete Verfahren und/oder Kombinationen davon ausgebildet werden. Der CVD-Prozess kann beispielsweise Chemikalien verwenden, umfassend Hexachlorodisilan (HCD oder Si2C16), Dichlorosilan (DCS oder SiH2Cl2), Bis(TertiaryButylAmino)-Silan (BTBAS oder C8H22N2Si) und Disilan (DS oder Si2H6).
  • Bezug nehmend auf 8 wird ein zweiter Graben 222 in der zweiten dielektrischen Schicht 220 ausgebildet. Bei der vorliegenden Ausführungsform wird der zweite Graben 222 durch einen Ätzprozess ausgebildet, so dass eine Oberfläche der Isolatorschicht 218 freigelegt wird (zum Beispiel durch Wegätzen einer Dicke von wenigstens 0,1µm der zweiten dielektrischen Schicht 220). Der Ätzprozess umfasst einen Ätzkombinationsprozess mit multiplen Schritten, umfassend Nassätzen und Trockenätzen. Beispielsweise umfasst der Ätzprozess mit multiplen Schritten zuerst das Durchführen eines Trockenätzprozesses, um das Material der zweiten dielektrischen Schicht 220 im zweiten Graben 222 im Wesentlichen zu entfernen, und umfasst zum zweiten das Durchführen eines Nassätzprozesses, um das verbleibende Material der zweiten dielektrischen Schicht 220 im Graben zu entfernen, wobei der Prozess an der Isolatorschicht 218 stoppt, wodurch eine Oberfläche der Isolatorschicht 218 freigelegt wird. In weiteren Beispielen umfasst der Ätzprozess mit multiplen Schritten das Durchführen weiterer Sequenzen von Trocken- und/oder Nassätzprozessen. Alternativ umfasst der Ätzprozess mit multiplen Schritten zuerst das Durchführen des Nassätzprozesses und anschließend das Durchführen des Trockenätzprozesses. Die alternative Ausführungsform umfasst das Durchführen weiterer Trocken- und/oder Nassätzprozesse. Alternativ umfasst der Trockenätzprozess nur das Durchführen eines Nassätzprozesses oder nur das Durchführen eines Trockenätzprozesses. In einem Beispiel kann ein Nassätzprozess eine Chemikalie verwenden, umfassend HCl, C12 oder eine beliebige andere geeignete Chemikalie, die für das Material der zweiten dielektrischen Schicht 220 verwendbar ist. In einem Beispiel kann ein Trockenätzprozess das Ausbilden einer Photoresistschicht, das Strukturieren der Photoresistschicht, das Ätzen der zweiten dielektrischen Schicht 220 und das Entfernen der Photoresistschicht umfassen. In einem weiteren Beispiel kann der Trockenätzprozess, der verwendet wird, um die zweite dielektrische Schicht 220 zu ätzen, eine Chemikalie mit fluorhaltigem Gas verwenden. In noch einem anderen Beispiel umfasst die Chemikalie des Trockenätzens CF4, SF6, or NF3.
  • Bezug nehmend auf 9 wird eine Rippenstruktur 224 der FinFET-Vorrichtung 200 ausgebildet. Das Ausbilden der Rippenstruktur 224 umfasst das Abscheiden eines Materials über der freigelegten Oberfläche der Isolatorschicht 218 im zweiten Graben 222 (siehe 8). In der vorliegenden Ausführungsform umfasst das Abscheiden der Pufferschicht 216 ein epitaktisches Wachsen eines Halbleitermaterials, so dass es den zweiten Graben 222 im Wesentlichen ausfüllt (zum Beispiel ein epitaktisches Wachsen des Halbleitermaterials bis zu einer Dicke von wenigstens 0,1µm). Der epitaktische Prozess kann CVD-Abscheidungstechniken umfassen (beispielsweise Dampfphasenepitaxie (VPE) und/oder Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie und/oder andere geeignete Prozesse. In der vorliegenden Ausführungsform umfasst das Halbleitermaterial der Rippenstruktur 224 ein Typ III/V-Material, wie beispielsweise InAs, InGaAs, InGaSb, InP, AlSb und ähnliche. Alternativ umfasst die Rippenstruktur Ge oder ein beliebiges andere geeignete Halbleitermaterial.
  • Bezug nehmend auf 10 wird ein Planarisierungsprozess an der FinFET-Vorrichtung 200 mit der Rippenstruktur 224 durchgeführt. In der vorliegenden Ausführungsform umfasst der Planarisierungsprozess einen chemisch-mechanischen Polier-(CMP) Prozess, der bei der FinFET-Vorrichtung 200 angewendet wird, um überschüssige Teile des Materials der Rippenstruktur 224 zu entfernen. Der Planarisierungsprozess kann so durchgeführt werden, dass eine obere Oberfläche der Rippenstruktur 224 im Wesentlichen mit einer oberen Oberfläche der zweiten dielektrischen Schicht 220 fluchtet.
  • Bezug nehmend auf 11 wird die zweite dielektrische Schicht 220 vertieft, um Seitenwände der Rippenstruktur 224 freizulegen. In der vorliegenden Ausführungsform kann das Vertiefen (Zurückbilden) der zweiten dielektrischen Schicht 220 eine Photolithografie und einen Ätzprozess umfassen, der die überschüssige zweite dielektrische Schicht 220 der FinFET-Vorrichtung 200 zurückätzt, wodurch Teile der Seitenwände der Rippenstruktur 224 freigelegt werden. Die zweite dielektrische Schicht 220 wird beispielsweise um wenigstens 0,01µm zurückgeätzt. Alternativ wird die zweite dielektrische Schicht 220 von 0,01µm bis etwa 0,26µm zurückgeätzt. Alternativ umfasst das Vertiefen der zweiten dielektrischen Schicht 220 das Entfernen einer beliebigen geeigneten Dicke der zweiten dielektrischen Schicht 220, so dass Seitenwände der Rippenstruktur 224 freigelegt werden. Der Ätzprozess kann ein Nassätzen, einen Trockenätzprozess oder eine Kombination davon umfassen. In einem Beispiel kann ein Nassätzprozess eine Chemikalie verwenden, umfassend HCl, Cl2 oder eine beliebige andere geeignete Chemikalie, die für das Material der zweiten dielektrischen Schicht 220 geeignet ist. In einem Beispiel kann ein Trockenätzprozess das Ausbilden einer Photoresistschicht, das Strukturieren der Photoresistschicht, das Ätzen der zweiten dielektrischen Schicht 220 und das Entfernen der Photoresistschicht umfassen. In einem weiteren Beispiel umfasst der Trockenätzprozess, der verwendet wird, um die zweite dielektrische Schicht 220 zu ätzen, eine Chemikalie mit fluorhaltigem Gas. In noch einem anderen Beispiel umfasst die Chemikalie für das Trockenätzen CF4, SF6 oder NF3.
  • Bezug nehmend auf 12 umfasst die FinFET-Vorrichtung 200 eine Gatestruktur 226. Die Gatestruktur 226 kreuzt die Rippenstruktur 224 und trennt eine Source- und Drain(S/D)-Struktur 228 der Rippenstruktur 224. Die S/D-Struktur 228 definiert einen Kanalbereich dazwischen und ist unter der Gatestruktur 226 angeordnet. Die Gatestruktur 226 kann eine Gatedielektrikumsschicht 230, eine Gateelektrode 223 und Gateabstandshalter umfassen. Die Gatedielektrikumsschicht 230 umfasst ein dielektrisches Material, wie beispielsweise Siliziumoxid, ein High-k-Dielektrikum (dielektrisches Material mit großer dielektrischer Konstante k), andere geeignete dielektrische Materialien oder Kombinationen davon. Beispiele von High-k-Dielektrika umfassen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkonoxid, Aluminumoxid, Hafniumdioxidaluminium (HfO2-Al2O3)-Verbindungen, andere geeignete High-k-Dielektrika und/oder Kombinationen davon. Die Gateelektrode 232 umfasst Polysilizium und/oder ein Metall mit Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN oder andere leitende Materialien oder Kombinationen davon. Die Gatestruktur 226 kann zahlreiche andere Schichten umfassen, beispielsweise Abdeckschichten, Grenzschichten, Diffusionsschichten, Sperrschichten oder Kombinationen davon. Eine Hartmaskenschicht kann über der Gatestruktur 226 ausgebildet werden. Die Hartmaskenschicht kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbid, andere geeignete Materialien oder Kombinationen davon umfassen.
  • Die Gatestruktur 226 wird durch einen geeigneten Prozess ausgebildet, umfassend Abscheidung, lithografisches Strukturieren und Ätzprozesse. Die Abscheidungsprozesse umfassen chemische Dampfabscheidung (CVD), physikalische Dampfabscheidung (PVD), Atomlagenabscheidung (ALD), CVD mit hochdichtem Plasma (HDPCVD), metall-organische CVD (MOCVD), RPCVD (remote plasma CVD), plasmaverstärkte CVD (PECVD), Niedrigdruck-CVD (LPCVD), Atomlagen-CVD (ALCVD), CVD bei Atmosphärendruck (APCVD), Galvanisieren, andere geeignete Verfahren oder Kombinationen davon. Die lithografischen Strukturierungsprozesse umfassen ein Photoresistbeschichten (zum Beispiel Schleuderbeschichten), sanftes Ausheizen, Maskenausrichten, Aussetzen, Ausheizen nach dem Aussetzen, Entwickeln des Photoresists, Spülen, Trocknen (zum Beispiel starkes Ausheizen), andere geeignete Prozesse oder Kombinationen davon. Alternativ wird der lithografische Freisetzungsprozess durch andere Verfahren durchgeführt oder ersetzt, wie beispielsweise eine maskenlose Photolithografie, Elektronenstrahlschreiben und Ionenstrahlschreiben. In noch einer anderen Alternative kann der lithografische Strukturierungsprozess eine Nanoimprinttechnik verwenden. Die Ätzprozesse umfassen Trockenätzen, Nassätzen und/oder andere Ätzverfahren.
  • Die Gateelektrode 232 kann durch einen „Gate zuerst“ oder einen „Gate zuletzt“-Prozess ausgebildet werden. Beispielsweise wird bei einem „Gate zuerst“-Prozess die Gatestruktur 226 ausgebildet, und anschließend wird die S/D-Struktur 228 durch einen beliebigen geeigneten Prozess ausgebildet. Beispielsweise werden nach dem Ausbilden der Gatestruktur 226 freigelegte Teile des Materials der Rippenstruktur 224 (zum Beispiel im S/D-Bereich) entfernt, während die bedeckten Teile (zum Beispiel im Kanalbereich) des Materials der Rippenstruktur 224 nicht entfernt werden. Das Entfernen der freigelegten Teile des Materials der Rippenstruktur 224 kann das Entfernen des Materials der Rippenstruktur 224 umfassen, wodurch in der FinFET-Vorrichtung 200 Vertiefungen ausgebildet werden, und das Freilegen einer Oberfläche der Isolatorschicht 218. Alternativ werden keine Vertiefungen ausgebildet und/oder eine Oberfläche der Isolatorschicht 218 wird nicht freigelegt. Das Entfernen der freigelegten Teile der Rippenstruktur 224 kann durch einen Ätzprozess durchgeführt werden. Der Ätzprozess kann ein Trockenätzprozess, ein Nassätzprozess oder eine Kombination davon sein. Im Anschluss an das Entfernen der Teile des Materials der Rippenstruktur 224 wird die S/D-Struktur 228 der Rippenstruktur 224 am Ort des entfernten Materials der Rippenstruktur 224 epitaktisch gewachsen.
  • Wie oben erwähnt, kann die S/D-Struktur 228 (die verspannt ist) unter Verwendung eines Epitaxieprozesses ausgebildet werden. Der Epitaxieprozess kann CVD-Abscheidungstechniken (zum Beispiel Dampfphasenepitaxie (VPE) und/oder Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie und/oder andere geeignete Prozesse umfassen. Der Epitaxieprozess kann einen gasförmigen und/oder einen flüssigen Precursor verwenden, der mit den Elementen (zum Beispiel Silizium) der Rippenstruktur 224 und/oder der freigelegten Isolatorschicht 228 wechselwirkt. In der vorliegenden Ausführungsform umfasst die S/D-Struktur 228 Typ III/V-Halbleitermaterialien, wie beispielsweise InGaAs, InP, GaSb, InAs, AlSb, InSb und ähnliches. Alternativ umfasst die S/D-Struktur 228 Ge oder jedes andere beliebige Halbleitermaterial.
  • In einem „Gate zuletzt“-Prozess werden ähnliche Prozesse/Materialien wie beim „Gate zuerst“-Prozess verwendet. Dementsprechend werden diese Prozesse/Materialien hier nicht wiederholt. Der Unterschied zwischen dem „Gate zuerst“-Prozess und dem „Gate zuletzt“-Prozess besteht jedoch darin, dass ein „Gate zuletzt“-Prozess während des Ausbildens der S/D-Struktur eine Dummygatestruktur verwendet. Danach wird die Dummygatestruktur entfernt und die endgültige Gatestruktur wird ausgebildet.
  • In der gezeigten Ausführungsform kann die FinFET-Vorrichtung 200 eine PMOS-Vorrichtung oder eine NMOS-Vorrichtung sein. Die S/D-Struktur 228 kann während ihrer Abscheidung (Wachsen) dotiert werden, in dem Störstellen des n-Typs (wie beispielsweise Phosphor) und Störstellen des p-Typs (wie beispielsweise Bor) zum Quellmaterial des Epitaxieprozesses hinzugefügt werden oder anschließend an seinen Abscheidungswachstumsprozess durch einen Ionenimplantationsprozess. Die dotierte epitaktische Schicht kann einen Gradienten im Dotierprofil aufweisen. Anschließend kann ein CMP-Prozess durchgeführt werden, um die verspannte S/D-Struktur 228 zu planarisieren. Vor oder nach dem Ausbilden der verspannten S/D-Struktur 228 können Implantations-, Diffusions- und/oder Ausheizprozesse durchgeführt werden, um stark dotierte S/D (HDD)-Strukturen in der S/D-Struktur 228 der FinFET-Vorrichtung 200 auszubilden, die vom p-Typ ist, wenn die FinFET-Vorrichtung 200 eine PMOS-Vorrichtung ist, oder die vom n-Typ ist, wenn die FinFET-Vorrichtung 200 eine NMOS-Vorrichtung ist.
  • Ein Vorteil des Verfahrens 100 und der FinFET-Vorrichtung 200 ist, dass die Pufferschicht 216 ein ART(aspect ratio trapping)-Verfahren verwendet, um Defekte (zum Beispiel Versetzungen) auszugleichen/einzufangen (trap) und dadurch eine Gitterfehlanpassung zu minimieren, und um zu ermöglichen, dass die Isolatorschicht 218 die S/D-Struktur 228 der Rippenstruktur 224 besser isoliert. Dementsprechend wird eine Substratleckage der FinFET-Vorrichtung verringert oder sogar beseitigt, wodurch eine Effizienz und Ladungsträgermobilität der FinFET-Vorrichtung 200 verbessert wird. Weiter kann das offenbarte Herstellungsverfahren für die FinFET-Vorrichtung 200, das hier beschrieben ist, leicht in existierende Prozesse eingefügt werden. Verschiedene Ausführungsformen können verschiedene Vorteile aufweisen, und kein besonderer Vorteil ist notwendigerweise für irgendeine Ausführungsform erforderlich.
  • Die FinFET-Vorrichtung 200 kann weitere Strukturen umfassen, die durch nachfolgende Arbeitsschritte ausgebildet werden können. Beispielsweise können verschiedene Kontakte/Durchgangskontaktierungen/Leitungen und Multischichtverbindungsstrukturen (zum Beispiel Metallschichten und dielektrische Zwischenschichten) über dem Substrat 210 ausgebildet werden, die dafür vorgesehen sind, um die verschiedenen Strukturen der FinFET-Vorrichtung 200 zu verbinden. Die weiteren Strukturen können elektrische Verbindungen mit der FinFET-Vorrichtung 200 bereitstellen. Beispielsweise umfasst eine Multischichtverbindung vertikale Verbindungen, wie beispielsweise herkömmliche Durchgangskontaktierungen oder Kontakte, und horizontale Verbindungen, wie beispielsweise Metallleitungen. Die verschiedenen Verbindungsstrukturen können verschiedene leitende Materialien verwenden, umfassend Kupfer, Wolfram und/oder Silizid. In einem Beispiel wird ein Damascene- und/oder ein Dualdamasceneprozess verwendet, um eine Multischichtverbindungsstuktur mit Kupfer auszubilden.
  • Dementsprechend ist eine Halbleitervorrichtung angegeben. Eine beispielhafte Halbleitervorrichtung umfasst ein Substrat mit einer ersten dielektrischen Schicht, die über dem Substrat angeordnet ist. Die Halbleitervorrichtung umfasst weiter eine Pufferschicht, die über dem Substrat und zwischen einer ersten und einer zweiten Wand eines Grabens der ersten dielektrischen Schicht angeordnet ist. Die Halbleitervorrichtung umfasst weiter eine Isolatorschicht, die über der Pufferschicht und zwischen der ersten und zweiten Wand des Grabens der ersten dielektrischen Schicht angeordnet ist. Die Halbleitervorrichtung umfasst auch eine zweite dielektrische Schicht, die über der ersten dielektrischen Schicht und der Isolatorschicht angeordnet ist. Weiter umfasst die Halbleitervorrichtung eine Rippenstruktur, die über der Isolatorschicht und zwischen einer ersten und einer zweiten Wand eines Grabens der zweiten dielektrischen Schicht angeordnet ist.
  • In einigen Ausführungsformen umfasst die Halbleitervorrichtung weiter eine Gatestruktur, die über der Rippenstruktur angeordnet ist. Die Gatestruktur trennt einen Source- und einen Drainbereich der Halbleitervorrichtung. Der Sourcebereich und der Drainbereich definieren einen Kanalbereich zwischen ihnen.
  • In einigen Ausführungsformen ist die Pufferschicht ein Typ III/V-Material mit einer Kristallstruktur, und die Isolatorschicht ist ein Typ III/V-Material mit einer Kristallstruktur. In verschiedenen Ausführungsformen umfasst die Pufferschicht ein Material, das aus einer Gruppe ausgewählt ist, die InP, InGaAs und InSb umfasst, und die Isolatorschicht umfasst ein Material, das aus einer Gruppe ausgewählt ist, die AlAsSb und InAlAs umfasst. In bestimmten Ausführungsformen weist die Pufferschicht eine Dicke von etwa 0,3µm bis etwa 1µm auf, und die Isolatorschicht weist eine Dicke von etwa 0,05µm bis etwa 0,2µm auf. In einigen Ausführungsformen ist die Pufferschicht eine ART (aspect ratio trapped)-Schicht, und die Isolatorschicht ist im Wesentlichen frei von Versetzungen. In verschiedenen Ausführungsformen ist die Halbleitervorrichtung eine rippenähnliche Metalloxidhalbleiter-Feldeffekttransistorvorrichtung des p-Typs (PMOS-FinFET) oder eine Metalloxidhalbleiter-FinFET-Vorrichtung des n-Typs (NMOS-FinFET), und die Halbleitervorrichtung ist in einer integrierten Schaltkreisvorrichtung enthalten.
  • Es ist auch eine alternative Ausführungsform einer Halbleitervorrichtung angegeben. Die beispielhafte Halbleitervorrichtung umfasst ein Substrat und eine Pufferschicht, die über dem Substrat ausgebildet ist und in einer ersten dielektrischen Schicht angeordnet ist. Die Halbleitervorrichtung umfasst weiter eine Isolatorschicht, die über der Pufferschicht ausgebildet ist und in der ersten dielektrischen Schicht angeordnet ist. Weiter umfasst die Halbleitervorrichtung eine Rippenstruktur, die über der Isolatorschicht ausgebildet ist und in einer zweiten dielektrischen Schicht angeordnet ist, wobei die zweite dielektrische Schicht über der ersten dielektrischen Schicht und über der Isolatorschicht ausgebildet ist.
  • In einigen Ausführungsformen umfasst die Halbleitervorrichtung weiter eine Gatedielektrikumsschicht, die in einem zentralen Bereich der Rippenstruktur angeordnet ist, und eine Gateelektrode, die auf der dielektrischen Schicht angeordnet ist. Die Gateelektrode kreuzt die Rippenstruktur und trennt eine verspannte Source- und Drainstruktur der Halbleitervorrichtung. Die verspannte Source- und Drainstruktur definiert dazwischen liegend einen Kanalbereich der Rippenstruktur. Die verspannte Source- und Drainstruktur umfasst ein Typ III/V-Material. Die verspannte Source- und Drainstruktur und der Kanalbereich der Rippenstruktur weisen verschiedene Gitterkonstanten auf. In verschiedenen Ausführungsformen umfasst die Halbleitervorrichtung weiter eine Grenzfläche (Grenzbereich, Interface) zwischen der Pufferschicht und der Isolatorschicht, die im Wesentlichen frei von Versetzungen ist, und eine Grenzfläche (Grenzbereich, Interface) zwischen der Isolatorschicht und der Rippenstruktur, die im Wesentlichen frei von Versetzungen ist.
  • In einigen Ausführungsformen umfasst die Pufferschicht ein Material mit einer Kristallstruktur, und die Isolatorschicht umfasst ein Material mit einer Kristallstruktur. In verschiedenen Ausführungsformen umfasst die Pufferschicht ein dielektrisches Material, und die Isolatorschicht umfasst ein dielektrisches Material mit großer Bandlücke.
  • Weiter ist ein Verfahren angegeben. Das Verfahren umfasst das Bereitstellen eines Substrats und das Abscheiden einer ersten dielektrischen Schicht auf dem Substrat. Das Verfahren umfasst weiter das Ausbilden eines ersten Grabens in der ersten dielektrischen Schicht, der eine Oberfläche des Substrats freilegt. Das Verfahren umfasst weiter das Abscheiden einer Pufferschicht über der freigelegten Oberfläche des Substrats im ersten Graben. Das Verfahren umfasst auch das Vertiefen der Pufferschicht im ersten Graben und das Abscheiden einer Isolatorschicht über der vertieften Pufferschicht im ersten Graben. Das Verfahren umfasst auch das Abscheiden einer zweiten dielektrischen Schicht über dem Substrat mit der Isolatorschicht. Weiter umfasst das Verfahren das Ausbilden eines zweiten Grabens in der zweiten dielektrischen Schicht, der eine Oberfläche der Isolatorschicht freilegt. Das Verfahren umfasst auch das Ausbilden einer Rippenstruktur über der freigelegten Oberfläche der Isolatorschicht im zweiten Graben und das Entfernen eines Teils der zweiten dielektrischen Schicht, um Seitenwände der Rippenstruktur freizulegen.
  • In einigen Ausführungsformen umfasst das Verfahren nach dem Abscheiden der Pufferschicht und vor dem Vertiefen der Pufferschicht das Durchführen eines Planarisierungsprozesses am Substrat mit der Pufferschicht. Das Verfahren umfasst weiter nach dem Ausbilden der Rippenstruktur und vor dem Entfernen des Teils der zweiten dielektrischen Schicht das Durchführen eines Planarisierungsprozesses am Substrat mit der Rippenstruktur. Das Verfahren umfasst weiter das Ausbilden einer Gatestruktur über der Rippenstruktur mit den freigelegten Seitenwänden. Die Gatestruktur trennt einen Source- und Drainbereich der Halbleitervorrichtung. Der Sourcebereich und der Drainbereich definieren einen Kanalbereich zwischen ihnen. Das Verfahren umfasst weiter das Entfernen der Rippenstruktur im Source- und Drainbereich und das Ausbilden einer verspannten Source- und Drainstruktur der Rippenstruktur im Source- und Drainbereich.
  • In einigen Ausführungsformen umfasst das Entfernen der Rippenstruktur im Source- und Drainbereich das Ausbilden von Vertiefungen in der Halbleitervorrichtung und das Freilegen einer Oberfläche der Isolatorschicht, und das Ausbilden der verspannten Source- und Drainstruktur umfasst epitaktisches Wachsen der Source- und Drainstruktur auf der freigelegten Oberfläche der Isolatorschicht innerhalb der Vertiefungen. In bestimmten Ausführungsformen umfasst das Ausbilden der Gatestruktur in einem mittleren Bereich der Rippenstruktur das Ausbilden einer Gatedielektrikumsschicht und das Ausbilden einer Gateelektrode über der Gatedielektrikumsschicht. In verschiedenen Ausführungsformen umfasst das Abscheiden der Pufferschicht epitaktisches Wachsen eines Typ III/V-Materials, und das Abscheiden der Isolatorschicht umfasst epitaktisches Wachsen eines Typ III/V-Materials. In weiteren Ausführungsformen umfasst das Abscheiden der Pufferschicht die Verwendung eines ART (aspect ratio trapping)- Verfahrens. Das ART-Verfahren umfasst epitaktisches Wachsen der Pufferschicht, so dass der erste Graben im Wesentlichen gefüllt ist, und das Trapping von Versetzungen der Pufferschicht durch seitliches Begrenzen von Seitenwänden der Pufferschicht im ersten Graben während des epitaktischen Wachstumsprozesses, so dass eine obere Oberfläche der Pufferschicht im Wesentlichen frei von Versetzungen ist. In bestimmten Ausführungsformen umfasst das Abscheiden der Isolatorschicht das epitaktische Wachsen eines dielektrischen Materials, das im Wesentlichen frei von Versetzungen ist. In verschiedenen Ausführungsformen umfasst das Vertiefen der Pufferschicht das Durchführen eines Nassätzprozesses in einer Vorrichtung, das Abscheiden der Isolatorschicht umfasst epitaktisches Wachsen eines dielektrischen III/V-Materials mit großer Bandlücke in der Vorrichtung, und das Ausbilden des zweiten Grabens umfasst einen Ätzprozess mit zwei Schritten, insbesondere einen ersten Schritt mit einem Trockenätzprozess und einen zweiten Schritt mit einem Nassätzprozess, wobei der Nassätzprozess an der Isolatorschicht stoppt.

Claims (10)

  1. Eine Halbleitervorrichtung (200) mit: - einem Substrat (210); - einer ersten dielektrischen Schicht (212), die über dem Substrat (210) angeordnet ist; - einer Pufferschicht (216), die über dem Substrat (210) und zwischen einer ersten und einer zweiten Wand eines Grabens der ersten dielektrischen Schicht (212) angeordnet ist; - einer Isolatorschicht (218), die über der Pufferschicht (216) und zwischen der ersten und der zweiten Wand des Grabens der ersten dielektrischen Schicht (212) angeordnet ist; - einer zweiten dielektrischen Schicht (220), die über der ersten dielektrischen Schicht (212) und der Isolatorschicht (218) angeordnet ist; und - einer Rippenstruktur (224), die über der Isolatorschicht (218) und zwischen einer ersten und einer zweiten Wand eines Grabens der zweiten dielektrischen Schicht (220) angeordnet ist, - wobei die Pufferschicht (216) von der zweiten dielektrischen Schicht (220) durch die Isolatorschicht (218) getrennt ist.
  2. Halbleitervorrichtung nach Anspruch 1, weiter mit: - einer Gatestruktur (226), die über der Rippenstruktur (224) angeordnet ist, wobei die Gatestruktur (226) Source- und Drainbereiche der Halbleitervorrichtung (200) trennt, wobei die Source- und Drainbereiche einen Kanalbereich zwischen ihnen definieren, und wobei die Pufferschicht (216) ein Typ III/V-Material mit einer Kristallstruktur ist, und wobei die Isolatorschicht (218) ein Typ III/V-Material mit einer Kristallstruktur ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die Pufferschicht (216) eine Dicke von etwa 0,3 µm bis etwa 1 µm aufweist, und wobei die Isolatorschicht (218) eine Dicke von etwa 0,05µm bis etwa 0,2µm aufweist.
  4. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei die Pufferschicht (216) eine ART-Schicht ist, und wobei die Isolatorschicht (218) frei von Versetzungen ist.
  5. Halbleitervorrichtung (200) mit: - einem Substrat (210); - einer Pufferschicht (216), die über dem Substrat (210) ausgebildet ist und in einer ersten dielektrischen Schicht (212) angeordnet ist; - einer Isolatorschicht (218), die über der Pufferschicht (216) ausgebildet ist und in der ersten dielektrischen Schicht (212) angeordnet ist; und - einer Rippenstruktur (224), die über der Isolatorschicht (218) ausgebildet ist und in einer zweiten dielektrischen Schicht (220) angeordnet ist, wobei die zweite dielektrische Schicht (220) über der ersten dielektrischen Schicht (212) und über der Isolatorschicht (218) ausgebildet ist, - wobei die Pufferschicht (216) von der zweiten dielektrischen Schicht (220) durch die Isolatorschicht (218) getrennt ist.
  6. Halbleitervorrichtung nach Anspruch 5, weiter mit: - einer Gatedielektrikumsschicht (230), die in einem mittleren Bereich der Rippenstruktur (224) angeordnet ist; und - einer Gateelektrode (232), die auf der dielektrischen Schicht (230) angeordnet ist, wobei die Gateelektrode (232) die Rippenstruktur (224) kreuzt und eine verspannte Source- und Drainstruktur (228) der Halbleitervorrichtung (200) trennt, wobei die verspannte Source- und Drainstruktur (228) einen Kanalbereich der Rippenstruktur (224) dazwischen definiert, wobei die verspannte Source- und Drainstruktur (228) ein Typ III/V-Material umfasst, und wobei die verspannte Source- und Drainstruktur (228) und der Kanalbereich der Rippenstruktur (224) verschiedene Gitterkonstanten aufweisen.
  7. Verfahren für die Herstellung einer Halbleitervorrichtung (200), umfassend: - Bereitstellen eines Substrats (210); - Abscheiden einer ersten dielektrischen Schicht (212) auf dem Substrat (210); - Ausbilden eines ersten Grabens (214) in der ersten dielektrischen Schicht (212), wobei eine Oberfläche des Substrats (210) freigelegt wird; - Abscheiden einer Pufferschicht (216) über der freigelegten Oberfläche des Substrats (210) im ersten Graben (214); - Vertiefen der Pufferschicht (216) im ersten Graben (214); - Abscheiden einer Isolatorschicht (218) über der vertieften Pufferschicht (216) im ersten Graben (214); - Abscheiden einer zweiten dielektrischen Schicht (220) über dem Substrat (210) mit der Isolatorschicht (218); - Ausbilden eines zweiten Grabens (222) in der zweiten dielektrischen Schicht (220), wobei eine Oberfläche der Isolatorschicht (218) freigelegt wird; - Ausbilden einer Rippenstruktur (224) über der freigelegten Oberfläche der Isolatorschicht (218) im zweiten Graben (222); und - Entfernen eines Teils der zweiten dielektrischen Schicht (220), wobei Seitenwände der Rippenstruktur (224) freigelegt werden.
  8. Verfahren nach Anspruch 7, weiter umfassend: - nach dem Abscheiden der Pufferschicht (216) und vor dem Vertiefen der Pufferschicht (216), Durchführen eines Planarisierungsprozesses am Substrat (210) mit der Pufferschicht (216); - nach dem Ausbilden der Rippenstruktur (224) und vor dem Entfernen des Teils der zweiten dielektrischen Schicht (220), Durchführen eines Planarisierungsprozesses am Substrat (210) mit der Rippenstruktur (224); - Ausbilden einer Gatestruktur (226) über der Rippenstruktur (224) mit den freigelegten Seitenwänden, wobei die Gatestruktur (226) einen Sourcebereich und einen Drainbereich der Halbleitervorrichtung (200) trennt, und wobei der Sourcebereich und der Drainbereich einen Kanalbereich zwischen ihnen definieren; - Entfernen der Rippenstruktur (224) im Source- und Drainbereich; und - Ausbilden einer verspannten Source- und Drainstruktur (228) der Rippenstruktur (224) im Source- und Drainbereich.
  9. Verfahren nach Anspruch 7 oder 8, wobei das Abscheiden der Pufferschicht (216) epitaktisches Wachsen eines Typ III/V-Materials umfasst, und wobei das Abscheiden der Isolatorschicht (218) epitaktisches Wachsen eines Typ III/V-Materials umfasst.
  10. Verfahren nach einem der vorstehenden Ansprüche 7 bis 9, wobei das Abscheiden der Pufferschicht (216) das Verwenden eines ART-Verfahrens umfasst, und wobei das ART-Verfahren umfasst: - epitaktisches Wachsen der Pufferschicht (216), so dass der erste Graben (214) gefüllt ist, und - Einfangen von Versetzungen der Pufferschicht (216) durch seitliches Begrenzen von Seitenwänden der Pufferschicht (216) im ersten Graben (214) während des epitaktischen Wachstumsprozesses, so dass eine obere Oberfläche der Pufferschicht (216) frei von Versetzungen ist.
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Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9466696B2 (en) 2012-01-24 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9281378B2 (en) 2012-01-24 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fin recess last process for FinFET fabrication
US9171925B2 (en) 2012-01-24 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate devices with replaced-channels and methods for forming the same
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
US20140054646A1 (en) * 2012-08-24 2014-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and Method for Multiple Gate Transistors
US8716751B2 (en) * 2012-09-28 2014-05-06 Intel Corporation Methods of containing defects for non-silicon device engineering
EP2717316B1 (de) * 2012-10-05 2019-08-14 IMEC vzw Verfahren zur Herstellung verspannter Germanium-Lamellenstrukturen
US9349837B2 (en) 2012-11-09 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase Fin height in Fin-first process
US9443962B2 (en) 2012-11-09 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase fin height in fin-first process
US9184233B2 (en) 2013-02-27 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for defect passivation to reduce junction leakage for finFET device
US8959468B2 (en) * 2013-03-15 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Fault injection of finFET devices
CN103258724B (zh) * 2013-05-09 2016-09-28 清华大学 具有大高宽比fin结构的三维半导体器件及其形成方法
US9337109B2 (en) 2013-05-24 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-threshold voltage FETs
CN103346086B (zh) * 2013-05-31 2016-08-10 上海华力微电子有限公司 嵌入式锗硅结构的制造方法
US8916445B1 (en) 2013-08-16 2014-12-23 International Business Machines Corporation Semiconductor devices and methods of manufacture
CN105960710B (zh) 2013-12-23 2020-05-15 英特尔公司 用于迁移率改进的n-mos的拉伸的源极漏极iii-v族晶体管
US9324717B2 (en) * 2013-12-28 2016-04-26 Texas Instruments Incorporated High mobility transistors
US9590090B2 (en) 2014-01-08 2017-03-07 Taiwan Semiconductor Manufacturing Company Limited Method of forming channel of gate structure
US9236483B2 (en) 2014-02-12 2016-01-12 Qualcomm Incorporated FinFET with backgate, without punchthrough, and with reduced fin height variation
CN104900521B (zh) * 2014-03-04 2018-08-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
KR102178831B1 (ko) 2014-03-13 2020-11-13 삼성전자 주식회사 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자
US9865688B2 (en) * 2014-03-14 2018-01-09 International Business Machines Corporation Device isolation using preferential oxidation of the bulk substrate
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
KR102208063B1 (ko) 2014-04-22 2021-01-27 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9293523B2 (en) 2014-06-24 2016-03-22 Applied Materials, Inc. Method of forming III-V channel
CN105336614B (zh) * 2014-07-02 2019-03-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US10079283B2 (en) 2014-07-17 2018-09-18 E Ink Holdings Inc. Manufacturing method of a transistor
CN105448917B (zh) 2014-09-01 2019-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9299706B1 (en) 2014-09-25 2016-03-29 International Business Machines Corporation Single source/drain epitaxy for co-integrating nFET semiconductor fins and pFET semiconductor fins
US9349594B1 (en) * 2014-11-05 2016-05-24 International Business Machines Corporation Non-planar semiconductor device with aspect ratio trapping
US9293530B1 (en) 2014-11-14 2016-03-22 International Business Machines Corporation High aspect ratio trapping semiconductor with uniform height and isolated from bulk substrate
US9379243B1 (en) * 2015-02-19 2016-06-28 Intermational Business Machines Corporation Field-effect transistor with aggressively strained fins
KR102317646B1 (ko) 2015-04-14 2021-10-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102400375B1 (ko) * 2015-04-30 2022-05-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9293374B1 (en) 2015-06-12 2016-03-22 International Business Machines Corporation Self-aligned low defect segmented III-V finFET
US9548216B1 (en) 2015-07-26 2017-01-17 United Microelectronics Corp. Method of adjusting channel widths of semiconductive devices
US9917195B2 (en) 2015-07-29 2018-03-13 International Business Machines Corporation High doped III-V source/drain junctions for field effect transistors
KR102402771B1 (ko) 2015-12-11 2022-05-26 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102409962B1 (ko) * 2015-12-16 2022-06-16 삼성전자주식회사 반도체 장치
EP3182461B1 (de) * 2015-12-16 2022-08-03 IMEC vzw Verfahren zur herstellung von finfet-technologie mit örtlich höherem fin-to-fin-abstand
US9704969B1 (en) * 2015-12-31 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Fin semiconductor device having multiple gate width structures
US10615161B2 (en) 2016-02-08 2020-04-07 International Business Machines Corporation III-V fins by aspect ratio trapping and self-aligned etch to remove rough epitaxy surface
US10249736B2 (en) * 2016-06-15 2019-04-02 International Business Machines Corporation Aspect ratio trapping in channel last process
US9728626B1 (en) 2016-08-30 2017-08-08 Globalfoundries Inc. Almost defect-free active channel region
US10032793B2 (en) * 2016-09-16 2018-07-24 International Business Machines Corporation Asymmetric junction engineering for narrow band gap MOSFET
US20180083000A1 (en) * 2016-09-20 2018-03-22 Qualcomm Incorporated Fin epitaxy with lattice strain relaxation
US10121706B2 (en) * 2016-11-28 2018-11-06 Globalfoundries Inc. Semiconductor structure including two-dimensional and three-dimensional bonding materials
CN106785336A (zh) * 2016-12-20 2017-05-31 西安电子科技大学 具备SiO2保护层的频率可重构全息天线的制备方法
CN106876872A (zh) * 2016-12-20 2017-06-20 西安科锐盛创新科技有限公司 基于AlAs/Ge/AlAs结构的Ge基可重构偶极子天线的制备方法
CN106654523A (zh) * 2016-12-20 2017-05-10 西安科锐盛创新科技有限公司 用于可重构多层全息天线的Si基SPiN二极管制备方法
WO2018125112A1 (en) * 2016-12-29 2018-07-05 Intel Corporation Released group iv channel body over distinct group iv sub-fin
US10325911B2 (en) * 2016-12-30 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10068794B2 (en) * 2017-01-31 2018-09-04 Advanced Micro Devices, Inc. Gate all around device architecture with hybrid wafer bond technique
DE112017008124T5 (de) 2017-09-29 2020-08-20 Intel Corporation Bauelement, verfahren und system zum bereitstellen eines gestressten kanals eines transistors
WO2019066971A1 (en) * 2017-09-29 2019-04-04 Intel Corporation DEVICE, METHOD AND SYSTEM FOR APPLYING TRANSISTOR CHANNEL STRESS USING ISOLATION STRUCTURE
US10665666B2 (en) 2017-12-08 2020-05-26 International Business Machines Corporation Method of forming III-V on insulator structure on semiconductor substrate
EP3738152A4 (de) * 2018-01-12 2021-08-11 INTEL Corporation Unebenes halbleiterbauelement mit ersatzkanalstruktur
US10559504B2 (en) 2018-02-20 2020-02-11 International Business Machines Corporation High mobility semiconductor fins on insulator
US10636911B1 (en) * 2018-11-20 2020-04-28 Nanya Technology Corporation Fin structure and method for manufacturing the same
US11482495B2 (en) * 2018-11-30 2022-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor arrangement and method for making
DE102020133643A1 (de) * 2020-05-13 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur herstellung einer halbleitervorrichtung, und halbleitervorrichtung

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7375394B2 (en) * 2005-07-06 2008-05-20 Applied Intellectual Properties Co., Ltd. Fringing field induced localized charge trapping memory
US20100025683A1 (en) * 2008-07-01 2010-02-04 Amberwave Systems Corporation Reduction of edge effects from aspect ration trapping
US20100301391A1 (en) * 2006-09-27 2010-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-Gate Field-Effect Transistors Formed By Aspect Ratio Trapping
US20110198676A1 (en) * 2010-02-12 2011-08-18 Institute of Microelectronics, Chinese Academy of Sciences Fin transistor structure and method of fabricating the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100521377B1 (ko) 2003-02-21 2005-10-12 삼성전자주식회사 핀 전계효과 트랜지스터의 형성방법
KR100614800B1 (ko) * 2004-12-10 2006-08-22 삼성전자주식회사 복수개의 돌출된 채널을 갖는 트랜지스터의 제조 방법
US8981427B2 (en) * 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US7977174B2 (en) * 2009-06-08 2011-07-12 Globalfoundries Inc. FinFET structures with stress-inducing source/drain-forming spacers and methods for fabricating the same
US8629478B2 (en) * 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8557692B2 (en) * 2010-01-12 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET LDD and source drain implant technique

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7375394B2 (en) * 2005-07-06 2008-05-20 Applied Intellectual Properties Co., Ltd. Fringing field induced localized charge trapping memory
US20100301391A1 (en) * 2006-09-27 2010-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Tri-Gate Field-Effect Transistors Formed By Aspect Ratio Trapping
US20100025683A1 (en) * 2008-07-01 2010-02-04 Amberwave Systems Corporation Reduction of edge effects from aspect ration trapping
US20110198676A1 (en) * 2010-02-12 2011-08-18 Institute of Microelectronics, Chinese Academy of Sciences Fin transistor structure and method of fabricating the same

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