DE102020120265A1 - Bilden von Isolationsregionen zum Trennen von Finnen und Gate-Stapeln - Google Patents

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Tai-Chun Huang
Jr-Hung Li
Tze-Liang Lee
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Abstract

Ein Verfahren umfasst das Bilden einer Halbleiterfinne, die höher als die Oberseiten von Isolationsregionen vorsteht. Die Isolationsregionen erstrecken sich in ein Halbleitersubstrat hinein. Ein Abschnitt der Halbleiterfinne wird geätzt, um einen Graben zu bilden, der sich niedriger als Unterseiten der Isolationsregionen erstreckt und sich in das Halbleitersubstrat hinein erstreckt. Das Verfahren umfasst des Weiteren: Füllen des Grabens mit einem ersten dielektrischen Material, um eine erste Finnen-Isolationsregion zu bilden, Aussparen der ersten Finnen-Isolationsregion, um eine erste Aussparung zu bilden, und Füllen der ersten Aussparung mit einem einem zweiten dielektrischen Material. Das erste dielektrische Material und das zweite dielektrische Material bilden in Kombination eine zweite Finnen-Isolationsregion.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der folgenden provisorisch eingereichten US-Patentanmeldung: Anmeldung Nr. 63/016,495 , eingereicht am 28. April 2020, mit dem Titel „Universal Seam-Free SiN Gapfill Formation After Global SiN Recess“; diese Anmeldung wird hiermit durch Bezugnahme in den vorliegenden Text aufgenommen.
  • HINTERGRUND
  • Technische Fortschritte bei den Materialien und dem Design von integrierten Schaltkreises (Integrated Circuits, ICs) haben IC-Generationen hervorgebracht, wo jede Generation kleinere und komplexere Schaltkreise aufweist als die vorherige Generation. Im Lauf der IC-Entwicklung hat die Funktionsdichte (zum Beispiel die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) im Allgemeinen zugenommen, während die Geometriegrößen abgenommen haben. Dieser Prozess der Abwärtsskalierung realisiert allgemein Vorteile, indem er die Produktionseffizienz steigert und die mit der Produktion verbundenen Kosten senkt.
  • Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht, und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen bei der IC-Verarbeitung und -Herstellung nötig. Zum Beispiel wurden Finnen-Feldeffekttransistoren (FinFETs) eingeführt, um planare Transistoren zu ersetzen. Derzeit werden die Strukturen von FinFETs und Verfahren zur Herstellung von FinFETs entwickelt.
  • Die Bildung von FinFETs umfasst in der Regel die Bildung langer Halbleiterfinnen und langer Gate-Stapel und die anschließende Bildung von Isolationsregionen, um die langen Halbleiterfinnen und langen Gate-Stapel in kürzere Abschnitte zu zerteilen, so dass die kürzeren Abschnitte als die Finnen und die Gate-Stapel von FinFETs fungieren können.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • Die 1-4, 5A, 5B, 6, 7A, 7B, 8A, 8B und 9-15 veranschaulichen die perspektivischen Ansichten, Querschnittsansichten und Draufsichten von Zwischenstufen bei der Bildung von Isolationsregionen und Finnen-Feldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen.
    • 16A veranschaulicht eine Draufsicht auf eine Vorrichtungsregion gemäß einigen Ausführungsformen.
    • 16B veranschaulicht eine perspektivische Ansicht einer Vorrichtungsregion gemäß einigen Ausführungsformen.
    • 17 veranschaulicht einen Prozessfluss zur Bildung von Isolationsregionen und FinFETs gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder - buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „darunterliegend“, „unter“, „unterer“, „darüberliegend“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Isolationsregionen zum Zerteilen von Finnen und Gate-Stapeln, Finnen-Feldeffekttransistoren (FinFETs) und das Verfahren zu ihrer Bildung werden gemäß einigen Ausführungsformen bereitgestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden Gate-Isolationsregionen und Finnen-Isolationsregionen gebildet und dann ausgespart, und ein dielektrisches Material wird in die resultierenden Aussparungen gefüllt. Durch diesen Prozess kann die in den Gate-Isolationsregionen und den Finnen-Isolationsregionen generierte Naht versiegelt werden. Gemäß einigen veranschaulichten Ausführungsformen wird die Bildung von FinFETs als ein Beispiel verwendet, um das Konzept der vorliegenden Offenbarung zu erläutern. Andere Arten von Transistoren, wie zum Beispiel Planartransistoren, Gate-All-Around-Transistoren (GAA-Transistoren) oder dergleichen, können ebenfalls die Ausführungsformen der vorliegenden Offenbarung verwenden, um die entsprechenden aktiven Regionen und Gate-Stapel zu zerteilen. Die im vorliegenden Text besprochenen Ausführungsformen sollen Beispiele geben, um die Herstellung oder Verwendung des Gegenstandes dieser Offenbarung zu ermöglichen. Dem Durchschnittsfachmann fallen sofort Modifizierungen ein, die vorgenommen werden können, ohne die vorgesehenen Geltungsbereiche verschiedener Ausführungsformen zu verlassen. In den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszahlen verwendet, um gleiche Elemente zu bezeichnen. Obwohl Verfahrensausführungsformen als in einer bestimmten Reihenfolge ausgeführt besprochen werden können, können andere Verfahrensausführungsformen in jeder beliebigen logischen Reihenfolge ausgeführt werden.
  • Die 1-4, 5A, 5B, 6, 7A, 7B, 8A, 8B und 9-15 veranschaulichen die perspektivischen Ansichten, Querschnittsansichten und Draufsichten von Zwischenstufen bei der Bildung von Isolationsregionen und Finnen-Feldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen. Die entsprechenden Prozesse sind auch in dem in 17 gezeigten Prozessfluss schematisch widergespiegelt.
  • 1 veranschaulicht eine perspektivische Ansicht einer anfänglichen Struktur. Die anfängliche Struktur weist den Wafer 10 auf, der wiederum das Substrat 20 aufweist. Das Substrat 20 kann ein Halbleitersubstrat sein, das ein Siliziumsubstrat, ein Silizium-Germanium-Substrat oder ein aus anderen Halbleitermaterialien gebildetes Substrat sein kann. Das Substrat 20 kann mit einem Störatom vom p-Typ oder vom n-Typ dotiert sein. Isolationsregionen 22, wie zum Beispiel Flachgrabenisolationsregionen (Shallow Trench Isolation, STI), können so gebildet werden, dass sie sich von einer Oberseite des Substrats 20 in das Substrat 20 hinein erstrecken. Der jeweilige Prozess ist als Prozess 202 in dem in 17 gezeigten Prozessfluss 200 veranschaulicht. Die Abschnitte des Substrats 20 zwischen benachbarten STI-Regionen 22 werden als Halbleiterstreifen 24 bezeichnet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterstreifen 24 Teile des ursprünglichen Substrats 20, und daher ist das Material der Halbleiterstreifen 24 das gleiche wie das des Substrats 20. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterstreifen 24 Ersatzstreifen, die durch Ätzen der Abschnitte des Substrats 20 zwischen den STI-Regionen 22 zum Bilden von Aussparungen und Ausführen eines Epitaxieprozesses zum Nachzüchten eines anderen Halbleitermaterials in den Aussparungen gebildet werden. Dementsprechend werden die Halbleiterstreifen 24 aus einem Halbleitermaterial gebildet, das sich von dem des Substrats 20 unterscheidet. Gemäß einigen Ausführungsformen werden die Halbleiterstreifen 24 aus Si, SiP, SiC, SiPC, SiGe, SiGeB, Ge, einem III-V-Verbundhalbleiter wie zum Beispiel InP, GaAs, AlAs, InAs, InAlAs, InGaAs oder dergleichen gebildet.
  • Die STI-Regionen 22 können ein Auskleidungsoxid (nicht gezeigt) aufweisen, das ein thermisches Oxid sein kann, das durch die thermische Oxidation einer Oberflächenschicht des Substrats 20 gebildet wird. Das Auskleidungsoxid kann auch eine abgeschiedene Siliziumoxidschicht sein, die zum Beispiel durch Atomschichtabscheidung (Atomic Layer Deposition , ALD), chemische Aufdampfung mit hochdichtem Plasma (High-Density Plasma Chemical Vapor Deposition, HDPCVD), chemische Aufdampfung (Chemical Vapor Deposition, CVD) oder dergleichen gebildet wird. Die STI-Regionen 22 können auch ein dielektrisches Material über dem Auskleidungsoxid enthalten, wobei das dielektrische Material unter Verwendung von fließfähiger chemischer Aufdampfung (Flowable Chemical Vapor Deposition, FCVD), Aufschleuderbeschichtung oder dergleichen gebildet werden kann.
  • 2 veranschaulicht die Bildung eines dielektrischen Dummy-Streifens 25, der durch Ätzen eines der Halbleiterstreifen 24, um eine Aussparung zu bilden, und anschließendes Füllen der Aussparung mit einem dielektrischen Material gebildet werden kann. Der jeweilige Prozess ist als Prozess 204 in dem in 17 gezeigten Prozessfluss 200 veranschaulicht. Das dielektrische Material kann aus einem dielektrischen Material mit hohem k-Wert, wie zum Beispiel Siliziumnitrid gebildet werden oder solches umfassen. Des Weiteren wird das Material des dielektrischen Dummy-Streifens 25 so ausgewählt, dass es eine hohe Ätzselektivität relativ zu den Materialien der anschließend gebildeten Dummy-Gate-Stapel und den Materialien der STI-Regionen 22 (wie zum Beispiel Siliziumoxid) aufweist. Die Unterseite des dielektrischen Dummy-Streifens 25 kann höher als, so hoch wie, oder niedriger als, die Unterseiten der STI-Regionen 22 sein.
  • Wie in 3 zu sehen, sind die STI-Regionen 22 ausgespart. Die oberen Abschnitte der Halbleiterstreifen 24 und des dielektrischen Dummy-Streifens 25 ragen höher als die Oberseiten 22A der übrigen Abschnitte der STI-Regionen 22 und bilden vorstehende Finnen 24' bzw. Dummy-Finnen 25'. Der jeweilige Prozess ist als Prozess 206 in dem in 17 gezeigten Prozessfluss 200 veranschaulicht. Das Ätzen kann unter Verwendung eines Trockenätzprozesses durchgeführt werden, wobei Ätzgase, wie zum Beispiel ein Gemisch aus HF3 und NH3, verwendet werden können. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird die Aussparung der STI-Regionen 22 unter Verwendung eines Nassätzprozesses durchgeführt. Die Ätzchemikalie kann zum Beispiel HF-Lösung enthalten.
  • Bei den oben gezeigten Ausführungsformen können die Finnen durch jedes geeignete Verfahren strukturiert werden. So können beispielsweise die Finnen mit einem oder mehreren Fotolithografieprozessen, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithografie- und selbstausrichtende Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel Abstände haben, die kleiner sind als die, die ansonsten durch einen einzelnen, direkten Photolithografieprozess erhalten werden können. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und durch einen Photolithografieprozess strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht durch einen selbstausrichtenden Prozess ausgebildet. Die Opferschicht wird dann entfernt, und die übrig gebliebenen Abstandshalter, oder Dorne, können dann dafür verwendet werden, die Finnen zu strukturieren.
  • Unter weiterem Bezug auf 3 werden Dummy-Gate-Stapel 30 und Abstandshalter auf den Oberseiten und an den Seitenwänden der (vorstehenden) Finnen 24' und der Dummy-Finne 25' gebildet. Der jeweilige Prozess ist als Prozess 208 in dem in 17 gezeigten Prozessfluss 200 veranschaulicht. Die Dummy-Gate-Stapel 30 können Dummy-Gate-Dielektrika 32 und Dummy-Gate-Elektroden 34 über den Dummy-Gate-Dielektrika 32 aufweisen. Dummy-Gate-Elektroden 34 können zum Beispiel unter Verwendung von Polysilizium oder amorphem Silizium gebildet werden, und es können auch andere Materialien verwendet werden. Jeder der Dummy-Gate-Stapel 30 kann auch eine oder mehrere Hartmaskenschichten 36 über der Dummy-Gate-Elektrode 34 aufweisen. Die Hartmaskenschichten 36 können aus Siliziumnitrid, Siliziumoxid, Siliziumcarbonitrid oder Mehrfachschichten davon gebildet werden. Die Dummy-Gate-Stapel 30 können eine oder mehrere vorstehende Finnen 24' und Dummy-Finnen 25' und/oder STI-Regionen 22 kreuzen. Die Dummy-Gate-Stapel 30 haben auch Längsrichtungen, die senkrecht zu den Längsrichtungen der vorstehenden Finnen 24' und der Dummy-Finnen 25' verlaufen.
  • Als Nächstes werden Gate-Abstandshalter 38 an den Seitenwänden von Dummy-Gate-Stapeln 30 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden Gate-Abstandshalter 38 aus einem dielektrischen Material, wie zum Beispiel Siliziumnitrid (SiN), Siliziumoxid (SiO2), Siliziumcarbonitrid (SiCN), Siliziumoxynitrid (SiON), Siliziumoxycarbonitrid (SiOCN) oder dergleichen, gebildet und können eine Einzelschichtstruktur oder eine Mehrschichtstruktur mit mehreren dielektrischen Schichten aufweisen. Die Gate-Abstandshalter 38 können Breiten im Bereich zwischen etwa 1 nm und etwa 3 nm aufweisen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird ein Ätzprozess (im Folgenden als Source/Drain-Aussparungsprozess bezeichnet) durchgeführt, um die Abschnitte der vorstehenden Finnen 24' zu ätzen, die nicht durch den Dummy-Gate-Stapel 30 und die Gate-Abstandshalter 38 bedeckt sind, wodurch die in 4 gezeigte Struktur entsteht. Der jeweilige Prozess ist als Prozess 210 in dem in 17 gezeigten Prozessfluss 200 veranschaulicht. Der Aussparungsprozess kann anisotrop sein, und daher werden die Abschnitte der vorstehenden Finnen 24', die direkt unter den Dummy-Gate-Stapeln 30 und den Gate-Abstandshaltern 38 liegen, geschützt und werden nicht geätzt. Die Oberseiten der ausgesparten Halbleiterstreifen 24 können gemäß einigen Ausführungsformen niedriger als die Oberseiten 22A der STI-Regionen 22 liegen. Die Räume, die durch die geätzten Abschnitte der vorstehenden Finnen 24' übrig bleiben, werden als Aussparungen 40 bezeichnet. In dem Ätzprozess wird die dielektrische Dummy-Finne 25' nicht geätzt. Zum Beispiel können vorstehende Finnen 24' unter Verwendung des Gemischs aus NF3 und NH3, des Gemischs aus HF und NH3 oder dergleichen geätzt werden.
  • Als Nächstes werden Epitaxieregionen (Source/Drain-Regionen) 42 durch selektives Züchten eines Halbleitermaterials aus Aussparungen 40 gebildet, wodurch die Struktur in 5A entsteht. Der jeweilige Prozess ist als Prozess 212 in dem in 17 gezeigten Prozessfluss 200 veranschaulicht. Gemäß einigen Ausführungsformen enthalten die Epitaxieregionen 42 Silizium-Germanium, Silizium, Silizium-Kohlenstoff oder dergleichen. Je nachdem, ob der resultierende FinFET ein p-FinFET oder ein n-FinFET ist, kann mit voranschreitender Epitaxie ein Störatom vom p-Typ oder ein Störatom vom n-Typ in-situ dotiert werden. Wenn der resultierende FinFET ein p-FinFET ist, so kann zum Beispiel Silizium-Germanium-Bor (SiGeB), SiB, GeB oder dergleichen gezüchtet werden. Ist der resultierende FinFET hingegen ein n-FINFET, so können Silizium-Phosphor (SiP), Silizium-Kohlenstoff-Phosphor (SiCP) oder dergleichen gezüchtet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden Epitaxieregionen 42 aus einem III-V-Verbundhalbleiter, wie zum Beispiel GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder Mehrfachschichten davon, gebildet. Nachdem die Epitaxieregionen 42 die Aussparungen 40 vollständig gefüllt haben, beginnen die Epitaxieregionen 42, sich horizontal zu erweitern, und es können Facetten gebildet werden.
  • 5B veranschaulicht die Bildung von Source/Drain-Regionen 42 gemäß alternativen Ausführungsformen der vorliegenden Offenbarung. Gemäß diesen Ausführungsformen werden die vorstehenden Finnen 24', wie in 4 gezeigt, nicht ausgespart, und Epitaxieregionen 41 sind auf vorstehenden Finnen 24' gezüchtet. Das Material der Epitaxieregionen 41 kann dem Material des Epitaxie-Halbleitermaterials 42, wie in 5A gezeigt, ähnlich sein, je nachdem, ob der resultierende FinFET ein p- oder ein n-FinFET ist. Dementsprechend umfassen die Source/Drain-Regionen 42 vorstehende Finnen 24' und die Epitaxieregionen 41. Ein Implantierungsprozess kann (gegebenenfalls) durchgeführt werden, um ein n-Störatom oder ein p-Störatom zu implantieren.
  • 6 veranschaulicht eine perspektivische Ansicht der Struktur nach der Bildung einer Kontaktätzstoppschicht (Contact Etch Stop Layer,(CESL) 46 und eines Zwischenschichtdielektrikums (Inter-Layer Dielectric, ILD) 48. Der jeweilige Prozess ist als Prozess 214 in dem in 17 gezeigten Prozessfluss 200 veranschaulicht. Die CESL 46 kann aus Siliziumnitrid, Siliziumcarbonitrid oder dergleichen gebildet werden. Die CESL 46 kann unter Verwendung eines konformen Abscheidungsverfahrens, wie zum Beispiel ALD oder CVD, gebildet werden. Das ILD 48 kann ein dielektrisches Material enthalten, das zum Beispiel unter Verwendung von FCVD, Aufschleuderbeschichtung, CVD oder eines anderen Abscheidungsverfahrens gebildet wird. Das ILD 48 kann auch aus einem sauerstoffhaltigen dielektrischen Material gebildet werden, das auf Siliziumoxid basieren kann, wie zum Beispiel Siliziumoxid, Phospho-Silikatglas (PSG), Bor-Silikatglas (BSG), Bor-dotiertes Phospho-Silikatglas (BPSG) oder dergleichen. Ein Planarisierungsprozess, wie zum Beispiel ein chemisch-mechanischer Polierprozess (CMP-Prozess) oder ein mechanischer Schleifprozess, wird durchgeführt, um die Oberseiten des ILD 48, der Dummy-Gate-Stapel 30 und der Gate-Abstandshalter 38 auf dieselbe Höhe zu bringen.
  • 7A veranschaulicht eine Draufsicht auf einen Teil des Wafers 10 nach der Bildung der Gate-Isolationsregionen 50, die mitunter als Cut-Poly-Regionen (CPO-Regionen) bezeichnet werden. Der jeweilige Prozess ist als Prozess 216 in dem in 17 gezeigten Prozessfluss 200 veranschaulicht. Der jeweilige Prozess kann auch als ein CPO-Prozess bezeichnet werden. Es sind vorstehende Finnen 24', dielektrische Dummy-Finnen 25', Dummy-Gate-Stapel 30 und Gate-Abstandshalter 38 veranschaulicht. Die vorstehenden Finnen 24' können direkt unter den Dummy-Gate-Stapeln 30 liegen, und zwischen den Dummy-Gate-Stapeln 30 werden Source-/Drain-Regionen 42 gebildet. Es versteht sich, dass die Source-/Drain-Regionen 42, die aus benachbarten vorstehenden Finnen 24' gezüchtet sind, fusioniert werden können, was in 7A aus Gründen der Übersichtlichkeit der Zeichnung nicht gezeigt ist. Die vorstehende Finnen 24' sind längliche Streifen mit Längsrichtungen in der X-Richtung. Die Dummy-Gate-Stapel 30' sind als längliche Streifen ausgebildet, deren Längsrichtungen in der Y-Richtung verlaufen.
  • 7B veranschaulicht eine Querschnittsansicht, die aus dem Referenzquerschnitt 7B-7B in 7A erhalten wurde. Die Gate-Isolationsregionen 50 werden gebildet, um die langen Dummy-Gate-Stapel 30 in kürzere Abschnitte zu trennen, so dass die kürzeren Dummy-Gate-Stapel 30 als die Dummy-Gate-Stapel verschiedener FinFETs fungieren können. Es versteht sich, dass in den veranschaulichten beispielhaften Ausführungsformen die Gate-Isolationsregionen 50 gebildet werden, bevor Ersatz-Gate-Stapel gebildet werden. In anderen Ausführungsformen können Gate-Isolationsregionen 50 auch nach der Bildung von Ersatz-Gate-Stapeln gebildet werden, und daher werden die Ersatz-Gate-Stapel durch Gate-Isolationsregionen 50 zerteilt. Gemäß einigen Ausführungsformen umfasst das Bilden von Gate-Isolationsregionen 50 das Bilden einer Ätzmaske, wie zum Beispiel eines strukturierten Photoresists, wobei die Regionen, in denen Gate-Isolationsregionen 50 (7A) gebildet werden sollen, durch die Öffnungen in der Ätzmaske freigelegt werden. Die Öffnungen in der Ätzmaske befinden sich direkt über einigen Abschnitten der Dummy-Finne 25'. Die durch die Ätzmaske freigelegten Abschnitte der Dummy-Gate-Stapel 30 werden dann geätzt. Das Ätzen kann gestoppt werden, nachdem die Dummy-Finne 25' freigelegt wurde, wie aus 7B zu erkennen ist. Als Nächstes wird die Ätzmaske entfernt, und ein dielektrisches Material wird abgeschieden, um die Öffnungen in den Dummy-Gate-Stapeln 30 zu füllen.
  • Gemäß einigen Ausführungsformen wird das Abscheiden des dielektrischen Materials unter Verwendung eines konformen Abscheidungsverfahrens wie zum Beispiel Atomschichtabscheidung (Atomic Layer Deposition, ALD) durchgeführt, die Plasma-verstärkte ALD (Plasma-Enhanced ALD, PEALD), Thermisches ALD (Thermal ALD) oder dergleichen sein kann. Das dielektrische Material kann aus SiN, SiO2, SiOC, SiOCN oder dergleichen oder Kombinationen davon gebildet werden oder diese umfassen. Gemäß einigen Ausführungsformen umfasst das dielektrische Material SiN, und das Abscheiden wird unter Verwendung von Prozessgasen wie zum Beispiel Dichlorsilan (SiH2Cl2) und Ammoniak (NH3) durchgeführt. Wasserstoff (H2) kann ebenfalls hinzugefügt werden. Der Abscheidungsprozess kann unter Verwendung von PEALD bei einer Temperatur in einem Bereich zwischen etwa 450°C und etwa 650°C durchgeführt werden. Nach dem Abscheidungsprozess wird ein Planarisierungsprozess, wie zum Beispiel ein CMP-Prozess oder ein mechanischer Schleifprozess, durchgeführt. Die verbleibenden Abschnitte des dielektrischen Materials sind Gate-Isolationsregionen 50. In der Mitte der Gate-Isolationsregionen können Nähte 51 gebildet werden, wie in den 7A und 7B gezeigt. Die Naht 51 kann eine Breite in einem Bereich zwischen etwa 0,5 nm und etwa 2 nm aufweisen.
  • 8A veranschaulicht eine Draufsicht auf das Bilden von Finnen-Isolationsregionen 54, die mitunter auch als „Cut-Poly on OD Edge“-Regionen (CPODE-Regionen) bezeichnet werden. Der jeweilige Prozess ist als Prozess 218 in dem in 17 gezeigten Prozessfluss 200 veranschaulicht. Der jeweilige Prozess kann auch als ein CPODE-Prozess bezeichnet werden. Die Finnen-Isolationsregionen 54 trennen die langen vorstehenden Finnen 24' in kürzere Abschnitte, so dass die kürzeren vorstehenden Finnen 24' als die aktiven Regionen (wie zum Beispiel Kanäle) verschiedener FinFETs fungieren können. Die Finnen-Isolationsregionen 54 können auch die Source/Drain-Regionen benachbarter FinFETs voneinander trennen.
  • 8B veranschaulicht eine Querschnittsansicht, die aus dem Referenzquerschnitt 8B-8B in 8A erhalten wurde. Gemäß einigen Ausführungsformen umfasst das Bilden der Finnen-Isolationsregionen 54 das Bilden einer Ätzmaske und die Verwendung der Ätzmaske zum Ätzen von Dummy-Gate-Stapeln 30. In dem Ätzprozess werden zunächst die Dummy-Gate-Stapel 30 anisotrop geätzt, bis die darunter liegenden vorstehenden Finnen 24' frei liegen. Das Ätzen kann auf den STI-Regionen 22 gestoppt werden. Dann werden die vorstehenden Finnen 24' geätzt, und das Ätzen setzt sich nach unten in die darunter liegenden Halbleiterstreifen 24 fort, und weiter in die darunter liegenden Volumenabschnitte des Halbleitersubstrats 20. Die STI-Regionen 22 dienen als die Ätzmaske, um die Strukturen der resultierenden Öffnungen zu definieren. Als Nächstes wird ein dielektrisches Material in die resultierenden Öffnungen, die durch den Ätzprozess gebildet wurden, abgeschieden, gefolgt von einem Planarisierungsprozess, um überschüssige Abschnitte des dielektrischen Materials zu entfernen. Das verbleibende dielektrische Material bildet Finnen-Isolationsregionen 54.
  • Gemäß einigen Ausführungsformen werden dielektrische Masken 52 gebildet (entweder vor oder nach der Bildung von Finnen-Isolationsregionen 54), um das ILD 48 zu schützen. Das Bilden dielektrischer Masken 52 kann das Aussparen des ILD 48 und das Füllen der resultierenden Aussparung mit einem dielektrischen Material umfassen. Dielektrische Masken 52 können aus SiN, SiO2, SiOC, SiOCN oder dergleichen gebildet werden oder dieses umfassen. Das Material der dielektrischen Masken 52 kann das gleiche wie das Material der Finnen-Isolationsregionen 54 sein oder kann ein anderes sein.
  • Gemäß einigen Ausführungsformen wird das Abscheiden des dielektrischen Materials der Isolationsregionen 54 unter Verwendung eines konformen Abscheidungsverfahrens, wie zum Beispiel ALD, durchgeführt, die PEALD, thermische ALD oder dergleichen sein kann. Das dielektrische Material kann aus SiN, SiO2, SiOC, SiOCN oder dergleichen oder Kombinationen davon gebildet werden oder diese umfassen. Die Finnen-Isolationsregionen 54 können aus einem homogenen Material gebildet werden oder können eine Verbundstruktur aufweisen, die mehr als eine Schicht aufweist. Zum Beispiel veranschaulicht 8B, dass die Finnen-Isolationsregionen 54 dielektrische Auskleidungen 54' aufweisen können, die zum Beispiel aus Siliziumoxid gebildet werden können. Gemäß einigen Ausführungsformen umfasst das dielektrische Material der Isolationsregionen 54 SiN, und das Abscheiden erfolgt unter Verwendung von Prozessgasen wie zum Beispiel Dichlorsilan und Ammoniak. Gegebenenfalls kann Wasserstoff (H2) hinzugefügt werden. Der Abscheidungsprozess kann unter Verwendung von PEALD bei einer Temperatur in einem Bereich zwischen etwa 450°C und etwa 650°C durchgeführt werden. Nähte 55 können in der Mitte der Finnen-Isolationsregionen 54 gebildet werden, wie in den 8A und 8B gezeigt. Die Nähte 55 können eine Breite in einem Bereich zwischen etwa 0,5 nm und etwa 2 nm aufweisen. In 8B sind die Oberseite 22A und die Unterseite 22B der STI-Regionen markiert, um zu veranschaulichen, wo sich die STI-Regionen 22 befinden.
  • Die 9 und 10 veranschaulichen das Bilden von Ersatz-Gate-Stapeln 62. Die Dummy-Gate-Stapel 30, wie in 8B gezeigt, werden durch Ätzen entfernt, und es werden Gräben 56 gebildet, wie in 9 gezeigt. Der jeweilige Prozess ist als Prozess 220 in dem in 17 gezeigten Prozessfluss 200 veranschaulicht. Als Nächstes werden, wie in 10 gezeigt, (Ersatz-) Gate-Stapel 62 gebildet, die dielektrische Gate-Schichten 58 und Gate-Elektroden 60 aufweisen. Der jeweilige Prozess ist als Prozess 222 in dem in 17 gezeigten Prozessfluss 200 veranschaulicht. Das Bilden von Gate-Stapeln 62 umfasst das Bilden oder Abscheiden mehrerer Schichten und das anschließende Ausführen eines Planarisierungsprozesses, wie zum Beispiel eines CMP-Prozesses oder eines mechanischen Schleifprozesses. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält jede der Gate-Dielektrikumschichten 58 eine Grenzflächenschicht (Interfacial Layer, IL) als ihren unteren Teil. Die IL wird auf den freiliegenden Flächen der vorstehenden Finnen 24' gebildet. Die IL kann eine Oxidschicht, wie zum Beispiel eine Siliziumoxidschicht, aufweisen, die durch den thermischen Oxidationsprozess oder einen chemischen Oxidationsprozess, um eine Oberflächenschicht jeder der vorstehenden Finnen 24' zu oxidieren, oder durch einen Abscheidungsprozess gebildet wird. Jede der Gate-Dielektrikumschichten 58 kann auch eine dielektrische Schicht mit hohem k-Wert aufweisen, die über der IL gebildet wird. Die dielektrische Schicht mit hohem k-Wert kann ein dielektrisches Material mit hohem k-Wert, wie zum Beispiel HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb2O3, Siliziumnitrid oder dergleichen, enthalten. Die Dielektrizitätskonstante (k-Wert) des dielektrischen Materials mit hohem k-Wert ist höher als 3,9 und kann höher als etwa 7,0 sein. Die dielektrische Schicht mit hohem k-Wert kann als konforme Schichten ausgebildet werden und erstreckt sich auf den Seitenwänden der vorstehenden Finnen 24' und den Seitenwänden der Gate-Abstandshalter 38. Gate-Dielektrikumschichten 58 erstrecken sich auch auf den Oberseiten und den Seitenwänden einiger Abschnitte der dielektrischen Dummy-Finne 25', mit der Ausnahme, dass auf der dielektrischen Dummy-Finne 25' keine IL ausgebildet zu werden braucht, falls die IL durch thermische Oxidation gebildet wird. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die dielektrischen Schichten mit hohem k-Wert in Gate-Dielektrikumschichten 58 mittels ALD, CVD oder dergleichen gebildet.
  • Gate-Elektroden 60 werden auf den Gate-Dielektrikumschichten 58 gebildet und füllen die verbleibenden Abschnitte der Gräben, die von den abgetragenen Dummy-Gate-Stapeln zurückgelassen wurden. Die Subschichten in den Gate-Elektroden 60 werden nicht separat gezeigt, während die Subschichten aufgrund ihrer unterschiedlichen Zusammensetzungen voneinander unterschieden werden können. Das Abscheiden mindestens der unteren Subschichten kann unter Verwendung konformer Abscheidungsverfahren wie zum Beispiel ALD oder CVD durchgeführt werden, so dass die Dicke der vertikalen Abschnitte und die Dicke der horizontalen Abschnitte der Gate-Elektroden 60 (und jeder der Subschichten) im Wesentlichen gleich sind.
  • Die Subschichten in den Gate-Elektroden 60 können zum Beispiel eine Titan-Siliziumnitrid-Schicht (TiSN-Schicht), eine Tantalnitrid-Schicht (TaN-Schicht), eine Titannitrid-Schicht (TiN-Schicht), eine Titan-Aluminium-Schicht (TiAl-Schicht), eine zusätzliche TiN- und/oder TaN-Schicht und eine Füllmetallregion aufweisen. Die Gate-Elektroden 60 werden im Folgenden als Metall-Gates 60 bezeichnet. Einige dieser Subschichten definieren die Austrittsarbeit des jeweiligen FinFET. Darüber hinaus können sich die Metallschichten eines p-FinFET und die Metallschichten eines n-FinFET voneinander unterscheiden, so dass die Austrittsarbeiten der Metallschichten für die jeweiligen p- oder n-FinFETs geeignet sind. Das Füllmetall kann Wolfram, Kobalt oder dergleichen enthalten.
  • 11 veranschaulicht das Aussparen von Ersatz-Gate-Stapeln 62 zum Beispiel durch Ätzprozesse, wodurch die oberen Abschnitte der Gräben 56 erneut gebildet werden. Der jeweilige Prozess ist als Prozess 224 in dem in 17 gezeigten Prozessfluss 200 veranschaulicht.
  • Als Nächstes werden, wie in 12 gezeigt, dielektrische Hartmasken 66 gebildet, die mitunter auch als „Self-Aligned Contact“-Füllschichten (SAC-Füllschichten) 66 bezeichnet werden. Der jeweilige Prozess ist als Prozess 226 in dem in 17 gezeigten Prozessfluss 200 veranschaulicht. Die dielektrischen Hartmasken 66 können aus SiN, SiO2, SiOC, SiOCN oder dergleichen oder Kombinationen davon gebildet werden oder können diese umfassen. Gemäß einigen Ausführungsformen umfasst das dielektrische Material SiN, und das Abscheiden erfolgt durch PEALD unter Verwendung von Prozessgasen wie zum Beispiel Dichlorsilan und Ammoniak. Gegebenenfalls kann Wasserstoff (H2) hinzugefügt werden. Der Abscheidungsprozess kann unter Verwendung von PEALD bei einer Temperatur in einem Bereich zwischen etwa 350°C und etwa 550°C durchgeführt werden. Nach dem Abscheidungsprozess wird ein Planarisierungsprozess durchgeführt. Die verbleibenden Abschnitte des dielektrischen Materials sind dielektrische Hartmasken 66. Es können Nähte 67 gebildet werden. Die Naht 67 kann eine Breite in einem Bereich zwischen etwa 0,5 nm und etwa 2 nm aufweisen. In der Draufsicht auf den Wafer 10, wie zum Beispiel in 8A gezeigt, befinden sich dielektrische Hartmasken 66 an den gleichen Positionen wie die veranschaulichten Dummy-Gate-Stapel 30, und Nähte 67 befinden sich in der Mitte zwischen den Gate-Abstandshaltern 38, die sich auf den gegenüberliegenden Seiten der Dummy-Gate-Stapel 30 befinden.
  • Die Prozessbedingungen, wie zum Beispiel die Temperaturen, die Abscheidungsraten usw., können so justiert werden, dass die dielektrische Hartmaske 66, die Finnen-Isolationsregionen 54 und die Gate-Isolationsregionen 50 voneinander verschieden sind. Zum Beispiel kann gemäß einigen Ausführungsformen die Dichte der Finnen-Isolationsregionen 54 höher sein als die Dichte der dielektrischen Hartmasken 66, und die Dichte der dielektrischen Hartmasken 66 kann des Weiteren höher sein als die Dichte der Gate-Isolationsregionen 50.
  • Wie in 13 gezeigt, sind die dielektrische Hartmaske 66 und die Finnen-Isolationsregionen 54 ausgespart, um Aussparungen 68A bzw. 68B zu bilden, die zusammen als Aussparungen 68 bezeichnet werden. Der jeweilige Prozess ist als Prozess 228 in dem in 17 gezeigten Prozessfluss 200 veranschaulicht. Gate-Isolationsregionen 50, die sich nicht in der veranschaulichten Ebene befinden, können ebenfalls ausgespart werden. Hartmasken 52 können durch den Aussparungsprozess entfernt werden. Gemäß einigen Ausführungsformen wird das Aussparen der dielektrischen Hartmasken 66 und der Finnen-Isolationsregionen 54 in einem gemeinsamen Ätzprozess durchgeführt. Gemäß alternativen Ausführungsformen werden das Aussparen der dielektrischen Hartmasken 66 und das Aussparen der Finnen-Isolationsregionen 54 in getrennten Ätzprozessen durchgeführt. Gemäß einigen Ausführungsformen wird die Auskleidung 54' nicht ausgespart. Gemäß alternativen Ausführungsformen wird die Auskleidung 54' ausgespart. Zum Beispiel veranschaulichen Linien 54' die möglichen Positionen der Oberseiten der Auskleidung 54', wenn sie ausgespart ist.
  • Gemäß einigen Ausführungsformen befinden sich die Böden der Finnen-Isolationsregionen 54 auf einem gesteuerten Niveau, zum Beispiel auf einem Niveau, das niedriger als die Strichlinie 57 ist, wobei die Distanz D1 der Strichlinie 57 von der Oberseite der vorstehenden Finne 24' so gewählt ist, dass sie kleiner als etwa 50 nm oder kleiner als etwa 20 nm ist. Der Boden der Aussparung 68A kann sich ebenfalls auf einem beliebigen Niveau unterhalb der Oberseiten der Ersatz-Gate-Stapel 62, zwischen (oder auf gleicher Höhe mit) den Oberseiten der Ersatz-Gate-Stapel 62 und den Oberseiten der vorstehenden Finne 24', oder unterhalb der Oberseiten der vorstehenden Finnen 24' befinden. Die Finnen-Isolationsregionen 54 können tiefer ausgespart sein als die dielektrischen Hartmasken 66. Die Aussparungen 68A können ebenfalls tiefer liegen als die Aussparungen 68B. Nach dem Aussparen können die Nähte 55 und 67 immer noch vorhanden sein.
  • Der Ätzprozess kann einen Nassätzprozess oder einen Trockenätzprozess umfassen. Wenn ein Trockenätzprozess verwendet wird, so kann zum Beispiel ein kohlenstoff- und fluorhaltiges Ätzgas (auf CxFy-Basis), wie zum Beispiel CF4, C2H6 usw., verwendet werden. Die Temperatur kann in einem Bereich zwischen etwa 25°C und etwa 300°C liegen. Die Ätzdauer kann in einem Bereich zwischen etwa 5 Sekunden und etwa 300 Sekunden liegen. Wenn ein Nassätzprozess verwendet wird, so kann H3PO4 verwendet werden. Beim Ätzen kann die Temperatur in einem Bereich zwischen etwa 150°C und etwa 200°C liegen. Die Ätzdauer kann in einem Bereich zwischen etwa 50 Sekunden und etwa 2.000 Sekunden liegen. Die gewünschte Tiefe der Aussparungen 68 kann durch Steuern der Ätzzeit gesteuert werden. Gemäß einigen Ausführungsformen kann die Ätzrate der Finnen-Isolationsregionen 54 größer sein als die Ätzrate der dielektrischen Hartmasken 66, die wiederum größer sein kann als die Ätzrate der Gate-Isolationsregionen 50.
  • Während des Ätzprozesses sind das ILD 48 und die Gate-Abstandshalter 38 nicht zum Ätzen vorgesehen. Zum Beispiel können die Ätzselektivität ER50-54-66/ER48 und die Ätzselektivität ER50-54-66/ER38 größer als etwa 10 sein, wobei ER48 die Ätzrate des ILD 48 ist, ER38 die Ätzrate der Gate-Abstandshalter 38 ist, und ER50-54-66 die Ätzraten der Gate-Isolationsregionen 50, der Finnen-Isolationsregionen 54 und der dielektrischen Hartmasken 66 sind. Dementsprechend werden das ILD 48 und Gate-Abstandshalter 38 allgemein nicht geätzt. Es kann auch vorkommen, dass bei der Aussparung der dielektrischen Hartmasken 66 die Gate-Abstandshalter 38 von ihren Seitenwänden aus geätzt werden, und weil die Gate-Abstandshalter 38 dünn sind, werden die Gate-Abstandshalter 38 gemäß einigen Ausführungsformen ebenfalls ausgespart. In diesen Ausführungsformen können die Oberseiten der ausgesparten Gate-Abstandshalter 38 so sein, wie bei 38TS gezeigt; sie sind niedriger als die Oberseiten des ILD 48. Die Oberseiten 38TS können geneigt sein. Die Gate-Abstandshalter 38 auf gegenüberliegenden Seiten der Ersatz-Gate-Stapel 62 können symmetrisch oder asymmetrisch sein.
  • 14 veranschaulicht das Bilden dielektrischer Regionen 70A und 70B (zusammen als dielektrische Regionen 70 bezeichnet). Der jeweilige Prozess ist als Prozess 230 in dem in 17 gezeigten Prozessfluss 200 veranschaulicht. Auch die Nähte 71A und 71B (zusammen als Nähte 71 bezeichnet) werden in den dielektrischen Regionen 70A bzw. 70B gebildet. Die dielektrischen Regionen (70C, 16A und 16B) hingegen werden auf der Oberseite der ausgesparten Gate-Isolationsregionen 50 gebildet, und die dielektrischen Regionen 70C und die darunterliegenden Gate-Isolationsregionen 50 können ähnliche Profile wie die dielektrischen Regionen 70B und die dielektrischen Hartmasken 66 aufweisen. Die dielektrischen Regionen 70A, 70B und 70C können in einem gemeinsamen Abscheidungsprozess gebildet werden, der einen konformen Abscheidungsprozess, wie zum Beispiel ALD oder CVD, gefolgt von einem gemeinsamen Planarisierungsprozess, umfassen kann. Die dielektrischen Regionen 70A und die darunterliegenden verbleibenden Finnen-Isolationsregionen 54 bilden in Kombination Isolationsregionen 75.
  • Die Nähte 71A und 71B können Breiten im Bereich zwischen etwa 0,5 nm und etwa 2 nm aufweisen. Gemäß einigen Ausführungsformen werden die dielektrischen Regionen 70 aus einem Material gebildet (oder umfassen ein Material), das aus SiN, SiO2, SiOC, SiOCN oder dergleichen oder Kombinationen davon ausgewählt ist. Außerdem kann das Material der dielektrischen Regionen 70 gleich den, oder verschieden von den, Materialien der darunterliegenden dielektrischen Hartmasken 66, Gate-Isolationsregionen 50 und/oder Finnen-Isolationsregionen 54 sein. Die Grenzflächen (zum Beispiel 54S und 66S, wie markiert) zwischen den dielektrischen Regionen 70 und den darunterliegenden dielektrischen Hartmasken 66, den Gate-Isolationsregionen 50 und den Finnen-Isolationsregionen 54 können gegebenenfalls unterscheidbar sein (zum Beispiel durch Transmissionselektronenmikroskopie (TEM-Bild)), unabhängig davon, ob sie aus dem gleichen Material oder aus unterschiedlichen Materialien gebildet sind. Wenn die dielektrischen Hartmasken 66, Gate-Isolationsregionen 50 und Finnen-Isolationsregionen 54 aus SiN gebildet werden, so können zum Beispiel die Oberflächenschichten der dielektrischen Hartmasken 66, Gate-Isolationsregionen 50 und Finnen-Isolationsregionen 54 in natürlicher Oxidation oxidiert werden, um dünne SiON-Grenzflächenschichten zu bilden. 14 veranschaulicht beispielhafte Grenzflächenschichten, die ebenfalls als 66S und 54S markiert sind. Gemäß einigen Ausführungsformen haben die Grenzflächenschichten 66S und 54S in der Querschnittsansicht eine U-förmige Gestalt.
  • Wie in 14 gezeigt, trennt der untere Abschnitt der dielektrischen Region 70A die darüberliegende Naht 71A von der darunterliegenden Naht 55. Die unteren Abschnitte der dielektrischen Regionen 70B trennen die jeweils darüberliegenden Nähte 71B von den jeweils darunterliegenden Nähten 67. Der untere Abschnitt der dielektrischen Region 70A kann die Breite Wi im Bereich zwischen etwa 12 nm und etwa 16 nm aufweisen, was deutlich größer ist als die Breite W2, die im Bereich zwischen etwa 0,5 nm und etwa 2 nm liegen kann. Die Höhe H1 des unteren Abschnitts der dielektrischen Region 70A kann im Bereich zwischen etwa 5 nm und etwa 20 nm liegen.
  • 15 veranschaulicht das Bilden zusätzlicher Merkmale für FinFETs. Der jeweilige Prozess ist als Prozess 232 in dem in 17 gezeigten Prozessfluss 200 veranschaulicht. Zum Beispiel wird der Gate-Kontaktstecker 74 über, und in Kontakt mit der, Gate-Elektrode 60 gebildet. Es werden auch Source/Drain-Silicid-Regionen 76 und Source/Drain-Kontaktstecker 78 so gebildet, dass eine elektrische Verbindung zu den Source/Drain-Regionen 42 hergestellt wird. Auf diese Weise werden FinFETs 80A und 80B gebildet. Es versteht sich, dass die oberen Abschnitte der dielektrischen Regionen 70A und 70B zum Beispiel in den Planarisierungsprozessen und Ätzprozessen entfernt werden können, um den Gate-Kontaktstecker 74 und die Source/Drain-Kontaktstecker 78 zu bilden. Die Nähte 71B können zusammen mit den entsprechenden oberen Teilen der dielektrischen Regionen 70B vollständig entfernt werden, und die Nähte 71A können gekürzt werden.
  • 16A veranschaulicht eine Draufsicht auf einen Abschnitt des Wafers 10 gemäß einigen Ausführungsformen. In 16A sind einige Gate-Kontaktstecker 74 und Source-/Drain-Kontaktstecker 78 veranschaulicht, obgleich auch mehr gebildet werden können. Die in 15 gezeigten dielektrischen Regionen 70A und 70B sind in 16A gezeigt. Darüber hinaus sind dielektrische Regionen 70C, die im selben Abscheidungsprozess wie die dielektrischen Regionen 70A und 70B gebildet werden, ebenfalls veranschaulicht. Es versteht sich, dass die dielektrischen Regionen 70A, 70B und 70C in der Draufsicht eine kontinuierliche Region ohne unterscheidbare Grenzfläche dazwischen bilden können. Oder anders ausgedrückt: In der Draufsicht auf den Wafer 10 gibt es keine unterscheidbaren Grenzflächen zwischen den dielektrischen Regionen 70A, 70B und 70C, die in denselben Prozessen gebildet werden. Somit gibt es keine unterscheidbaren Grenzflächen in den Regionen 73. Gemäß anderen Ausführungsformen können die dielektrischen Regionen 70C in den in 15 gezeigten Prozessen vollständig entfernt werden, und daher bleibt in den 16A und 16B keine dielektrische Region 70C übrig. Stattdessen kommen Gate-Isolationsregionen 50 zum Vorschein.
  • 16B veranschaulicht eine perspektivische Ansicht einer Region 84 in 16A. In den veranschaulichten Ausführungsformen sind in der perspektivischen Ansicht der Abschnitt der Finnen-Isolationsregion 54 auf der STI-Region 22 und ihre darüberliegende dielektrische Region 70A sowie Nähte 67 und 71A veranschaulicht. In anderen Ausführungsformen ist die Finnen-Isolationsregion 54 in 16B nicht sichtbar, weil sich die dielektrische Region 70A bis zur Oberseite der STI-Region 22 erstreckt. Die dielektrischen Regionen 70B und 70C sind ebenfalls gezeigt.
  • Die Ausführungsformen der vorliegenden Offenbarung zeichnen sich durch einige vorteilhafte Merkmale aus. Durch Aussparen der Gate-Isolationsregionen, der Finnen-Isolationsregionen und der dielektrischen Hartmasken können in den resultierenden Aussparungen zusätzliche dielektrische Regionen gebildet werden. Die Nähte in den Gate-Isolationsregionen, den Finnen-Isolationsregionen und den dielektrischen Hartmasken können versiegelt werden. Die ansonsten hohen Nähte können in kürzere obere Abschnitte und untere Abschnitte getrennt werden. Dadurch werden die durch die Nähte verursachten Probleme verringert.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren: Bilden einer Halbleiterfinne, die höher vorsteht als Oberseiten von Isolationsregionen, wobei sich die Isolationsregionen in ein Halbleitersubstrat hinein erstrecken; Ätzen eines Abschnitts der Halbleiterfinne, um einen Graben zu bilden, wobei sich der Graben niedriger als Unterseiten der Isolationsregionen erstreckt und sich in das Halbleitersubstrat hinein erstreckt; Füllen des Grabens mit einem ersten dielektrischen Material, um eine erste Finnen-Isolationsregion zu bilden; Aussparen der ersten Finnen-Isolationsregion, um eine erste Aussparung zu bilden; und Füllen der ersten Aussparung mit einem zweiten dielektrischen Material, wobei das erste dielektrische Material und das zweite dielektrische Material in Kombination eine zweite Finnen-Isolationsregion bilden. In einer Ausführungsform umfasst das erste dielektrische Material eine erste Naht, und das zweite dielektrische Material umfasst eine zweite Naht, die die erste Naht überlappt. In einer Ausführungsform umfasst das Verfahren des Weiteren das Entfernen eines oberen Abschnitts des zweiten dielektrischen Materials, der die zweite Naht umfasst, wobei ein unterer Abschnitt des zweiten dielektrischen Materials, der frei von der zweiten Naht ist, übrig bleibt. In einer Ausführungsform ist das erste dielektrische Material das gleiche wie das zweite dielektrische Material. In einer Ausführungsform umfasst das Verfahren des Weiteren: Bilden eines Gate-Stapels auf der Halbleiterfinne; und Bilden eines Gate-Isolationsregion, die den Gate-Stapel in einen ersten Abschnitt und einen zweiten Abschnitt trennt, wobei, wenn die erste Finnen-Isolationsregion ausgespart wird, die Gate-Isolationsregion ebenfalls ausgespart wird, um eine zweite Aussparung zu bilden, und das zweite dielektrische Material in die zweite Aussparung gefüllt wird. In einer Ausführungsform umfasst das Verfahren des Weiteren: Bilden eines Ersatz-Gate-Stapels auf der Halbleiterfinne; Aussparen des Ersatz-Gate-Stapels; und Bilden einer dielektrischen Hartmaske über, und in Kontakt mit, dem Ersatz-Gate-Stapel, wobei, wenn der erste Finnen-Isolationsregion ausgespart wird, die dielektrische Hartmaske ebenfalls ausgespart wird, um eine zusätzliche Aussparung zu bilden, und das zweite dielektrische Material in die zusätzliche Aussparung gefüllt wird. In einer Ausführungsform ist nach dem Aussparen der ersten Finnen-Isolationsregion eine Oberseite eines verbleibenden Abschnitts der ersten Finnen-Isolationsregion niedriger als eine zusätzliche Oberseite der Halbleiterfinne.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Vorrichtung: ein Halbleitersubstrat; Isolationsregionen, die sich in das Halbleitersubstrat hinein erstrecken; und eine dielektrische Region, die sich von einem ersten Niveau, das höher als eine Oberseite der Isolationsregionen liegt, zu einem zweiten Niveau erstreckt, das niedriger als eine Unterseite der Isolationsregionen liegt, wobei die dielektrische Region umfasst: einen unteren Abschnitt, in dem sich eine erste Naht befindet; und einen oberen Abschnitt, in dem sich eine zweite Naht befindet, wobei die erste Naht von der zweiten Naht durch einen unteren Abschnitt des oberen Abschnitts der dielektrischen Region beabstandet ist. In einer Ausführungsform weisen der untere Abschnitt und der obere Abschnitt eine unterscheidbare Grenzfläche dazwischen auf. In einer Ausführungsform sind der untere Abschnitt und der obere Abschnitt aus dem gleichen Material gebildet, und die unterscheidbare Grenzfläche umfasst eine Grenzschicht, und die Grenzschicht umfasst das gleiche Material und Sauerstoff. In einer Ausführungsform überlappt die zweite Naht die erste Naht. In einer Ausführungsform umfasst das Verfahren des Weiteren eine erste vorstehende Halbleiterfinne und eine zweite vorstehende Halbleiterfinne, die Längsrichtungen aufweisen, die auf eine selbe gerade Linie ausgerichtet sind, wobei die dielektrische Region die erste vorstehende Halbleiterfinne von der zweiten vorstehenden Halbleiterfinne trennt. In einer Ausführungsform umfasst die Vorrichtung des Weiteren: einen ersten FinFET, der die erste vorstehende Halbleiterfinne und eine erste Source/Drain-Region umfasst, wobei die erste Source/Drain-Region zwischen der ersten vorstehenden Halbleiterfinne und der dielektrischen Region liegt; und einen zweiten FinFET, der die zweite vorstehende Halbleiterfinne und eine zweite Source/Drain-Region umfasst, wobei die zweite Source/Drain-Region zwischen der zweiten vorstehenden Halbleiterfinne und der dielektrischen Region liegt. In einer Ausführungsform umfasst die Vorrichtung des Weiteren: einen Gate-Stapel auf der ersten vorstehenden Halbleiterfinne; und eine dielektrische Hartmaske über dem Gate-Stapel, die einen zusätzlichen unteren Abschnitt mit einer dritten Naht darin umfasst, und einen zusätzlichen oberen Abschnitt über, und in Kontakt mit, dem zusätzlichen unteren Abschnitt. In einer Ausführungsform ist der zusätzliche obere Abschnitt frei von Nähten.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Vorrichtung: ein Substrat; Isolationsregionen, die sich in das Substrat hinein erstrecken; eine Halbleiterfinne, die sich von Oberseiten der Isolationsregionen nach oben erstreckt; eine erste Epitaxie-Halbleiterregion und eine zweite Epitaxie-Halbleiterregion, die sich in die Halbleiterfinne hinein erstrecken; eine erste dielektrische Region lateral zwischen der ersten Epitaxie-Halbleiterregion und der zweiten Epitaxie-Halbleiterregion; und eine zweite dielektrische Region über der ersten dielektrischen Region, wobei die zweite dielektrische Region einen U-förmigen Boden umfasst, der eine Oberseite der ersten dielektrischen Region kontaktiert. In einer Ausführungsform umfassen die erste dielektrische Region und die zweite dielektrische Region ein gleiches dielektrisches Material. In einer Ausführungsform umfassen die erste dielektrische Region und die zweite dielektrische Region eine erste Naht bzw. eine zweite Naht, und die erste Naht ist von der zweiten Naht durch einen Abschnitt der zweiten dielektrischen Region getrennt. In einer Ausführungsform erstreckt sich die erste Naht bis zu dem U-förmigen Boden. In einer Ausführungsform ist eine Unterseite der zweiten dielektrischen Region niedriger als eine zusätzliche Oberseite der ersten Epitaxie-Halbleiterregion.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/016495 [0001]

Claims (20)

  1. Verfahren, das umfasst: Bilden einer Halbleiterfinne, die höher vorsteht als Oberseiten von Isolationsregionen, wobei sich die Isolationsregionen in ein Halbleitersubstrat hinein erstrecken; Ätzen eines Abschnitts der Halbleiterfinne, um einen Graben zu bilden, wobei sich der Graben niedriger als Unterseiten der Isolationsregionen erstreckt und sich in das Halbleitersubstrat hinein erstreckt; Füllen des Grabens mit einem ersten dielektrischen Material, um eine erste Finnen-Isolationsregion zu bilden; Aussparen der ersten Finnen-Isolationsregion, um eine erste Aussparung zu bilden; und Füllen der ersten Aussparung mit einem zweiten dielektrischen Material, wobei das erste dielektrische Material und das zweite dielektrische Material in Kombination eine zweite Finnen-Isolationsregion bilden.
  2. Verfahren nach Anspruch 1, wobei das erste dielektrische Material eine erste Naht umfasst und das zweite dielektrische Material eine zweite Naht umfasst, die die erste Naht überlappt
  3. Verfahren nach Anspruch 2, das des Weiteren das Entfernen eines oberen Abschnitts des zweiten dielektrischen Materials, der die zweite Naht umfasst, umfasst, wobei ein unterer Abschnitt des zweiten dielektrischen Materials, der frei von der zweiten Naht ist, übrig bleibt.
  4. Verfahren nach einem der vorangehenden Ansprüche, wobei das erste dielektrische Material das gleiche ist wie das zweite dielektrische Material.
  5. Verfahren nach einem der vorangehenden Ansprüche, das des Weiteren umfasst: Bilden eines Gate-Stapels auf der Halbleiterfinne; und Bilden eines Gate-Isolationsregion, die den Gate-Stapel in einen ersten Abschnitt und einen zweiten Abschnitt trennt, wobei, wenn die erste Finnen-Isolationsregion ausgespart wird, die Gate-Isolationsregion ebenfalls ausgespart wird, um eine zweite Aussparung zu bilden, und das zweite dielektrische Material in die zweite Aussparung gefüllt wird.
  6. Verfahren nach einem der vorangehenden Ansprüche, das des Weiteren umfasst: Bilden eines Ersatz-Gate-Stapels auf der Halbleiterfinne; Aussparen des Ersatz-Gate-Stapels; und Bilden einer dielektrischen Hartmaske über, und in Kontakt mit, dem Ersatz-Gate-Stapel, wobei, wenn der erste Finnen-Isolationsregion ausgespart wird, die dielektrische Hartmaske ebenfalls ausgespart wird, um eine zusätzliche Aussparung zu bilden, und das zweite dielektrische Material in die zusätzliche Aussparung gefüllt wird.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei nach dem Aussparen der ersten Finnen-Isolationsregion eine Oberseite eines verbleibenden Abschnitts der ersten Finnen-Isolationsregion niedriger ist als eine zusätzliche Oberseite der Halbleiterfinne.
  8. Vorrichtung, die umfasst: ein Halbleitersubstrat; Isolationsregionen, die sich in das Halbleitersubstrat hinein erstrecken; und eine dielektrische Region, die umfasst: einen unteren Abschnitt, in dem sich eine erste Naht befindet; und einen oberen Abschnitt, in dem sich eine zweite Naht befindet, wobei die erste Naht von der zweiten Naht durch einen unteren Abschnitt des oberen Abschnitts der dielektrischen Region beabstandet ist.
  9. Vorrichtung nach Anspruch 8, wobei der untere Abschnitt und der obere Abschnitt eine unterscheidbare Grenzfläche dazwischen aufweisen.
  10. Vorrichtung nach Anspruch 9, wobei der untere Abschnitt und der obere Abschnitt aus dem gleichen Material gebildet sind und die unterscheidbare Grenzfläche eine Grenzschicht umfasst, und die Grenzschicht das gleiche Material und Sauerstoff umfasst.
  11. Vorrichtung nach einem der vorhergehenden Ansprüche 8 bis 10, wobei die erste Naht eine Unterseite des unteren Abschnitts der dielektrischen Region erreicht.
  12. Vorrichtung nach einem der vorangehenden Ansprüche 8 bis 11, die des Weiteren eine erste vorstehende Halbleiterfinne und eine zweite vorstehende Halbleiterfinne umfasst, die Längsrichtungen aufweisen, die auf eine selbe gerade Linie ausgerichtet sind, wobei die dielektrische Region die erste vorstehende Halbleiterfinne von der zweiten vorstehenden Halbleiterfinne trennt.
  13. Vorrichtung nach Anspruch 12, die des Weiteren umfasst: einen ersten Finnen-Feldeffekttransistor (FinFET), der die erste vorstehende Halbleiterfinne und eine erste Source/Drain-Region umfasst, wobei die erste Source/Drain-Region zwischen der ersten vorstehenden Halbleiterfinne und der dielektrischen Region liegt; und einen zweiten FinFET, der die zweite vorstehende Halbleiterfinne und eine zweite Source/Drain-Region umfasst, wobei die zweite Source/Drain-Region zwischen der zweiten vorstehenden Halbleiterfinne und der dielektrischen Region liegt.
  14. Vorrichtung nach Anspruch 12 oder 13, die des Weiteren umfasst: einen Gate-Stapel auf der ersten vorstehenden Halbleiterfinne; und eine dielektrische Hartmaske über dem Gate-Stapel, die umfasst: einen zusätzlichen unteren Abschnitt mit einer dritten Naht darin; und einen zusätzlichen oberen Abschnitt über, und in Kontakt mit, dem zusätzlichen unteren Abschnitt.
  15. Vorrichtung nach Anspruch 14, wobei der zusätzliche obere Abschnitt frei von Nähten ist.
  16. Vorrichtung, die umfasst: ein Substrat; Isolationsregionen, die sich in das Substrat hinein erstrecken; eine Halbleiterfinne, die sich von Oberseiten der Isolationsregionen nach oben erstreckt; eine erste Epitaxie-Halbleiterregion und eine zweite Epitaxie-Halbleiterregion, die sich in die Halbleiterfinne hinein erstrecken; eine erste dielektrische Region lateral zwischen der ersten Epitaxie-Halbleiterregion und der zweiten Epitaxie-Halbleiterregion; und eine zweite dielektrische Region über der ersten dielektrischen Region, wobei die zweite dielektrische Region einen U-förmigen Boden umfasst, der eine Oberseite der ersten dielektrischen Region kontaktiert.
  17. Vorrichtung nach Anspruch 16, wobei die erste dielektrische Region und die zweite dielektrische Region aus dem gleichen dielektrischen Material gebildet sind.
  18. Vorrichtung nach Anspruch 16 oder 17, wobei die erste dielektrische Region und die zweite dielektrische Region eine erste Naht bzw. eine zweite Naht umfassen und die erste Naht von der zweiten Naht durch einen Abschnitt der zweiten dielektrischen Region getrennt ist.
  19. Vorrichtung nach Anspruch 18, wobei sich die erste Naht bis zu dem U-förmigen Boden erstreckt.
  20. Vorrichtung nach einem der vorhergehenden Ansprüche 16 bis 19, wobei die zweite dielektrische Region eine Breite aufweist, die gleich einer Breite der ersten dielektrischen Region ist.
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