DE102016118956A1 - Zweistufige Dummy-Gate-Bildung - Google Patents

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Abstract

Ein Verfahren umfasst das Bilden von Isolationsgebieten, die sich in ein Halbleitersubstrat erstrecken, und das Vertiefen der Isolationsgebiete. Ein Abschnitt des Halbleitersubstrats zwischen den Isolationsgebieten steht höher hervor als die Isolationsgebiete, um eine Halbleiterfinne zu bilden. Eine Dummy-Gate-Elektrode wird gebildet, um einen mittleren Abschnitt der Halbleiterfinne abzudecken, wobei ein Endabschnitt der Halbleiterfinne nicht durch die Dummy-Gate-Elektrode bedeckt wird. Die Dummy-Gate-Elektrode umfasst einen unteren Dummy-Gate-Elektrodenabschnitt und einen oberen Dummy-Gate-Elektrodenabschnitt, der Polysilizium umfasst, über dem unteren Dummy-Gate-Elektrodenabschnitt. Der untere Dummy-Gate-Elektrodenabschnitt und der obere Dummy-Gate-Elektrodenabschnitt werden aus unterschiedlichen Materialien gebildet. Source/Drain-Gebiete werden auf entgegengesetzten Seiten der Dummy-Gate-Elektrode gebildet. Die Dummy-Gate-Elektrode wird mit einer Replacement-Gate-Elektrode ersetzt.

Description

  • INANSPRUCHNAHME EINER PRIORITÄT UND QUERVERWEIS
  • Die vorliegende Anmeldung beansprucht die Priorität der folgenden vorläufig eingereichten US-Patentanmeldung: Anmeldung mit dem Aktenzeichen Nr. 62/312,719, eingereicht am 24. März 2016 und mit dem Titel ”Two Step Dummy Gate Fill and Pattern with Void and Seam Free”, die durch Bezugnahme hierin aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Technologische Fortschritte bei den IC-Materialien (IC = Integrated Circuit, integrierte Schaltung) und bei deren Gestaltung haben Generationen von integrierten Schaltungen hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen aufweist als die vorhergehenden Generationen. Im Laufe der IC-Entwicklung hat die Funktionsdichte (zum Beispiel die Anzahl von pro Chipfläche miteinander verbundenen Bauelementen) allgemein zugenommen, während die Geometriegrößen abgenommen haben. Dieser Prozess der maßstäblichen Verkleinerung stellt allgemein Vorteile durch die Erhöhung der Produktionseffizienz und die Senkung der damit verbundenen Kosten bereit.
  • Ein solcher Prozess der maßstäblichen Verkleinerung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht und, um diese Vorteile auszuführen, sind ähnliche Entwicklungen in der IC-Verarbeitung und -Herstellung erforderlich. Zum Beispiel wurden Fin-Feldeffekttransistoren (FinFETs) eingeführt, um Planartransistoren zu ersetzen. Die Strukturen von FinFETs und Verfahren zur Herstellung von FinFETs werden gegenwärtig entwickelt.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Gesichtspunkte der vorliegenden Offenbarung sind bei der Lektüre der folgenden detaillierten Beschreibung im Zusammenhang mit den begleitenden Figuren am besten verständlich. Es sei erwähnt, dass verschiedene Merkmale gemäß der Standardpraxis in der Branche nicht maßstabsgetreu sind. Tatsächlich kann es sein, dass die Abmessungen der verschiedenen Merkmale der Verständlichkeit der Erörterung halber beliebig vergrößert oder verkleinert wurden.
  • 1 bis 15 sind perspektivische und Querschnittsansichten von Zwischenstufen bei der Bildung eines Fin-Feldeffekttransistors (FinFET) gemäß einigen Ausführungsformen.
  • 16A bis 23B veranschaulichen Querschnittsansichten der Replacement-Gates von FinFETs gemäß einigen Ausführungsformen.
  • 24 bis 28 sind perspektivische und Querschnittsansichten von Zwischenstufen bei der Bildung eines FinFET gemäß einigen Ausführungsformen.
  • 29A bis 31B veranschaulichen Querschnittsansichten der Replacement-Gates von FinFETs gemäß einigen Ausführungsformen.
  • 32 veranschaulicht einen Verfahrensablauf zum Bilden von FinFETs gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Ausführung verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Bauteilen und Anordnungen sind in der Folge beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich lediglich um Beispiele und damit wird keine Einschränkung beabsichtigt. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, derart, dass es sein kann, dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugsziffern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient den Zwecken der Einfachheit und Deutlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können Begriffe, die ein räumliches Verhältnis beschreiben, wie beispielsweise ”darunterliegend”, ”unter”, ”untere/r/s”, ”darüberliegend”, ”obere/r/s” und dergleichen, hier der Einfachheit der Beschreibung halber verwendet werden, um das Verhältnis eines Elements oder Merkmals zu (einem) andere/n Element/en oder Merkmal/en zu beschreiben, wie in den Figuren veranschaulicht. Es wird beabsichtigt, dass Begriffe, die ein räumliches Verhältnis beschreiben, verschiedene Ausrichtungen des Bauelements bei der Verwendung oder beim Betrieb zusätzlich zu der in den Figuren bildlich dargestellten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in anderen Ausrichtungen) ausgerichtet sein und die Bezeichnungen für räumliche Verhältnisse, die hier verwendet werden, können ebenfalls dementsprechend ausgelegt werden.
  • Gemäß verschiedenen Ausführungsbeispielen werden Fin-Feldeffekttransistoren (FinFETs) und die Verfahren zu dessen Bildung bereitgestellt. Die Zwischenstufen der Bildung der FinFETs sind veranschaulicht. Die Varianten der Ausführungsformen werden erörtert. Über die verschiedenen Ansichten und veranschaulichenden Ausführungsformen hinweg werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen.
  • 1 bis 15 veranschaulichen die perspektivischen und Querschnittsansichten von Zwischenstufen bei der Bildung eines FinFET gemäß einigen Ausführungsformen. Die in 1 bis 15 gezeigten Schritte sind auch schematisch in dem Verfahrensablauf 400 veranschaulicht, der in 32 gezeigt ist. In der nachfolgenden Erörterung werden die Verfahrensschritte, die in 1 bis 15 gezeigt sind, unter Bezugnahme auf die Verfahrensschritte in 32 erörtert.
  • 1 veranschaulicht eine perspektivische Ansicht des Substrats 20, das Teil eines Wafers sein kann. Das Substrat 20 kann ein Halbleitersubstrat, wie beispielsweise ein Siliziumsubstrat, ein Siliziumkohlenstoffsubstrat, ein Silizium-on-Insulator-Substrat oder ein Substrat sein, das aus anderen Halbleitermaterialien gebildet ist. Das Substrat 20 kann leicht mit einer Störstelle vom p-Typ oder vom n-Typ dotiert sein. Eine Anti-Punch-Through-Implantation (APT) (durch Pfeile veranschaulicht) wird auf einem oberen Abschnitt des Substrats 20 durchgeführt, um das APT-Gebiet 21 zu bilden. Der entsprechende Schritt ist als Schritt 402 in dem in 32 gezeigten Verfahrensablauf gezeigt. Der Leitfähigkeitstyp der Dotierstoffe, die während der APT-Implantation implantiert werden, ist demjenigen des Source/Drain-Gebiets (nicht gezeigt) des entsprechenden zu bildenden FinFET entgegengesetzt. Die APT-Schicht 21 erstreckt sich unter den aufeinanderfolgend gebildeten Source/Drain-Gebieten in dem resultierenden FinFET, der in aufeinanderfolgenden Schritten gebildet wird, und wird verwendet, um die Ableitung von den Source/Drain-Gebeten zum Substrat 20 zu verringern. Die Dotierstoffkonzentration in der APT-Schicht 21 kann gemäß einigen Ausführungsbeispielen im Bereich zwischen etwa 1E18/cm3 und etwa 1E19/cm3 liegen. Der Deutlichkeit halber kann es sein, dass das APT-Gebiet 21 in den nachfolgenden Zeichnungen nicht veranschaulicht ist.
  • Unter Bezugnahme auf 2 wird eine Epitaxie-Halbleiterschicht 22 durch Epitaxie auf dem Substrat 20 gezüchtet. Der entsprechende Schritt ist als Schritt 404 in dem in 32 gezeigten Verfahrensablauf gezeigt. Über die gesamte Beschreibung hinweg werden die Epitaxie-Halbleiterschicht 22 und das Substrat 20 als Kombination auch als ein Halbleitersubstrat bezeichnet. Die Epitaxie-Halbleiterschicht 22 kann Siliziumgermanium (SiGe), Siliziumkohlenstoff oder Silizium (germanium- und kohlenstofffrei) umfassen. Wenn sie aus SiGe gebildet ist, kann der Prozentsatz an Germanium (Atomprozent) der Epitaxie-Halbleiterschicht 22 im Bereich zwischen etwa 25 Prozent und etwa 35 Prozent liegen, wobei auch höhere oder niedrigere Prozentsätze an Germanium verwendet werden können. Es versteht sich indes, dass die über die Beschreibung hinweg angeführten Werte Beispiele sind und auf unterschiedliche Werte geändert werden können.
  • Das Pad-Oxid 24 und die harte Maske 26 sind über der Epitaxie-Halbleiterschicht 22 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist das Pad-Oxid 24 aus Siliziumoxid gebildet, das durch Oxidieren einer Flächenschicht der Halbleiterschicht 22 gebildet werden kann. Die harte Maske 26 kann aus Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumcarbonitrid oder dergleichen gebildet sein.
  • Als Nächstes werden, wie in 3 gezeigt, die harte Maske 26, das Pad-Oxid 24, die Halbleiterschicht 22 und das Substrat 20 strukturiert, um Gräben 28 zu bilden. Dementsprechend werden Halbleiterstreifen 30 gebildet. Die Gräben 28 erstrecken sich in die Halbleiterschicht 22 und das Substrat 20 und weisen Längsrichtungen auf, die parallel zueinander sind.
  • Als Nächstes werden, wie in 4 gezeigt, Isolationsgebiete 32, die alternativ auch als Shallow Trench Isolation (STI) Gebiete bezeichnet werden, in den Gräben 28 gebildet (3). Der entsprechende Schritt ist als Schritt 406 in dem in 32 gezeigten Verfahrensablauf gezeigt. Das Bilden kann das Füllen der Gräben 28 mit (einer) dielektrischen Schicht/en, zum Beispiel unter Verwendung von Flowable Chemical Vapor Deposition (FCVD), und das Durchführen eines chemisch mechanischen Polierens (CMP) umfassen, um die obere Fläche des dielektrischen Materials mit der oberen Fläche der harten Maske 26 oder den oberen Flächen der Isolationsgebiete 32 zu nivellieren. Nach dem CMP werden die harte Maske 26 und das Pad-Oxid 24 (3) entfernt.
  • Als Nächstes werden unter Bezugnahme auf 5 die STI-Gebiete 32 vertieft, derart, dass die oberen Flächen der resultierenden STI-Gebiete 32 tiefer sind als die obere Fläche der Halbleiterstreifen 30. Der entsprechende Schritt ist als Schritt 408 in dem in 32 gezeigten Verfahrensablauf gezeigt. Über die gesamte Beschreibung hinweg werden die oberen Abschnitte der Halbleiterstreifen 30, deren obere Abschnitte höher sind als die oberen Flächen der STI-Gebiete 32, als Halbleiterfinnen 34 bezeichnet, während die unteren Abschnitte der Halbleiterstreifen 30, die tiefer sind als die oberen Flächen der STI-Gebiete 32, weiterhin als Halbleiterstreifen 30 bezeichnet werden.
  • 6 veranschaulicht die Bildung von Dummy-Oxid (Dummy-Gate-Dielektrikum) 36, das gemäß einigen Ausführungsformen Siliziumoxid umfassen kann. Das Dummy-Oxid 36 kann durch Abscheiden oder Oxidieren der Flächenschichten von Halbleiterfinnen 34 gebildet werden. Dementsprechend kann das Dummy-Oxid 36 sich auf den oberen Flächen von STI-Gebieten 32 erstrecken oder nicht.
  • 7 veranschaulicht die zweistufige Bildung der Dummy-Gate-Elektrodenschicht 38, die Dummy-Gate-Elektrodenschichten 38A und 38B umfasst, die gemeinsam als Gate-Elektrodenschicht 38 bezeichnet werden. Der entsprechende Schritt ist als Schritt 410 in dem in 32 gezeigten Verfahrensablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird im ersten Schritt die Dummy-Gate-Elektrodenschicht 38A gebildet. Die Dummy-Gate-Elektrodenschicht 38A wird aus einem Material und unter Verwendung eines Verfahrens gebildet, die eine bessere Füllfähigkeit aufweisen als Polysilizium. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist die Dummy-Gate-Elektrodenschicht 38A aus Siliziumnitrid gebildet, das unter Verwendung von Atomlagenabscheidung (Atomic Layer Deposition – ALD) gebildet werden kann. Gemäß alternativen Ausführungsformen wird die Dummy-Gate-Elektrodenschicht 38A durch Aufschleudern von Kohlenstoff gebildet, das Kohlenstoff umfasst. Gemäß weiteren alternativen Ausführungsformen wird die Dummy-Gate-Elektrodenschicht 38A aus aufgeschleudertem Glas gebildet, das ein Oxid umfasst. Die resultierende Dummy-Gate-Elektrodenschicht 38A ist somit frei von Nähten und Leerstellen.
  • Die Dummy-Gate-Elektrodenschicht 38A wird mit einer untersten Ebene gebildet, die höher ist als die oberen Flächen des Dummy-Oxids 36. Eine Planarisierung (wie beispielsweise ein chemisch-mechanisches Polieren (CMP)) wird dann durchgeführt, um die obere Fläche der Dummy-Gate-Elektrodenschicht 38A zu nivellieren. Als Nächstes wird die Dummy-Gate-Elektrodenschicht 38B über der Dummy-Gate-Elektrodenschicht 38A gebildet, die unter Verwendung eines Materials gebildet wird, das sich von demjenigen der Dummy-Gate-Elektrodenschicht 38A unterscheidet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Dummy-Gate-Elektrodenschicht 38B aus Polysilizium gebildet, das unter Verwendung von zum Beispiel chemischer Gasphasenabscheidung (Chemical Vapor Deposition – CVD) im Ofen gebildet werden kann. Die obere und die untere Fläche der Dummy-Gate-Elektrodenschicht 38B sind im Wesentlichen eben.
  • Nach der Bildung werden die Gate-Elektrodenschichten 38A und 38B in einem Zwei-Stufen-Strukturierungsverfahren strukturiert, wie in 8 bis 10 gezeigt. Der entsprechende Schritt ist als Schritt 412 in dem in 32 gezeigten Verfahrensablauf gezeigt. Die Querschnittsansichten, die in 8 bis 10 gezeigt sind, werden von der vertikalen Ebene erhalten, die die Linie 8-8 in 7 enthält. Unter Bezugnahme auf 8 werden gemäß einigen Ausführungsformen der vorliegenden Offenbarung vor der Strukturierung das Pad-Oxid 39 und die harte Maske 40 gebildet, deren Materialien im Wesentlichen die gleichen sein können wie diejenigen des Pad-Oxids 24 und der harten Maske 26 (3). Dann wird der Photoresist 41 gebildet und strukturiert. In 8 ist die gestrichelte Linie 36' veranschaulicht, um die Position der oberen Fläche des Dummy-Oxids 36 zu zeigen.
  • Dann werden die harte Maske 40 und das Pad-Oxid 39 strukturiert. Das Photoresist 41 wird entfernt und die resultierende Struktur ist in 9 gezeigt. 9 veranschaulicht auch das Ätzen der Dummy-Gate-Elektrodenschicht 38B (8) unter Verwendung eines anisotropen Ätzverfahrens. Der übrige Abschnitt der Dummy-Gate-Elektrodenschicht 38B wird in der Folge als Dummy-Gate-Elektrodenabschnitt 46B bezeichnet. Der in 9 gezeigte Schritt wird als ein erstes Ätzen zum Bilden des Dummy-Gates bezeichnet. Das Ätzgas wird in Abhängigkeit von dem Material der Dummy-Gate-Elektrodenschicht 38B ausgewählt und kann eine Mischung aus Chlor (Cl2) und Stickstoff (N2), oder eine Mischung aus Fluor (F2) und Stickstoff (N2) umfassen, wenn die Dummy-Gate-Elektrodenschicht 38B aus Polysilizium gebildet wird.
  • 10A veranschaulicht einen zweiten Ätzschritt zum Bilden der Dummy-Gate-Elektrode. Die Dummy-Gate-Elektrodenschicht 38A, wie in 9 gezeigt, wird geätzt/strukturiert, was unter Verwendung eines Ätzgases durchgeführt wird, das sich zum Ätzen der Dummy-Gate-Elektrodenschicht 38A eignet. Das Ätzgas kann in Abhängigkeit von dem Material der Dummy-Gate-Elektrodenschicht 38A das gleiche wie das Ätzgas sein, das für das Ätzen der Dummy-Gate-Elektrodenschicht 38B verwendet wird, oder kann sich davon unterscheiden. Wenn zum Beispiel die Dummy-Gate-Elektrodenschicht 38A aus Siliziumnitrid gebildet wird, kann Fluorwasserstoffgas (HF) verwendet werden. Wenn die Dummy-Gate-Elektrodenschicht 38A aus (Aufschleuder)-Kohlenstoff gebildet wird, kann Sauerstoff (O2) verwendet werden. Der übrige Abschnitt der Dummy-Gate-Elektrodenschicht 38A wird in der Folge als Dummy-Gate-Elektrodenabschnitt 46BA bezeichnet. Die Dummy-Gate-Elektrodenabschnitte 46A und 46B werden in der Folge gemeinsam als Dummy-Gate-Elektrode 46 bezeichnet. Nachdem die Dummy-Gate-Elektrode 46 gebildet wurde, liegt die obere Fläche der STI-Gebiete 32 frei und auch das Dummy-Oxid 36 liegt frei, wie in 10A gezeigt. Es versteht sich, dass die Halbleiterfinne 34 und das Dummy-Oxid 36 sich in einer unterschiedlichen Ebene befinden als das veranschaulichte STI-Gebiet 32.
  • Erneut wird unter Bezugnahme auf 10A, da die Dummy-Gate-Elektrodenschicht 38A (8 und 9) (aufgrund des Materials) schwieriger zu ätzen sein kann als die Dummy-Gate-Elektrodenschicht 38A, das entsprechende Ätzgas ausgewählt, um eine starke Ätzwirkung aufzuweisen. Folglich können die Seitenwände des Dummy-Gate-Elektrodenabschnitts 46A von den entsprechenden Rändern des Dummy-Gate-Elektrodenabschnitts 46B vertieft sein. Dies kann aufgrund der niedrigen Ätzrate des Dummy-Gate-Elektrodenabschnitts 46B als Reaktion auf das Ätzgas und die starke Wirkung der Ätzung der Dummy-Gate-Elektrodenschicht 38A so sein. Die gestrichelten Linien 46A' veranschaulichen schematisch die entsprechenden Ränder des Dummy-Gate-Elektrodenabschnitts 46A. Der Dummy-Gate-Elektrodenabschnitt 46A kann auch Ränder aufweisen, wie durch die gestrichelten Linien 46A'' gezeigt, wobei die Ränder in der Querschnittsansicht gerade sind, und schräg sind (zum Beispiel mit einem Neigungswinkel α1, der kleiner als etwa 85 Grad ist). Der Dummy-Gate-Elektrodenabschnitt 46B kann auch im Wesentlichen vertikal sein (zum Beispiel mit einem Neigungswinkel α2, der größer als etwa 88 Grad und kleiner oder gleich etwa 90 Grad ist). In 10A kann der Neigungswinkel α2 größer sein als der Neigungswinkel α1, wobei die Differenz gemäß einigen Ausführungsformen größer als etwa 3 Grad ist und möglicherweise zwischen etwa 3 Grad und etwa 10 Grad liegt. 10B veranschaulicht eine perspektivische Ansicht der gleichen Struktur, die in 10A gezeigt ist.
  • Unter Bezugnahme auf 11 werden die freiliegenden Abschnitte des Dummy-Oxids 36, die nicht durch die Dummy-Gate-Elektrode 46 bedeckt sind, in einem Ätzschritt entfernt. Als Nächstes werden in 12 mehrere Verfahrensschritte durchgeführt. Als erstes werden die Gate-Spacer 48 und Fin-Spacer 50 gebildet. Der entsprechende Schritt ist als Schritt 414 in dem in 32 gezeigten Verfahrensablauf gezeigt. Die Gate-Spacer 48 werden auf den Seitenwänden der Dummy-Gate-Elektrode 46 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Gate-Spacer 48 und die Fin-Spacer 50 durch konformes Abscheiden von (einer) dielektrischen Schicht/en und dann durch Durchführen eines anisotropen Ätzens zum Entfernen horizontaler Abschnitte der dielektrischen Schicht/en durchgeführt, wodurch vertikale Abschnitte der dielektrischen Schicht/en übrig bleiben. Gemäß einigen Ausführungsformen werden die Gate-Spacer 48 und Fin-Spacer 50 aus Siliziumnitrid gebildet und können eine einschichtige Struktur aufweisen. Gemäß alternativen Ausführungsformen weisen die Gate-Spacer 48 und Fin-Spacer 50 eine Verbundstruktur auf, die mehrere Schichten umfasst. Zum Beispiel können die Gate-Spacer 48 eine Siliziumoxidschicht und eine Siliziumnitridschicht über der Siliziumoxidschicht umfassen. Die Dummy-Gate-Elektrode 46 und die Gate-Spacer 48 bedecken einen mittleren Abschnitt von jeder der Halbleiterfinnen 34, wodurch die entgegengesetzten Endabschnitte unbedeckt bleiben.
  • In einem anschließenden Schritt werden die Endabschnitte der Halbleiterfinnen 34 (siehe 11), zum Beispiel in einem Trockenätz- oder Nassätzschritt, geätzt. Als Nächstes werden Epitaxiegebiete (Source/Drain-Gebiete) 52 durch selektives Züchten eines Halbleitermaterials von den Aussparungen gebildet, die durch die geätzten Endabschnitte der Halbleiterfinnen 34 übrig sind. Der entsprechende Schritt ist als Schritt 416 in dem in 32 gezeigten Verfahrensablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Bildung von Source/Drain-Gebieten 52 ein Epitaxiewachstum. Wie in 12 veranschaulicht, werden aufgrund der Sperre der übrigen Abschnitte der Fin-Spacer 50, die Source/Drain-Gebiete 52 zuerst vertikal gezüchtet, wobei währenddessen die Source/Drain-Gebiete 52 nicht horizontal gezüchtet werden. Nachdem die Aussparungen zwischen entgegengesetzten Abschnitten der Fin-Spacer 50 vollständig gefüllt wurden, beginnen die Source/Drain-Gebiete 52, sowohl vertikal als auch horizontal zu wachsen. In 12 sind die oberen Abschnitte der Source/Drain-Gebiete 52 mit abgerundeten Außenflächen veranschaulicht. Gemäß alternativen Ausführungsformen weisen die oberen Abschnitte der Source/Drain-Gebiete 52 schräge Facetten auf.
  • Gemäß einigen beispielhaften Ausführungsformen, in denen der resultierende FinFET ein FinFET vom n-Typ ist, umfassen die Source/Drain-Gebiete 52 Siliziumphosphor (SiP) oder phosphordotierten Siliziumkohlenstoff (SiCP). Gemäß alternativen beispielhaften Ausführungsformen, in denen der resultierende FinFET ein FinFET vom p-Typ ist, umfassen die Source/Drain-Gebiete 52 SiGe und eine Störstelle vom p-Typ, wie beispielsweise Bor oder Indium, die während der Epitaxie an Ort und Stelle dotiert werden kann.
  • Als Nächstes wird, wie in 13 gezeigt, die Ätzstoppschicht 55 die in 12 gezeigte Struktur konform abdeckend gebildet. Dann wird die dielektrische Zwischenschicht (Inter-Layer Dielectric – ILD) 54 gebildet. Die entsprechenden Schritte sind als Schritt 418 in dem in 32 gezeigten Verfahrensablauf gezeigt. Dann wird ein CMP durchgeführt, um die oberen Flächen der ILD 54, die harte Maske 40 (12) und die Gate-Spacer 48 miteinander zu nivellieren. Als Nächstes wird die Dummy-Gate-Elektrode 46 geätzt, was die Aussparung 56 ergibt, wie in 13 und 14 gezeigt. Die Aussparung 56 liegt zwischen entgegengesetzten Gate-Spacern 48. Der entsprechende Schritt ist als Schritt 420 in dem in 32 gezeigten Verfahrensablauf gezeigt. Das Ätzen umfasst zwei Stufen. Unter Bezugnahme auf 13 werden die Dummy-Gate-Elektrodenabschnitte 46B (12) geätzt, zum Beispiel unter Verwendung eines ähnlichen Ätzgases wie in dem Schritt, der in 9 gezeigt ist, was die Aussparung 56 ergibt. Alternativ kann ein Nassätzen verwendet werden, zum Beispiel unter Verwendung einer HF-Lösung.
  • In einem anschließenden Schritt wird der Dummy-Gate-Elektrodenabschnitt 46A (13) geätzt, zum Beispiel unter Verwendung von ähnlichem Ätzgas wie in dem Schritt, der in 10 gezeigt ist. Die resultierende Struktur ist in 14 gezeigt. Alternativ kann ein Nassätzen verwendet werden, zum Beispiel unter Verwendung von phosporiger Säurelösung, wenn der Dummy-Gate-Elektrodenabschnitt 46A Siliziumnitrid umfasst. Die Aussparung 56 erstreckt sich somit hinab bis zu den STI-Gebieten 32. Nachdem der Dummy-Gate-Elektrodenabschnitt 46A geätzt wurde, wird das Dummy-Oxid 36 (in 14 nicht ersichtlich, siehe 6) durch die Aussparung 56 freigelegt.
  • In den anschließenden Schritten wird das freiliegende Dummy-Oxid 36 geätzt, wodurch der mittlere Abschnitt der Halbleiterfinne 34 (in 14 nicht ersichtlich) freigelegt wird. Als Nächstes wird der Replacement-Gate-Stapel 60 in der Aussparung 56 gebildet, wie in 15 gezeigt. Der entsprechende Schritt ist als Schritt 422 in dem in 32 gezeigten Verfahrensablauf gezeigt. Der Replacement-Gate-Stapel 60 kann mehrere dielektrische Schichten, um das Replacement-Gate-Dielektrikum 62 zu bilden, und mehrere leitfähige Schichten umfassen, um die Replacement-Gate-Elektrode 64 zu bilden. Gemäß einigen Ausführungsformen umfasst die Bildung des Gate-Dielektrikums 62 das Durchführen einer (dielektrischen) Grenzflächenschicht und dann das Bilden einer High-k-Dielektrikumschicht auf der Grenzflächenschicht. Die Grenzflächenschicht kann Siliziumoxid umfassen, das durch Behandeln der freiliegenden Fläche der Halbleiterfinnen 34 in einer chemischen Lösung gebildet wird, derart, dass die Halbleiterfinnen 34 oxidiert werden, um ein chemisches Oxid (Siliziumoxid) zu bilden. Das High-k-Dielektrikum wird dann auf der Grenzflächenschicht abgeschieden. Gemäß einigen Ausführungsformen weist das High-k-Dielektrikum einen k-Wert auf, der höher als etwa 7.0 ist, und kann ein Metalloxid oder ein Silikat aus Hf, Al, Zr, La und dergleichen umfassen.
  • Die Replacement-Gate-Elektrode 64 wird über dem Replacement-Gate-Dielektrikum 62 gebildet. Die Replacement-Gate-Elektrode 64 kann ein Metall enthaltendes Material, wie beispielsweise TiN, TaN, TaC, Co, Ru, Al, Cu, W, Kombinationen davon oder mehrere Schichten davon umfassen. Nach der Bildung des Gate-Dielektrikums 62 und der Gate-Elektrode 64 wird eine Planarisierung, wie beispielsweise CMP, durchgeführt, um überschüssige Abschnitte des Gate-Dielektrikums und der Gate-Elektrode über der ILD 54 zu entfernen. So wird der FinFET 66 gebildet.
  • 16A bis 23B veranschaulichen Querschnittsansichten von einigen Abschnitten des FinFET 66 in 15. 16A, 17A, 18B, 19A, 20A, 21A, 22A und 23A werden von der vertikalen Ebene erhalten, die die Linie A-A in 15 enthält, und 16B, 17B, 18B, 19B, 20B, 21B, 22B und 23B werden von der vertikalen Ebene erhalten, die die Linie B-B in 15 enthält. In jeder von 17A bis 23B weisen die Gate-Spacer 48 obere Abschnitte 48B und untere Abschnitte 48A auf, wobei die Verbindungen zwischen 48A und 48B sich auf der gleichen Ebene befinden, wo die Dummy-Gate-Elektrodenabschnitte 46A und 46B miteinander verbunden sind. Gemäß diesen Ausführungsformen befinden sich die Verbindungen zwischen dem Gate-Spacer-Abschnitt 48A und 48B auf der Ebene, die höher ist als die obere Fläche der Halbleiterfinnen 34.
  • 16A und 16B veranschaulichen die Ausführungsformen, in denen die Dummy-Gate-Elektroden 46 in 10B und 11 vertikale Ränder aufweisen und die Ränder der Dummy-Gate-Elektrodenabschnitte 46A mit den entsprechenden Rändern der Dummy-Gate-Elektrodenabschnitte 46B vertikal ausgerichtet sind (damit abschließend). Zusätzlich werden, wenn die Dummy-Gate-Elektrodenabschnitte 46A und 46B geätzt werden, wie in 13 und 14 gezeigt, entweder die inneren Flächenabschnitte der Gate-Spacer 48, die der Vertiefung 56 zugewandt sind, im Wesentlichen aufgrund hoher Ätzselektivitätswerte nicht durch die Ätzmittel geätzt, die in den Schritten verwendet werden, die in 13 und 14 gezeigt sind, oder der obere Abschnitt 48B und der untere Abschnitt 48A werden um einen gleichen Betrag geätzt. Dementsprechend weisen in 16A und 16B der obere Abschnitt 48B und der untere Abschnitt 48A der Gate-Spacer 48 die gleiche Dicke auf.
  • In 16A und 16B bilden der obere Gate-Spacer-Abschnitt 48B und die Seitenwand des Gate-Stapels 60 eine erste Grenzfläche und der untere Gate-Spacer-Abschnitt 48A und die Seitenwand des Gate-Stapels 60 bilden eine zweite Grenzfläche, wobei die erste und die zweite Grenzfläche auf eine im Wesentlichen gleiche vertikale gerade Linie (und eine gleiche vertikale Ebene) in der Querschnittsansicht ausgerichtet sind. In 17A bis 23B befinden sich die erste Grenzfläche und die zweite Grenzfläche nicht in der im Wesentlichen geraden Linie und nicht in der gleichen vertikalen Ebene.
  • 17A und 17B veranschaulichen die Ausführungsformen, in denen die Dummy-Gate-Elektroden 46 in 10B und 11 vertikale Ränder aufweisen und die Ränder der Dummy-Gate-Elektrodenabschnitte 46A in Bezug zu den entsprechenden Rändern der Dummy-Gate-Elektrodenabschnitte 46B vertieft sind. Dies ergibt, dass die Gate-Spacer 48 einen unteren Abschnitt 48A aufweisen, der in Richtung der vertikalen Mittellinie des Replacement-Gates 60 vertieft ist. So wird eine Stufe gebildet, wobei die Stufe den inneren Rand des unteren Abschnitts 48A und den inneren Rand des oberen Abschnitts 48B und die obere Fläche 48C umfasst. Zusätzlich sind in 17A und 17B aus den gleichen Gründen, wie denjenigen, die in den vorhergehenden Abschnitten behandelt wurden, die Dicke T1 der oberen Abschnitte 48B und die Dicke T2 der unteren Abschnitte 48A der Gate-Spacer 48 einander im Wesentlichen gleich (zum Beispiel mit einer Differenz von weniger als 10 Prozent der Dicke T1).
  • In 17A und 17B sind das Replacement-Gate-Dielektrikum 62 und die Replacement-Gate-Elektrode 64 als ein Beispiel veranschaulicht. In 18A bis 23B sind das Replacement-Gate-Dielektrikum 62 und die Replacement-Gate-Elektrode 64 nicht gezeigt. Es versteht sich, dass das Profil des Gate-Dielektrikums 62, das eine konformale Schicht ist, dem Profil des inneren Randes des Gate-Spacers 48 folgen wird, ähnlich wie in 17A und 17B gezeigt.
  • 18A und 18B veranschaulichen die Ausführungsformen, in denen die Gate-Elektroden 46 in 10B und 11 vertikale Ränder aufweisen und die Ränder der Dummy-Gate-Elektrodenabschnitte 46A vertikal mit den entsprechenden Rändern der Dummy-Gate-Elektrodenabschnitte 46B ausgerichtet sind, nachdem der in 11 gezeigte Schritt beendet wurde. Im in 13 und 14 gezeigten Schritt ist aufgrund der Tatsache, dass das Ätzgas zum Ätzen der Gate-Spacer-Abschnitte 48B (13 und 14) eine höhere Ätzrate für das Ätzen der Gate-Spacer-Abschnitte 48A aufweist als das Ätzgas zum Ätzen der Gate-Spacer-Abschnitte 48B, die Dicke T1 der oberen Abschnitte 48B geringer als die Dicke T2 der unteren Abschnitte 48A der Gate-Spacer 48.
  • 19A und 19B veranschaulichen die Ausführungsformen, in denen die Dummy-Gate-Elektroden 46 in 10B und 11 vertikale Ränder aufweisen und die Ränder der Dummy-Gate-Elektrodenabschnitte 46A in Bezug zu den entsprechenden Rändern der Dummy-Gate-Elektrodenabschnitte 46B vertieft sind. Dies hat zur Folge, dass die Gate Spacer 48 untere Abschnitte 48B aufweisen, die in Richtung des Replacement-Gates 60 in Bezug zu den entsprechenden oberen Abschnitten 48A vertieft sind. Ferner ist im in 13 und 14 gezeigten Schritt aufgrund der Tatsache, dass das Ätzgas zum Ätzen der Gate-Spacer-Abschnitte 48B (13 und 14) eine höhere Ätzrate für das Ätzen von Gate-Spacer-Abschnitten 48A aufweist als das Ätzgas zum Ätzen der Gate-Spacer-Abschnitte 48B, die Dicke T1 der oberen Abschnitte 48B geringer als die Dicke T2 der unteren Abschnitte 48A der Gate-Spacer 48.
  • 20A bis 23B veranschaulichen Querschnittsansichten der in 15 gezeigten Struktur. Diese Ausführungsformen sind den in 17A bis 17B gezeigten Ausführungsformen ähnlich, außer, dass die unteren Abschnitte 48A der Gate Spacer 48 mit einem Neigungswinkel α1 schräg sind (siehe 10A). Ansonsten sind die Ausführungsformen, die in 20A und 20B gezeigt sind, den Ausführungen ähnlich, die in 16A beziehungsweise 16B gezeigt sind, die Ausführungsformen, die in 21A und 21B gezeigt sind, sind den Ausführungsformen ähnlich, die in 17A beziehungsweise 17B gezeigt sind, die Ausführungsformen, die in 22A und 22B gezeigt sind, sind den Ausführungsformen ähnlich, die in 18A beziehungsweise 18B gezeigt sind, und die Ausführungsformen, die in 23A und 23B gezeigt sind, sind den Ausführungsformen ähnlich, die in 19A beziehungsweise 19B gezeigt sind.
  • 24 bis 28 veranschaulichen Querschnittsansichten von Zwischenstufen bei der Bildung eines FinFET gemäß alternativen Ausführungsformen. Sofern nichts anderes angegeben ist, sind die Materialien und die Verfahren zur Bildung der Bauelemente in diesen Ausführungsformen im Wesentlichen die gleichen wie die ähnlichen Bauelemente, die durch gleiche Bezugszeichen in den Ausführungsformen bezeichnet sind, die in 1 bis 15 gezeigt sind. Die Details, die das Verfahren zur Bildung und die Materialien der Bauelemente betreffen, die in 24 bis 28 gezeigt sind, können somit in der Erörterung der Ausführungsform gefunden werden, die in 1 bis 15 gezeigt ist.
  • Die Ausgangsschritte dieser Ausführungsformen sind im Wesentlichen die gleichen, wie in 1 bis 7 gezeigt. Als Nächstes wird, wie in 24 gezeigt, die Dummy-Gate-Elektrodenschicht 38A zurück geätzt und die obere Fläche der übrigen Gate-Elektrodenschicht 38A ist niedriger als die obere Fläche des Dummy-Oxids 36 und die oberen Flächen der Halbleiterfinnen 34. Als Nächstes wird die Gate-Elektrodenschicht 38B gebildet und wird planarisiert, um eine obere Fläche aufzuweisen, worauf ein zweistufiges Ätzverfahren folgt, wie in 8, 9 und 10A gezeigt. Die resultierende Struktur ist in 25 gezeigt. In der resultierenden Struktur können die Vertiefung der unteren Gate-Spacer-Abschnitte 48A, die Neigung der unteren Gate-Spacer-Abschnitte 48A usw., wie vorhergehend unter Bezugnahme auf 10A erörtert, den in 10A gezeigten Ausführungsformen ähnlich sein oder nicht. Darüber hinaus sind in der resultierenden Struktur die Grenzflächen zwischen Dummy-Gate-Elektrodenabschnitten 46A und Dummy-Gate-Elektrodenabschnitten 46B niedriger als die obere Fläche des Dummy-Oxids 36 und die oberen Flächen der Halbleiterfinnen 34.
  • Die darauf folgenden Schritte sind im Wesentlichen die gleichen wie in 11 bis 15 gezeigt. Zum Beispiel werden in 26 die freiliegenden Abschnitte des Dummy-Oxids 36 geätzt, wodurch die Halbleiterfinnen 34 freigelegt werden. In 27 sind die Gate-Spacer 48 und die Fin-Spacer 50 gebildet, worauf das Ätzen der Endabschnitte der Halbleiterfinnen 34 und die Bildung der Source/Drain-Gebiete 52 folgt. In 28 sind die Ätzstoppschicht 55 und die ILD 54 gebildet und planarisiert, worauf die Entfernung der oberen Fläche der Dummy-Gate-Elektrodenabschnitte 46B folgt, wie in 28 gezeigt. Als Nächstes werden die Dummy-Gate-Elektrodenabschnitte 46A entfernt und die resultierende Struktur ist die gleiche wie in 14 gezeigt. Die darauf folgenden Verfahrensschritte und die Strukturen sind ähnlich wie diejenigen, die in 15 gezeigt sind, und werden somit hier nicht noch einmal wiederholt. Der resultierende FinFET 66 ist auch ähnlich wie in 15 gezeigt.
  • 29A bis 31B veranschaulichen Querschnittsansichten von einigen Abschnitten des FinFET 66 in 15. 29A, 30A und 31A werden von der vertikalen Ebene erhalten, die die Linie A-A in 15 enthält, und 29B, 30B und 31B werden von der vertikalen Ebene erhalten, die die Linie B-B in 15 enthält. In 29A bis 31B weisen die Gate-Spacer 48 obere Abschnitte 48B und untere Abschnitte 48A auf, wobei die Verbindungen zwischen dem Gate-Spacer-Abschnitt 48A und 48B sich auf der gleichen Ebene befinden, wo die Dummy-Gate-Elektrodenabschnitte 46A und 46B miteinander verbunden sind. Gemäß diesen Ausführungsformen befinden sich die Verbindungen zwischen dem Gate-Spacer-Abschnitt 48A und 48B auf der Ebene, die niedriger ist als die obere Fläche der Halbleiterfinnen 34. Es versteht sich, dass die unteren Dummy-Gate-Elektrodenabschnitte 46A schwierig zu bilden sind (im in 10A gezeigten Schritt schwierig zu strukturieren) und schwierig zu entfernen sind (in den in 14 gezeigten Schritten). Dementsprechend wird dadurch, dass der Dummy-Gate-Elektrodenabschnitt 46A dünner gemacht wird, die Verfahrensschwierigkeit vermindert und das Profil der resultierenden Replacement-Gates und Gate-Spacer kann verbessert werden.
  • Die in 29A bis 31B gezeigten Ausführungsformen sind den in 17A bis 19B gezeigten Ausführungsformen ähnlich, außer dass in 29A bis 31B die Verbindungen zwischen den Gate-Spacer-Abschnitten 48A und 48B sich auf der Höhe befinden, die niedriger ist als die obere Fläche der Halbleiterfinnen 34. Die Details dieser Ausführungsformen werden somit hier nicht wiederholt. Zusätzlich können durch Annehmen der Ausführungsformen, wie in 24 bis 28 gezeigt, die unteren Abschnitte der Gate-Spacer 48 auch abgeschrägt werden. Die entsprechenden Strukturen sind ähnlich wie in 20A bis 23B gezeigt, außer dass die Verbindungen der Gate-Spacer-Abschnitte 48A und 48B niedriger sind als die oberen Flächen der Halbleiterfinnen 34.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Durch die Verwendung einer zweistufigen Dummy-Gate-Elektrodenbildung wird die Stärke der Dummy-Gate-Elektroden verbessert. Ergebnisse von Experimenten deuten darauf hin, dass, wenn die Dummy-Gate-Elektroden aus Polysilizium gebildet werden, die benachbarten von den Polysilizium-Dummy-Gate-Elektroden, wenn sie ein sehr hohes Seitenverhältnis aufweisen, sich neigen und aneinander haften können, was einen Ausbeuteverlust und eine Verschlechterung der Leistung zur Folge hat. Durch das Ersetzen der unteren Dummy-Gate-Elektrodenmaterialien mit ausgewählten Materialien, die sich von Polysilizium unterscheiden, wird die Stärke der Dummy-Gate-Elektroden verbessert und die Dummy-Gate-Elektroden erleiden eine niedrigere Abfall- und Haftrate, wie durch Experimente gezeigt.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Bilden von Isolationsgebieten, die sich in ein Halbleitersubstrat erstrecken, und das Vertiefen der Isolationsgebiete. Ein Abschnitt des Halbleitersubstrats zwischen den Isolationsgebieten steht höher hervor als die Isolationsgebiete, um eine Halbleiterfinne zu bilden. Eine Dummy-Gate-Elektrode wird gebildet, um einen mittleren Abschnitt der Halbleiterfinne abzudecken, wobei ein Endabschnitt der Halbleiterfinne nicht durch die Dummy-Gate-Elektrode bedeckt wird. Die Dummy-Gate-Elektrode umfasst einen unteren Dummy-Gate-Elektrodenabschnitt und einen oberen Dummy-Gate-Elektrodenabschnitt, der Polysilizium über dem unteren Dummy-Gate-Elektrodenabschnitt umfasst. Der untere Dummy-Gate-Elektrodenabschnitt und der obere Dummy-Gate-Elektrodenabschnitt werden aus unterschiedlichen Materialien gebildet. Source/Drain-Gebiete werden auf entgegengesetzten Seiten der Dummy-Gate-Elektrode gebildet. Die Dummy-Gate-Elektrode wird mit einer Replacement-Gate-Elektrode ersetzt.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung umfasst ein Verfahren das Bilden einer Dummy-Oxidschicht, die eine obere Fläche und Seitenwände einer Halbleiterfinne kontaktiert, das Bilden einer unteren Dummy-Gate-Elektrodenschicht über der Dummy-Oxid-Schicht, das Planarisieren der unteren Dummy-Gate-Elektrodenschicht und das Bilden einer oberen Dummy-Gate-Elektrodenschicht über der planarisierten unteren Dummy-Gate-Elektrodenschicht. Die obere Dummy-Gate-Elektrodenschicht umfasst Polysilizium. Das Verfahren umfasst ferner das Durchführen eines ersten Ätzschritts zum Ätzen der oberen Dummy-Gate-Elektrodenschicht unter Verwendung eines ersten Ätzgases und das Durchführen eines zweiten Ätzschritts zum Ätzen der unteren Dummy-Gate-Elektrodenschicht unter Verwendung eines zweiten Ätzgases, das sich von dem ersten Ätzgas unterscheidet. Die übrigen Abschnitte der oberen Dummy-Gate-Elektrodenschicht und der unteren Dummy-Gate-Elektrodenschicht bilden als Kombination eine Dummy-Gate-Elektrode. Das Verfahren umfasst ferner das Bilden von Gate-Spacern auf entgegengesetzten Seitenwänden der Dummy-Gate-Elektrode, das Bilden einer ILD auf entgegengesetzten Seiten der Dummy-Gate-Elektrode und das Ersetzen der Dummy-Gate-Elektrode mit einem Replacement-Gate.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst eine Vorrichtung ein Halbleitersubstrat, Isolationsgebiete, die sich in das Halbleitersubstrat erstrecken, und eine Halbleiterfinne zwischen entgegengesetzten Abschnitten der Isolationsgebiete. Die Halbleiterfinne ist höher als obere Flächen der Isolationsgebiete. Die Vorrichtung umfasst ferner einen Gate-Stapel auf einer oberen Fläche und entgegengesetzten Seiten der Halbleiterfinne und einen Gate-Spacer, der eine Seitenwand des Gate-Stapels kontaktiert. Der Gate-Spacer umfasst einen unteren Abschnitt, der einen ersten Innenrand aufweist, der eine Seitenwand des Gate-Stapels kontaktiert, und einen oberen Abschnitt über dem unteren Abschnitt. Der obere Abschnitt weist einen zweiten Innenrand auf, der die Seitenwand des Gate-Stapels kontaktiert, und der erste Innenrand und der zweite Innenrand sind versetzt.
  • Vorhergehend wurden Merkmale von mehreren Ausführungsformen dargestellt, derart, dass der Fachmann die Gesichtspunkte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte verstehen, dass die vorliegende Offenbarung ohne Weiteres als Grundlage zum Gestalten oder Abwandeln anderer Verfahren und Strukturen dienen kann, um die gleichen Zwecke durchzuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch verstehen, dass solche äquivalenten Konstruktionen nicht vom Gedanken und Schutzbereich der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Abwandlungen daran vornehmen kann, ohne vom Gedanken und Schutzbereich der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, das Folgendes umfasst: Bilden von Isolationsgebieten, die sich in ein Halbleitersubstrat erstrecken; Vertiefen der Isolationsgebiete, wobei ein Abschnitt des Halbleitersubstrats zwischen den Isolationsgebieten höher hervorsteht als die Isolationsgebiete, um eine Halbleiterfinne zu bilden; Bilden einer Dummy-Gate-Elektrode, die einen mittleren Abschnitt der Halbleiterfinne bedeckt, wobei ein Endabschnitt der Halbleiterfinne nicht durch die Dummy-Gate-Elektrode bedeckt ist, wobei die Dummy-Gate-Elektrode Folgendes umfasst: einen unteren Dummy-Gate-Elektrodenabschnitt; und einen oberen Dummy-Gate-Elektrodenabschnitt, der Polysilizium über dem unteren Dummy-Gate-Elektrodenabschnitt umfasst, wobei der untere Dummy-Gate-Elektrodenabschnitt und der obere Dummy-Gate-Elektrodenabschnitt aus unterschiedlichen Materialien gebildet sind; Bilden von Source/Drain-Gebieten auf entgegengesetzten Seiten der Dummy-Gate-Elektrode; und Ersetzen der Dummy-Gate-Elektrode mit einer Replacement-Gate-Elektrode.
  2. Verfahren nach Anspruch 1, das ferner Folgendes umfasst: Bilden einer unteren Dummy-Gate-Elektrodenschicht; Planarisieren der unteren Dummy-Gate-Elektrodenschicht; Bilden einer oberen Dummy-Gate-Elektrodenschicht über der planarisierten unteren Dummy-Gate-Elektrodenschicht; und Strukturieren der oberen Dummy-Gate-Elektrodenschicht und der unteren Dummy-Gate-Elektrodenschicht unter Verwendung einer gleichen Ätzmaske zum Bilden des oberen Dummy-Gate-Elektrodenabschnitts beziehungsweise des unteren Dummy-Gate-Elektrodenabschnitts.
  3. Verfahren nach Anspruch 2, das ferner Folgendes umfasst: Zurückätzen der planarisierten unteren Dummy-Gate-Elektrodenschicht, bis eine obere Fläche der unteren Dummy-Gate-Elektrodenschicht niedriger ist als eine obere Fläche der Halbleiterfinne.
  4. Verfahren nach Anspruch 2 oder 3, wobei das Bilden der unteren Dummy-Gate-Elektrodenschicht Atomlagenabscheidung umfasst und das Bilden der oberen Dummy-Gate-Elektrodenschicht chemische Gasphasenabscheidung umfasst.
  5. Verfahren nach Anspruch 2 oder 3, wobei das Bilden der unteren Dummy-Gate-Elektrodenschicht Aufschleudern umfasst und das Bilden der oberen Dummy-Gate-Elektrodenschicht chemische Gasphasenabscheidung umfasst.
  6. Verfahren nach einem der Ansprüche 2 bis 5, wobei die obere Dummy-Gate-Elektrodenschicht und die untere Dummy-Gate-Elektrodenschicht durch Ätzen unter Verwendung verschiedener Ätzgase strukturiert werden.
  7. Verfahren nach einem der Ansprüche 2 bis 5, wobei die obere Dummy-Gate-Elektrodenschicht und die untere Dummy-Gate-Elektrodenschicht durch Ätzen unter Verwendung eines gleichen Ätzgases strukturiert werden.
  8. Verfahren, das Folgendes umfasst: Bilden einer Dummy-Oxidschicht, die eine obere Fläche und Seitenwände einer Halbleiterfinne kontaktiert; Bilden einer unteren Dummy-Gate-Elektrodenschicht über der Dummy-Oxid-Schicht; Planarisieren der unteren Dummy-Gate-Elektrodenschicht; Bilden einer oberen Dummy-Gate-Elektrodenschicht über der planarisierten unteren Dummy-Gate-Elektrodenschicht, wobei die obere Dummy-Gate-Elektrodenschicht Polysilizium umfasst; Durchführen eines ersten Ätzschritts zum Ätzen der oberen Dummy-Gate-Elektrodenschicht unter Verwendung eines ersten Ätzgases; Durchführen eines zweiten Ätzschritts zum Ätzen der unteren Dummy-Gate-Elektrodenschicht unter Verwendung eines zweiten Ätzgases, das sich von dem ersten Ätzgas unterscheidet, wobei die übrigen Abschnitte der oberen Dummy-Gate-Elektrodenschicht und der unteren Dummy-Gate-Elektrodenschicht in Kombination eine Dummy-Gate-Elektrode bilden; Bilden von Gate-Spacern auf entgegengesetzten Seitenwänden der Dummy-Gate-Elektrode; Bilden einer dielektrischen Zwischenschicht (Inter-Layer Dielectric) auf entgegengesetzten Seiten der Dummy-Gate-Elektrode; und Ersetzen der Dummy-Gate-Elektrode mit einem Replacement-Gate.
  9. Verfahren nach Anspruch 8, das ferner Folgendes umfasst: Zurückätzen der planarisierten unteren Dummy-Gate-Elektrodenschicht, wobei die obere Dummy-Gate-Elektrodenschicht über der zurückgeätzten unteren Dummy-Gate-Elektrodenschicht gebildet wird.
  10. Verfahren nach Anspruch 9, wobei die planarisierte untere Dummy-Gate-Elektrodenschicht zurückgeätzt wird, bis eine obere Fläche der unteren Dummy-Gate-Elektrodenschicht niedriger ist als die obere Fläche der Halbleiterfinne.
  11. Verfahren nach einem von Anspruch 8 bis 10, wobei nach dem Ersetzen der Dummy-Gate-Elektrode mit dem Replacement-Gate Abschnitte der Gate-Spacer bleiben.
  12. Verfahren nach einem der Ansprüche 8 bis 11, wobei das Bilden der unteren Dummy-Gate-Elektrodenschicht das Abscheiden von Siliziumnitrid unter Verwendung von Atomlagenabscheidung umfasst.
  13. Verfahren nach einem der Ansprüche 8 bis 11, wobei das Bilden der unteren Dummy-Gate-Elektrodenschicht das Abscheiden von Kohlenstoff unter Verwendung von Aufschleudern umfasst.
  14. Verfahren nach einem der Ansprüche 8 bis 11, wobei das Bilden der unteren Dummy-Gate-Elektrodenschicht das Bilden von aufgeschleudertem Glas umfasst.
  15. Vorrichtung, die Folgendes umfasst: ein Halbleitersubstrat; Isolationsgebiete, die sich in das Halbleitersubstrat erstrecken; eine Halbleiterfinne zwischen entgegengesetzten Abschnitten der Isolationsgebiete, und wobei die Halbleiterfinne höher ist als obere Flächen der Isolationsgebiete; einen Gate-Stapel auf einer oberen Fläche und entgegengesetzten Seiten der Halbleiterfinne; und einen Gate-Spacer, der eine Seitenwand des Gate-Stapels kontaktiert, wobei der Gate-Spacer Folgendes umfasst: einen unteren Abschnitt, der einen ersten Innenrand aufweist, der eine Seitenwand des Gate-Stapels kontaktiert; und einen oberen Abschnitt über dem unteren Abschnitt, wobei der obere Abschnitt einen zweiten Innenrand aufweist, der die Seitenwand des Gate-Stapels kontaktiert, wobei der erste Innenrand und der zweite Innenrand versetzt sind.
  16. Verfahren nach Anspruch 15, wobei der erste Innenrand und der zweite Innenrand im Wesentlichen gerade sind und der erste Innenrand mehr in Richtung einer vertikalen Mittellinie des Gate-Stapels vertieft ist als der zweite Innenrand.
  17. Vorrichtung nach Anspruch 15 oder 16, wobei der untere Abschnitt dicker ist als der obere Abschnitt.
  18. Vorrichtung nach einem der Ansprüche 15 bis 17, wobei der erste Innenrand und der zweite Innenrand gemeinsam mit einer oberen Fläche des unteren Abschnitts des Gate-Spacers eine Stufe bilden.
  19. Vorrichtung nach einem der Ansprüche 15 bis 18, wobei eine Verbindung des unteren Abschnitts und des oberen Abschnitts des Gate-Spacers höher ist als die obere Fläche der Halbleiterfinne.
  20. Vorrichtung nach einem der Ansprüche 15 bis 19, wobei der erste Innenrand und der zweite Innenrand im Wesentlichen gerade sind und der erste Innenrand mehr geneigt ist als der zweite Innenrand.
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