DE102017112820A1 - Steckkontakte und Verfahren zu deren Bildung - Google Patents

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Chao-Hsun Wang
Fu-Kai Yang
Mei-Yun Wang
Kuo-Yi Chao
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
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Abstract

Ein Verfahren enthält ein Bilden eines Transistors, das ein Bilden eines Source/Drain-Gebiets an einer Seite eines Dummy-Gate-Stapels, Bilden eines ersten Zwischenschichtdielektrikums (ILD), welches das Source/Drain-Gebiet bedeckt, und Ersetzen des Dummy-Gate-Stapels mit einem Ersatz-Gate-Stapel enthält. Das Verfahren enthält ferner ein Bilden eines zweiten ILD über dem ersten ILD und dem Ersatz-Gate-Stapel und ein Bilden eines unteren Source/Drain-Steckkontakts, der elektrisch an das Source/Drain-Gebiet gekoppelt ist. Der untere Source/Drain-Steckkontakt durchdringt sowohl das erste ILD als auch das zweite ILD. Ein drittes ILD wird über dem zweiten ILD gebildet. Ein Gate-Steckkontakt wird im zweiten ILD und dritten ILD gebildet. Ein oberer Source/Drain-Steckkontakt wird gebildet, der den unteren Source/Drain-Steckkontakt überlappt und mit diesem in Kontakt ist. Der obere Source/Drain-Steckkontakt durchdringt das dritte ILD. Der obere Source/Drain-Steckkontakt und der Gate-Steckkontakt sind aus verschiedenen Materialien gebildet.

Description

  • HINTERGRUND
  • In der Herstellung von Transistoren wurden Metalle zur Bildung von Steckkontakten und Metall-Gates verwendet. Steckkontakte werden zur Verbindung mit den Source- und Drain-Gebieten und den Gates von Transistoren verwendet.
  • In einem herkömmlichen Herstellungsprozess zur Bildung von Steckkontakten wird ein erster Source/Drain-Steckkontakt in einem ersten Zwischenschichtdielektrikum (Inter-Layer Dielectric, ILD) gebildet, der mit einem Source/Drain-Gebiet elektrisch verbunden ist. Dann werden eine Kontaktätzstoppschicht und eines zweites ILD gebildet und eine Gate-Kontaktöffnung wird so gebildet, dass sie sich in das zweite ILD, die Kontaktätzstoppschicht und das erste ILD erstreckt, um das darunterliegende Metall-Gate freizulegen. Es wird auch eine Source/Drain-Kontaktöffnung gebildet, die sich in das zweite ILD und die Kontaktätzstoppschicht erstreckt, um den ersten Source/Drain-Steckkontakt freizulegen. Die Gate-Kontaktöffnung und die Source/Drain-Kontaktöffnung werden dann mit leitenden Materialien gefüllt, um einen Gate-Steckkontakt und einen zweiten Source/Drain-Steckkontakt zu bilden. In den erhaltenen Steckkontakten, die in diesem Prozess gebildet werden, können sich Poren bilden, insbesondere im Gate-Steckkontakt, der ein hohes Aspektverhältnis hat.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden ausführlichen Beschreibung verständlich, wenn diese mit den beiliegenden Figuren gelesen wird. Es wird festgehalten, dass gemäß der Standardpraxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale der deutlichen Besprechung wegen beliebig vergrößert oder verkleinert sein.
    • 1 bis 26 sind perspektivische Ansichten und Querschnittsansichten von Zwischenstufen in der Herstellung eines Transistors gemäß einigen Ausführungsformen.
    • 27 zeigt einen Prozessablauf zur Bildung eines Transistors und von Steckkontakten gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zur Implementierung verschiedener Merkmale der Erfindung bereit. Spezielle Beispiele von Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich lediglich Beispiele und nicht als Einschränkung gedacht. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet sein können, so dass die ersten und zweiten Merkmale nicht in direktem Kontakt sein mögen. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder - buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und legt selbst kein Verhältnis zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen fest.
  • Ferner können raumbezogene Begriffe, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „oberer“ und dergleichen hier zur einfachen Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) zu beschreiben, die in den Figuren dargestellt sind. Die raumbezogenen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung beinhalten. Die Vorrichtung kann anders orientiert (90 Grad oder in anderen Orientierungen gedreht) sein und die raumbezogenen Deskriptoren, die hier verwendet werden, können ebenso dementsprechend interpretiert werden.
  • Ein Transistor und die Verfahren zu dessen Bildung sind gemäß verschiedenen beispielhaften Ausführungsformen bereitgestellt. Die Zwischenstufen in der Bildung des Transistors sind gemäß einigen Ausführungsformen dargestellt. Es werden einige Variationen einiger Ausführungsformen besprochen. In den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszeichen zur Bezeichnung gleicher Elemente verwendet. In den dargestellten, beispielhaften Ausführungsformen wird die Herstellung eines Fin-Feldeffekttransistors (FinFET) als ein Beispiel zur Erklärung des Konzepts der vorliegenden Offenbarung verwendet. Planare Transistoren können ebenso das Konzept der vorliegenden Offenbarung anwenden.
  • 1 bis 26 zeigen die perspektivischen Ansichten und Querschnittsansichten von Zwischenstufen in der Herstellung eines FinFET gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die in 1 bis 26 dargestellten Schritte sind auch schematisch in dem Prozessablauf wiedergegeben, der in 27 dargestellt ist.
  • 1 zeigt eine perspektivische Ansicht einer anfänglichen Struktur. Die anfängliche Struktur enthält einen Wafer 10, der ferner ein Substrat 20 enthält. Das Substrat 20 kann ein Halbleitersubstrat sein, das ein Siliziumsubstrat, ein Silizium-Germaniumsubstrat oder ein Substrat, das aus anderen Halbleitermaterialien gebildet ist, sein kann. Das Substrat 20 kann mit einer Unreinheit vom p-Typ oder vom n-Typ dotiert sein. Isolationsgebiete 22 wie Shallow Trench Isolation (STI, Grabenisolation) Gebiete, können gebildet sein, die sich von einer oberen Oberfläche des Substrats 20 in das Substrat 20 erstrecken. Die Abschnitte des Substrats 20 zwischen benachbarten STI-Gebieten 22 werden als Halbleiterstreifen 24 bezeichnet. Die oberen Oberflächen der Halbleiterstreifen 24 und die oberen Oberflächen der STI-Gebiete 22 können im Wesentlichen gemäß einigen beispielhaften Ausführungsformen auf gleicher Ebene liegen.
  • Die STI-Gebiete 22 können ein Auskleidungsoxid (nicht dargestellt) enthalten, das ein thermisches Oxid sein kann, das durch thermische Oxidation einer Oberflächenschicht des Substrats 20 gebildet wird. Das Auskleidungsoxid kann auch eine abgeschiedene Siliziumoxidschicht sein, die zum Beispiel durch Atomlagenabscheidung (Atomic Layer Deposition, ALD), chemische Dampfphasenabscheidung mit hoher Plasmadichte (High-Density Plasma Chemical Vapor Deposition, HDPCVD) oder chemische Dampfphasenabscheidung (CVD) gebildet wird. STI-Gebiete 22 können auch ein dielektrisches Material über dem Auskleidungsoxid enthalten, wobei das dielektrische Material durch fließfähige chemische Dampfphasenabscheidung (Flowable Chemical Vapor Deposition, FCVD), Aufschleudern oder dergleichen gebildet wird.
  • Unter Bezugnahme auf 2 werden STI-Gebiete 22 vertieft, sodass die oberen Abschnitte der Halbleiterstreifen 24 höher ragen als die oberen Oberflächen der STI-Gebiete 22 um vorstehende Grate 24' zu bilden. Die Abschnitte der Halbleiterstreifen 24 in STI-Gebieten 22 werden noch immer als Halbleiterstreifen bezeichnet. Das Ätzen kann mit einem Trockenätzprozess durchgeführt werden, wobei HF3 und NH3 als Ätzgase verwendet werden können. Während des Ätzprozesses kann Plasma generiert werden. Es kann auch Argon enthalten sein. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird die Vertiefung der STI-Gebiete 22 mit einem Nassätzprozess durchgeführt. Die Ätzchemikalie kann zum Beispiel HF enthalten.
  • Unter Bezugnahme auf 3 werden Dummy-Gate-Stapel 30 auf den oberen Oberflächen und den Seitenwänden vorstehender Grate 24' gebildet. Es ist leicht nachzuvollziehen, dass, obwohl zwei Dummy-Gate-Stapel 30 der Deutlichkeit wegen dargestellt sind, ein einziger oder mehr als zwei Dummy-Gate-Stapel gebildet sein können, die parallel zueinander sind, wobei die mehreren Dummy-Gate-Stapel denselben (dieselben) Halbleitergrat(e) 24' queren. Die Dummy-Gate-Stapel 30 können Dummy-Gate-Dielektrika 32 und Dummy-Gate-Elektroden 34 über Dummy-Gate-Dielektrika 32 enthalten. Die Dummy Gate-Elektroden 34 können zum Beispiel mit Polysilizium gebildet werden und es können auch andere Materialien verwendet werden. Jeder der Dummy-Gate-Stapel 30 kann auch eine (oder mehrere) Hartmaskenschicht 36 über der Dummy-Gate-Elektrode 34 enthalten. Die Hartmaskenschichten 36 können aus Siliziumnitrid, Siliziumcarbonitrid oder dergleichen gebildet sein. Die Dummy-Gate-Stapel 30 haben auch Längsrichtungen senkrecht zu den Längsrichtungen vorstehender Grate 24'.
  • Anschließend werden Gate-Abstandhalter 38 an den Seitenwänden der Dummy-Gate-Stapel 30 gebildet. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Gate-Abstandhalter 38 aus dielektrischen Materialien wie Siliziumcarbidnitrid (SiCN), Siliziumnitrid oder dergleichen gebildet und können eine einschichtige Struktur oder eine mehrschichtige Struktur aufweisen, die mehrere dielektrische Schichten enthält.
  • Gemäß einigen Ausführungsformen enthält jeder Gate-Abstandhalter 38 eine Dielektrikumschicht mit kleiner Dielektrizitätskonstante 38A und eine Dielektrikumschicht mit nicht kleiner Dielektrizitätskonstante 38B, wobei jede der Schichten 38A und 38B durch einen dünnflächigen Abscheidungsschritt, gefolgt von einem anisotropischen Ätzschritt gebildet wird. Die Dielektrikumschicht mit kleiner Dielektrizitätskonstante 38A kann aus einem dielektrischen Material mit kleiner Dielektrizitätskonstante mit einer Dielektrizitätskonstante (einem k-Wert) kleiner als etwa 3,5 gebildet werden, das aus SiON oder SiOCN gebildet sein kann, mit darin gebildeten Poren, um ihren k-Wert auf einen gewünschten kleinen k-Wert zu verringern. Die Dielektrikumschicht mit nicht kleiner Dielektrizitätskonstante 38B kann zum Beispiel aus Siliziumnitrid gebildet sein.
  • Ein Ätzschritt (in der Folge als Source/Drain-Vertiefung bezeichnet) wird dann zum Ätzen der Abschnitte vorstehender Grate 24' ausgeführt, die nicht von Dummy-Gate-Stapeln 30 und Gate-Abstandhaltern 38 bedeckt sind, wodurch die in 4 dargestellte Struktur erhalten wird. Die Vertiefung kann anisotropisch sein und somit sind die Abschnitte der Grate 24', die direkt unterhalb der Dummy-Gate-Stapel 30 und Gate-Abstandhalter 38 liegen, geschützt und werden nicht geätzt. Die oberen Oberflächen der vertieften Halbleiterstreifen 24 können gemäß einigen Ausführungsformen niedriger als die oberen Oberflächen 22A der STI-Gebiete 22 sein. Die Vertiefungen 40 werden daher zwischen STI-Gebieten 22 gebildet. Die Vertiefungen 40 liegen an gegenüberliegenden Seiten der Dummy-Gate-Stapel 30.
  • Anschließend werden die Source/Drain-Gebiete durch selektives Züchten eines Halbleitermaterials in Vertiefungen 40 in einer Epitaxie gebildet, wodurch die Struktur in 5A erhalten wird. Gemäß einigen beispielhaften Ausführungsformen enthalten die Source/Drain-Gebiete 42 Silizium-Germanium oder Silizium. Abhängig davon, ob der erhaltene FinFET ein p-Typ FinFET oder ein n-Typ FinFET ist, kann eine Unreinheit vom p-Typ oder eine Unreinheit vom n-Typ in-situ mit dem Voranschreiten der Epitaxie dotiert werden. Wenn zum Beispiel der erhaltene FinFET ein p-Typ FinFET ist, kann Silizium-Germanium-Bor (SiGeB) gezüchtet werden. Wenn im Gegensatz dazu der erhaltene FinFET ein n-Typ FinFET ist, können Siliziumphosphor (SiP) oder Silizium-Kohlenstoff-Phosphor (SiCP) gezüchtet werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden Source/Drain-Gebiete 42 aus einem III-V Verbindungshalbleiter wie GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder mehreren Schichten davon gebildet. Sobald die Source/Drain-Gebiete 42 die Vertiefungen 40 vollständig füllen, beginnen sich die Source/Drain-Gebieten 42 horizontal auszudehnen und es können Facetten gebildet werden.
  • Nach dem Epitaxieschritt kann ferner eine Unreinheit vom p-Typ oder n-Typ in die Source/Drain-Gebiete 42 implantiert werden, um deren Konzentration an Unreinheiten zu erhöhen. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird der Implantierungsschritt übersprungen, wenn die Source/Drain-Gebiete 42 in-situ mit der Unreinheit vom p-Typ oder n-Typ während der Epitaxie dotiert werden. Die Source/Drain-Gebiete 42 können niedrigere Abschnitte enthalten, die in STI-Gebieten 22 gebildet sind, und obere Abschnitte, die über den oberen Oberflächen 22A der STI-Gebiete 22 gebildet sind.
  • 5B zeigt die Herstellung von Source/Drain-Gebieten 42 gemäß alternativen Ausführungsformen, wobei vorstehende Grate 24' nicht vertieft sind und Epitaxie-Gebiete 41 epitaktisch auf den freiliegenden vorstehenden Graten 24' gezüchtet werden. Daher enthalten die Source/Drain-Gebiete (auf die auch mit dem Bezugszeichen 42 verwiesen wird) Epitaxie-Gebiete 41 und die entsprechenden Teile vorstehender Grate 24', die beide implantiert sein können, um deren Konzentration an Unreinheiten zu erhöhen.
  • 6A zeigt eine perspektivische Ansicht der Struktur, bei der eine Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) 47 und ein Zwischenschichtdielektrikum (ILD) 46 gebildet werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden eine Pufferoxidschicht (nicht dargestellt) und CESL 47 auf Source- und Drain-Gebieten 42 gebildet. Die Pufferoxidschicht kann aus Siliziumoxid gebildet sein und die CESL 47 kann aus Siliziumnitrid, Siliziumcarbidnitrid oder dergleichen dargestellt sein. Die Pufferoxidschicht und CESL 47 können unter Verwendung eines konformen Abscheidungsverfahren wie zum Beispiel ALD gebildet werden. Das ILD 46 kann ein dielektrisches Material enthalten, das um Beispiel unter Verwendung von FCVD, Schleuderbeschichtung, CVD oder eines anderen anwendbaren Abscheidungsverfahrens gebildet werden. Das ILD 46 kann aus Tetraethylorthosilicat- (TEOS) Oxid, plasmaverstärktem CVD- (PECVD) Oxid (SiO2), Phosphorsilikatglas- (PSG), Borsilikatglas (BSG), bordotiertem Phosphorsilikatglas (BPSG) oder dergleichen gebildet sein. Es kann ein Planarisierungsschritt wie chemisch-mechanisches Polieren (CMP) oder mechanisches Schleifen durchgeführt werden, um die oberen Oberflächen des ILD 46, der CESL 47, des Dummy-Gate-Stapels 30 und Gate-Abstandhalters 38 miteinander auszugleichen.
  • Eine Querschnittsansicht der in 6A dargestellten Struktur ist in 6B gezeigt, wobei die Querschnittsansicht von einer vertikalen Ebene erhalten wird, die die Linie A-A in 6A enthält. In der Querschnittsansicht sind zwei der mehreren Dummy-Gate-Stapel 30 dargestellt und es sind die Source/Drain-Gebieten 42 dargestellt, die zwischen benachbarten Dummy-Gate-Stapeln 30 gebildet werden. Es ist leicht nachzuvollziehen, dass mehrere Dummy-Gate-Stapel 30 und Source/Drain-Gebiete 42 gebildet werden können. Ebenso können gemäß einigen Ausführungsformen die oberen Oberflächen der Source/Drain-Gebiete 42 höher als die Bodenflächen der Dummy-Gate-Stapel 30 sein.
  • Danach werden die Dummy-Gate-Stapel 30 durch Ersatz-Gate-Stapel ersetzt, die Metall-Gates und Ersatz-Gate-Dielektrika enthalten, wie in 7 bis 10 dargestellt ist. Die in 7 bis 10 und den folgenden 11 bis 26 dargestellten Querschnittsansichten werden aus derselben vertikalen Ebene erhalten, die die Linie A-A in 6A enthält. In 7 bis 26 ist die Ebene 22A der oberen Oberflächen der STI-Gebiete 22 dargestellt und die Halbleiter Grate 24' liegen über der Ebene 22A.
  • Wenn die Gate-Stapel ersetzt werden, werden zuerst die Hartmaskenschichten 36, Dummy-Gate-Elektroden 34 und Dummy-Gate-Dielektrika 32, wie in 6A und 6B dargestellt, in einem oder mehreren Ätzschritten entfernt, wodurch Gräben/Öffnungen 48 erhalten werden, wie in 7 dargestellt. Der entsprechende Schritt ist als Schritt 202 in dem in 27 gezeigten Prozessablauf dargestellt. Die oberen Oberflächen und die Seitenwände (nicht in der dargestellten Ebene) vorsehender Halbleitergrate 24' liegen zu den Gräben 48 frei.
  • 8 zeigt die Herstellung von Gate-Abstandhaltern 50 gemäß einigen Ausführungsformen. Der entsprechende Schritt ist als Schritt 204 in dem in 27 gezeigten Prozessablauf dargestellt. Gemäß alternativen Ausführungsformen werden keine Gate-Abstandhalter 50 gebildet. Zur Bildung von Gate-Abstandhaltern 50 werden eine oder mehrere dünnflächige Gate-Abstandhalterschichten zum Beispiel unter Verwendung eines Abscheidungsverfahrens wie ALD oder CVD gebildet. Die dünnflächigen Gate-Abstandhalterschichten sind konform. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Gate-Abstandhalterschichten aus Siliziumnitrid (SiN), SiC, SiON, Siliziumoxycarbonitrid, Siliziumoxynitrid oder anderen dielektrischen Materialien gebildet. Die dünnflächige Gate-Abstandhalterschichten werden in einem anisotropischen Ätzen geätzt, um horizontale Abschnitte zu entfernen, und die übrigen vertikalen Abschnitte bilden Gate-Abstandhalter 50. Die Gate-Abstandhalter 50 trennen die anschließend gebildeten Metall-Gates weiter weg von den Source/Drain-Gebieten 42, sodass die Möglichkeit eines Leckens und elektrischen Kurzschlusses zwischen ihnen verringert ist.
  • Gemäß einigen Ausführungsformen werden die Gate-Abstandhalter 50 aus einem dielektrischen Material mit kleiner Dielektrizitätskonstante gebildet, das eine Dielektrizitätskonstante (einen k-Wert) kleiner als etwa 3,5 oder 3,0 haben kann. In der gesamten Beschreibung wird der k-Wert von Siliziumoxid (SiO2), der etwa 3,9 ist, zur Unterscheidung von niederen k-Werten von hohen k-Werten verwendet. Daher werden die k-Werte, die niedriger als 3,8 sind, als niedrige k-Werte bezeichnet, und die entsprechenden dielektrischen Materialien werden als dielektrische Materialien mit kleiner Dielektrizitätskonstante bezeichnet. Im Gegensatz dazu werden die k-Werte, die höher als 3,9 sind, als hohe k-Werte bezeichnet und die entsprechenden dielektrischen Materialien werden als dielektrische Materialien mit großer Dielektrizitätskonstante bezeichnet. Zum Beispiel können die Gate-Abstandhalter 50 aus SiON oder SiOCN gebildet sein, die porös gebildet sind oder den gewünschten kleinen k-Wert haben. Die Herstellung der dielektrischen Abstandhalter 50 mit kleiner Dielektrizitätskonstante verringert in vorteilhafter Weise die parasitäre Kapazität zwischen den anschließend gebildeten Metall-Gates und Source/Drain-Gebieten 42.
  • Jeder Gate-Abstandhalter 50 kann aus einer einzigen Schicht mit einem homogenen dielektrischen Material oder aus mehreren dielektrischen Schichten gebildet sein, die aus verschiedenen dielektrischen Materialien gebildet sind. Zum Beispiel kann der Gate-Abstandhalter 50 einen Sub-Abstandshalter 50A enthalten, der aus einem dielektrischen Material mit kleiner Dielektrizitätskonstante gebildet ist, und einem Sub-Abstandshalter 50B, der aus einem Siliziumoxid oder einem dielektrischen Material mit hoher Dielektrizitätskonstante gebildet ist. Der Herstellungsprozess kann ein Abscheiden einer konformen dielektrischen Schicht und Durchführen eines anisotropischen Ätzens zur Bildung des Sub-Abstandshalters 50A und dann ein Abscheiden einer weiteren konformen dielektrischen Schicht und Durchführen eines weiteren anisotropischen Ätzens zur Bildung des Sub-Abstandshalters 50B enthalten.
  • Anschließend, unter Bezugnahme auf 9, wird eine dielektrische (Ersatz-) Gate-Schicht 52 gebildet, die sich in Gräben 48 erstreckt (8). Der entsprechende Schritt ist als Schritt 206 in dem in 27 gezeigten Prozessablauf dargestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält die dielektrische Gate-Schicht 52 eine Grenzflächenschicht (IL) 54 als ihren unteren Teil. Die IL 54 wird auf den freiliegenden Oberflächen vorstehender Grate 24' gebildet. Die IL 54 kann eine Oxidschicht wie eine Siliziumoxidschicht enthalten, die durch thermische Oxidation vorstehender Grate 24', einen chemischen Oxidationsprozess oder einen Abscheidungsprozess gebildet wird. Die dielektrische Gate-Schicht 52 kann auch eine dielektrische Schicht 56 mit hoher Dielektrizitätskonstante enthalten, die über der IL 54 gebildet ist. Die dielektrische Schicht 56 mit hoher Dielektrizitätskonstante enthält ein dielektrisches Material mit hoher Dielektrizitätskonstante wie Hafniumoxid, Lanthanoxid, Aluminiumoxid, Zirkoniumoxid oder dergleichen. Die Dielektrizitätskonstante (der k-Wert) des dielektrischen Materials mit hoher Dielektrizitätskonstante ist höher als 3,9 und kann höher als etwa 7,0 sein. Die dielektrische Schicht 56 mit hoher Dielektrizitätskonstante liegt über der IL 54 und kann mit dieser in Kontakt sein. Die dielektrische Schicht 56 mit hoher Dielektrizitätskonstante wird als konforme Schicht gebildet und erstreckt sich an den Seitenwänden der vorstehenden Grate 24' und den oberen Oberflächen und den Seitenwänden der Gate-Abstandhalter 38/50. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 56 mit hoher Dielektrizitätskonstante unter Verwendung von ALD oder CVD gebildet.
  • Unter Bezugnahme ferner auf 9 werden gestapelte Schichten 58 abgeschieden. Der entsprechende Schritt ist als Schritt 208 in dem in 27 gezeigten Prozessablauf dargestellt. Die Sub-Schichten in den gestapelten Schichten 58 sind nicht separat dargestellt, während die Sub-Schichten voneinander unterscheidbar sein können. Die Abscheidung kann unter Verwendung eines konformen Abscheidungsverfahrens, wie ALD oder CVD, durchgeführt werden, sodass die Dicke der vertikalen Abschnitte und die Dicke der horizontalen Abschnitte der gestapelten Schichten 58 (und jeder der Sub-Schichten) im Wesentlichen gleich sind. Die gestapelten Schichten 58 erstrecken sich in die Gräben 48 (8) und enthalten einige Abschnitte über dem ILD 46.
  • Die gestapelten Schichten 58 können eine Diffusionssperrschicht und eine (oder mehrere) Arbeitsfunktionsschicht über der Diffusionssperrschicht enthalten. Die Diffusionssperrschicht kann aus Titannitrid (TiN) gebildet sein, das mit Silizium dotiert sein kann (oder nicht). Die Arbeitsfunktionsschicht bestimmt die Arbeitsfunktion des Gates und enthält mindestens eine Schicht oder mehrere Schichten, die aus verschiedenen Materialien gebildet sind. Das Material der Arbeitsfunktionsschicht wird abhängig davon gewählt, ob der entsprechende FinFET ein n-Typ FinFET oder ein p-Typ FinFET ist. Wenn der FinFET zum Beispiel ein n-Typ FinFET ist, kann die Arbeitsfunktionsschicht eine TaN-Schicht und eine Titanaluminium- (TiAl) Schicht über der TaN-Schicht enthalten. Wenn der FinFET ein p-Typ FinFET ist, kann die Arbeitsfunktionsschicht eine TaN-Schicht, eine TiN-Schicht über der TaN-Schicht und eine TiAl-Schicht über der TiN-Schicht enthalten. Nach der Abscheidung der Arbeitsfunktionsschicht(en) wird eine weitere Sperrschicht gebildet, die ein weitere TiN-Schicht sein kann.
  • Anschließend wird ein metallisches Material 60 abgeschieden, das zum Beispiel aus Wolfram oder Kobalt gebildet sein kann. Das metallische Material 60 füllt die verbleibenden Gräben 48 vollständig (8). In einem anschließenden Schritt, wie in 10 dargestellt, wird ein Planarisierungsschritt wie CMP oder ein mechanisches Schleifen durchgeführt, sodass die Abschnitte der Schichten 56, 58 und 60 über dem ILD 46 entfernt werden. Der entsprechende Schritt ist als Schritt 210 in dem in 27 gezeigten Prozessablauf dargestellt. Infolgedessen werden Metall-Gate-Elektroden 62 gebildet, die die verbleibenden Abschnitte der Schichten 58 und 60 enthalten. Die verbleibenden Abschnitte der Schichten 52, 58, und 60 werden in der Folge als Ersatz-Gate-Stapel 64 bezeichnet. Wie in 10 dargestellt, können zu diesem Zeitpunkt die oberen Oberflächen des Metall-Gates 62, der Abstandhalter 38/50, der CESL 47 und des ILD 46 im Wesentlichen komplanar sein.
  • Gemäß alternativen Ausführungsformen werden die Gate-Stapel 64 vertieft, um Vertiefungen zwischen gegenüberliegenden Abschnitten der Gate-Abstandhalter 38/50 zu bilden, und dielektrische Hartmasken (wie Siliziumnitrid, nicht dargestellt) werden in die Vertiefungen gefüllt, gefolgt von einem Planarisierungsschritt sodass die oberen Oberflächen der dielektrischen Hartmasken, Abstandhalter 38/50, CESL 47 und des ILD 46 zu diesem Zeitpunkt im Wesentlichen komplanar sind.
  • In 10 sind gestrichelte Linien (markiert als 64/50) als mit den Außenrändern der Gate-Abstandhalter 50 ausgerichtet dargestellt um zu zeigen, dass sich die Gate-Abstandhalter 50 und Ersatz-Gate-Stapel 64 unter den dargestellten oberen Oberflächen der Halbleiter-Grate 24' erstrecken und sich auf die Seitenwände der Halbleiter-Grate 24' erstrecken. Die gestrichelten Linien zeigen, dass diese Abschnitte der Gate-Abstandhalter 50 und Ersatz-Gate-Stapel 64 sich nicht in der dargestellten Ebene befinden. Wenn auch nicht dargestellt, erstrecken sich die Gate-Abstandhalter 38 auch auf die Seitenwände der Halbleiter-Grate 24', wie in 3 dargestellt.
  • 11 bis 26 zeigen die Herstellung der Source/Drain-Steckkontakte und Gate-Steckkontakte. In dem dargestellten Beispiel sind drei Source/Drain-Gebieten 42 gezeigt und der dargestellte Prozess zeigt die Herstellung des Source/Drain-Steckkontakts, der mit dem ganz linken Source/Drain-Gebiet 42 verbunden ist. In einem tatsächlichen Prozess können auch Source/Drain-Steckkontakte gebildet sein, die mit den mittleren und den ganz rechten Source/Drain-Gebieten 42 verbunden sind. Diese Source/Drain-Steckkontakte sind jedoch in anderen Ebenen als der gezeigten gebildet und daher nicht sichtbar. Obwohl ein einzelner Gate-Steckkontakt direkt über dem rechten Gate-Stapel 64 dargestellt ist, kann jedoch ein Gate-Steckkontakt vorhanden sein, der direkt über dem linken Gate-Stapel 64 und mit diesem verbunden gebildet ist, der sich in einer anderen Ebene als der gezeigten befindet und somit nicht dargestellt ist.
  • Unter Bezugnahme auf 11 wird das ILD 68 über einer dielektrischen Maske 66 gebildet. Das Material des ILD 68 kann aus denselben Kandidatenmaterialien (und Verfahren) wie zur Bildung ILD 46 gewählt werden und die ILDs 46 und 68 können aus denselben oder aus unterschiedlichen dielektrischen Materialien gebildet sein. Zum Beispiel kann die dielektrische Schicht 68 unter Verwendung von PECVD gebildet werden und kann Siliziumoxid (SiO2) enthalten. Es kann eine unterscheidbare Grenzfläche zwischen den ILDs 46 und 68 vorhanden sein oder nicht. Die Dicke der dielektrischen Schicht 68 kann im Bereich zwischen etwa 700 Å und etwa 800 Å liegen.
  • Dann wird eine Metallhartmaske 70, die als Ätzmaske in der anschließenden Ätzung verwendet wird, über dem ILD 68 gebildet. Die Metallhartmaske 70 kann aus einem Metallnitrid wie Titannitrid gebildet sein. Dann wird eine Pad-Oxidschicht 72, die aus Siliziumoxid dargestellt sein kann, über der Hartmaskenschicht 70 gebildet. Dann wird ein Fotoresist 74 aufgetragen und zur Bildung einer Öffnung 76 strukturiert.
  • Der strukturierte Fotoresist 74 wird dann zum Ätzen der darunterliegenden Pad-Oxidschicht 72 und Metallhartmaske 70 verwendet, sodass sich die Öffnung 76 in die Metallhartmaske 70 erstreckt. Anschließend wird der Fotoresist 74 zum Beispiel in einem Veraschungsprozess entfernt. Die verbleibende Pad-Oxidschicht 72 und Metallhartmaske 70 werden dann als Ätzmaske zum Ätzen des ILD 68, ILD 46 und der CESL 47 verwendet, sodass die Source/Drain-Kontaktöffnung 78 gebildet wird, wie in 12 dargestellt. Der entsprechende Schritt ist als Schritt 212 in dem in 27 gezeigten Prozessablauf dargestellt. Die CESL 47 wird beim Ätzen der Schichten 68 und 46 als Ätzstoppschicht verwendet und dann wird die CESL 47 geätzt, wodurch das darunterliegende Source/Drain-Gebiet 42 freigelegt wird.
  • Unter Bezugnahme auf 13 wird die dielektrische Schicht 80 zum Beispiel unter Verwendung eines konformen Abscheidungsverfahrens wie CVD oder ALD gebildet. Die dielektrische Schicht 80 kann eine dielektrische Schicht mit hoher Dielektrizitätskonstante mit einem k-Wert größer 3,9 sein, sodass sie gute Isolierungsfähigkeit hat. Die Kandidatenmaterialien enthalten AlxOy, HfO2, SiN und SiOCN (ohne Poren oder im Wesentlichen ohne Poren im Inneren). Die Dicke der dielektrischen Schicht 80 kann im Bereich zwischen etwa 2 nm und etwa 4 nm sein.
  • Dann wird ein anisotropisches Ätzen durchgeführt, sodass die horizontalen Abschnitte der dielektrischen Schicht 80 entfernt werden, und die verbleibenden vertikalen Abschnitte an den Seitenwänden der Öffnung 78 bilden den Kontaktabstandhalter 82, der in einer Draufsicht auf den Wafer 10 einen Ring bildet. Die resultierende Struktur ist in 14 dargestellt. Der entsprechende Schritt ist als Schritt 214 in dem in 27 gezeigten Prozessablauf dargestellt. Gemäß alternativen Ausführungsformen wird die Herstellung des Kontaktabstandhalters 82 übersprungen.
  • 15 bis 18 zeigen die Herstellung eines unteren Source/Drain-Steckkontakts. Der entsprechende Schritt ist als Schritt 216 in dem in 27 gezeigten Prozessablauf dargestellt. Unter Bezugnahme auf 15 wird eine Metallschicht 84 (wie eine Titanschicht oder eine Kobaltschicht) zum Beispiel unter Verwendung von PVD abgeschieden. Die Sperrschicht 86, die eine Metallnitridschicht wie eine Titannitridschicht oder eine Tantalnitridschicht sein kann, wird dann über der Metallschicht 84 gebildet. Die Sperrschicht 86 kann durch Nitrieren einer oberen Schicht der Metallschicht 84 gebildet werden, wobei die Bodenschicht der Metallschicht 84 unnitriert bleibt, oder kann unter Verwendung eines Abscheidungsverfahrens wie CVD gebildet werden. Die Schichten 84 und 86 sind beide konform und erstrecken sich in die Öffnung 78.
  • Dann wird eine thermische Behandlung durchgeführt, um das Source/Drain-Silicidgebiet 88 zu bilden, wie n 16 dargestellt. Die thermische Behandlung kann durch Rapid Thermal Anneal (RTA), Ofenglühen oder dergleichen durchgeführt werden. Daher reagiert der untere Abschnitt der Metallschicht 84 mit dem Source/Drain-Gebiet 42 zur Bildung des Silicidgebiets 88. Die Seitenwandabschnitte der Metallschicht 84 verbleiben nach dem Silicidierungsprozess. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung steht die obere Oberfläche des Silicidgebiets 88 mit der unteren Oberfläche der Sperrschicht 86 in Kontakt.
  • Anschließend, wie in 17 dargestellt, wird metallisches Material 90 über und in Kontakt mit der Sperrschicht 86 abgeschieden. Das metallische Material 90 kann aus derselben Gruppe von Kandidatenmaterialien von metallhaltigem Material 60 ausgewählt werden und kann Wolfram oder Kobalt enthalten. Ein Planarisierungsschritt wie CMP oder mechanisches Schleifen wird dann zur Entfernung der Abschnitte von Schichten 84, 86 und 90 über dem ILD 68 durchgeführt. Die erhaltene Struktur ist in 18 dargestellt, die den Source/Drain-Steckkontakt 92 enthält.
  • 19 zeigt die Herstellung der Ätzstoppschicht 94 und die dielektrische Schicht (ILD) 96. Der entsprechende Schritt ist als Schritt 218 in dem in 27 gezeigten Prozessablauf dargestellt. Es kann eine Ätzstoppschicht 94 aus Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid, Siliziumcarbidnitrid oder dergleichen gebildet werden und kann unter Verwendung eines Abscheidungsverfahrens wie CVD gebildet werden. Das ILD 96 kann ein Material ausgewählt aus PSG, BSG, BPSG, fluordotiertem Siliziumglas (FSG), TEOS-Oxid oder PECVD-Oxid (SiO2) enthalten. Die dielektrische Schicht 96 kann unter Verwendung einer Schleuderbeschichtung, FCVD oder dergleichen gebildet werden oder unter Verwendung eines Abscheidungsverfahrens wie PECVD oder chemischer Niederdruck-Dampfphasenabscheidung (Low Pressure Chemical Vapor Deposition, LPCVD) gebildet werden.
  • Unter Bezugnahme auf 20 werden das ILD 96 und die Ätzstoppschicht 94 zur Bildung der Öffnung 98 geätzt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung hat die Öffnung 98 ein hohes Aspektverhältnis (ein Verhältnis von Höhe zu Breite), das größer als etwa 4,0 oder höher sein kann. Die Öffnung kann schmal sein, sodass ein erster Abschnitt der Oberfläche der Metall-Gate-Elektrode 62 freiliegt und ein zweiter Abschnitt der Metall-Gate-Elektrode 62 von dem ILD 68 bedeckt bleibt. Da in Betrieb des erhaltenen Transistors eine Spannung an die Metall-Gate-Elektrode 62 angelegt wird, aber keine Ströme durch sie hindurchfließen, kann die Kontaktfläche zwischen der Gate-Elektrode 62 und dem darüberliegenden Gate-Steckkontakt klein sein, ohne die Leistung des Transistors signifikant zu beeinträchtigen. Daher ist es günstig, die Öffnung 98 schmal zu gestalten, um die Größe des Transistors zu verringern, ohne elektrische Leistung zu opfern.
  • In einem anschließenden Schritt wird die Öffnung 98 mit einem (oder mehreren) leitenden Material(ien) 102 gefüllt, wie in 21 dargestellt. Das leitende Material 102 hat eine gute lückenfüllende Fähigkeit und ist somit frei von Poren. Gemäß einigen Ausführungsformen wird das leitende Material 102 aus einem Metallnitrid wie Titannitrid gebildet und das Herstellungsverfahren kann zum Beispiel PVD enthalten. Obwohl Titannitrid eine hohe Widerstandsfähigkeit hat (höher als Metalle), beeinträchtigt die hohe Widerstandsfähigkeit die Leistung des Transistors nicht signifikant, da es zum Anlegen einer Spannung, nicht eines Stroms verwendet wird. Gemäß alternativen Ausführungsformen wird das leitende Material 102 aus anderen Materialien als Wolfram gebildet.
  • Leitendes Material 102 kann homogen sein und das gesamte leitenden Material 102 hat dieselbe Zusammensetzung und kann aus entweder homogenem Titannitrid oder homogenem Wolfram gebildet sein. Gemäß alternativen Ausführungsformen hat das leitende Material 102 eine zusammengesetzte Struktur enthaltend zum Beispiel eine Sperrschicht 102A und ein metallisches Material 102B. Die Sperrschicht 102A kann aus Titannitrid gebildet sein und das metallische Material 102B kann zum Beispiel aus Wolfram gebildet sein. Das leitende Material 102 ist frei von Kobalt, da die Lückenfüllung von Kobalt nicht gut genug ist, und falls Kobalt in die Öffnung 98 gefüllt wird (20), können darin aufgrund des hohen Aspektverhältnisses der entsprechenden Öffnung Poren entstehen.
  • Gemäß einigen Ausführungsformen wird ein Planarisierungsschritt wie CMP oder mechanisches Schleifen durchgeführt, um überschüssiges leitendes Material 102 zu entfernen, sodass der Gate-Steckkontakt 104 gebildet wird, wie in 22 dargestellt. Der entsprechende Schritt ist als Schritt 220 in dem in 27 gezeigten Prozessablauf dargestellt. Die obere Oberfläche des Gate-Steckkontakts 104 ist somit mit der oberen Oberfläche der dielektrischen Schicht 96 komplanar. Gemäß alternativen Ausführungsformen wird ein Rückätzprozess zur Entfernung von überschüssigem leitenden Material 102 durchgeführt. Die obere Oberfläche des erhaltenen Gate-Steckkontakts 104 kann somit höher sein, in einer Ebene liegen oder niedriger sein als die obere Oberfläche des ILD 96. Gestrichelte Linien 106 zeigen schematisch die Positionen der oberen Oberfläche des Gate-Steckkontakts 104, wenn dieser nicht in einer Ebene mit der oberen Oberfläche des ILD 96 ist.
  • Unter Bezugnahme auf 23 werden das ILD 96 und die Ätzstoppschicht 94 geätzt, um die Source/Drain-Kontaktöffnung 108 zu bilden. Das Ätzen wird durch Durchführen eines Ätzens erster Stufe durchgeführt, das an der Ätzstoppschicht 94 stoppt, und eines Ätzens zweiter Stufe, das am Source/Drain-Steckkontakt 92 und dem ILD 68 stoppt. Die Öffnung 108 kann eine Breite W1 haben, die größer als die Breite W2 des darunterliegenden Source/Drain-Steckkontakts 92 ist. Daher wird die gesamte obere Oberfläche des Source/Drain-Steckkontakts 92 zum Kontaktieren des darunterliegenden Source/Drain-Steckkontakts 114 verwendet (25) und somit wird der Kontaktwiderstand zwischen Steckkontakten 92 und 114 minimiert. Ferner ist die Breite W1 größer als die Breite W3 des Gate-Steckkontakts 104 und kann größer als etwa die 1,2-fache Breite W3 sein. Das Verhältnis W1/W3 kann auch zwischen etwa 1,2 und 2,0 liegen.
  • Anschließend wird ein leitendes Material (werden mehrere leitende Materialien) in die Öffnung 108 abgeschieden, wie in 24 dargestellt ist. Das leitende Material 110/112 unterscheidet sich von jenem zur Bildung des Steckkontakts 104. Da die Öffnung 108 ein niederes Aspektverhältnis hat, ist die Lückenfüllung der Öffnung 108 leicht und leitendes Material 110/112 hat keine gute lückenfüllende Fähigkeit. Die Widerstandsfähigkeit ρ2 des leitenden Materials 110/112 ist jedoch vorzugsweise gering, um Source/Drain-Ströme zu leiten. Die Widerstandsfähigkeit ρ2 ist niedriger als die Widerstandsfähigkeit ρ1 des Gate-Steckkontakts 104.
  • Gemäß einigen Ausführungsformen zur Bildung des leitenden Materials 110/112 wird die dünnflächige Sperrschicht 110 abgeschieden, gefolgt von der Abscheidung von metallhaltigem Material 112 über der dünnflächigen Sperrschicht 110. Die Sperrschicht 110 kann aus einem Metallnitrid wie Titannitrid oder Tantalnitrid gebildet sein. Das metallhaltige Material 112 wird aus einem Material gebildet, das ausgewählt ist aus Wolfram, Ruthenium, Kobalt, Kupfer oder Legierungen davon. Die Herstellungsverfahren für metallhaltiges Material 112 können ausgewählt werden aus CVD, PVD oder dergleichen. Gemäß einigen Ausführungsformen, in welchen metallhaltiges Material 112 Kobalt umfasst, enthält das leitende Material 102 vorzugsweise kein Wolfram und kann aus homogenem Titannitrid gebildet sein. Der Grund ist, dass in der anschließenden Planarisierung, wie in 25 dargestellt, der Gate-Steckkontakt 104 auch planarisiert wird, zum Beispiel unter Verwendung von CMP. Die Aufschlämmung, die für das CMP von Kobalt verwendet wird, kann eine unerwünschte übermäßige Vertiefung des Wolframs bewirken (falls dieses im Gate-Steckkontakt 104 verwendet wird).
  • Anschließend, unter Bezugnahme auf 25, wird ein Planarisierungsschritt wie CMP oder mechanisches Schleifen zur Entfernung von überschüssiger leitender Sperrschicht 110 und überschüssigem metallhaltigen Material 112 durchgeführt, sodass der Source/Drain-Steckkontakt 114 gebildet wird. Der entsprechende Schritt ist als Schritt 222 in dem in 27 gezeigten Prozessablauf dargestellt. In der gesamten Beschreibung werden die Source/Drain-Steckkontakte 92 und 114 als unterer Source/Drain-Steckkontakt bzw. oberer Source/Drain-Steckkontakt bezeichnet. Die Herstellung des FinFET 120 ist somit beendet.
  • Gemäß einigen Ausführungsformen, in welchen der Gate-Steckkontakt 104 (22) vertieft ist, wie durch die gestrichelte Linie 106 dargestellt, wird ein Abschnitt der Sperrschicht 110 in die Vertiefung des Steckkontakts 104 gefüllt. Das metallhaltige Material 112 kann in die Vertiefung des Steckkontakts 104 gefüllt werden oder nicht, wobei die Sperrschicht 110 (mit oder ohne metallhaltiges Material 112) als Teile des FinFET 120 zurückbleibt.
  • In den folgenden Schritten wird eine Zwischenverbindungsstruktur gebildet. Wie zum Beispiel in 26 dargestellt, werden eine Ätzstoppschicht 122 und ein Zwischenmetalldielektrikum (IMD) 124 gebildet. Das IMD 124 kann aus einem dielektrischen Material mit kleiner Dielektrizitätskonstante gebildet werden. Metalllinien 126 und 130 werden im IMD 124 gebildet und mit dem Source/Drain-Steckkontakt 114 bzw. Gate-Steckkontakt 104 durch Durchkontaktierungen 128 bzw. 132 verbunden.
  • Die Ausführungsformen der vorliegenden Offenbarung haben gewissen vorteilhafte Merkmale. Der Gate-Steckkontakt (104) kann ein höheres Aspektverhältnis als der Source/Drain-Steckkontakt (114) haben und daher ist es schwierig, die Lückenfüllung des Gate-Steckkontakts 92 durchzuführen, ohne Poren zu verursachen. Daher wird der Gate-Steckkontakt unter Verwendung eines Materials (von Materialien) mit guter Lückenfüllfähigkeit gebildet. Die Widerstandsfähigkeit des Gate-Steckkontakts ist jedoch nicht sehr restriktiv, da der Gate-Steckkontakt zum Anlegen von Spannungen, nicht zum Leiten von Strom verwendet wird. Im Gegensatz dazu bevorzugen Source/Drain-Steckkontakte eine geringere Widerstandsfähigkeit, da sie zum Leiten von Strömen verwendet werden. Die Lückenfüllung der Source/Drain-Steckkontakte ist jedoch nicht sehr anspruchsvoll, da die Source/Drain-Steckkontakte gemäß den Ausführungsformen der vorliegenden Offenbarung niedere Aspektverhältnisse haben. Daher werden die Materialien mit niedrigen Widerstandsfähigkeitswerten zur Bildung der Source/Drain-Steckkontakte gewählt, während die Lückenfüllungsfähigkeit der Materialien des Source/Drain-Steckkontakts nicht sehr restriktiv ist. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden der Gate-Steckkontakt und die Source/Drain-Steckkontakte in verschiedenen Prozessen gebildet und werden unter Verwendung verschiedener Materialien gebildet, um ihre unterschiedlichen Anforderungen zu erfüllen.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält ein Verfahren ein Bilden eines Transistors, enthaltend ein Bilden eines Source/Drain-Gebiets an einer Seite eines Dummy-Gate-Stapels, Bilden eines ersten ILD, das das Source/Drain-Gebiet bedeckt, und Ersetzen des Dummy-Gate-Stapels mit einem Ersatz-Gate-Stapel. Das Verfahren enthält ferner ein Bilden eines zweiten ILD über dem ersten ILD und dem Ersatz-Gate-Stapel und ein Bilden eines unteren Source/Drain-Steckkontakts, der elektrisch an das Source/Drain-Gebiet gekoppelt ist. Der untere Source/Drain-Steckkontakt durchdringt sowohl das erste ILD als auch das zweite ILD. Ein drittes ILD wird über dem zweiten ILD gebildet. Ein Gate-Steckkontakt wird im zweiten ILD und dritten ILD gebildet. Ein oberer Source/Drain-Steckkontakt wird gebildet, der den unteren Source/Drain-Steckkontakt überlappt und mit diesem in Kontakt ist. Der obere Source/Drain-Steckkontakt durchdringt das dritte ILD. Der obere Source/Drain-Steckkontakt und der Gate-Steckkontakt sind aus verschiedenen Materialien gebildet.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält ein Verfahren ein Bilden eines Transistors mit einem Gate-Stapel und einem Source/Drain-Gebiet an einer Seite des Gate-Stapels, wobei der Gate-Stapel in einem ersten ILD ist, und Bilden eines unteren Source/Drain-Steckkontakts, der elektrisch an das Source/Drain-Gebiet gebildet ist. In einem ersten Prozessschritt wird ein Gate-Steckkontakt über und in Kontakt mit dem Gate-Stapel gebildet. In einem zweiten Prozessschritt wird ein oberer Source/Drain-Steckkontakt gebildet, der den unteren Source/Drain-Steckkontakt überlappt und mit diesem in Kontakt ist. Eine Ätzstoppschicht wird über und in Kontakt mit sowohl dem oberen Source/Drain-Steckkontakt als auch dem Gate-Steckkontakt gebildet.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung enthält eine Vorrichtung ein erstes ILD, einen Gate-Stapel im ersten ILD, ein zweites ILD über dem ersten ILD, ein Source/Drain-Gebiet neben dem Gate-Stapel und einen unteren Source/Drain-Steckkontakt über dem Source/Drain-Gebiet und elektrisch an dieses gekoppelt. Der untere Source/Drain-Steckkontakt durchdringt sowohl das erste ILD als auch das zweite ILD. Ein oberer Source/Drain-Steckkontakt befindet sich über und in Kontakt mit dem unteren Source/Drain-Steckkontakt. Ein Gate-Steckkontakt befindet sich über und in Kontakt mit dem Gate-Stapel. Der obere Source/Drain-Steckkontakt und der Gate-Steckkontakt sind aus verschiedenen Materialien gebildet.
  • Zuvor wurden Merkmale von mehreren Ausführungsformen angeführt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf dem Gebiet sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Bilden eines Transistors, umfassend: Bilden eines Source/Drain-Gebiets an einer Seite eines Dummy-Gate-Stapels; Bilden eines ersten Zwischenschichtdielektrikums (ILD), das das Source/Drain-Gebiet bedeckt; und Ersetzen des Dummy-Gate-Stapels mit einem Ersatz-Gate-Stapel; Bilden eines zweiten ILD über dem ersten ILD und dem Ersatz-Gate-Stapel; Bilden eines unteren Source/Drain-Steckkontakts, der elektrisch an das Source/Drain-Gebiet gekoppelt ist, wobei der untere Source/Drain-Steckkontakt sowohl das erste ILD als auch das zweite ILD durchdringt; Bilden eines dritten ILD über dem zweiten ILD; Bilden eines Gate-Steckkontakts im zweiten ILD und dritten ILD; und Bilden eines oberen Source/Drain-Steckkontakts, der den unteren Source/Drain-Steckkontakt überlappt und mit diesem in Kontakt ist, wobei der obere Source/Drain-Steckkontakt das dritte ILD durchdringt und der obere Source/Drain-Steckkontakt und der Gate-Steckkontakt aus verschiedenen Materialien gebildet sind.
  2. Verfahren nach Anspruch 1, wobei der Gate-Steckkontakt ein Aspektverhältnis größer als ein Aspektverhältnis des oberen Source/Drain-Steckkontakts hat und der Gate-Steckkontakt eine höhere Widerstandsfähigkeit als der obere Source/Drain-Steckkontakt hat.
  3. Verfahren nach Anspruch 1 oder 2, wobei der obere Source/Drain-Steckkontakt und der Gate-Steckkontakt durch separate Prozesse gebildet werden.
  4. Verfahren nach einem der vorangehenden Ansprüche, wobei der gesamte Gate-Steckkontakt durch Abscheiden eines homogenen Materials gebildet wird und der obere Source/Drain-Steckkontakt durch Abscheiden einer zusammengesetzten Struktur gebildet wird, umfassend eine untere Schicht und eine obere Schicht über der unteren Schicht.
  5. Verfahren nach Anspruch 4, wobei der gesamte Gate-Steckkontakt aus Metallnitrid gebildet ist.
  6. Verfahren nach Anspruch 5, wobei der gesamte Gate-Steckkontakt aus Titannitrid gebildet ist.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei das Ersetzen des Dummy-Gate-Stapels mit dem Ersatz-Gate-Stapel umfasst: Entfernen des Dummy-Gate-Stapels zur Bildung eines Grabens im ersten ILD; Bilden eines Gate-Abstandhalters im Graben; und Bilden des Ersatz-Gate-Stapels im Graben.
  8. Verfahren nach einem der vorangehenden Ansprüche, wobei das Bilden des unteren Source/Drain-Steckkontakts umfasst: Ätzen des zweiten ILD und des ersten ILD zur Bildung einer Source/Drain-Kontaktöffnung; Bilden eines Kontaktabstandhalters in der Source/Drain-Kontaktöffnung; und Füllen der Source/Drain-Kontaktöffnung mit einem metallischen Material zur Bildung des oberen Source/Drain-Steckkontakts.
  9. Verfahren nach Anspruch 8, wobei das Bilden des Kontaktabstandhalters ein Bilden eines dielektrischen Abstandhalters mit hoher Dielektrizitätskonstante umfasst.
  10. Verfahren, umfassend: Bilden eines Transistors, umfassend einen Gate-Stapel und ein Source/Drain-Gebiet an einer Seite des Gate-Stapels, wobei der Gate-Stapel in einem ersten Zwischenschichtdielektrikum ist (ILD); Bilden eines unteren Source/Drain-Steckkontakts, der elektrisch an das Source/Drain-Gebiet gekoppelt ist; Bilden eines Gate-Steckkontakts über und in Kontakt mit dem Gate-Stapel; Bilden eines oberen Source/Drain-Steckkontakts, der den unteren Source/Drain-Steckkontakt überlappt und mit diesem in Kontakt ist; und Bilden einer Ätzstoppschicht über und in Kontakt mit sowohl dem oberen Source/Drain-Steckkontakt als auch dem Gate-Steckkontakt.
  11. Verfahren nach Anspruch 10 ferner umfassend: bevor der obere Source/Drain-Steckkontakt und der Gate-Steckkontakt gebildet werden, Abscheiden eines zweiten ILD über dem ersten ILD; und Abscheiden eines dritten ILD über dem zweiten ILD, wobei der untere Source/Drain-Steckkontakt das erste ILD und das zweite ILD durchdringt, der Gate-Steckkontakt das zweite ILD und das dritte ILD durchdringt und der obere Source/Drain-Steckkontakt das dritte ILD durchdringt.
  12. Verfahren nach Anspruch 10 oder 11, wobei der Gate-Steckkontakt ein Aspektverhältnis hat, das größer als ein Aspektverhältnis des oberen Source/Drain-Steckkontakts ist, und der Gate-Steckkontakt eine höhere Widerstandsfähigkeit als der obere Source/Drain-Steckkontakt hat.
  13. Verfahren nach einem der vorangehenden Ansprüche 10 bis 12, wobei ein gesamter Gate-Steckkontakt aus einem homogenen Material gebildet ist und der obere Source/Drain-Steckkontakt eine zusammengesetzte Struktur hat, umfassend eine untere Schicht und eine obere Schicht über der unteren Schicht.
  14. Verfahren nach Anspruch 13, wobei der gesamte Gate-Steckkontakt aus einem Metallnitrid gebildet ist.
  15. Verfahren nach einem der vorangehenden Ansprüche 10 bis 14, wobei das Bilden des unteren Source/Drain-Steckkontakts umfasst: Ätzen des ersten ILD zur Bildung einer Source/Drain-Kontaktöffnung; Bilden eines Kontaktabstandhalters in der Source/Drain-Kontaktöffnung; und Füllen der Source/Drain-Kontaktöffnung mit einem metallischen Material.
  16. Verfahren nach Anspruch 15, wobei das Bilden des Kontaktabstandhalters ein Bilden eines dielektrischen Abstandhalters mit hoher Dielektrizitätskonstante umfasst.
  17. Vorrichtung, umfassend: ein erstes Zwischenschichtdielektrikum (ILD); einen Gate-Stapel im ersten ILD; ein zweites ILD über dem ersten ILD; ein Source/Drain-Gebiet neben dem Gate-Stapel; einen unteren Source/Drain-Steckkontakt über dem Source/Drain-Gebiet und elektrisch an dieses gekoppelt, wobei der unteren Source/Drain-Steckkontakt sowohl das erste ILD als auch das zweite ILD durchdringt; einen oberen Source/Drain-Steckkontakt über und in Kontakt mit dem unteren Source/Drain-Steckkontakt; und einen Gate-Steckkontakt über und in Kontakt mit dem Gate-Stapel, wobei der obere Source/Drain-Steckkontakt und der Gate-Steckkontakt aus verschiedenen Materialien gebildet sind.
  18. Vorrichtung nach Anspruch 17, wobei der obere Source/Drain-Steckkontakt und der Gate-Steckkontakt unterschiedliche Widerstandsfähigkeitswerte haben.
  19. Vorrichtung nach Anspruch 17 oder 18, wobei der gesamte Gate-Steckkontakt aus einem homogenen Material gebildet ist.
  20. Vorrichtung nach einem der vorangehenden Ansprüche 17 bis 19, ferner umfassend einen dielektrischen Kontaktabstandhalter, der den unteren Source/Drain-Steckkontakt umschließt.
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