KR101967541B1 - 접촉 플러그 및 이를 형성하는 방법 - Google Patents

접촉 플러그 및 이를 형성하는 방법 Download PDF

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KR101967541B1
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차오-순 왕
쿼-이 차오
푸-카이 양
메이-윤 왕
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 방법은, 더미 게이트 적층의 측부상에 소스/드레인 영역을 형성하는 단계, 소스/드레인 영역을 덮는 제1 층간 유전체(Inter-Layer Dielectric; ILD)를 형성하는 단계, 및 더미 게이트 적층을 대체 게이트 적층으로 대체시키는 단계를 포함하는, 트랜지스터를 형성하는 단계를 포함한다. 본 방법은, 제1 ILD와 대체 게이트 위에 제2 ILD를 형성하는 단계와, 소스/드레인 영역에 전기적으로 결합되는 하부 소스/드레인 접촉 플러그를 형성하는 단계를 더 포함한다. 하부 소스/드레인 접촉 플러그는 제1 ILD와 제2 ILD 둘 다를 관통한다. 제3 ILD는 제2 ILD 위에 형성된다. 게이트 접촉 플러그는 제2 ILD와 제3 ILD 내에 형성된다. 상부 소스/드레인 접촉 플러그는 하부 소스/드레인 접촉 플러그와 중첩되어 접촉하게 형성된다. 상부 소스/드레인 접촉 플러그는 제3 ILD를 관통한다. 상부 소스/드레인 접촉 플러그와 게이트 접촉 플러그는 상이한 물질들로 형성된다.

Description

접촉 플러그 및 이를 형성하는 방법{CONTACT PLUGS AND METHODS FORMING SAME}
트랜지스터의 형성시에, 접촉 플러그와 금속 게이트를 형성하기 위해 금속이 사용되었다. 접촉 플러그는 소스 영역, 드레인 영역, 및 트랜지스터의 게이트에 연결하기 위해 사용된다.
접촉 플러그를 형성하는 종래의 형성 프로세스에서, 제1 소스/드레인 접촉 플러그가 제1 층간 유전체(Inter-Layer Dielectric; ILD) 내에 형성되고 소스/드레인 영역에 전기적으로 연결된다. 그런 다음, 접촉 에칭 정지층과 제2 ILD가 형성되고, 게이트 접촉 개구는, 하부 금속 게이트를 노출시키기 위해, 제2 ILD, 접촉 에칭 정지층, 및 제1 ILD 내로 연장되도록 형성된다. 소스/드레인 접촉 개구는 또한 제1 소스/드레인 접촉 플러그를 노출시키기 위해, 제2 ILD와 접촉 에칭 정지층 내로 연장되도록 형성된다. 그런 다음, 게이트 접촉 개구와 소스/드레인 접촉 개구가 전도성 물질로 채워져 게이트 접촉 플러그와 제2 소스/드레인 접촉 플러그를 형성한다. 이 프로세스에서 형성되는 산출되는 접촉 플러그는 그 내부에, 특히, 고 종횡비를 갖는 게이트 접촉 플러그 내에 형성된 공동(void)의 문제를 겪을 수 있다.
본 방법은, 더미 게이트 적층의 측부상에 소스/드레인 영역을 형성하는 단계, 소스/드레인 영역을 덮는 제1 층간 유전체(Inter-Layer Dielectric; ILD)를 형성하는 단계, 및 더미 게이트 적층을 대체 게이트 적층으로 대체시키는 단계를 포함하는, 트랜지스터를 형성하는 단계를 포함한다. 본 방법은, 제1 ILD와 대체 게이트 위에 제2 ILD를 형성하는 단계와, 소스/드레인 영역에 전기적으로 결합되는 하부 소스/드레인 접촉 플러그를 형성하는 단계를 더 포함한다. 하부 소스/드레인 접촉 플러그는 제1 ILD와 제2 ILD 둘 다를 관통한다. 제3 ILD는 제2 ILD 위에 형성된다. 게이트 접촉 플러그는 제2 ILD와 제3 ILD 내에 형성된다. 상부 소스/드레인 접촉 플러그는 하부 소스/드레인 접촉 플러그와 중첩되어 접촉하게 형성된다. 상부 소스/드레인 접촉 플러그는 제3 ILD를 관통한다. 상부 소스/드레인 접촉 플러그와 게이트 접촉 플러그는 상이한 물질들로 형성된다.
본 발명 개시의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 특징부들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 특징부들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1 내지 26은 일부 실시예들에 따른 트랜지스터의 형성시에 중간 스테이지의 투시도 및 단면도이다.
도 27은 일부 실시예들에 따라 트랜지스터와 접촉 플러그를 형성하는 프로세스 흐름을 예증한다.
하기의 개시는 본 발명의 상이한 특징부들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트 및 배열의 특정 예는 본 발명을 단순화하도록 이하에서 설명된다. 물론, 이것들은 단지 예시이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부의 형성은, 제1 및 제2 특징부들이 직접 접촉해서 형성되는 실시예를 포함하고, 추가적인 특징부가 제1 특징부와 제2 특징부 사이에 형성될 수 있어서 제1 및 제2 특징부가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 발명 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에 배치된", "더 낮은", "위에 배치된", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예증되는 바와 같이 하나의 요소 또는 특징부와 다른 요소(들) 또는 특징부(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 장치의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
다양한 예시적인 실시예에 따라 트랜지스터와 이 트랜지스터를 형성하는 방법이 제공된다. 트랜지스터를 형성하는 중간 스테이지가 일부 실시예에 따라 예증된다. 일부 실시예의 일부 변형례가 논의된다. 다양한 도면 및 예증적 실시예 전반에 걸쳐, 유사한 참조 번호는 유사한 구성요소를 지정하는데 사용된다. 예증된 예시적인 실시예에서, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 형성은 본 발명의 개념을 설명하기 위한 예시로서 사용된다. 평면형 트랜지스터는 또한 본 개시의 개념을 채용할 수 있다.
도 1 내지 26은 본 발명 개시의 일부 실시예들에 따른 FinFET의 형성시에 중간 스테이지의 투시도 및 단면도를 예증한다. 도 1 내지 26에 도시된 단계들은 또한 도 27에 도시된 프로세스 흐름에서 개략적으로 반영된다.
도 1은 초기 구조체의 투시도를 예증한다. 초기 구조체는, 기판(20)을 더 포함하는 웨이퍼(10)를 포함한다. 기판(20)은, 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 물질로 형성된 기판일 수 있는 반도체 기판일 수 있다. 기판(20)은 p형 불순물 또는 n형 불순물로 도핑될 수 있다. 쉘로우 트렌치 격리부(Shallow Trench Isolation; STI) 영역과 같은 격리 영역(22)은 기판(20)의 상단 표면으로부터 기판(20) 내로 연장되도록 형성될 수 있다. 이웃하는 STI 영역들(22) 사이의 기판(20)의 부분은 반도체 스트립(24)이라고 지칭된다. 반도체 스트립(24)의 상단 표면과 STI 영역(22)의 상단 표면은 일부 예시적인 실시예에 따라 서로 실질적으로 수평일 수 있다.
STI 영역(22)은, 기판(20)의 표면층의 열 산화를 통해 형성된 열 산화물일 수 있는 라이너 산화물(미도시됨)을 포함할 수 있다. 라이너 산화물은 예를 들면, 원자층 퇴적(Atomic Layer Deposition; ALD), 고밀도 플라즈마 화학적 증기 퇴적(High-Density Plasma Chemical Vapor Deposition; HDPCVD), 또는 화학적 증기 퇴적(Chemical Vapor Deposition; CVD)을 사용해 형성된 퇴적된 실리콘 산화물일 수 있다. STI 영역(22)은 라이너 산화물 위에 유전체 물질을 또한 포함할 수 있으며, 유전체 물질은 유동적 화학적 증기 퇴적(Flowable Chemical Vapor Deposition; FCVD), 스핀-온 등을 사용해 형성될 수 있다.
도 2를 참조하면, STI 영역(22)이 리세싱되어, 반도체 스트립(24)의 상단 부분이 STI 영역(22)의 상단 표면보다 더 높게 돌출하여 돌출 핀(24’)을 형성하게 된다. STI 영역(22) 내의 반도체 스트립(24)의 부분은 반도체 스트립이라고 여전히 지칭된다. 에칭은 건식 에칭 프로세스를 사용해 수행될 수 있으며, HF3과 NH3는 에칭 기체로서 사용될 수 있다. 에칭 프로세스 동안, 플라즈마가 생성될 수 있다. 아르곤이 또한 포함될 수 있다. 본 개시의 대안적인 실시예에 따라, STI 영역(22)의 리세싱이 습식 에칭 프로세스를 사용해 수행된다. 에칭 화학 물질은 예를 들면 HF를 포함할 수 있다.
도 3을 참조하면, 더미 게이트 적층(30)은 돌출 핀(24’)의 상단 표면 및 측벽상에 형성된다. 비록 두 개의 더미 게이트 적층들(30)이 명확성을 위해 예증되지만, 동일한 반도체핀(들)(24’)을 교차하는 복수의 더미 게이트 적층들을 갖게 형성되는 단일하거나 두 개 보다 많은 더미 게이트 적층들 - 이 더미 게이트 적층들은 서로 평행함 - 이 존재할 수 있다. 더미 게이트 적층(30)은 더미 게이트 유전체(32)와, 더미 게이트 유전체(32) 위의 더미 게이트 전극(34)을 포함할 수 있다. 더미 게이트 전극(34)은 예를 들면, 폴리실리콘을 사용해 형성될 수 있고, 다른 물질이 또한 사용될 수 있다. 더미 게이트 적층들(30) 각각은 또한 더미 게이트 전극(34) 위에 하나의 (또는 복수의) 하드 마스크층(36)을 포함할 수 있다. 하드 마스크층(36)은 실리콘 질화물, 실리콘 탄소-질화물 등으로 형성될 수 있다. 더미 게이트 적층(30)은 또한 돌출 핀(24’)의 길이 방향에 수직인 길이 방향을 가진다.
다음으로, 게이트 스페이서(38)가 더미 게이트 적층(30)의 측벽상에 형성된다. 본 개시의 일부 실시예에 따라, 게이트 스페이서(38)는 실리콘 탄소-산화질화물(SiCN), 실리콘 질화물 등과 같은 유전체 물질로 형성되고, 단일층 구조체, 또는 복수의 유전체층들을 포함하는 다중층 구조체를 가질 수 있다.
일부 실시예에 따라, 게이트 스페이서들(38) 각각은 로우-k 유전체층(38A)과 넌-로우(non-low)-k 유전체층(38B)을 포함하며, 로우-k 유전체층(38A)과 넌-로우-k 유전체층(38B) 각각은 이방성 에칭 단계에 의해 후속되는 블랭킷 퇴적 단계를 통해 형성된다. 로우-k 유전체층(38A)은 SiON 또는 SiOCN으로 형성될 수 있는 약 3.5보다 낮은 유전율(k 값)을 갖는 로우-k 유전체 물질로 형성될 수 있으며, 그 자신의 k 값을 원하는 로우-k 값으로 감소시키도록 그 내부에 형성된 기공(pore)을 갖는다. 넌-로우-k 유전체층(38B)은 예를 들면, 실리콘 질화물로 형성될 수 있다.
그런 다음, 더미 게이트 적층(30)과 게이트 스페이서(38)에 의해 덮이지 않는 돌출 핀(24’)의 부분을 에칭하기 위한 에칭 단계(이하에서는 소스/드레인 리세싱이라고 지칭됨)가 수행되어, 도 4에 도시된 구조체를 산출한다. 리세싱은 이방성일 수 있고, 따라서, 더미 게이트 적층(30)과 게이트 스페이서(38) 바로 아래에 놓인 핀(24’)의 부분이 보호되고 에칭되지 않는다. 일부 실시예에 따라, 리세싱된 반도체 스트립(24)의 상단 표면은 STI 영역(22)의 상단 표면(22A)보다 낮을 수 있다. 리세스(40)는 STI 영역들(22) 사이에 형성된다. 이에 따라, 리세스(40)는 더미 게이트 적층들(20)의 대향 측부들상에 배치된다.
다음으로, 소스/드레인 영역은 리세스(40) 내의 반도체 물질을 에피택시로(in an epitaxy) 선택적으로 성장시킴으로써 형성되고 도 5a 내의 구조체를 산출한다. 일부 예시적인 실시예에 따라, 소스/드레인 영역(42)은 실리콘 게르마늄 또는 실리콘을 포함한다. 산출되는 FinFET이 p형 FinFET인지 또는 n형 FinFET인지에 따라, p형 또는 n형 불순물이 에피택시의 진행(proceeding)과 함께 인시츄(in-situ) 도핑될 수 있다. 예를 들면, 산출되는 FinFET은 p형 FinFET일 때, 실리콘 게르마늄 붕소(SiGeB)가 성장될 수 있다. 역으로, 산출되는 FinFET이 n형 FinFET일 때, 실리콘 인(SiP) 또는 실리콘 탄소 인(SiCP)이 성장될 수 있다. 본 개시의 대안적인 실시예에 따라, 소스/드레인 영역(42)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들 물질들의 조합, 또는 이들 물질들의 다중층과 같은 III-V 화합물 반도체로 형성된다. 소스/드레인 영역(42)이 리세스(40)를 완전히 채운 후에, 소스/드레인 영역(42)은 수평으로 확장하기 시작하고 패싯(facet)이 형성될 수 있다.
에피택시 단계 후에, 소스/드레인 영역(42)에는 이 영역의 불순물 농도를 증가시키도록 p형 또는 n형 불순물이 더 주입될 수 있다. 본 개시의 대안적인 실시예에 따라, 소스/드레인 영역(42)이 에피택시 동안 p형 불순물 또는 n형 불순물로 인시츄 도핑될 때 주입 단계가 생략된다. 소스/드레인 영역(42)은, STI 영역(22) 내에 형성되는 하부 부분과 STI 영역(22)의 상단 표면(22A) 위에 형성되는 상부 부분을 포함할 수 있다.
도 5b는 대안적인 실시예에 따라 소스/드레인 영역(42)의 형성을 예증하며, 돌출 핀(24’)이 리세싱되지 않고, 에피택시 영역(41)은 노출된 돌출 핀(24’)상에 에피택셜하게 성장된다. 따라서, 소스/드레인 영역(참조 번호(42)를 사용해서 또한 지칭됨)은 에피택시 영역(41)과 도출 핀(24)의 대응 부분을 포함하고, 이들 둘은 소스/드레인 영역의 불순물 농도를 증가시키기 위해 주입될 수 있다.
도 6a는 형성되고 있는 접촉 에칭 정지층(Contact Etch Stop Layer; CESL)(47)과 층간 유전체(Inter-Layer Dielectric; ILD)(46)를 갖는 구조체의 투시도를 예증한다. 본 개시의 일부 실시예에 따라, 버퍼 산화물층(미도시됨)과 CESL(47)이 소스와 드레인 영역(42)상에 형성된다. 버퍼 산화물층은 실리콘 산화물로 형성될 수 있고, CESL(47)은 실리콘 질화물, 실리콘 탄소-질화물 등으로 형성될 수 있다. 버퍼 산화물층과 CESL(47)은 예를 들면, ALD와 같은 컨포멀(conformal) 퇴적 방법을 사용해 형성될 수 있다. ILD(46)는 예를 들면, FCVD, 스핀-온 코팅, CVD, 또는 다른 적용가능한 퇴적 방법을 사용해 형성된 유전체 물질을 포함할 수 있다. ILD(46)는 TEOS(tetra-ethyl-ortho-silicate) 산화물, 플라즈마 강화 CVD(Plasma Enhanced CVD; PECVD) 산화물(SiO2), PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등으로 형성될 수 있다. 화학 기계적 연마(Chemical Mechanical Polish; CMP) 또는 기계적 그라인딩과 같은 평탄화 단계는 ILD(46), CESL(47), 더미 게이트 적층(30), 및 게이트 스페이서(38)의 상단 표면들을 서로에 대해 평평하게 하기 위해 수행될 수 있다.
도 6a에 도시된 구조체의 단면도가 도 6b에 예증되어 있고, 단면도는 도 6a 내의 A-A를 포함하는 수직 평면으로부터 획득된다. 이 단면도에서, 복수의 더미 게이트 적층들(30) 중 두 개가 예증되고, 이웃하는 더미 게이트 적층들(30) 사이에 형성된 소스/드레인 영역들(42)이 예증된다. 더 많은 더미 게이트 적층들(30)과 소스/드레인 영역들(42)이 형성될 수 있다는 것이 인식된다. 또한, 일부 실시예에 따라, 소스/드레인 영역들(42)의 상단 표면들은 더미 게이트 적층들(30)의 하단 표면들보다 높을 수 있다.
다음으로, 더미 게이트 적층들(30)은, 도 7 내지 10에 도시된 바와 같이, 금속 게이트와 대체 게이트 유전체를 포함하는, 대체 게이트 적층으로 대체된다. 도 7 내지 10과 후속 도면 11 내지 26에 도시된 단면도는 도 6a의 라인 A-A를 포함하는 동일한 수직 평면으로부터 획득된다. 도 7 내지 26에서, STI 영역(22)의 상단 표면의 레벨(22A)이 예증되고, 반도체 핀(24’)은 레벨(22A) 위에 있다.
게이트 적층을 대체시킬 때, 도 6a 및 6b에서 도시된 바와 같이 하드 마스크층(36), 더미 게이트 전극(34), 및 더미 게이트 유전체(32)가 하나의 에칭 단계 또는 복수의 에칭 단계들에서 먼저 제거되어 도 7에 도시된 바와 같이 트렌치/개구(48)를 산출한다. 각각의 단계는 도 27에 도시된 프로세스 흐름 내의 단계(202)로서 예증된다. 돌출 반도체 핀(24’)의 (예증된 평면에 있지 않은) 측벽 및 상단 표면이 트렌치(48)에 노출된다.
도 8은 일부 예시적인 실시예에 따른 게이트 스페이서(50)의 형성을 예증한다. 각각의 단계는 도 27에 도시된 프로세스 흐름 내의 단계(204)로서 예증된다. 대안적인 실시예에 따라, 게이트 스페이서(50)가 형성되지 않는다. 게이트 스페이서(50)를 형성하도록, 하나 이상의 블랭킷 게이트 스페이서층이 예를 들면, ALD 또는 CVD와 같은 퇴적 방법을 사용해 형성된다. 블랭킷 게이트 스페이서층은 컨포멀하다. 본 개시의 일부 실시예에 따라, 게이트 스페이서층은 실리콘 질화물(SiN), SiC, SiON, 실리콘 산탄질화물, 실리콘 산화질화물, 또는 다른 유전체 물질로 형성된다. 블랭킷 게이트 스페이서층은 수평 부분을 제거하도록 이방성 에칭으로 에칭되고, 잔여 수직 부분은 게이트 스페이서(50)를 형성한다. 게이트 스페이서(50)는 후속적으로 형성된 금속 게이트를 소스/드레인 영역(42)으로부터 더 멀리 분리시켜서 이들간의 전기적 단락과 누출의 가능성이 감소된다.
일부 실시예에 따라, 게이트 스페이서(50)는, 약 3.5 또는 3.0보다 낮은 유전율(k 값)을 가질 수 있는, 로우-k 유전체 물질로 형성된다. 본 설명 전체를 통해, 약 3.9인 실리콘 산화물(SiO2)의 k 값은 로우 k 값과 하이 k 값을 구별하기 위해 사용된다. 따라서, 3.8보다 낮은 k 값은 로우 k 값이라고 지칭되고, 제각각의 유전체 물질은 로우 k 유전체 물질이라고 지칭된다. 역으로, 3.9보다 높은 k 값은 하이 k 값이라고 지칭되고, 제각각의 유전체 물질은 하이 k 유전체 물질이라고 지칭된다. 예를 들면, 원하는 로우 k 값을 갖도록 다공성으로서 형성되는 게이트 스페이서(50)는 SiON 또는 SiOCN으로 형성될 수 있다. 로우 k 유전체 스페이서(50)의 형성은, 후속적으로 형성되는 금속 게이트와 소스/드레인 영역(42) 사이의 기생 커패시턴스를 이롭게 감소시킨다.
게이트 스페이서들(50) 각각은, 동종의 유전체 물질을 갖는 단일 층, 또는 상이한 유전체 물질들로 형성된 복수의 유전체층들로 형성될 수 있다. 예를 들면, 게이트 스페이서(50)는, 로우 k 유전체 물질로 형성된 서브-스페이서(50A)와, 실리콘 산화물 또는 하이-k 유전체 물질로 형성된 서브-스페이서(50B)를 포함할 수 있다. 이 형성 프로세스는, 컨포멀한 유전체층을 퇴적시키는 것과, 서브-스페이서(50A)를 형성하도록 이방성 에칭을 수행하는 것과, 그런 다음, 또 다른 컨포멀 유전체층을 퇴적시키는 것과, 서브-스페이서(50B)를 형성하도록 또 다른 이방성 에칭을 수행하는 것을 포함할 수 있다.
다음으로, 도 9를 참조하면, 트렌치(48)(도 8) 내로 연장되는 (대체) 게이트 유전체층(52)이 형성된다. 각각의 단계는 도 27에 도시된 프로세스 흐름 내의 단계(206)로서 예증된다. 본 개시의 일부 실시예에 따라, 게이트 유전체층(52)은 그 자신의 하부 부분으로서 계면층(Interfacial Layer; IL)(54)을 포함한다. IL(54)은 돌출 핀(24’)의 노출된 표면상에 형성된다. IL(54)은, 돌출 핀(24’)의 열산화, 화학적 산화 프로세스, 또는 퇴적 프로세스를 통해 형성되는 실리콘 산화물층과 같은 산화물층을 포함할 수 있다. 게이트 유전체층(52)은 IL(54) 위에 형성되는 하이-k 유전체층(56)을 또한 포함할 수 있다. 하이-k 유전체층(56)은 하프늄 산화물, 란탄 산화물, 알루미늄 산화물, 지르코늄 산화물 등과 같은 하이-k 유전체 물질을 포함한다. 하이-k 유전체 물질의 유전율(k 값)은 3.9보다 높고, 약 7.0보다 높을 수 있다. 하이-k 유전체층(56)은 IL(54) 위에 놓이고, IL(54)에 접촉할 수 있다. 하이-k 유전체층(56)은 컨포멀층으로서 형성되고, 돌출 핀(24’)의 측벽과 게이트 스페이서(38/50)의 상단 표면 및 측벽상에서 연장된다. 본 발명 개시의 일부 실시예에 따라, 하이-k 유전체층(56)이 ALD 또는 CVD를 사용해 형성된다.
도 9를 더 참조하면, 적층된 층(58)이 퇴적된다. 각각의 단계는 도 27에 도시된 프로세스 흐름 내의 단계(208)로서 예증된다. 적층된 층(58)의 서브-층이 분리되게 도시되지 않지만 서브-층은 서로 구별가능할 수 있다. 퇴적은 ALD 또는 CVD와 같은 컨포멀 퇴적 방법을 사용해 수행될 수 있어서, 적층된 층(58) (그리고 서브-층들 각각)의 수직 부분의 두께와 수평 부분의 두께가 서로 실질적으로 동일하다. 적층된 층(58)은 트렌치(48) 내로 연장되고(도 8), ILD(46) 위에 일부 부분을 포함한다.
적층된 층(58)은 확산 장벽층과 확산 장벽층 위에 하나의 (또는 하나보다 많은) 일함수층을 포함할 수 있다. 확산 장벽층은, 실리콘으로 도핑될 수 있는 (또는 도핑되지 않을 수 있는) 티타늄 질화물(TiN)로 형성될 수 있다. 일함수층은 게이트의 일함수를 결정하고, 상이한 물질들로 형성된 적어도 하나의 층, 또는 복수의 층들을 포함한다. 일함수층의 물질은, 제각각의 FinFET이 n형 FinFET인지 또는 p형 FinFET인지에 따라 선택된다. 예를 들면, FinFET이 n형 FinFET일 때, 일함수층은 TaN층과 TaN층 위에 티타늄 알루미늄(TiAl)층을 포함할 수 있다. FinFET이 p형 FinFET일 때, 일함수층은 TaN층, TaN층 위의 TiN층, 및 TiN층 위의 TiAl층을 포함할 수 있다. 일함수층(들)의 퇴적 후에, 도 다른 TiN층일 수 있는 또 다른 장벽층이 형성된다.
다음으로, 예를 들면, 텅스텐 또는 코발트로 형성될 수 있는 금속성 물질(60)이 퇴적된다. 금속성 물질(60)은 잔여 트렌치(48)를 완전히 채운다(도 8). 도 10에 도시된 바와 같은 후속 단계에서, CMP 또는 기계적 그라인딩과 같은 평탄화 단계가 수행되어, ILD(46) 위의 층들(56, 58, 및 60)의 부분들이 제거된다. 각각의 단계는 도 27에 도시된 프로세스 흐름 내의 단계(210)로서 예증된다. 결과적으로, 층들(58 및 60)의 잔여 부분을 포함하는 금속 게이트 전극(62)이 형성된다. 층들(52, 58, 및 60)의 잔여 부분은 이하에서는 대체 게이트 적층(64)이라고 지칭된다. 도 10에 도시된 바와 같이, 금속 게이트(62), 스페이서(38/50), CESL(47), 및 ILD(46)의 상단 표면들은 이 시점에 실질적으로 공면(coplanar)이다.
대안적인 실시예에 따라, 게이트 적층(64)이 리세싱되어 게이트 스페이서(38/50)의 대향 부분들 사이에 리세스를 형성하고, (예컨대, 미도시된 실리콘 질화물과 같은) 유전체 하드 마스크가 리세스 내로 채워지며, 이에 후속해서, 평탄화 단계가 수행되어, 유전체 하드 마스크, 스페이서(38/50), CESL(47), 및 ILD(46)의 상단 표면들이 이 시점에 실질적으로 공면이 된다.
도 10에서, 점선(64/50으로 표시됨)은, 게이트 스페이서(50)와 대체 게이트 적층(64)이 반도체 핀(24’)의 예증된 상단 표면 아래로 연장되고, 반도체 핀(24’)의 측벽상으로 연장되는 것을 도시하도록, 게이트 스페이서(50)의 외부 에지에 정렬되는 것으로 예증된다. 점선은, 게이트 스페이서(50)와 대체 게이트 적층(64)의 이들 부분들이 예증된 평면 내에 있지 않다는 것을 표시한다. 또한, 비록 도시되지 않았지만, 게이트 스페이서(38)는 도 3에 도시된 바와 같이 반도체 핀(24’)의 측벽상으로 또한 연장된다.
도 11 내지 26은 소스/드레인 접촉 플러그와 게이트 접촉 플러그의 형성을 예증한다. 예증된 예시에서, 3개의 소스/드레인 영역(42)이 도시되고, 예증된 프로세스는 최좌측 소스/드레인 영역(42)에 연결된 소스/드레인 접촉 플러그의 형성을 도시한다. 실제 프로세스에서, 중앙 및 최우측 소스/드레인 영역들(42)에 연결하도록 형성된 소스/드레인 접촉 플러그가 또한 존재할 수 있다. 하지만, 이들 소스/드레인 접촉 플러그들은 예증된 바와 같이 상이한 평면들 내에 형성되며, 따라서 보이지 않는다. 유사하게, 비록 단일 게이트 접촉 플러그가 우측 게이트 적층(64) 바로 위에 있는 것으로 예증되지만, 좌측 게이트 적층(64) 바로 위에서 좌측 게이트 적층(64)에 연결되도록 형성된 게이트 접촉 플러그가 또한 존재할 수 있으며, 게이트 접촉 플러그는 예증된 평면과는 상이한 평면 내에 있고 따라서 도시되지 않는다.
도 11을 참조하면, ILD(68)가 유전체 마스크(66) 위에 형성된다. ILD(68)의 물질은 ILD(46)를 형성하기 위한 것과 동일 후보 물질들(또는 방법들)로부터 선택될 수 있고, ILD들(46 및 68)은 동일하거나 상이한 유전체 물질로 형성될 수 있다. 예를 들면, 유전체층(68)은 PECVD를 사용해 형성될 수 있고, 실리콘 산화물(SiO2)을 포함할 수 있다. ILD들(46 및 68) 사이에 구별 가능한 계면이 존재하거나 존재하지 않을 수 있다. 유전체층(68)의 두께는 약 700 Å 내지 약 800 Å의 범위 내에 있을 수 있다.
그런 다음, 후속 에칭에서 에칭 마스크로서 사용되는 금속 하드 마스크(70)가 ILD(68) 위에 형성된다. 금속 하드 마스크(70)는 티타늄 질화물과 같은 금속 질화물로 형성될 수 있다. 그런 다음, 실리콘 산화물로 형성될 수 있는 패드 산화물층(72)이 하드 마스크층(70) 위에 형성된다. 그런 다음, 포토 레지스트(74)가 도포되고 패터닝되어 개구(76)를 형성한다.
그런 다음, 패터닝된 포토 레지스트(74)가 하부 패드 산화물층(72)과 금속 하드 마스크(70)를 에칭하도록 사용되어 개구(76)가 금속 하드 마스크(70) 내로 연장된다. 다음으로, 포토 레지스트(74)가 예를 들면, 애싱 프로세스에서 제거된다. 그런 다음, 잔여 패드 산화물층(72)과 금속 하드 마스크(70)가 ILD(68), ILD(46), 및 CESL(47)를 에칭하기 위한 에칭 마스크로서 사용되어, 도 12에 도시된 바와 같이, 소스/드레인 접촉 개구(78)가 형성된다. 각각의 단계는 도 27에 도시된 프로세스 흐름 내의 단계(212)로서 예증된다. CESL(47)은 층들(68 및 46)의 에칭시에 에칭 정지층으로서 사용되고, 그런 다음 CESL(47)이 에칭되어 하부 소스/드레인 영역(42)을 노출시킨다.
도 13을 참조하면, 유전체층(80)은 예컨대, CVD 또는 ALD와 같은 컨포멀 퇴적 방법을 사용해 형성된다. 유전체층(80)은 3.9보다 큰 k 값을 갖는 하이-k 유전체층일 수 있어서, 양호한 격리 능력을 가진다. 후보 물질들은 (내부에 기공을 갖지 않거나 실질적으로 갖지 않는) AlxOy, HfO2, SiN, 및 SiOCN을 포함한다. 유전체층(80)의 두께는 약 2 nm 내지 약 4 nm의 범위 내에 있을 수 있다.
그런 다음, 이방성 에칭이 수행되어, 유전체층(80)의 수평 부분이 제거되고, 개구(78)의 측벽상의 잔여 수직 부분은, 웨이퍼(10)의 상단으로부터 보았을 때 고리(ring)를 형성하는 접촉 스페이서(82)를 형성한다. 산출되는 구조체가 도 14에 도시된다. 각각의 단계는 도 27에 도시된 프로세스 흐름 내의 단계(214)로서 예증된다. 대안적인 실시예에 따라, 접촉 스페이서(82)의 형성이 생략된다.
도 15 내지 18은 하부의 소스/드레인 접촉 플러그의 형성을 예증한다. 각각의 단계는 도 27에 도시된 프로세스 흐름 내의 단계(216)로서 예증된다. 도 15를 참조하면, 금속층(84)(예컨대, 티타늄층 또는 코발트층임)이 예를 들면, PVD를 사용해서 퇴적된다. 그런 다음, 티타늄 질화물층 또는 탄탈륨 질화물층과 같은 금속 질화물층일 수 있는 장벽층(86)이 금속층(84) 위에 형성된다. 장벽층(86)은 금속층(84)의 상단층을 질화시키고 금속층(84)의 하단층을 질화되지 않게 남겨둠으로써 형성될 수 있거나, CVD와 같은 퇴적 방법을 사용해 형성될 수 있다. 층들(84 및 86)은 모두 컨포멀하고, 개구(78) 내로 연장된다.
그런 다음, 어닐링이 수행되어 도 16에 도시된 바와 같이 소스/드레인 실리사이드 영역(88)을 형성한다. 어닐링은 급속 열 어닐링(Rapid Thermal Anneal; RTA), 전기로 어닐링 등을 통해 수행될 수 있다. 따라서, 금속층(84)의 하단 부분은 실리사이드 영역(88)을 형성하도록 소스/드레인 영역(42)과 반응한다. 금속층(84)의 측벽 부분은 규화물화 프로세스 이후에 남겨진다. 본 개시의 일부 실시예에 따라, 규화물 영역(88)의 상단 표면은 장벽층(86)의 하단 표면과 접촉한다.
다음으로, 도 17에 도시된 바와 같이, 금속성 물질(90)이 장벽층(86) 위에 퇴적되고 장벽층(86)과 접촉한다. 금속성 물질(90)은 금속-함유 물질(60)의 후보 물질들의 동일 그룹으로부터 선택되고, 텅스텐 또는 코발트를 포함할 수 있다. 그런 다음, CMP 또는 기계적 그라인딩과 같은 평탄화 단계가 수행되어 ILD(68) 위의 층들(84, 86, 및 90)의 부분들을 제거한다. 소스/드레인 접촉 플러그(92)를 포함하는 산출되는 구조체가 도 18에 도시된다.
도 19는 에칭 정지층(94)과 유전체층(ILD)(96)의 형성을 예증한다. 각각의 단계는 도 27에 도시된 프로세스 흐름 내의 단계(218)로서 예증된다. 에칭 정지층(94)은 실리콘 질화물, 실리콘 탄화물, 실리콘 산화질화물, 실리콘 탄소-질화물 등으로 형성될 수 있고, CVD와 같은 퇴적 방법을 사용해서 형성될 수 있다. ILD(96)는 PSG, BSG, BPSG, 불화물 도핑 실리콘 유리(Fluorine-doped Silicon Glass; FSG), TEOS 산화물, 또는 PECVD 산화물(SiO2)로부터 선택된 물질을 포함할 수 있다. 유전체층(96)은 스핀-온 코팅, FCVD 등을 사용해 형성되거나, PECVD 또는 저압 화학적 증기 퇴적(Low Pressure Chemical Vapor Deposition; LPCVD)과 같은 퇴적 방법을 사용해 형성될 수 있다.
도 20을 참조하면, ILD(96)와 에칭 정지층(94)은 개구(98)를 형성하도록 에칭된다. 본 개시의 일부 실시예에 따라, 개구(98)는, 약 4.0보다 클 수 있는 고 종횡비(높이 대 폭의 비)를 가진다. 개구가 좁을 수 있어서, 금속 게이트 전극(62)의 표면의 제1 부분이 노출되고, 금속 게이트 전극(62)의 제2 부분이 ILD(68)에 의해 덮인 채로 있다. 산출되는 트랜지스터의 동작시에, 금속 게이트 전극(62)이 전압으로 인가되지만 관통해서 흐르는 전류를 갖지 않으므로, 게이트 전극(62)과 상부의 게이트 접촉 플러그 사이의 접촉 면적이 트랜지스터의 성능에 크게 영향을 주지 않고 작을 수 있다. 따라서, 개구(98)를 좁게 하는 것은, 전기적 성능을 희생시키지 않고 트랜지스터의 크기를 감소시키기 위해 이롭다.
후속 단계에서, 개구(98)는 도 21에 도시된 바와 같이 전도성 물질(들)(102)로 채워진다. 전도성 물질(102)은 양호한 간극-채움 능력을 가지며, 따라서 그 내부에 공동(void)이 없다. 일부 실시예에 따라, 전도성 물질(102)은 티타늄 질화물과 같은 금속 질화물로 형성되고, 그 형성 방법은 예를 들면, PVD를 포함할 수 있다. 비록 티타늄 질화물이 높은 저항률을 가지지만(금속보다 높음), 높은 저항률이 트랜지스터의 성능에 크게 영향을 주지는 않는데, 그 이유는 높은 저항률이 전류가 아니고 전압을 인가하기 위해 사용되기 때문이다. 대안적인 실시예에 따라, 전도성 물질(102)은 예컨대, 텅스텐과 같은 다른 물질로 형성된다.
전도성 물질(102)은 동종일 수 있고, 전도성 물질(102) 전체는 동일한 조성을 가지며, 동종의 티타늄 질화물 또는 동종의 텅스텐으로 형성될 수 있다. 대안적인 실시예에 따라, 전도성 물질(102)은 예를 들면, 장벽층(102A)과 금속성 물질(102B)을 포함하는 복합 구조체를 가진다. 장벽층(102A)은 티타늄 질화물로 형성될 수 있고, 금속성 물질(102B)은 예를 들면, 텅스텐으로 형성될 수 있다. 전도성 물질(102)은 코발트가 없는데, 그 이유는 코발트의 간극 채움이 충분히 양호하지 않기 때문이며, 코발트가 개구(98) 내로 채워지면(도 20), 제각각의 개구의 고 종횡비 때문에 공동이 그 내부에 생성될 수 있다.
일부 실시예에 따라, CMP 또는 기계적 그라인딩과 같은 평탄화 단계가 과잉 전도성 물질(102)을 제거시키도록 수행되어, 도 22에 도시된 바와 같이, 게이트 전극 플러그(104)가 형성된다. 각각의 단계는 도 27에 도시된 프로세스 흐름 내의 단계(220)로서 예증된다. 따라서, 게이트 접촉 플러그(104)의 상단 표면은 유전체층(96)의 상단 표면과 공면이다. 대안적인 실시예에 따라, 에칭백 프로세스는 과잉 전도성 물질(102)을 제거하도록 수행된다. 따라서, 산출되는 게이트 접촉 플러그(104)의 상단 표면은 ILD(96)의 상단 표면보다 더 높거나, 수평이거나, 더 낮을 수 있다. 점선(106)은, 게이트 접촉 플러그(104)가 ILD(96)의 상단 표면과 수평이 아닐 때 게이트 접촉 플러그(104)의 상단 표면의 위치들을 개략적으로 예증한다.
도 23을 참조하면, ILD(96)와 에칭 정지층(94)은 소스/드레인 접촉 개구(108)를 형성하도록 에칭된다. 에칭은, 에칭 정지층(94)상에서 정지되는 제1-스테이지 에칭과, 소스/드레인 접촉 플러그(92)와 ILD(68)상에서 정지되는 제2-스테이지 에칭을 수행함으로써 수행된다. 개구(108)는 하부 소스/드레인 접촉 플러그(92)의 폭(W2)보다 큰 폭(W1)을 가질 수 있다. 따라서, 소스/드레인 접촉 플러그(92)의 전체 상단 표면은 상부 소스/드레인 접촉 플러그(114)를 접촉하도록 사용되고(도 25), 따라서, 접촉 플러그들(92 및 114) 사이의 접촉 저항이 최소화된다. 더 나아가, 폭(W1)은 게이트 접촉 플러그(104)의 폭(W3)보다 크고, 폭(W3)보다 약 1.2배 더 클 수 있다. 비율 W1/W3은 또한 약 1.2와 2.3 사이에 있을 수 있다.
다음으로, 도 24에 도시된 바와 같이, 전도성 물질(들)이 개구(108) 내로 퇴적된다. 전도성 물질(110/112)은 접촉 플러그(104)를 형성하기 위한 전도성 물질과는 상이하다. 개구(108)가 낮은 종횡비를 가지므로, 개구(108)의 간극 채움이 쉽고, 전도성 물질(110/112)은 양호한 간극-채움 능력을 가질 필요가 없다. 하지만, 전도성 물질(110/112)의 저항율 ρ2는 소스/드레인 전류를 전도하도록 바람직하게 낮다. 저항율 ρ2는 게이트 접촉 플러그(104)의 저항율 ρ1보다 낮다.
전도성 물질(110/112)을 형성하기 위한 일부 실시예에 따라, 블랭킷 장벽층(110)이 퇴적되고, 블랭킷 장벽층(110) 위에 금속-함유 물질(112)의 퇴적에 의해 후속된다. 장벽층(110)은 티타늄 질화물 또는 탄탈륨 질화물과 같은 금속 질화물로 형성될 수 있다. 금속-함유 물질(112)은 텅스텐, 루테늄, 코발트, 구리, 또는 이 물질들의 합금으로부터 선택된 물질로 형성된다. 금속-함유 물질(112)의 형성 방법은 CVD, PVD 등으로부터 선택될 수 있다. 금속-함유 물질(112)이 코발트를 함유하는 일부 실시예에 따라, 전도성 물질(102)은 텅스텐을 바람직하게 포함하지 않고, 동종 티타늄 질화물로 형성될 수 있다. 이것은, 도 25에 도시된 바와 같이 후속 평탄화에서, 게이트 접촉 플러그(104)가 예를 들면, CMP를 사용해서 또한 평탄화되기 때문이다. 코발트의 CMP를 위해 사용되는 슬러리는 (게이트 접촉 플러그(104) 내에서 사용되면) 텅스텐의 바람직하지 않은 과잉 리세션(recession)을 야기할 수 있다.
다음으로, 도 25를 참조하면, CMP 또는 기계적 그라인딩과 같은 평탄화 단계가 과잉 전도성 장벽층(110)과 금속 함유 물질(112)을 제거하도록 수행되어, 소스/드레인 접촉 플러그(114)가 형성된다. 각각의 단계는 도 27에 도시된 프로세스 흐름 내의 단계(222)로서 예증된다. 본 설명 전체를 통해, 소스/드레인 접촉 플러그(92 및 114)는 하부 소스/드레인 접촉 플러그와 상부 소스/드레인 접촉 플러그로서 각각 지칭된다. 따라서, FinFET(120)의 형성이 종료된다.
게이트 접촉 플러그(104)(도 22)가 점선(106)에 의해 도시되는 바와 같이 리세싱되는 일부 실시예에 따라, 장벽층(110)의 일부분은 접촉 플러그(104)의 리세스 내로 채워진다. 금속-함유 물질(112)은 접촉 플러그(104)의 리세스 내로 채워지거나 채워지지 않을 수 있으며, (금속-함유 물질(112)을 갖거나 가지지 않는) 장벽층(110)은 FinFET(120)의 일부로서 남겨진다.
후속 단계에서, 상호연결 구조체가 형성된다. 예를 들면, 도 26에 도시된 바와 같이, 에칭 정지층(122)과 금속간 유전체(Inter-Metal Dielectric; IMD)(124)가 형성된다. IMD(124)는 로우-k 유전체 물질로 형성될 수 있다. 금속 라인들(126 및 130)이 IMD(124) 내에 형성되고, 비아들(128 및 132) 각각을 통해 소스/드레인 접촉 플러그(114)와 게이트 접촉 플러그(104) 각각에 연결된다.
본 발명 개시의 실시예는 일부 이로운 피처를 가진다. 게이트 접촉 플러그(104)는 소스/드레인 접촉 플러그(114)보다 높은 종횡비를 가질 수 있으며, 따라서, 공동을 야기하지 않고 게이트 접촉 플러그(92)의 간극 채움을 수행하기가 어렵다. 따라서, 게이트 접촉 플러그는 양호한 간극-채움 능력을 가진 물질(들)을 사용해서 형성된다. 하지만, 게이트 접촉 플러그의 저항률은 매우 제한적인데, 그 이유는 게이트 접촉 플러그가 전류를 전도하기 위해서가 아니라 전압을 인가하기 위해 사용되기 때문이다. 역으로, 소스/드레인 접촉 플러그는 더 낮은 저항률을 선호하는데, 그 이유는 이것들이 전류를 전도하기 위해 사용되기 때문이다. 하지만, 소스/드레인 접촉 플러그의 간국 채움은 매우 힘들지는 않은데, 그 이유는 본 개시의 실시예에 따라 소스/드레인 접촉 플러그가 낮은 종횡비를 가지기 때문이다. 따라서, 낮은 저항률 값을 가진 물질이 소스/드레인 접촉 플러그를 형성하기 위해 선택되는 한편, 소스/드레인 접촉 플러그의 물질의 간극-채움 능력이 매우 제약적이지는 않다. 본 개시의 일부 실시예에 따라, 게이트 접촉 플러그와 소스/드레인 접촉 플러그가 상이한 프로세스들에서 형성되고, 그들 자신의 상이한 요건들을 충족시키도록 상이한 물질들을 사용해서 형성된다.
전술된 내용은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조체를 설계하거나 수정하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 당업자는, 이러한 등가의 구성이 본 발명 개시의 정신과 범위를 이탈하지 않고, 자신이 본 발명 개시의 정신과 범위를 이탈하지 않고 본 명세서의 다양한 변화, 대체, 및 교체를 할 수 있다는 것을 또한 인식해야 한다.
<부기>
1. 방법에 있어서,
트랜지스터를 형성하는 단계로서, 더미 게이트 적층의 측부상에 소스/드레인 영역을 형성하는 단계; 상기 소스/드레인 영역을 덮는 제1 층간 유전체(Inter-Layer Dielectric; ILD)를 형성하는 단계; 및 상기 더미 게이트 적층을 대체 게이트 적층으로 대체시키는 단계를 포함하는, 상기 트랜지스터를 형성하는 단계;
상기 제1 ILD와 상기 대체 게이트 위에 제2 ILD를 형성하는 단계;
상기 소스/드레인 영역에 전기적으로 결합하는 하부 소스/드레인 접촉 플러그 - 상기 하부 소스/드레인 접촉 플러그는 상기 제1 ILD와 상기 제2 ILD 둘 다를 관통함 - 를 형성하는 단계;
상기 제2 ILD 위에 제3 ILD를 형성하는 단계;
상기 제2 ILD와 상기 제3 ILD 내에 게이트 접촉 플러그를 형성하는 단계; 및
상기 하부 소스/드레인 접촉 플러그와 중첩되어 접촉하는 상부 소스/드레인 접촉 플러그를 형성하는 단계
를 포함하고,
상기 상부 소스/드레인 접촉 플러그는 상기 제3 ILD를 관통하며, 상기 상부 소스/드레인 접촉 플러그와 상기 게이트 접촉 플러그는 상이한 물질들로 형성되는 것인, 방법.
2. 제1항에 있어서,
상기 게이트 접촉 플러그는 상기 상부 소스/드레인 접촉 플러그의 종횡비보다 큰 종횡비를 가지며, 상기 게이트 접촉 플러그는 상기 상부 소스/드레인 접촉 플러그보다 높은 저항률을 갖는 것인, 방법.
3. 제1항에 있어서,
상기 상부 소스/드레인 접촉 플러그와 상기 게이트 접촉 플러그는 별개의 프로세스들에 의해 형성되는 것인, 방법.
4. 제1항에 있어서,
상기 게이트 접촉 플러그의 전체는 동종 물질을 퇴적시킴으로써 형성되고, 상기 상부 소스/드레인 접촉 플러그는, 하부층과 상기 하부층 위의 상부층을 포함하는 복합 구조체를 퇴적시킴으로써 형성되는 것인, 방법.
5. 제4항에 있어서,
상기 게이트 접촉 플러그의 전체는 금속 질화물로 형성되는 것인, 방법.
6. 제5항에 있어서,
상기 게이트 접촉 플러그의 전체는 티타늄 질화물로 형성되는 것인, 방법.
7. 제1항에 있어서,
상기 더미 게이트 적층을 상기 대체 게이트 적층으로 대체시키는 단계는,
상기 제1 ILD 내에 트렌치를 형성하도록 상기 더미 게이트 적층을 제거하는 단계;
게이트 스페이서를 상기 트렌치 내에 형성하는 단계; 및
상기 대체 게이트 적층을 상기 트렌치 내에 형성하는 단계
를 포함하는 것인, 방법.
8. 제1항에 있어서,
상기 하부 소스/드레인 접촉 플러그를 형성하는 단계는,
소스/드레인 접촉 개구를 형성하도록 상기 제2 ILD와 상기 제1 ILD를 에칭하는 단계;
상기 소스/드레인 접촉 개구 내에 접촉 스페이서를 형성하는 단계; 및
상기 상부 소스/드레인 접촉 플러그를 형성하도록 금속성 물질로 상기 소스/드레인 접촉 개구를 채우는 단계
를 포함하는 것인, 방법.
9. 제8항에 있어서,
상기 접촉 스페이서를 형성하는 단계는 하이-k 유전체 스페이서를 형성하는 단계를 포함하는 것인, 방법.
10. 방법에 있어서,
게이트 적층과, 상기 게이트 적층 - 상기 게이트 적층은 제1 층간 유전체(Inter-Layer Dielectric; ILD) 내에 있음 - 의 측부상의 소스/드레인 영역을 포함하는 트랜지스터를 형성하는 단계;
상기 소스/드레인 영역에 전기적으로 결합되는 하부 소스/드레인 접촉 플러그를 형성하는 단계;
상기 게이트 적층 위에서 이 게이트 적층과 접촉하는 게이트 접촉 플러그를 형성하는 단계;
상기 하부 소스/드레인 접촉 플러그와 중첩되어 접촉하는 상부 소스/드레인 접촉 플러그를 형성하는 단계; 및
상기 상부 소스/드레인 접촉 플러그와 상기 게이트 접촉 플러그 둘 다 위에서 이 접촉 플러그들 둘 다와 접촉하는 에칭 정지층을 형성하는 단계
를 포함하는, 방법.
11. 제10항에 있어서,
상기 상부 소스/드레인 접촉 플러그와 상기 게이트 접촉 플러그가 형성되기 전에, 상기 제1 ILD 위에 제2 ILD를 퇴적시키는 단계; 및
상기 제2 ILD 위에 제3 ILD를 퇴적시키는 단계
를 더 포함하고,
상기 하부 소스/드레인 접촉 플러그는 상기 제1 ILD와 상기 제2 ILD를 관통하고, 상기 게이트 접촉 플러그는 상기 제2 ILD와 상기 제3 ILD를 관통하며, 상기 상부 소스/드레인 접촉 플러그는 상기 제3 ILD를 관통하는 것인, 방법.
12. 제10항에 있어서,
상기 게이트 접촉 플러그는 상기 상부 소스/드레인 접촉 플러그의 종횡비보다 큰 종횡비를 가지며, 상기 게이트 접촉 플러그는 상기 상부 소스/드레인 접촉 플러그보다 높은 저항률을 갖는 것인, 방법.
13. 제10항에 있어서,
상기 게이트 접촉 플러그의 전체가 동종 물질로 형성되고, 상기 상부 소스/드레인 접촉 플러그는, 하부층과 상기 하부층 위의 상부층을 포함하는 복합 구조체를 갖는 것인, 방법.
14. 제13항에 있어서,
상기 게이트 접촉 플러그의 전체는 금속 질화물로 형성되는 것인, 방법.
15. 제10항에 있어서,
상기 하부 소스/드레인 접촉 플러그를 형성하는 단계는,
소스/드레인 접촉 개구를 형성하도록 상기 제1 ILD를 에칭하는 단계;
상기 소스/드레인 접촉 개구 내에 접촉 스페이서를 형성하는 단계; 및
상기 소스/드레인 접촉 개구를 금속성 물질로 채우는 단계
를 포함하는 것인, 방법.
16. 제15항에 있어서,
상기 접촉 스페이서를 형성하는 단계는 하이-k 유전체 스페이서를 형성하는 단계를 포함하는 것인, 방법.
17. 장치에 있어서,
제1 층간 유전체(Inter-Layer Dielectric; ILD);
상기 제1 ILD 내의 게이트 적층;
상기 제1 ILD 위의 제2 ILD;
상기 게이트 적층에 인접한 소스/드레인 영역;
상기 소스/드레인 영역 위에서 상기 소스/드레인 영역에 전기적으로 결합하고 상기 제1 ILD와 상기 제2 ILD 둘다를 관통하는 하부 소스/드레인 접촉 플러그;
상기 하부 소스/드레인 접촉 플러그 위에서 이 접촉 플러그와 접촉하는 상부 소스/드레인 접촉 플러그; 및
상기 게이트 적층 위에서 이 게이트 적층과 접촉하는 게이트 접촉 플러그
를 포함하고,
상기 상부 소스/드레인 접촉 플러그와 상기 게이트 접촉 플러그는 상이한 물질들로 형성되는 것인, 장치.
18. 제17항에 있어서,
상기 상부 소스/드레인 접촉 플러그와 상기 게이트 접촉 플러그는 상이한 저항률 값들을 갖는 것인, 장치.
19. 제17항에 있어서, 상기 게이트 접촉 플러그의 전체는 동종 물질로 형성되는 것인, 장치.
20. 제17항에 있어서, 상기 하부 소스/드레인 접촉 플러그를 둘러싸는 유전체 접촉 플러그를 더 포함하는, 장치.

Claims (10)

  1. 방법에 있어서,
    트랜지스터를 형성하는 단계로서,
    더미 게이트 적층(stack)의 측부 상에 소스/드레인 영역을 형성하는 단계;
    상기 소스/드레인 영역을 덮는 제1 층간 유전체(Inter-Layer Dielectric; ILD)를 형성하는 단계; 및
    상기 더미 게이트 적층을 대체 게이트 적층으로 대체하는 단계를 포함하는, 상기 트랜지스터를 형성하는 단계;
    상기 제1 ILD와 상기 대체 게이트 적층 위에 제2 ILD를 형성하는 단계;
    상기 소스/드레인 영역에 전기적으로 결합되는 하부 소스/드레인 접촉 플러그 - 상기 하부 소스/드레인 접촉 플러그는 상기 제1 ILD와 상기 제2 ILD 둘 다를 관통함 - 를 형성하는 단계;
    상기 제2 ILD 위에 제3 ILD를 형성하는 단계;
    상기 제2 ILD와 상기 제3 ILD 내에 게이트 접촉 플러그를 형성하는 단계; 및
    상기 하부 소스/드레인 접촉 플러그와 중첩되고 또한 접촉하는 상부 소스/드레인 접촉 플러그를 형성하는 단계
    를 포함하고,
    상기 상부 소스/드레인 접촉 플러그는 상기 제3 ILD를 관통하며, 상기 상부 소스/드레인 접촉 플러그와 상기 게이트 접촉 플러그는 상이한 물질들로 형성되고,
    상기 게이트 접촉 플러그는 상기 상부 소스/드레인 접촉 플러그의 종횡비보다 큰 종횡비를 가지며, 상기 게이트 접촉 플러그는 상기 상부 소스/드레인 접촉 플러그보다 높은 저항률(resistivity)을 갖는 것인, 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 상부 소스/드레인 접촉 플러그와 상기 게이트 접촉 플러그는 별개의 프로세스들에 의해 형성되는 것인, 방법.
  4. 제1항에 있어서,
    상기 게이트 접촉 플러그의 전체는 동종(homogenous) 물질을 퇴적시킴으로써 형성되고, 상기 상부 소스/드레인 접촉 플러그는, 하부층과 상기 하부층 위의 상부층을 포함하는 복합(composite) 구조체를 퇴적시킴으로써 형성되는 것인, 방법.
  5. 제4항에 있어서,
    상기 게이트 접촉 플러그의 전체는 금속 질화물로 형성되는 것인, 방법.
  6. 제1항에 있어서,
    상기 더미 게이트 적층을 상기 대체 게이트 적층으로 대체하는 단계는,
    상기 제1 ILD 내에 트렌치를 형성하도록 상기 더미 게이트 적층을 제거하는 단계;
    게이트 스페이서를 상기 트렌치 내에 형성하는 단계; 및
    상기 대체 게이트 적층을 상기 트렌치 내에 형성하는 단계
    를 포함하는 것인, 방법.
  7. 제1항에 있어서,
    상기 하부 소스/드레인 접촉 플러그를 형성하는 단계는,
    소스/드레인 접촉 개구를 형성하도록 상기 제2 ILD와 상기 제1 ILD를 에칭하는 단계;
    상기 소스/드레인 접촉 개구 내에 접촉 스페이서를 형성하는 단계; 및
    상기 상부 소스/드레인 접촉 플러그를 형성하도록 금속성 물질로 상기 소스/드레인 접촉 개구를 채우는 단계
    를 포함하는 것인, 방법.
  8. 제7항에 있어서,
    상기 접촉 스페이서를 형성하는 단계는 하이-k 유전체 스페이서를 형성하는 단계를 포함하는 것인, 방법.
  9. 방법에 있어서,
    게이트 적층과, 상기 게이트 적층 - 상기 게이트 적층은 제1 층간 유전체(Inter-Layer Dielectric; ILD) 내에 있음 - 의 측부 상의 소스/드레인 영역을 포함하는 트랜지스터를 형성하는 단계;
    상기 소스/드레인 영역에 전기적으로 결합되는 하부 소스/드레인 접촉 플러그를 형성하는 단계;
    상기 게이트 적층 위에 상기 게이트 적층과 접촉하는 게이트 접촉 플러그를 형성하는 단계;
    상기 하부 소스/드레인 접촉 플러그와 중첩되고 또한 접촉하는 상부 소스/드레인 접촉 플러그를 형성하는 단계; 및
    상기 상부 소스/드레인 접촉 플러그와 상기 게이트 접촉 플러그 둘 다 위에 상기 상부 소스/드레인 접촉 플러그와 상기 게이트 접촉 플러그 둘 다와 접촉하는 에칭 정지층을 형성하는 단계를 포함하고,
    상기 게이트 접촉 플러그는 상기 상부 소스/드레인 접촉 플러그의 종횡비보다 큰 종횡비를 가지며, 상기 게이트 접촉 플러그는 상기 상부 소스/드레인 접촉 플러그보다 높은 저항률을 갖는 것인, 방법.
  10. 장치에 있어서,
    제1 층간 유전체(Inter-Layer Dielectric; ILD);
    상기 제1 ILD 내의 게이트 적층;
    상기 제1 ILD 위의 제2 ILD;
    상기 게이트 적층에 인접한 소스/드레인 영역;
    상기 소스/드레인 영역 위에 있고, 상기 소스/드레인 영역에 전기적으로 결합되고, 상기 제1 ILD와 상기 제2 ILD 둘 다를 관통하는 하부 소스/드레인 접촉 플러그;
    상기 하부 소스/드레인 접촉 플러그 위에 있고, 상기 하부 소스/드레인 접촉 플러그와 접촉하는 상부 소스/드레인 접촉 플러그; 및
    상기 게이트 적층 위에 있고, 상기 게이트 적층과 접촉하는 게이트 접촉 플러그
    를 포함하고,
    상기 상부 소스/드레인 접촉 플러그와 상기 게이트 접촉 플러그는 상이한 물질들로 형성되고,
    상기 게이트 접촉 플러그는 상기 상부 소스/드레인 접촉 플러그의 종횡비보다 큰 종횡비를 가지며, 상기 게이트 접촉 플러그는 상기 상부 소스/드레인 접촉 플러그보다 높은 저항률을 갖는 것인, 장치.
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