CN110571188B - 接触插塞、半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种接触插塞、半导体器件及其制造方法，能够实现一种替代接触插塞的制造，能够在填充层的辅助下，将仅覆盖在所述待接触结构的待接触区域的上方的虚拟接触去除，以在虚拟接触的位置形成接触沟槽，并在接触沟槽的侧壁上形成介质侧墙，然后在所述介质侧墙所围的接触沟槽的空间中填充导电材料层，形成接触插塞，这种替代工艺能够降低接触插塞的形成难度，提高所形成的接触插塞的质量，且能够通过减小介质侧墙的厚度来增大形成的接触插塞的接触面积，减小接触电阻，适用于栅极、源漏区、体区等待接触结构上的接触插塞的制造，能够提高相应的接触插塞和半导体器件的性能。

Description

接触插塞、半导体器件及其制造方法
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种接触插塞、半导体器件及其制造方法。
背景技术
MOSFET(金属氧化半导体场效应晶体管)是大部分半导体器件的主要构件，随着半导体器件的尺寸越来越小(缩放一直延续到14nm节点以下)，漏极与源极的距离也随之缩短，短沟道效应愈加明显，栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，更容易导致亚阀值漏电(Subthrehhold leakage)现象。为了抑制短沟道效应，提出了在SOI晶片或块状半导体衬底上形成鳍式场效晶体管(Fin Field effecttransistor，FinFET)。FinFET包括狭窄而孤立的鳍(fin)、在鳍(fin)的中间形成的沟道区、包围所述沟道区的两侧面和顶部的栅极以及在鳍两端形成的源漏区(即源区和漏区)，FinFET器件能够减少随机掺杂波动，降低寄生结电容和提高面积效率。通常情况下，在形成FinFET器件之后，需要通过接触插塞将FinFET器件的源漏区引出。然而，随着集成电路的集成度越来越高，通过目前的接触插塞的制造方法形成的接触插塞不能满足更高性能的FinFET器件的制造要求。
发明内容
本发明的目的在于提供一种接触插塞、半导体器件及其制造方法，能够降低工艺难度，增大接触面积，减小接触电阻，提高器件性能。
为了实现上述目的，本发明提供一种接触插塞的制造方法，包括以下步骤：
提供形成有待接触结构的半导体衬底；
形成仅覆盖在所述待接触结构的待接触区域的虚拟接触；
在所述半导体衬底表面上形成暴露出所述虚拟接触的顶部的填充层；
去除所述虚拟接触，并在所述虚拟接触的位置形成接触沟槽；
在所述接触沟槽的侧壁上形成介质侧墙；
填充导电材料层于所述接触沟槽中，所述导电材料层覆盖所述介质侧墙的侧壁，且底部与所述待接触结构的待接触区域接触。
可选的，在形成所述虚拟接触之前，先在所述半导体衬底的表面上形成覆盖所述待接触结构的接触孔刻蚀停止层；在形成所述介质侧墙之后，去除所述接触沟槽底部上被所述介质侧墙暴露出的接触孔刻蚀停止层，以形成暴露出所述待接触结构的接触孔，所述导电材料填满所述接触孔。
可选的，所述待接触结构包括栅极结构、源漏区和体区中的至少一种。
可选的，当所述待接触结构为源漏区时，提供形成有待接触结构的半导体衬底的步骤包括：
提供一半导体衬底，在所述半导体衬底表面上形成虚拟栅极，并在所述虚拟栅极的侧壁上形成栅极侧墙；
在所述栅极侧墙两侧的半导体衬底中形成源漏区，以作为所述待接触结构；
在所述半导体衬底的表面上形成暴露出所述虚拟栅极的顶部的层间介质层；
去除所述虚拟栅极，形成栅极沟槽；
在所述栅极沟槽中填充金属栅极材料，以形成栅极结构。
可选的，形成所述虚拟接触的步骤包括：对所述层间介质层图形化，仅保留覆盖在所述源漏区的待接触区域的上方的层间介质层，以形成仅覆盖在所述源漏区的待接触区域的上方的虚拟接触；
或者，形成所述虚拟接触的步骤包括：
去除所述层间介质层，并在所述层间介质层的位置上形成牺牲层；
对所述牺牲层进行图案化，仅保留位于所述源漏区的待接触区域的上方的牺牲层，以作为仅覆盖在所述源漏区的待接触区域的上方的虚拟接触，去除的牺牲层的位置用于形成所述填充层。
可选的，所述虚拟接触的材料包括硼酸盐硅酸盐玻璃、硼磷酸盐硅酸盐玻璃、磷酸盐硅酸盐玻璃、灰化可移除电介质、低K介质、加热可移除的有机聚合物、多晶硅、非晶硅和无定形碳中的至少一种。
可选的，所述填充层的材料不同于所述虚拟接触的材料，所述填充层的材料包括硼酸盐硅酸盐玻璃、硼磷酸盐硅酸盐玻璃、磷酸盐硅酸盐玻璃、灰化可移除电介质、低K介质、加热可移除的有机聚合物、多晶硅、非晶硅和无定形碳中的至少一种。
可选的，所述介质侧墙的材料包括低K介质。
本发明还提供一种接触插塞，形成在一具有待接触结构的半导体衬底上，所述半导体衬底上形成有填充层，所述填充层中形成有仅暴露出所述待接触结构的待接触区域的顶部的接触沟槽；所述接触插塞位于所述接触沟槽中，包括形成在所述接触沟槽的侧壁上的介质侧墙以及填充在所述接触沟槽中的导电材料层，所述导电材料层覆盖所述介质侧墙的侧壁，且底部与所述待接触结构的待接触区域接触。
可选的，所述待接触结构包括栅极结构、源漏区和体区中的至少一种。
可选的，若所述待接触结构为源漏区，则，所述半导体衬底上形成有栅极结构，所述栅极结构的侧壁上形成有栅极侧墙，所述源漏区位于所述栅极侧墙两侧的半导体衬底上，所述填充层覆盖所述半导体衬底除所述接触插塞以外的区域表面且能够暴露出所述栅极结构的顶部。
可选的，所述填充层的材料包括硼酸盐硅酸盐玻璃、硼磷酸盐硅酸盐玻璃、磷酸盐硅酸盐玻璃、灰化可移除电介质、低K介质、加热可移除的有机聚合物、多晶硅、非晶硅和无定形碳中的至少一种。
可选的，所述介质侧墙的材料包括低K介质。
可选的，所述填充层和所述半导体衬底之间还形成有接触孔刻蚀停止层。
本发明还提供一种半导体器件的制造方法，采用上述的接触插塞的制造方法形成接触插塞。
本发明还提供一种半导体器件，其特征在于，包括上述的接触插塞。
可选的，所述半导体器件为FinFET器件，所述接触插塞底部的半导体衬底具有鳍，所述待接触结构为形成于所述鳍表面上的栅极结构或者为形成于栅极结构两侧的鳍上的源漏区。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的接触插塞和半导体器件的制造方法，是一种替代接触插塞的方法，能够在填充层的辅助下，将仅覆盖在所述待接触结构的待接触区域的虚拟接触去除，以在虚拟接触的位置形成接触沟槽，并在接触沟槽的侧壁上形成介质侧墙，然后在所述接触沟槽中填充导电材料层，形成接触插塞，这种替代工艺能够降低接触插塞的形成难度，提高所形成的接触插塞的质量，且能够通过减小介质侧墙的厚度来增大形成的接触插塞的接触面积，减小接触电阻，适用于栅极、源漏区、体区等待接触结构上的接触插塞的制造。
2、本发明的接触插塞和半导体器件，能够通过半导体衬底上的填充层中的接触沟槽内侧壁上的介质侧墙来增大形成的接触插塞的接触面积，减小接触电阻，提高器件性能。
附图说明
图1A至图1E是一种接触插塞的制造方法中的器件结构剖面示意图；
图2A是图1B所示的结构中省略非晶硅层上方的层后的器件结构俯视示意图；
图2B是图1C所示对应的结构对应的器件结构俯视示意图；
图3是本发明具体实施例的接触插塞的制造方法的流程图；
图4A至图4H是本发明具体实施例的接触插塞的制造方法中的器件结构剖面示意图；
图5A是图4A所示的结构对应的俯视示意图；
图5B是图4B所示的结构对应的俯视示意图。
具体实施方式
一种接触插塞的制造方法，包括以下步骤：
首先，请参考图1A、1B和图2A，提供一半导体衬底100，在所述半导体衬底100上形成有栅极结构101(可以是多晶硅栅极结构，也可以是高K金属栅极结构)，栅极结构101的顶部上覆盖有氮化硅掩膜层102，所述栅极结构102和氮化硅掩膜层102的侧壁上形成有侧墙103，半导体衬底100中形成有鳍100a(可以是通过嵌入式源漏外延工艺形成的源区或漏区)；
然后，请继续参考图1A、1B和图2A，在所述半导体衬底100、侧墙103以及氮化硅掩膜层102的表面上沉积足够厚的层间介质层104，并对层间介质层104的顶部进行平坦化；
接着，请继续参考图1A、1B和图2A，在层间介质层104的表面上形成硬掩膜层105以及图案化的非晶硅(α-Si)层106，所述非晶硅层106位于鳍100a的部分表面上方；
然后，请继续参考图1A、1B和图2A，在所述硬掩膜层105和非晶硅层106的表面上依次形成具有平坦上表面的第一覆盖层107(可以是光学介电层ODL，也可以是旋涂碳SOC)、第一抗反射层108(可以是含硅的抗反射材料)以及用于定义鳍接触孔的图案化的第一光刻胶层109，所述第一光刻胶层109的图案能够定义出接触鳍100a的接触孔的位置、尺寸和形状，定义出的所述鳍接触孔位于所述非晶硅层106两侧下方的层间介质层104中；
接着，请参考图1C和图2B，以所述第一光刻胶109为掩膜，依次刻蚀第一抗反射层108、第一覆盖层107以及硬掩膜层105，将所述第一光刻胶层109的图案转移到硬掩膜层105中，去除第一光刻胶109、第一抗反射层108和第一覆盖层107，再以硬掩膜层105和非晶硅层106为掩膜，刻蚀层间介质层104至鳍100a的表面，从而在所述非晶硅层106两侧的层间介质层104中形成鳍接触孔110，之后可以去除被非晶硅层106暴露出的硬掩膜层105；
然后，请参考图1D，在所述层间介质层104、非晶硅层106和鳍接触孔110的表面上依次形成具有平坦表面的第二覆盖层111(可以是光学介电层ODL，也可以是旋涂碳SOC)、第二抗反射层112(可以是含硅的抗反射材料)以及用于定义栅极接触孔的图案化的第二光刻胶层113，所述第二光刻胶层113的图案能够定义出接触栅极结构101的接触孔的位置、尺寸和形状，且能够保护其余区域不被刻蚀，其中定义出的所述栅极接触孔位于所述栅极结构101上方的层间介质层104中；
接着，请参考图1D，以所述第二光刻胶113为掩膜，依次刻蚀第二抗反射层112、第二覆盖层111、层间介质层104以及氮化硅掩膜层102，直至栅极结构101的顶部，从而在栅极结构101上方的层间介质层104中形成栅极接触孔114；
接着，请参考图1D和1E，去除所述第二光刻胶113、第二抗反射层112、第二覆盖层111，并在所述层间介质层104、所述鳍接触孔110和栅极接触孔114的表面上依次沉积粘附层(gluer)和金属材料，直至填满鳍接触孔110和栅极接触孔114，并对沉积的金属材料进行化顶部机械平坦化，直至层间介质层104的表面，从而两种不同深度的接触插塞115、116。
上述的接触插塞的制造方法中，需要两次光刻，当器件尺寸缩减至14nm以下时，鳍100a和栅极结构101的线宽均会非常小，在鳍100a和栅极结构101上形成的接触孔的关键尺寸会变得更小，显然需要光刻工艺能够实现更小的图形特征尺寸，工艺难度增大，且受光学邻近效应的影响，形成的接触插塞的质量难以满足更小尺寸、更高性能的器件的制造要求。
基于此，本发明的技术方案提出一种采用替代方式来制造接触插塞的方法，能够降低对光刻工艺的要求，降低接触插塞的形成难度，提高所形成的接触插塞的质量，且能够通过减小介质侧墙的厚度来增大形成的接触插塞的接触面积，减小接触电阻，适用于栅极、源漏区、体区等待接触结构上的接触插塞的制造。本发明的接触插塞的制造方法，具体包括以下步骤：提供形成有待接触结构的半导体衬底；形成仅覆盖在所述待接触结构的待接触区域的上方的虚拟接触；在所述半导体衬底表面上形成暴露出所述虚拟接触的顶部的填充层；去除所述虚拟接触，并在所述虚拟接触的位置形成接触沟槽；在所述接触沟槽的侧壁上形成介质侧墙；填充导电材料层于所述接触沟槽中，所述导电材料层覆盖在所述介质侧墙的侧壁，且底部与所述待接触结构的待接触区域接触。其中的所述待接触结构可以包括栅极结构、源漏区和体区中的至少一种
为使本发明的目的、特征更明显易懂，下面以源漏接触插塞的制造方法为例，并结合相应的附图对本发明的技术方案作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
请参考图3，本发明一实施例提供一种源漏接触插塞的制造方法，包括以下步骤：
S1，提供半导体衬底，所述半导体衬底表面上形成有栅极结构，所述栅极结构的侧壁上形成有栅极侧墙，所述栅极侧墙两侧的半导体衬底上形成有源漏区；
S2，在所述半导体衬底表面上形成暴露出所述栅极结构顶部的牺牲层；
S3，对所述牺牲层进行图案化，保留位于部分所述源漏区上方的牺牲层作为虚拟接触，去除的牺牲层的位置形成填充沟槽；
S4，在所述填充沟槽中形成暴露出所述虚拟接触的填充层；
S4，去除所述虚拟接触，并在所述虚拟接触的位置形成接触沟槽；
S5，在所述接触沟槽的内侧壁上形成介质侧墙；
S6，填充导电材料层于所述接触沟槽中，所述导电材料层覆盖在所述介质侧墙的侧壁，且所述导电材料层的底部与所述源漏区接触。
请参考图4A和图5A，步骤S1中可以提供形成有所述栅极结构、栅极侧墙和源漏区的半导体衬底，所述栅极结构可以是采用先栅工艺或者后栅工艺形成的高K金属栅极结构，也可以是多晶硅栅极结构，还可以是叠栅结构(例如为浮栅-ONO-控制栅结构等)，其中一种采用后栅工艺提供形成有所述栅极结构、栅极侧墙和源漏区的半导体衬底的步骤包括：
首先，提供一半导体衬底400，所述半导体衬底400为后续工艺提供工作平台，可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底或一基底表面上有一定厚度的半导体外延层的半导体衬底等本领域技术人员熟知的任一半导体衬底；所述半导体衬底400中可以形成有器件隔离结构和阱结构(未图示)。此外，当待形成的半导体器件为FinFET器件，所述半导体衬底400中可以形成有若干凸起的鳍(Fin)400a以及位于相邻两鳍400a之间且表面齐平于或低于鳍400a的顶部表面的隔离结构401(例如为浅沟槽隔离结构STI)；提供半导体衬底400的工艺不是本发明的重点，在此不再赘述；
然后，可以采用沉积工艺或者热氧化工艺等在半导体衬底400表面上形成二氧化硅栅介质层(未图示)，进一步通过沉积工艺在所述二氧化硅栅介质层表面上沉积虚拟栅电极材料层，所述虚拟栅电极材料层的材料可以包括多晶硅(包括掺杂的多晶硅和/或未掺杂的多晶硅)、非晶硅(包括掺杂的非晶硅和/或未掺杂的非晶硅)、非晶碳、光刻胶和金属硅化物中的至少一种，并采用光刻和刻蚀工艺去除部分虚拟栅电极材料层和二氧化硅栅介质层(未图示)，从而形成围绕在鳍400a表面上的虚拟栅极(即包括剩余的二氧化硅栅介质层和虚拟栅电极材料层)，所述虚拟栅极需要通过后栅工艺(Gate Last)将其替换为高K金属栅极(HKMG，High K Metal Gate)，其厚度决定了后续形成的高K金属栅极的高度；
接着，可以采用化学气相沉积等工艺在虚拟栅极和半导体衬底400的表面上沉积侧墙材料，并对沉积的侧墙材料进行刻蚀，形成用于保护虚拟栅极侧壁的栅极侧墙402，所述栅极侧墙402可以是单层结构，也可以是叠层结构，其材料包括氮化硅；
然后，可以以虚拟栅极和侧墙402为掩膜，对所述栅极侧墙外侧的鳍400a进行LDD(轻掺杂漏区)注入、HALO(口袋)注入以及重掺杂源漏离子注入等，以形成用作待接触结构的源漏区(未图示)；或者，采用嵌入式源漏外延工艺形成抬升的源漏区，包括：以所述虚拟栅极和所述栅极侧墙402为掩膜，刻蚀所述虚拟栅极两侧的鳍400a，以形成源漏凹槽，在所述源漏凹槽中外延生长不同于半导体衬底400材质的半导体层，直至生长的半导体层的顶部超出鳍400a的顶部一定厚度，从而形成抬升的嵌入式源漏区；
接着，以采用化学气相沉积、涂覆等工艺在所述形成有抬升的嵌入式源漏区的半导体衬底400(包括被暴露出的鳍400a和隔离结构401)的表面、虚拟栅极的顶部以及栅极侧墙402的侧壁和顶部的表面上依次沉积接触刻蚀停止层(contact etch stopping layer，CESL)403和层间介质层404，所述接触刻蚀停止层403的材料可以是氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)或其组合，所述层间介质层404的材料不同于接触孔刻蚀停止层403，以在后续去除层间介质层404的刻蚀工艺中实现较高的刻蚀选择比，所述层间介质层404的材料可以包括二氧化硅、氮氧化硅、正硅酸乙酯(TEOS)、介电常数小于二氧化硅的低K介质材料、金属氮化硅等，所述层间介质层404在半导体衬底400表面上的沉积厚度大于虚拟栅极的厚度，之后，可以通过化学机械抛光工艺(CMP，也称为化学机械平坦化工艺)平坦化所述层间介质层404的顶部至所述虚拟栅极的顶部，以暴露出所述虚拟栅极和栅极侧墙402的顶部，或者采用回刻蚀(Etch back)工艺，对层间介质层404进行刻蚀，以暴露出所述虚拟栅极的顶部，此时可以同时暴露出所述栅极侧墙402的顶部；
然后，可以先采用干法刻蚀工艺对所述虚拟栅极进行初步刻蚀，再采用湿法刻蚀工艺刻蚀去除剩余的虚拟栅极(包括虚拟栅电极材料层和二氧化硅栅介质层)，形成栅极沟槽；
接着，在所述层间介质层404和栅极沟槽的表面上依次沉积高K介质层405以及至少填满所述栅极沟槽的金属栅极材料406，然后对沉积的金属栅极材料406进行化学机械抛光，至层间介质层404的表面，形成高K金属栅极结构，其中，高K介质层405一般采用原子层沉积法(ALD)，从而保证沉积的高K介质层405在栅极沟槽的侧壁以及底部上具有优良的覆盖性(conformality)，其材质可以是氧化铪、氧化硅铪、氮氧化硅铪、氧化铪钽、氧化铪钛、氧化铪锆中的一种或几种；金属栅极材料406可以包括功函数金属层和金属栅电极层，其中功函数金属层一般采用射频物理气相沉积法(RFPVD)来形成，其材质可以是Ti、Ta、TiN、TaN、TiAl、TaC、TaSiN、TiAlN中的一种或几种，TiN常用作P型金属氧化物半导体(PMOS)的金属栅极中的功函数金属层，TiAl常用作N型金属氧化物半导体(NMOS)的的金属栅极中的功函数金属层；然后，金属栅电极层通常采用真空蒸镀、溅射、电镀或者化学气相沉积等工艺沉积，其材料可以是Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、WSi的一种或多种。此外，在沉积功函数金属层之前，还可以先在高K介质层405的表面上形成至少一层用于阻挡金属栅电极层以及功函数金属层中的金属向高K栅介质层405中扩散的金属阻挡层，在沉积功函数金属层之后且沉积金属栅电极层之前，还可以先在功函数金属层的表面上形成至少一层用于阻挡金属栅电极层中的金属向下扩散的金属阻挡层；此外，为了保护后续工艺不会对高K金属栅极结构406的顶部造成损伤，保证栅极结构的性能，本实施例中对高K金属栅极结构406进行一定的回刻蚀，形成回刻蚀槽，然后在回刻蚀槽中填充氮化硅等材料，以形成刻蚀保护层407。
之后，可以根据层间介质层404的材质来选择形成图4C中的虚拟接触408a的方式，请参考图4A至图4C和图5A至图5B，本实施例通过步骤S2和步骤S3来形成虚拟接触，具体过程如下：
首先，执行步骤S2，即，先根据所述层间介质层404的材质选择合适的去除工艺来去除所述层间介质层404，例如当所述层间介质层404为氧化物时，可以通过刻蚀工艺(包括干法刻蚀和湿法刻蚀中的至少一种)来刻蚀去除所述层间介质层404，从而形成牺牲沟槽，此时暴露出接触孔刻蚀停止层403的表面；再通过物理气相沉积、化学气相沉积或旋涂等工艺，在接触孔刻蚀停止层403、刻蚀保护层407和栅极侧墙402的表面上沉积牺牲材料，牺牲材料的沉积厚度大于所述层间介质层404的厚度，并进一步通过化学机械抛光(CMP)和回刻蚀中的至少一种工艺，对所述牺牲材料进行处理，在原来的所述层间介质层的位置上形成暴露出刻蚀保护层407的顶部的牺牲层408，所述牺牲层408的材料可以包括硼酸盐硅酸盐玻璃、硼磷酸盐硅酸盐玻璃、磷酸盐硅酸盐玻璃、灰化可移除电介质、低K介质、加热可移除的有机聚合物、多晶硅、非晶硅和无定形碳中的至少一种，例如为非晶硅；
然后，执行步骤S3，通过硬掩膜工艺、光刻工艺(包括涂胶、曝光、显影等)并结合刻蚀工艺(包括干法刻蚀和湿法刻蚀中的至少一种)，对所述牺牲层408进行图案化，仅保留位于所述源漏区的待接触区域的上方的牺牲层，以作为仅覆盖在所述源漏区的待接触区域的上方的虚拟接触408a，去除的牺牲层的位置形成了填充沟槽409，用于填充后续的填充层。
在本发明的其他实施例中，在所述层间介质层404的材质合适时，可以直接通过相应的硬掩膜工艺、光刻工艺(包括涂胶、曝光、显影等)并结合刻蚀工艺(包括干法刻蚀和湿法刻蚀中的至少一种)，对所述层间介质层404图形化，仅保留覆盖在所述源漏区的待接触区域的上方的层间介质层404，以形成仅覆盖在所述源漏区的待接触区域的上方的虚拟接触408a，其余的区域暴露出接触孔刻蚀停止层403，形成填充沟槽409。
请参考图4D，在步骤S4中，首先，通过物理气相沉积、化学气相沉积或旋涂等工艺，在接触孔刻蚀停止层403、虚拟接触408a以及填充沟槽409的表面上沉积填充材料，所述填充材料不同于所述虚拟接触408a的材料，可以包括硼酸盐硅酸盐玻璃、硼磷酸盐硅酸盐玻璃、磷酸盐硅酸盐玻璃、灰化可移除电介质、低K介质、加热可移除的有机聚合物、多晶硅、非晶硅和无定形碳中的至少一种，例如为无定形碳，所述填充材料的沉积厚度至少能够填满所述填充沟槽409，然后，可以通过化学机械抛光工艺和回刻蚀工艺中的至少一种，对所述填充材料进行处理，使形成能够暴露出所述虚拟接触408a的顶部的填充层410，例如通过化学机械抛光工艺对沉积的填充材料进行顶部平坦化，直至暴露出虚拟接触408a的顶部表面，形成所述填充层410。
请参考图4E，在步骤S5中，可以先采用干法刻蚀工艺去除一定厚度的虚拟接触408a，然后再采用湿法刻蚀工艺去除剩余的虚拟接触408a，刻蚀停止在接触孔刻蚀停止层403的表面，以在所述虚拟接触408a的位置形成接触沟槽408b。
请参考图4F，在步骤S6中，可以通过物理气相沉积、化学气相沉积或旋涂等工艺，在填充层410、刻蚀保护层407、栅极侧墙402以及接触沟槽408b的表面上沉积低K介质(2≤K<4，例如无定形碳氮、多晶硼氮、氟硅玻璃等)或者超低K介质(K<2，例如多孔材料)等介质材料，所述介质材料在所述接触沟槽的内侧壁上的沉积厚度取决于待形成的源漏接触插塞的尺寸，之后，采用侧墙刻蚀工艺对沉积的介质材料进行刻蚀，从而在所述接触沟槽408b的内侧壁上形成介质侧墙411(即一种内侧墙)，介质侧墙411所围的接触沟槽的空间即是源漏接触孔412，其底部的面积决定了最终形成的源漏接触插塞与源漏区的接触面积，显然可以通过减薄介质侧墙411来增大最终形成的源漏接触插塞与源漏区的接触面积，降低接触电阻，提高器件性能。
请参考图4G和图4H，在步骤S7中，首先，可以通过湿法刻蚀工艺去除所述源漏接触孔412底部的接触孔刻蚀停止层403，从而暴露出源漏区的待接触的区域的表面；然后，可以在源漏接触孔412表面形成扩散阻挡层(barrier seed layer，未示出)，并采用导电材料层413填充所述源漏接触孔412，以形成源漏接触插塞，其中，扩散阻挡层采用氩气的真空溅射方法形成，其材料可以为氮化钛或者氮化钽等，扩散阻挡层可以为单层结构或者多层堆叠的叠层结构，扩散阻挡层可以用于提高源漏接触孔412中的导电材料层413与介质侧墙411之间粘附性能，并阻止所述导电材料层413与介质侧墙411发生反应，所述导电材料层413可以选自铝、银、铬、镍、钯、钼、钛、钽、钨、钴和铜中的至少一种，其填充方式可以是真空蒸镀、溅射等。
由上所述，本实施例的源漏接触插塞的制造方法，是一种替代接触插塞的方法，先形成一种尺寸较大的虚拟接触，然后在填充层的辅助下，将虚拟接触去除，以形成工艺窗口较大的接触沟槽，进而通过在接触沟槽的侧壁上形成一定厚度的介质侧墙来限定出合适尺寸的源漏接触孔，填充导电材料层于所述源漏接触孔中即可获得源漏接触插塞，这种替代工艺能够降低源漏接触插塞的形成难度，提高所形成的源漏接触插塞的质量，且能够通过减小介质侧墙的厚度来增大形成的源漏接触插塞的接触面积，减小接触电阻。
需要说明的是，本发明的接触插塞的制造方法不仅仅限于源漏区这种向外引出的待接触结构上的接触插塞的制造，还能适用于栅极、体区等需要向外引出的待接触结构上的接触插塞的制造，本领域技术人员可以根据上述实施例的方案描述进行适应性变动来实现例如栅极、体区等需要向外引出的待接触结构上的接触插塞的制造，具体过程在此不再赘述，这些类似的接触插塞的制造方法也属于本发明欲保护的范围。本发明的接触插塞的制造方法能够用于需要接触插塞的各类半导体器件的制造，尤其是14nm及以下节点的半导体器件的制造，因此本发明还提供一种半导体器件的制造方法，采用本发明的接触插塞的制造方法形成所需的接触插塞。例如一种FinFET器件的制造，采用本发明的接触插塞的制造方法形成与源区接触的接触插塞，或者形成与漏区接触的接触插塞，或者同时形成与源区接触的接触插塞和与漏区接触的接触插塞，或者形成与栅极结构接触的接触插塞。
请参考图4F至4H和图5A，本发明还提供一种接触插塞，形成在一具有待接触结构的半导体衬底400上，所述半导体衬底400上形成有填充层410，所述填充层410中形成有仅暴露出所述待接触结构的待接触区域的顶部的接触沟槽412；所述接触插塞位于所述接触沟槽412中，包括形成在所述接触沟槽412的侧壁上的介质侧墙411以及填充在所述接触沟槽412中的导电材料层413，所述导电材料层413覆盖所述介质侧墙411的侧壁且底部与所述待接触结构的待接触区域接触。其中，所述待接触结构可以包括栅极结构、源漏区和体区中的至少一种；所述填充层410的材料可以包括硼酸盐硅酸盐玻璃、硼磷酸盐硅酸盐玻璃、磷酸盐硅酸盐玻璃、灰化可移除电介质、低K介质、加热可移除的有机聚合物、多晶硅、非晶硅和无定形碳中的至少一种；所述介质侧墙411的材料可以包括低K介质。可选的，所述填充层410和所述半导体衬底400之间还形成有接触孔刻蚀停止层403。
在本发明的一实施例中，所述接触插塞可以为源漏接触插塞，所述待接触结构为源漏区，此时，所述半导体衬底400上形成有栅极结构，所述栅极结构可以通过先栅工艺形成，也可以通过后栅工艺形成，可以是多晶硅栅极结构，也可以是高K金属栅极结构(包括高K介质层405以及金属栅极材料406)，所述栅极结构的侧壁上形成有栅极侧墙402，所述源漏区位于所述栅极侧墙402两侧的半导体衬底400中，可以通过离子注入工艺形成，可以通过嵌入式源漏外延工艺形成，所述填充层覆盖所述半导体衬底除所述接触插塞以外的区域表面且能够暴露出所述栅极结构的顶部。
请参考图4F至4H和图5A，本发明还提供一种半导体器件，包括具有待接触结构的半导体衬底400、填充层410以及接触插塞。其中，所述填充层410覆盖在所述半导体衬底400上，并具有仅暴露出所述待接触结构的待接触区域的顶部的接触沟槽412；所述接触插塞位于所述接触沟槽412中，包括形成在所述接触沟槽412的侧壁上的介质侧墙411以及填充在所述介质侧墙411所围的接触沟槽412中的导电材料层413，即导电材料层413填充在所述接触沟槽412中，覆盖所述介质侧墙411的侧壁，且导电材料层413底部与所述待接触结构的待接触区域接触。
可选的，所述待接触结构可以包括栅极结构、源漏区和体区中的至少一种；所述填充层410的材料可以包括硼酸盐硅酸盐玻璃、硼磷酸盐硅酸盐玻璃、磷酸盐硅酸盐玻璃、灰化可移除电介质、低K介质、加热可移除的有机聚合物、多晶硅、非晶硅和无定形碳中的至少一种；所述介质侧墙411的材料可以包括低K介质。
可选的，所述填充层410和所述半导体衬底400之间还形成有接触孔刻蚀停止层403，所述接触孔刻蚀停止层403还位于所述填充层411和栅极侧墙402之间以及介质侧墙411和栅极侧墙402之间。
在本发明的一实施例中，所述半导体器件为FinFET器件，所述半导体衬底400具有多个凸起的且通过隔离结构401隔离开来的鳍400a，所述待接触结构可以为形成于所述鳍400a表面上的栅极结构，也可以为形成于一栅极结构两侧的鳍400a中的源漏区(可以全部位于鳍400a中，也可以是一部分位于所述鳍400a中)，也可以为形成于所述鳍400a中的体区。
以所述待接触结构为源漏区为例，本发明的一实施例中的FinFET器件，包括形成有鳍400a的半导体衬底400、隔离结构401、栅极结构、栅极侧墙402、用作待接触结构的源漏区、填充层410以及接触插塞，所述栅极结构围绕在部分鳍400a上，所述栅极侧墙402位于所述栅极结构的侧壁上，所述源漏区至少部分位于所述栅极侧墙402外侧的鳍400a中，所述填充层410覆盖在半导体衬底400上，并暴露出所述栅极结构和栅极侧墙402的顶部，所述填充层410的顶部与所述栅极结构的顶部齐平，所述填充层410中具有贯穿所述填充层410的接触沟槽，所述接触沟槽暴露出所述源漏区的待接触区域的表面；所述接触插塞位于所述接触沟槽中并与所述源漏区电接触，包括形成在所述接触沟槽的内侧壁上的介质侧墙411以及填充在所述介质侧墙411所围的接触沟槽空间中的导电材料层413。此外，所述填充层411和所述半导体衬底400之间还形成有接触孔刻蚀停止层403，所述接触孔刻蚀停止层403还位于所述填充层411和栅极侧墙402之间以及介质侧墙411和栅极侧墙402之间。
综上所述，本发明的接触插塞和半导体器件，能够通过半导体衬底上的填充层中的接触沟槽内侧壁上的介质侧墙来增大形成的接触插塞的接触面积，减小接触电阻，提高器件性能。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (13)

1.一种接触插塞的制造方法，其特征在于，包括以下步骤：
提供形成有待接触结构的半导体衬底，在所述半导体衬底表面上还形成有栅极结构，所述栅极结构的侧壁上形成有栅极侧墙，在所述栅极侧墙两侧的半导体衬底中形成有源漏区，以作为所述待接触结构，在所述半导体衬底的表面上形成暴露出所述栅极结构的顶部的层间介质层；
形成仅覆盖在所述待接触结构的待接触区域的虚拟接触，其中，形成所述虚拟接触的步骤包括：对所述层间介质层图形化，仅保留覆盖在所述源漏区的待接触区域的上方的层间介质层，以形成仅覆盖在所述源漏区的待接触区域的上方的虚拟接触；或者，形成所述虚拟接触的步骤包括：去除所述层间介质层，并在所述层间介质层的位置上形成牺牲层；对所述牺牲层进行图案化，仅保留位于所述源漏区的待接触区域的上方的牺牲层，以作为仅覆盖在所述源漏区的待接触区域的上方的虚拟接触，去除的牺牲层的位置用于形成填充层；
在所述半导体衬底表面上形成暴露出所述虚拟接触的顶部的填充层；
去除所述虚拟接触，并在所述虚拟接触的位置形成接触沟槽；
在所述接触沟槽的侧壁上形成介质侧墙；
填充导电材料层于所述接触沟槽中，所述导电材料层覆盖所述介质侧墙的侧壁，且底部与所述待接触结构的待接触区域接触。
2.如权利要求1所述的接触插塞的制造方法，其特征在于，在形成所述虚拟接触之前，先在所述半导体衬底的表面上形成覆盖所述待接触结构的接触孔刻蚀停止层；在形成所述介质侧墙之后，去除所述接触沟槽底部上被所述介质侧墙暴露出的接触孔刻蚀停止层，以形成暴露出所述待接触结构的接触孔，所述导电材料填满所述接触孔。
3.如权利要求1所述的接触插塞的制造方法，其特征在于，提供形成有待接触结构的半导体衬底的步骤包括：
提供一半导体衬底，在所述半导体衬底表面上形成虚拟栅极，并在所述虚拟栅极的侧壁上形成栅极侧墙；
在所述栅极侧墙两侧的半导体衬底中形成源漏区，以作为所述待接触结构；
在所述半导体衬底的表面上形成暴露出所述虚拟栅极的顶部的层间介质层；
去除所述虚拟栅极，形成栅极沟槽；
在所述栅极沟槽中填充金属栅极材料，以形成栅极结构。
4.如权利要求1至3中任一项所述的接触插塞的制造方法，其特征在于，所述虚拟接触的材料包括硼酸盐硅酸盐玻璃、硼磷酸盐硅酸盐玻璃、磷酸盐硅酸盐玻璃、灰化可移除电介质、低K介质、加热可移除的有机聚合物、多晶硅、非晶硅和无定形碳中的至少一种。
5.如权利要求1至3中任一项所述的接触插塞的制造方法，其特征在于，所述填充层的材料不同于所述虚拟接触的材料，所述填充层的材料包括硼酸盐硅酸盐玻璃、硼磷酸盐硅酸盐玻璃、磷酸盐硅酸盐玻璃、灰化可移除电介质、低K介质、加热可移除的有机聚合物、多晶硅、非晶硅和无定形碳中的至少一种。
6.如权利要求1所述的接触插塞的制造方法，其特征在于，所述介质侧墙的材料包括低K介质。
7.一种采用权利要求1所述的接触插塞的制造方法所形成的接触插塞，形成在一具有待接触结构的半导体衬底上，其特征在于，所述半导体衬底上形成有填充层，所述填充层中形成有仅暴露出所述待接触结构的待接触区域的顶部的接触沟槽；所述接触插塞位于所述接触沟槽中，包括形成在所述接触沟槽的侧壁上的介质侧墙以及填充在所述接触沟槽中的导电材料层，所述导电材料层覆盖所述介质侧墙的侧壁，且底部与所述待接触结构的待接触区域接触；其中，所述待接触结构为源漏区，所述半导体衬底上还形成有栅极结构，所述栅极结构的侧壁上形成有栅极侧墙，所述源漏区位于所述栅极侧墙两侧的半导体衬底中，所述填充层覆盖所述半导体衬底除所述接触沟槽以外的区域表面且能够暴露出所述栅极结构的顶部。
8.如权利要求7所述的接触插塞，其特征在于，所述填充层的材料包括硼酸盐硅酸盐玻璃、硼磷酸盐硅酸盐玻璃、磷酸盐硅酸盐玻璃、灰化可移除电介质、低K介质、加热可移除的有机聚合物、多晶硅、非晶硅和无定形碳中的至少一种。
9.如权利要求7所述的接触插塞，其特征在于，所述介质侧墙的材料包括低K介质。
10.如权利要求7至9中任一项所述的接触插塞，其特征在于，所述填充层和所述半导体衬底之间还形成有接触孔刻蚀停止层。
11.一种半导体器件的制造方法，其特征在于，采用权利要求1至6中任一项所述的接触插塞的制造方法形成接触插塞。
12.一种半导体器件，其特征在于，包括如权利要求7至10中任一项所述的接触插塞。
13.如权利要求12所述的半导体器件，其特征在于，所述半导体器件为FinFET器件，所述接触插塞底部的半导体衬底具有鳍，所述待接触结构为形成于栅极结构两侧的鳍上的源漏区。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114068396B (zh) * 2020-07-31 2024-03-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US12096617B2 (en) 2021-01-14 2024-09-17 Changxin Memory Technologies, Inc. Method of manufacturing semiconductor structure and semiconductor structure
CN112864098B (zh) * 2021-01-14 2023-06-30 长鑫存储技术有限公司 半导体结构的制造方法及半导体结构

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070257323A1 (en) * 2006-05-05 2007-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked contact structure and method of fabricating the same
CN102468221B (zh) * 2010-11-11 2014-10-22 中国科学院微电子研究所 采用后栅工艺制备cmos器件中接触孔的方法
CN102593000B (zh) * 2011-01-13 2015-01-14 中国科学院微电子研究所 半导体器件及其制造方法
CN102768957B (zh) * 2011-05-06 2016-09-14 中国科学院微电子研究所 鳍式场效应晶体管及其制造方法
CN103107091B (zh) * 2011-11-15 2016-06-22 中国科学院微电子研究所 一种半导体结构及其制造方法
WO2013095377A1 (en) * 2011-12-20 2013-06-27 Intel Corporation Self-aligned contact metallization for reduced contact resistance
US8921226B2 (en) * 2013-01-14 2014-12-30 United Microelectronics Corp. Method of forming semiconductor structure having contact plug
US9202918B2 (en) * 2013-09-18 2015-12-01 Globalfoundries Inc. Methods of forming stressed layers on FinFET semiconductor devices and the resulting devices
US9245885B1 (en) * 2014-12-05 2016-01-26 Globalfoundries Inc. Methods of forming lateral and vertical FinFET devices and the resulting product
CN106486370B (zh) * 2015-08-27 2019-03-29 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US9735242B2 (en) * 2015-10-20 2017-08-15 Globalfoundries Inc. Semiconductor device with a gate contact positioned above the active region
CN106920750B (zh) * 2015-12-28 2019-11-05 中芯国际集成电路制造(上海)有限公司 金属栅晶体管源漏区接触塞的制作方法
CN106952908B (zh) * 2016-01-06 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
US10269621B2 (en) * 2017-04-18 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs and methods forming same

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