CN102768957B - 鳍式场效应晶体管及其制造方法 - Google Patents

鳍式场效应晶体管及其制造方法 Download PDF

Info

Publication number
CN102768957B
CN102768957B CN201110116545.5A CN201110116545A CN102768957B CN 102768957 B CN102768957 B CN 102768957B CN 201110116545 A CN201110116545 A CN 201110116545A CN 102768957 B CN102768957 B CN 102768957B
Authority
CN
China
Prior art keywords
fin
source
pseudo
grid
grizzly bar
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110116545.5A
Other languages
English (en)
Other versions
CN102768957A (zh
Inventor
梁擎擎
钟汇才
朱慧珑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201110116545.5A priority Critical patent/CN102768957B/zh
Priority to PCT/CN2011/078207 priority patent/WO2012151797A1/zh
Priority to US13/377,141 priority patent/US8859378B2/en
Publication of CN102768957A publication Critical patent/CN102768957A/zh
Application granted granted Critical
Publication of CN102768957B publication Critical patent/CN102768957B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Abstract

本发明实施例公开了一种鳍式晶体管的制造方法，在形成鳍后，通过鳍上形成横跨所述鳍的伪栅条、伪栅条的两侧的侧壁上形成的侧墙以及在伪栅条和侧墙之外的第一介质层和鳍上形成的覆盖层，通过侧墙自对准地在伪栅极两旁形成提升的源漏区，且栅极同所述源漏区的上表面在同一平面上。由于栅极和源漏区上表面在一个平面上，形成接触塞时更容易对准，而且栅极和源漏区由侧墙隔离开，使对准更精确，解决接触塞对准不精确的问题，提高器件的AC性能。

Description

鳍式场效应晶体管及其制造方法
技术领域
本发明涉及半导体制造技术，更具体地说，涉及一种鳍式场效应晶体管及其制造方法。
背景技术
随着半导体器件的高度集成，MOSFET沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响器件性能的主导因素，这种现象统称为短沟道效应。短沟道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。
为了控制短沟道效应，对传统晶体管器件的某些方面采取了一些改进，例如，一方面，向沟道中掺杂更多的磷、硼等杂质元素，但此举易导致器件沟道中载流子迁移率下降；另一方面，增强沟道的应力，但传统的SiGe PMOS应变硅技术也开始面临瓶颈，很难再为沟道提供更强的应变；再一方面，减薄栅极氧化物介质的厚度，但栅极氧化物介质的厚度方面也将出现发展瓶颈问题，栅极氧化物厚度减薄的速度已经很难再跟上栅极宽度缩小的步伐，栅介质漏电越来越大。随着沟道尺寸的不断缩短，这些改进都不能解决愈发显著的短沟道效应。
目前，为了解决短沟道效应的问题，提出了鳍式场效应晶体管(Fin-FET)的立体器件结构，Fin-FET是具有鳍型沟道结构的晶体管，它利用薄鳍的几个表面作为沟道，从而可以防止传统晶体管中的短沟道效应，同时可以增大工作电流。
参考图1，图1为当前提出的Fin-FET的结构示意图，包括：鳍100，鳍上及侧面的栅极102，以及鳍两端的源漏区104。通常地，是在形成鳍100和栅极102以后，在鳍的两端形成源漏区104，而后在栅极102和源区104和漏区106上形成接触塞，来形成这种Fin-FET器件。
然而，上述形成Fin-FET器件方法的问题在于，形成接触塞时，由接触塞向栅极、源区和漏区进行对准，随着集成度的不断提高，栅极之间的尺寸不断减小，接触塞的对准会越来越困难，会容易出现对准不精确的问题，例如，会出现源区、漏区的接触塞部分接触到栅极或者栅极的接触塞部分接触到源区、漏区的情况，这样会直接导致器件短路，或者，即使实现源漏接触塞与栅极隔离，由于两者之间将形成较大的寄生叠加电容，这些都会降低器件的AC性能和器件速度。
发明内容
本发明实施例提供了一种鳍式场效应晶体管及其制造方法，解决接触塞对准不精确的问题，提高器件的AC性能。
为实现上述目的，本发明实施例提供了如下技术方案：
一种鳍式场效应晶体管的制造方法，包括：
提供衬底；
在所述衬底内形成鳍，以及在所述鳍之外的衬底上形成第一介质层；
在所述第一介质层和鳍上形成横跨所述鳍的伪栅条，以及在伪栅条的两侧的侧壁上形成侧墙，以及在伪栅条和侧墙之外的第一介质层和鳍上形成覆盖层，所述覆盖层上表面与所述伪栅条上表面在同一平面；
去除伪栅条两侧的覆盖层及第一介质层，以形成源漏开口，所述源漏开口暴露伪栅条两侧的鳍；
填满所述源漏开口与伪栅条两侧的鳍一同形成源漏区；
去除伪栅条，以及去除伪栅条下的第一介质层，以形成栅区开口，所述栅区开口暴露伪栅条下的鳍；
填满所述栅区开口形成覆盖所述鳍的栅极，以使所述栅极同所述源漏区的上表面在同一平面；
在所述栅极及源漏区上形成接触塞。
可选地，在形成栅极之后，形成接触塞之前，还包括步骤：去除部分栅极以及部分源漏区，并填充形成栅隔离区以及源漏隔离区。
可选地，在沿鳍的方向上，所述栅极的边沿与所述源漏区的边沿不在一条直线上。
可选地，形成源漏区的步骤为：通过外延生长的方法，填满所述源漏区开口与伪栅条两侧的鳍一同形成源漏区。
可选地，所述覆盖层包括第二介质层和其上的第三介质层。
可选地，所述第三介质层、第二介质层及侧墙采用互不相同的介质材料。
可选地，在形成鳍时，还包括步骤：在鳍上形成帽层；之后的步骤为：在所述第一介质层和帽层上形成横跨所述鳍的伪栅条，以及在伪栅条的两侧的侧壁上形成侧墙，以及在伪栅条和侧墙之外的第一介质层和帽层上形成覆盖层，所述覆盖层上表面与所述伪栅条上表面在同一平面；去除伪栅条两侧的第一介质层、覆盖层及帽层，以形成源漏开口。
可选地，所述第一介质层的上表面与鳍的上表面齐平。
此外，本发明还提供了根据上述制造方法形成的鳍式场效应晶体管，包括：
衬底；
衬底上的鳍，所述鳍具有相对的第一端和第二端，以及相对的第三端和第四端；
覆盖所述鳍第一端、第二端表面以及上表面的栅极；
位于所述鳍第三端和第四端两侧的源漏区，其中源漏区和栅极的上表面在同一平面；
在所述鳍上表面之上的栅极同源漏区之间的侧墙；
栅极及源漏区上的接触塞。
可选地，还包括：相邻源漏区之间的源漏隔离区，以及相邻栅极之间的栅隔离区。
可选地，沿鳍第三端与第四端连线的方向上，所述栅极的边沿与所述源漏区的边沿不在一条直线上。
与现有技术相比，上述技术方案具有以下优点：
本发明实施例的鳍式场效应晶体管及其制造方法，在形成鳍后，在鳍上形成横跨鳍的伪栅条及伪栅条的侧墙，在伪栅条和侧墙的掩膜及隔离作用下，在侧墙内、外分别形成等高的栅极和源漏区，由于栅极和源漏区上表面在一个平面上，形成接触塞时更容易对准，而且栅极和源漏区由侧墙隔离开，使对准更精确，解决接触塞对准不精确的问题，提高器件的AC性能。
附图说明
通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1为现有技术中鳍式场效应晶体管的结构示意图；
图2为本发明实施例的鳍式场效应晶体管制造方法的流程图；
图3-图31为本发明实施例公开的鳍式场效应晶体管制造方法的剖面图，其中包括俯视图以及俯视图的AA’向视图、BB’向视图和CC’向视图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了解决鳍式场效应晶体管制造中接触塞对准不精确的问题，本发明提供了一种鳍式场效应晶体管的制造方法，参考图2，图2示出了本发明鳍式场效应晶体管制造方法的流程图，以下结合图3-图31对本发明的制造方法进行详细说明，实施例中例举的方法为优选方案，是为了更好的说明和理解本发明，而不是限制本发明。
在步骤S01，提供衬底200。
如图3所示，在本实施例中，所述衬底为SOI衬底200，SOI衬底200包括背衬底200a、埋氧层200b和顶层硅200c。在其他实施例中，所述衬底还可以为包括半导体层和绝缘层的衬底结构。
在步骤S02，在所述衬底200内形成鳍202，以及在所述鳍202之外的衬底上形成第一介质层206，参考图4(俯视图)和图5(图4的AA’向视图)。
具体地，首先，可以在顶层硅200c上形成帽层204，而后图形化所述帽层204，并以帽层204为硬掩膜，利用刻蚀技术，例如RIE(反应离子刻蚀)的方法，刻蚀顶层硅200c，从而在顶层硅200c内形成鳍202，可选地，可以进一步去除帽层204，或者保留帽层204，以保护鳍在后续工艺中不受其他工艺的影响。而后，淀积介质材料，例如SiO2，并进行平坦化，例如CMP(化学机械研磨)，从而在所述鳍202之外的衬底200b上形成第一介质层206，所述第一介质层的上表面与鳍的上表面齐平。
在步骤S03，在所述第一介质层206和鳍202上形成横跨所述鳍202的伪栅条208，以及在伪栅条208的两侧的侧壁上形成侧墙210，以及在伪栅条208和侧墙210之外的第一介质层206和鳍202上形成覆盖层212、214，所述覆盖层212、214上表面与所述伪栅条208上表面在同一平面，参考图6(俯视图)、图7(图6的AA’向视图)、图8(图6的BB’向视图)。
具体地，首先，在上述器件上淀积伪栅条，例如多晶硅，并进行图案化，形成横跨所述鳍202的伪栅条208，而后，淀积侧墙，例如Si3N4，通过刻蚀在伪栅条208的侧壁上形成侧墙210。所述伪栅条208和侧墙210可以作为后续工艺中的掩膜图案层，以及便于后续工艺自对准形成源漏区及栅极。
而后，形成覆盖层，所述覆盖层可以为一层或多层结构，在本实施例中，优选覆盖层为包括第二介质层和第三介质层的两层结构，优选地，所述第三介质层、第二介质层及侧墙采用互不相同的介质材料，方便于后续工艺自对准形成源漏区及栅极，简化工艺。在本实施例中，可以通过淀积第二介质层，例如SiO2，以及第三介质层，例如高k介质材料(如HfO2)，而后，进行平坦化，例如CMP(化学机械研磨)的方法，以伪栅条208为停止层。
从而，在去除帽层的实施例中，在伪栅条208和侧墙210之外的第一介质层206和鳍202上形成覆盖层212、214，或者，在未去除帽层的实施例中，在所述第一介质206层和帽层204上形成横跨所述鳍的伪栅条208，以及在伪栅条208的两侧的侧壁上形成侧墙210，以及在伪栅条208和侧墙210之外的第一介质层206和帽层204上形成覆盖层212、214，所述覆盖层212、214上表面与所述伪栅条208上表面在同一平面。
在步骤S04，去除伪栅条208两侧的覆盖层212、214及第一介质层206，以形成源漏开口216，所述源漏开口216暴露伪栅条208两侧的鳍202，参考图9(俯视图)、图10(图9的AA’向视图)、图11(图9的BB’向视图)和图12(图9的CC’向视图)。
可以利用刻蚀技术，例如RIE的方法，去除伪栅条208两侧的覆盖层212、214及第一介质层206，并停止在鳍202上，充分暴露伪栅条208两侧的鳍202，从而形成源漏开口216。
在未去除帽层204的实施例中，可以进一步的去除伪栅条208两侧的鳍202上的帽层204，以充分暴露伪栅条208两侧的鳍202。
在步骤S05，填满所述源漏开口216与伪栅条208两侧的鳍202一同形成源漏区218，参考图13(俯视图)、图14(图13的AA’向视图)、图15(图13的BB’向视图)和图16(图13的CC’向视图)。
本实施例中，可以通过外延生长(epi)的方法，在伪栅条208两侧的鳍202上外延生长外延层来填满所述源漏开口216，例如，对于NFET为SiC，对于PFET为SiGe，并进行CMP，以伪栅条208为停止层，该外延层同伪栅条208两侧的鳍202一同形成源漏区218，在本实施例中，由于外延层会向伪栅条208两侧的鳍202扩散，使伪栅条208两侧的鳍202部分或全部转变为外延层的材料(图示为全部转变为外延层材料)。在其他实施例中，还可以采用其他合适的方法形成该源漏区218。
在步骤S06，去除伪栅条208，以及去除伪栅条208下的第一介质层206，以形成栅区开口220，所述栅区开口220暴露伪栅条208下的鳍202，参考图17(俯视图)、图18(图17的AA’向视图)、图19(图17的BB’向视图)和图20(图17的CC’向视图)。
通过湿法或干法刻蚀技术，去除伪栅条208，以及进一步去除伪栅条208下的第一介质层206，充分暴露伪栅条208下面的鳍202或帽层204，形成栅区开口220。
在步骤S07，填满所述栅区开口220形成覆盖所述鳍202的栅极，以使所述栅极同所述源漏区218的上表面在同一平面，参考图21(俯视图)、图22(图21的AA’向视图)和图23(图21的BB’向视图)，其中栅极包括栅介质层222和栅电极224、226。
具体地，可以首先形成覆盖所述栅区开口220中的鳍202的栅介质层222，所述栅介质层222可以为一层或多层结构，一层结构的一些实施例中，栅介质层222可以为高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他栅介质材料，多层结构的一些实施例中，栅介质层222可以包括界面层和高k介质材料，所述界面层可以为氧化硅、氮化硅、氮氧化硅或其他材料，高k介质材料例如铪基氧化物，HFO2、HfSiO、HfSiON、HfTaO、HfTiO等，此处仅为示例，本发明不限于此。
而后在栅介质层222上形成栅电极，所述栅电极可以为一层或多层结构，栅电极可以包括金属栅电极或多晶硅，例如可以包括：Ti、TiAlx、TiN、TaNx、HfN、TiCx、TaCx、HfCx、Ru、TaNx、TiAlN、WCN、MoAlN、RuOx、多晶硅或其他合适的材料，或他们的组合。在本实施例中，所述栅电极为两层结构，包括金属栅224和多晶硅层226，可以通过淀积金属栅，例如NFET为TiN，PFET为TiCx，而后通过刻蚀，仅在鳍202的侧壁的栅介质层222上形成金属栅224，而后填充多晶硅，并进行CMP，从而在栅区开口220中形成覆盖所述鳍202的栅极，其中栅极包括栅介质层222、金属栅224和多晶硅层226，所述栅极同源漏区218的上表面在同一平面。
至此，形成了多个栅极、源漏区相连接的鳍式场效应晶体管器件，而后，根据需要，可选地，可以进一步形成隔离区，将其分隔成绝缘的多个器件。如图24(俯视图)、图25(图24的AA’向视图)、图26(图24的BB’向视图)和图27(图24的CC’向视图)所示，首先刻蚀去除鳍202之间的部分栅极以及部分源漏区218，形成栅隔离开口230和源漏隔离开口228，可选地，形成栅隔离开口230时，可以仅去除栅电极224、226，而不去除栅介质层222，以简化工艺，优选地，栅隔离开口230和源漏隔离开口228去除的部分可以不对准，即开口的边缘不在一条直线上，从而，所述栅极226的边沿与所述源漏区218的边沿不在一条直线上，这样在后续形成接触时，更利于栅极、源漏区的接触分别对准到栅极、源漏区。而后，填充栅隔离开口230和源漏隔离开口228形成栅隔离区234以及源漏隔离区232，参考图28(俯视图)、图29(图28的AA’向视图)、图30(图28的BB’向视图)和图31(图28的CC’向视图)。
在步骤S08，在所述栅极及源漏区218上形成接触塞238，参考图28(俯视图)、图29(图28的AA’向视图)、图30(图28的BB’向视图)和图31(图28的CC’向视图)。
具体地，在本实施例中，可以通过，首先淀积第四介质层236，优选地，该介质层236可以同上述填充栅隔离开口230和源漏隔离开口228的步骤一起进行，并进行平坦化，同时形成栅隔离区234、源漏隔离区232以及第四介质层236。
而后，刻蚀所述第四介质层236在栅极和源漏区218上形成接触孔，而后，填充金属材料，例如W等，从而形成接触塞238。而由于栅极和源漏区218在一个平面上，相比较栅极和源漏区不等高鳍式器件，更容易对准，并且栅极和源漏区之间由侧墙210隔开，更易对准。
以上对本发明的鳍式场效应晶体管的制造方法进行了详细的描述，以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
同时，本发明还提出了根据上述方法形成的鳍式场效应晶体管结构，参考图28-31，所述结构包括：
衬底200a、200b；
衬底上的鳍202，所述鳍202具有相对的第一端202-1和第二端202-2，以及相对的第三端202-3和第四端202-4；
覆盖所述鳍第一端202-1、第二端202-2表面以及上表面202-5的栅极；
位于所述鳍第三端202-3和第四端202-4两侧的源漏区218，其中源漏区218和栅极的上表面在同一平面；
位于所述鳍上表面202-5之上的栅极同源漏区218之间的侧墙210；
栅极及源漏区218上的接触塞238。
在本实施例中，所述衬底包括多晶硅层200a和其上的绝缘层200b，所述衬底还可以是其他结构。
在本实施例中，所述栅极包括栅介质层222、金属栅224和多晶硅层226，所述栅极还可以是其他结构。
此外，所述晶体管还可以包括：相邻源漏区218之间的源漏隔离区232，以及相邻栅极之间的栅隔离区234。
此外，优选地，沿鳍第三端202-3与第四端202-4连线的方向上，所述栅极的边沿与所述源漏区218的边沿不在一条直线上。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (11)

1.一种鳍式场效应晶体管的制造方法，其特征在于，包括：
提供衬底；
在所述衬底内形成鳍，以及在所述鳍之外的衬底上形成第一介质层；
在所述第一介质层和鳍上形成横跨所述鳍的伪栅条，以及在伪栅条的两侧的侧壁上形成侧墙，以及在伪栅条和侧墙之外的第一介质层和鳍上形成覆盖层，所述覆盖层上表面与所述伪栅条上表面在同一平面；
去除伪栅条两侧的覆盖层及第一介质层，以形成源漏开口，所述源漏开口暴露伪栅条两侧的鳍；
填满所述源漏开口与伪栅条两侧的鳍一同形成源漏区；
去除伪栅条，以及去除伪栅条下的第一介质层，以形成栅区开口，所述栅区开口暴露伪栅条下的鳍；
填满所述栅区开口形成覆盖所述鳍的栅极，以使所述栅极同所述源漏区的上表面在同一平面；
在所述栅极及源漏区上形成接触塞。
2.根据权利要求1所述的方法，其特征在于，在形成栅极之后，形成接触塞之前，还包括步骤：去除部分栅极以及部分源漏区，并填充形成栅隔离区以及源漏隔离区。
3.根据权利要求2所述的方法，其特征在于，在沿鳍的方向上，所述栅极的边沿与所述源漏区的边沿不在一条直线上。
4.根据权利要求1所述的方法，其特征在于，形成源漏区的步骤为：通过外延生长的方法，填满所述源漏区开口与伪栅条两侧的鳍一同形成源漏区。
5.根据权利要求1-4中任一项所述的方法，其特征在于，所述覆盖层包括第二介质层和其上的第三介质层。
6.根据权利要求5所述的方法，其特征在于，所述第三介质层、第二介质层及侧墙采用互不相同的介质材料。
7.根据权利要求1-4中任一项所述的方法，其特征在于，在形成鳍时，还包括步骤：在鳍上形成帽层；之后的步骤为：
在所述第一介质层和帽层上形成横跨所述鳍的伪栅条，以及在伪栅条的两侧的侧壁上形成侧墙，以及在伪栅条和侧墙之外的第一介质层和帽层上形成覆盖层，所述覆盖层上表面与所述伪栅条上表面在同一平面；
去除伪栅条两侧的第一介质层、覆盖层及帽层，以形成源漏开口。
8.根据权利要求1-4中任一项所述的方法，其特征在于，所述第一介质层的上表面与鳍的上表面齐平。
9.一种鳍式场效应晶体管，包括：
衬底；
衬底上的鳍，所述鳍具有相对的第一端和第二端，以及相对的第三端和第四端；
覆盖所述鳍第一端、第二端表面以及上表面的栅极；
位于所述鳍第三端和第四端两侧的源漏区，其中源漏区和栅极的上表面在同一平面；
在所述鳍上表面之上的栅极同源漏区之间的侧墙；
栅极及源漏区上的接触塞；
所述源漏区为填满的源漏开口与伪栅条两侧的鳍一同形成的；所述栅极为填满栅区开口形成的；所述源漏开口为去除伪栅条两侧的覆盖层及第一介质层形成的；所述伪栅条为在所述第一介质层和鳍上形成的，并且横跨所述鳍；所述栅区开口为去除伪栅条，以及去除伪栅条下的第一介质层形成的。
10.根据权利要求9所述的晶体管，其特征在于，还包括：相邻源漏区之间的源漏隔离区，以及相邻栅极之间的栅隔离区。
11.根据权利要求9或10所述的晶体管，其特征在于，沿鳍第三端与第四端连线的方向上，所述栅极的边沿与所述源漏区的边沿不在一条直线上。
CN201110116545.5A 2011-05-06 2011-05-06 鳍式场效应晶体管及其制造方法 Active CN102768957B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201110116545.5A CN102768957B (zh) 2011-05-06 2011-05-06 鳍式场效应晶体管及其制造方法
PCT/CN2011/078207 WO2012151797A1 (zh) 2011-05-06 2011-08-10 鳍式场效应晶体管及其制造方法
US13/377,141 US8859378B2 (en) 2011-05-06 2011-08-10 Fin field-effect transistor and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110116545.5A CN102768957B (zh) 2011-05-06 2011-05-06 鳍式场效应晶体管及其制造方法

Publications (2)

Publication Number Publication Date
CN102768957A CN102768957A (zh) 2012-11-07
CN102768957B true CN102768957B (zh) 2016-09-14

Family

ID=47096310

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110116545.5A Active CN102768957B (zh) 2011-05-06 2011-05-06 鳍式场效应晶体管及其制造方法

Country Status (3)

Country Link
US (1) US8859378B2 (zh)
CN (1) CN102768957B (zh)
WO (1) WO2012151797A1 (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681329B (zh) * 2012-09-10 2017-07-11 中国科学院微电子研究所 半导体器件及其制造方法
CN103839819A (zh) * 2012-11-25 2014-06-04 中国科学院微电子研究所 半导体器件及其制造方法
CN103839820B (zh) * 2012-11-25 2018-07-31 中国科学院微电子研究所 半导体器件制造方法
CN103855009B (zh) 2012-11-30 2017-06-13 中国科学院微电子研究所 鳍结构制造方法
US8981496B2 (en) * 2013-02-27 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate and gate contact structure for FinFET
CN104103517B (zh) * 2013-04-08 2017-03-29 中国科学院微电子研究所 FinFET及其制造方法
US9711374B2 (en) * 2013-06-13 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming oxide layer over exposed polysilicon during a chemical mechanical polishing (CMP) process
US9590104B2 (en) 2013-10-25 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Gate device over strained fin structure
CN104681563B (zh) * 2013-11-28 2018-05-08 中国科学院微电子研究所 半导体装置及其制造方法
US9171934B2 (en) * 2014-04-01 2015-10-27 Globalfoundries Inc. Methods of forming semiconductor devices using a layer of material having a plurality of trenches formed therein
US9299781B2 (en) 2014-04-01 2016-03-29 Globalfoundries Inc. Semiconductor devices with contact structures and a gate structure positioned in trenches formed in a layer of material
US9659827B2 (en) * 2014-07-21 2017-05-23 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices by forming source/drain regions before gate electrode separation
WO2016048336A1 (en) * 2014-09-26 2016-03-31 Intel Corporation Selective gate spacers for semiconductor devices
CN105826382A (zh) * 2015-01-09 2016-08-03 中国科学院微电子研究所 半导体器件制造方法
US9443738B2 (en) * 2015-02-06 2016-09-13 Globalfoundries Inc. Integrated circuits with middle of line capacitance reduction in self-aligned contact process flow and fabrication methods
KR102270916B1 (ko) 2015-04-06 2021-06-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10441189B2 (en) * 2015-12-15 2019-10-15 International Business Machines Corporation High definition EEG
US9768072B1 (en) 2016-06-30 2017-09-19 International Business Machines Corporation Fabrication of a vertical fin field effect transistor with reduced dimensional variations
WO2018063365A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Dual fin endcap for self-aligned gate edge (sage) architectures
CN108074871B (zh) * 2016-11-11 2020-06-09 中芯国际集成电路制造(上海)有限公司 动态随机存储器及其形成方法
US10026737B1 (en) * 2016-12-30 2018-07-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10629706B2 (en) * 2018-05-10 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Fin and gate dimensions for optimizing gate formation
CN110571188B (zh) * 2018-06-05 2021-10-01 中芯国际集成电路制造(上海)有限公司 接触插塞、半导体器件及其制造方法
CN109920738A (zh) * 2019-03-08 2019-06-21 中国科学院微电子研究所 半导体结构与其制作方法
CN112542506A (zh) * 2019-09-23 2021-03-23 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN112582471A (zh) * 2019-09-29 2021-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件及形成方法
CN113540019B (zh) * 2020-04-20 2023-07-21 中芯国际集成电路制造(上海)有限公司 可变电容器及可变电容器的形成方法
CN113066725B (zh) * 2021-03-17 2023-03-28 泉芯集成电路制造(济南)有限公司 一种晶体管及其制作方法
CN116941020A (zh) * 2021-05-19 2023-10-24 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法与工作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6252284B1 (en) * 1999-12-09 2001-06-26 International Business Machines Corporation Planarized silicon fin device
CN1893079A (zh) * 2005-06-28 2007-01-10 三星电子株式会社 互补金属氧化物半导体器件及其制法，及存储器
CN102034831A (zh) * 2009-09-28 2011-04-27 中芯国际集成电路制造(上海)有限公司 具有环绕堆叠栅鳍式场效应晶体管存储器件及形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005086024A (ja) * 2003-09-09 2005-03-31 Toshiba Corp 半導体装置及びその製造方法
KR100532353B1 (ko) * 2004-03-11 2005-11-30 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
US7732859B2 (en) * 2007-07-16 2010-06-08 International Business Machines Corporation Graphene-based transistor
US8264048B2 (en) * 2008-02-15 2012-09-11 Intel Corporation Multi-gate device having a T-shaped gate structure
US8637359B2 (en) * 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process
US20130075818A1 (en) * 2011-09-23 2013-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. 3D Semiconductor Device and Method of Manufacturing Same
US20130175579A1 (en) * 2012-01-10 2013-07-11 International Business Machines Corporation Transistor with recessed channel and raised source/drain
US9698229B2 (en) * 2012-01-17 2017-07-04 United Microelectronics Corp. Semiconductor structure and process thereof
US8637371B2 (en) * 2012-02-16 2014-01-28 International Business Machines Corporation Non-planar MOSFET structures with asymmetric recessed source drains and methods for making the same
US20130270638A1 (en) * 2012-04-13 2013-10-17 International Business Machines Corporation Strained soi finfet on epitaxially grown box

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6252284B1 (en) * 1999-12-09 2001-06-26 International Business Machines Corporation Planarized silicon fin device
CN1893079A (zh) * 2005-06-28 2007-01-10 三星电子株式会社 互补金属氧化物半导体器件及其制法，及存储器
CN102034831A (zh) * 2009-09-28 2011-04-27 中芯国际集成电路制造(上海)有限公司 具有环绕堆叠栅鳍式场效应晶体管存储器件及形成方法

Also Published As

Publication number Publication date
WO2012151797A1 (zh) 2012-11-15
US20120286337A1 (en) 2012-11-15
US8859378B2 (en) 2014-10-14
CN102768957A (zh) 2012-11-07

Similar Documents

Publication Publication Date Title
CN102768957B (zh) 鳍式场效应晶体管及其制造方法
CN102810476B (zh) 鳍式场效应晶体管的制造方法
US9240484B2 (en) FinFET with metal gate stressor
US8901632B1 (en) Non-volatile memory (NVM) and high-K and metal gate integration using gate-last methodology
US20130309856A1 (en) Etch resistant barrier for replacement gate integration
US9136129B2 (en) Non-volatile memory (NVM) and high-k and metal gate integration using gate-last methodology
CN104576370B (zh) 形成晶体管的方法
CN102420232B (zh) 一种闪存器件及其形成方法
US9478634B2 (en) Methods of forming replacement gate structures on finFET devices and the resulting devices
CN105810729A (zh) 鳍式场效应晶体管及其制造方法
US9691867B2 (en) Semiconductor device including spacers having different dimensions
US20200105616A1 (en) Semiconductor device and manufacturing method thereof
CN103165447B (zh) 鳍式场效应晶体管及其制作方法
CN105826189B (zh) Ldmos晶体管的形成方法及ldmos晶体管
US20140235043A1 (en) Method for forming fin-shaped structure
CN106298665B (zh) 半导体器件的制造方法
CN104217948B (zh) 半导体制造方法
CN105529263B (zh) Ldmos晶体管的形成方法及ldmos晶体管
CN109755312A (zh) 纳米线晶体管及其制备方法
CN103295903A (zh) 围栅结构的鳍式半导体器件的制造方法
US20200075715A1 (en) Methods of forming air gaps between source/drain contacts and the resulting devices
CN104217947A (zh) 半导体制造方法
CN103377931A (zh) 半导体结构及其制造方法
CN103681504B (zh) 半导体器件制造方法
CN203038895U (zh) 一种半导体结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant