CN103839820B - 半导体器件制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极绝缘层和假栅极层，其中假栅极层在鳍片上方具有突起；在假栅极层上形成盖层；选择性刻蚀，去除假栅极层的突起；去除盖层。依照本发明的半导体器件制造方法，沉积假栅极层之后增添了盖层，通过选择性刻蚀来平坦化假栅极层，有效提高了假栅极的平坦性以及栅极线条的均匀性和重复性，最终有效提高了器件的性能和可靠性。
Description
技术领域
本发明涉及一种半导体器件制造方法，特别是涉及一种能提高假栅极堆叠平坦性的三维多栅FinFET制造方法。
背景技术
在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。
例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。
现有的FinFET结构以及制造方法通常包括：在体Si或者SOI衬底中刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离(STI)；在鳍片顶部以及侧壁沉积通常为氧化硅的较薄(例如仅1～5nm)假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层；平坦化假栅极层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；在假栅极堆叠的沿第一方向的两侧沉积并刻蚀形成栅极侧墙；刻蚀栅极侧墙的沿第一方向的两侧的鳍片形成源漏沟槽，并在源漏沟槽中外延形成源漏区；在晶片上沉积层间介质层(ILD)；刻蚀去除假栅极堆叠，在ILD中留下栅极沟槽；在栅极沟槽中沉积高k材料的栅极绝缘层以及金属/金属合金/金属氮化物的栅极导电层。
值得注意的是，在上述三维多栅FinFET制造工艺中，形成假栅极层之后需要采用CMP或者回刻工艺来平坦化假栅极层，这是因为鳍片通常为高宽比较大的垂直线条，多晶硅、非晶硅等假栅极材料在沉积时会在鳍片顶部形成突起，如果不刻蚀去除这些突起，则在后续刻蚀形成假栅极堆叠过程中会难以控制刻蚀终止点，例如可能会过刻蚀损伤鳍片、或者欠刻蚀而在鳍片侧部或底部留下多余的假栅极材料，最终影响了器件的精细度。因此，三维FinFET中假栅平坦化是顺利实现MG/HK后栅集成工艺的关键技术之一。然而，现有技术中通常是直接平坦化假栅极层的突起，但是在同一介质内部停止，没有触发终点，均匀性与重复性较差。
发明内容
由上所述，本发明的目的在于克服上述技术困难，提出一种新的FinFET制造方法，能有效平坦化假栅极，提高器件栅极线条的均匀性和重复性。
为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极绝缘层和假栅极层，其中假栅极层在鳍片上方具有突起；在假栅极层上形成盖层；选择性刻蚀，去除假栅极层的突起；去除盖层。
其中，去除盖层之后，进一步包括：图案化假栅极绝缘层和假栅极层形成假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中形成栅极堆叠结构。
其中，形成栅极侧墙之后，进一步包括：以栅极侧墙为掩模，刻蚀鳍片，形成源漏沟槽；在源漏沟槽中外延生长形成抬升源漏区。
其中，去除假栅极堆叠结构之后进一步包括在栅极沟槽中形成界面层。
其中，盖层包括氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)及其组合。
其中，采用各向同性刻蚀来进行选择性刻蚀。
其中，形成盖层之后进一步包括平坦化盖层直至暴露假栅极层的突起。
依照本发明的半导体器件制造方法，沉积假栅极层之后增添了盖层，通过选择性刻蚀来平坦化假栅极层，有效提高了假栅极的平坦性以及栅极线条的均匀性和重复性，最终有效提高了器件的性能和可靠性。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1A和图1B为依照本发明的FinFET制造方法步骤的剖面示意图；
图2A和图2B为依照本发明的FinFET制造方法步骤的剖面示意图；
图3A和图3B为依照本发明的FinFET制造方法步骤的剖面示意图；
图4A和图4B为依照本发明的FinFET制造方法步骤的剖面示意图；
图5A和图5B为依照本发明的FinFET制造方法步骤的剖面示意图；
图6A和图6B为依照本发明的FinFET制造方法步骤的剖面示意图；
图7A和图7B为依照本发明的FinFET制造方法步骤的剖面示意图；以及
图8A和图8B为依照本发明的FinFET制造方法步骤的剖面示意图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了有效提高了假栅极的平坦性的三维多栅FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
值得注意的是，以下某图A是沿垂直于沟道方向(沿第二方向)的剖视图，某图B是沿平行于沟道方向(沿第一方向)的剖视图。
参照图1A以及图1B，形成沿第一方向延伸的多个鳍片结构，其中第一方向为未来器件沟道区延伸方向。提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si。光刻/刻蚀衬底1，在衬底1中形成多个沿第一方向平行分布的沟槽1G以及沟槽1G之间剩余的衬底1材料所构成的鳍片1F。沟槽1G的深宽比优选地大于5∶1。在鳍片1F之间的沟槽1G中通过PECVD、HDPCVD、RTO(快速热氧化)等工艺沉积填充材质例如为氧化硅、氮氧化硅的绝缘隔离介质层，从而构成了浅沟槽隔离(STI)2。
参照图2A以及图2B，在晶片衬底上沉积假栅极绝缘层3和假栅极层4。通过LPCVD、PECVD、HDPCVD、RTO、MBE、ALD、MOCVD、蒸发、溅射等常规方法，依次在衬底1上沉积假栅极绝缘层3和假栅极层4，使得假栅极绝缘层3覆盖了STI2的顶部、鳍片1F顶部以及侧壁，假栅极层4覆盖假栅极绝缘层3并在鳍片1F对应位置上具有相应的突起4P。假栅极绝缘层3厚度例如仅1～5nm并优选1～3nm，其材质例如是氧化硅。假栅极层4材质例如是多晶硅、非晶硅、非晶锗、非晶碳、SiGe、Si:C及其组合，并优选多晶硅、非晶硅，其厚度例如为20～500nm。此外，以上各层的厚度不必按照图示的比例，而是根据具体的器件尺寸以及电学性能需求而合理设定。
参照图3A以及图3B，在假栅极层4上形成盖层5，并且平坦化盖层5直至暴露假栅极层4。采用LPCVD、PECVD、HDPCVD、RTO、化学氧化、MBE、ALD等工艺沉积或者氧化形成盖层5，其材质为氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)及其组合。采用化学机械抛光(CMP)或者回刻(etch-back)技术，平坦化盖层5直至露出假栅极层4(4P)的顶部，消除假栅极层4顶部的突起4P。由于盖层5材质与假栅极层4不同，因此在平坦化过程中能使得栅极线条保持良好的精细度。
参照图4A以及图4B，选择性刻蚀，去除假栅极层4的顶部突起4P，使得假栅极层4顶部齐平，例如与盖层5的底部齐平。选择性刻蚀优选地可以选用各向同性的刻蚀，例如调节KOH、TMAH湿法腐蚀的温度、浓度以去除多晶硅或者非晶硅的假栅极层顶部突起4P，或者在干法刻蚀过程中调节碳氟基气体的比例(例如CF4、CH2F2、CH3F、CHF3各组分的比例)，或者调节Cl2、HBr、Ar、He、O2、SF6、或者其它Cl基气体的比例。在各向同性的选择性刻蚀过程中，可以允许少量的过刻蚀，只要露出的假栅极层4顶部附近保持较小的高度差即可，也即使得假栅极层4顶部基本齐平(或者高度差小于1nm)。此外，也可以采用各向异性的刻蚀，只是此时需要额外的工序测定突起4P的高度/厚度，以便通过控制刻蚀时间或速度来选择刻蚀终止点。
参照图5A和图5B，去除盖层5。可以采用湿法腐蚀去除盖层5，对于氧化硅材质可以选用稀释的缓释刻蚀剂(dBOE，例如BOE与去离子水DIW体积比为1∶20，其中BOE中NH4F∶HF＝1∶7)或者稀释的HF酸(dHF)，对于氮化硅材质可以选用热磷酸，对于其他材质可以选用强氧化剂(臭氧、双氧水)与强酸(硫酸、硝酸)的组合。
参照图6A和图6B，图案化假栅极层4和假栅极绝缘层3，形成假栅极堆叠。可以在假栅极层4上涂覆光刻胶形成软掩模、或者沉积并刻蚀形成氮化硅等材质的硬掩模(均未示出)，以软/硬掩模为掩模，刻蚀假栅极层4和假栅极绝缘层3，形成沿第二方向延伸的假栅极堆叠4/3。其中，刻蚀可以是湿法刻蚀，例如采用TMAH针对硅材质的假栅极层4、稀释的缓释刻蚀剂(dBOE)或者稀释氢氟酸(dHF)针对氧化硅材质的假栅极绝缘层3；刻蚀也可以是干法刻蚀，例如采用等离子体刻蚀、反应离子刻蚀(RIE)，刻蚀气体可以是碳氟基气体、氯基气体，并且可以增加氧气等氧化性气体以及惰性气体以调节刻蚀速率。在本发明一个实施例中，优选干法刻蚀，例如RIE。随后，在假栅极堆叠4/3沿第一方向的两侧形成栅极侧墙6。在假栅极堆叠上，通过LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD等方法沉积氮化硅、非晶碳、DLC等材料及其组合，并采用湿法或者干法刻蚀，形成栅极侧墙6。在本发明一个实施例中，刻蚀方法是RIE。此后，以栅极侧墙6为掩模，刻蚀鳍片1F形成源漏沟槽，并在源漏沟槽中外延生长形成抬升的源漏区1S与1D。在本发明一个实施例中，采用各向异性的刻蚀方法沿栅极侧墙6的两侧向下刻蚀鳍片1F，直至抵达鳍片1F与衬底1之间的界面，也即STI2的顶部，形成具有垂直侧壁的源漏区凹槽(未示出)。在本发明的其他实施例中，可以继续采用各向同性的刻蚀方法横向刻蚀源漏区凹槽的垂直侧壁，在鳍片1F的顶部的侧面以及下方形成朝向沟道区凹进的源漏区凹槽，优选地互相穿通从而使得鳍片1F的顶部部分地或者完全与衬底1分离，从而提供良好绝缘隔离。横向凹进的源漏区凹槽的截面形状依照需要可以是∑形(多段折线构成)、梯形、倒梯形、三角形、D形(曲面的一半，曲面例如为圆球面、椭圆球面、双曲面、马鞍面等等)、C形(曲面的大部分，超过曲面的一半，其中曲面例如为圆球面、椭圆球面、双曲面、马鞍面等等)、矩形等。在上述形成的垂直或者具有凹进部分的源漏沟槽中，通过UHVCVD、MOCVD、ALD、MBE、常压外延等外延生长工艺，在上述源漏凹槽中外延生长了嵌入式的源漏区1S和1D，源漏区1S/1D之间(沿第一方向)的鳍片1F的顶部构成器件的沟道区。对于PMOS而言，源漏区1S/1D可以是SiGe、SiSn、GeSn、Si等及其组合，从而向沟道区施加压应力，提高空穴迁移率；而对于NMOS而言，源漏区1S/1D可以是Si：C、Si：H、SiGe：C、Si等及其组合，从而向沟道区施加张应力，提高电子迁移率。其中，如图6B所示，源漏区1S/1D顶部高于鳍片1F的沟道区(因此构成提升源漏，可以有效降低接触电阻)并且低于假栅极层4的顶部，这种配置仅出于示意目的，因此顶部高度差可以任意设定。优选地，在外延生长源漏区的同时可以进行原位掺杂，以改变源漏区导电类型和浓度。此外，可以在外延生长之后进行源漏离子注入。掺杂方法为外延之后的离子注入、多角度离子注入，等离子体掺杂，分子层或者原子层沉积掺杂。掺杂深度可以是包覆源漏鳍片的表面掺杂，也可以是体掺杂。依照MOSFET类型而调整源漏区的导电类型，例如对于NMOS而言掺杂磷P、砷As、锑Sb等，对于PMOS而言掺杂硼B、铝Al、镓Ga、铟In等。随后可以退火以激活上述各种掺杂剂。优选地，在源漏区顶部形成金属硅化物以降低源漏接触电阻。
参照图7A和图7B，在晶片衬底上形成层间介质层(ILD)7。ILD7的材质例如是氧化硅、氮氧化硅或低k材料，低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)，形成方法包括旋涂、喷涂、丝网印刷、CVD沉积等方法。随后，采用刻蚀工艺去除假栅极堆叠4/3，直至暴露鳍片1F，在ILD 7中留下栅极沟槽7G。其中，刻蚀可以是湿法刻蚀，例如采用TMAH针对硅材质的假栅极层4、稀释的缓释刻蚀剂(dBOE)或者稀释氢氟酸(dHF)针对氧化硅材质的假栅极绝缘层3；刻蚀也可以是干法刻蚀，例如采用等离子体刻蚀、反应离子刻蚀(RIE)，刻蚀气体可以是碳氟基气体、氯基气体，并且可以增加氧气等氧化性气体以及惰性气体以调节刻蚀速率。优选地，去除假栅极堆叠之后，采用化学氧化方法(例如在含有10ppm臭氧的去离子水中浸泡20s)以在栅极沟槽7G底部生成极薄的界面层(未示出)，以便减小鳍片1F顶部沟道区与稍后的高k材料的栅极绝缘层之间的界面缺陷。
参照图8A和图8B，在栅极沟槽中形成栅极堆叠。在栅极沟槽中依次沉积高k材料的栅极绝缘层8以及金属/金属合金/金属氮化物材料的栅极导电层9，构成栅极堆叠结构。之后，可以采用现有工艺完成器件制造，例如包括：CMP平坦化栅极堆叠结构直至暴露ILD 7；在ILD 7中刻蚀源漏接触孔(未示出)直达源漏区1S/1D，在源漏接触孔中沉积金属氮化物的阻挡层以及金属材料的导电层，形成源漏接触塞(未示出)。
依照本发明的半导体器件制造方法，沉积假栅极层之后增添了盖层，通过选择性刻蚀来平坦化假栅极层，有效提高了假栅极的平坦性以及栅极线条的均匀性和重复性，最终有效提高了器件的性能和可靠性。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (7)
1.一种半导体器件制造方法，包括：
在衬底上形成沿第一方向延伸的多个鳍片；
在鳍片上形成沿第二方向延伸的假栅极绝缘层和假栅极层，其中假栅极层在鳍片上方具有突起；
在假栅极层上形成盖层；
形成盖层之后，选择性刻蚀，去除假栅极层的突起使得假栅极层顶部齐平；
去除假栅极层突起之后，去除盖层。
2.如权利要求1的方法，其中，去除盖层之后，进一步包括：
图案化假栅极绝缘层和假栅极层形成假栅极堆叠结构；
在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙；
去除假栅极堆叠结构，形成栅极沟槽；
在栅极沟槽中形成栅极堆叠结构。
3.如权利要求2的方法，其中，形成栅极侧墙之后，进一步包括：
以栅极侧墙为掩模，刻蚀鳍片，形成源漏沟槽；
在源漏沟槽中外延生长形成抬升源漏区。
4.如权利要求2的方法，其中，去除假栅极堆叠结构之后进一步包括在栅极沟槽中形成界面层。
5.如权利要求1的方法，其中，盖层包括氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)或其组合。
6.如权利要求1的方法，其中，采用各向同性刻蚀来进行选择性刻蚀。
7.如权利要求1的方法，其中，形成盖层之后进一步包括平坦化盖层直至暴露假栅极层的突起。
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