CN103681504B - 半导体器件制造方法 - Google Patents

半导体器件制造方法 Download PDF

Info

Publication number
CN103681504B
CN103681504B CN201210351081.0A CN201210351081A CN103681504B CN 103681504 B CN103681504 B CN 103681504B CN 201210351081 A CN201210351081 A CN 201210351081A CN 103681504 B CN103681504 B CN 103681504B
Authority
CN
China
Prior art keywords
stress layer
layer
tensile stress
gate electrode
dummy gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210351081.0A
Other languages
English (en)
Other versions
CN103681504A (zh
Inventor
秦长亮
殷华湘
尹海洲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ruili Flat Core Microelectronics Guangzhou Co Ltd
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201210351081.0A priority Critical patent/CN103681504B/zh
Publication of CN103681504A publication Critical patent/CN103681504A/zh
Application granted granted Critical
Publication of CN103681504B publication Critical patent/CN103681504B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供了一种应力半导体制造方法。在本发明的方法中，在张应力层和压应力层的表面覆盖了一层TEOS保护层，在通过第一次CMP工艺，打开虚设栅极，但保留部分厚度的TEOS保护层，用以保护张应力层和压应力层在腐蚀虚设栅极绝缘层时不受损伤，克服了现有技术中的缺陷；接着，形成栅极凹槽后，进行第二次CMP工艺，去除剩余的TEOS保护层，并完成高K栅绝缘层和金属栅极制造，实现了后栅工艺与双应变应力层的工艺集成。

Description

半导体器件制造方法
技术领域
本发明涉及半导体器件制造方法领域，特别地，涉及一种应用于CMOS后栅工艺的双应变应力层的集成方法。
背景技术
半导体集成电路技术在进入到90nm特征尺寸的技术节点后，维持或提高晶体管性能越来越具有挑战性。在90nm节点后，应力技术逐渐被采用以提高器件的性能。与之同时，在制造工艺方面，后栅工艺(gate last)中的高K金属栅技术也逐渐被采用以应对随着器件不断减小而带来的挑战。在应力技术中，双应变应力层(DSL，dual stress liner)技术与常规工艺兼容性高、成本较低，因此，被各大半导体厂商所采用。
DSL技术，指的是在不同类型的MOSFET区域，形成分别具有张应力和压应力的应力层，通常，在NMOS区域形成张应力层，在PMOS区域形成压应力层。参见附图1，图为采用了DSL技术的CMOS制造工艺中的一个步骤。其中，在衬底1上，形成有NMOS 2和PMOS3，不同MOS晶体管被STI结构4隔离开。NMOS 2包括NMOS虚设栅极6及其虚设栅极绝缘层5，PMOS 3包括PMOS虚设栅极8及其虚设栅极绝缘层7，虚设栅极(dummy gate)及其虚设栅极绝缘层被用于后栅工艺，虚设栅极通常为多晶硅或非晶硅栅极，虚设栅极绝缘层通常为氧化硅层，在完成晶体管其他部件之后，去除虚设栅极及其虚设栅极绝缘层，形成栅极凹槽，然后在栅极凹槽中形成高K栅绝缘层和金属栅极。NMOS 2之上覆盖有张应力层9，PMOS 3之上覆盖有压应力层10，应力层材料通常为氮化硅。这两种应力层分别向NMOS和PMOS的沟道区域提供应力，以增加沟道区域载流子的迁移率，保证晶体管在深亚微米领域的性能。接着，在此后的步骤中，参见附图2，需要进行CMP工艺，平坦化器件结构，打开虚设栅极。为了避免CMP打开虚设栅极顶部硬掩模时可能在源漏区上方出现凹碟(dish)现象(若出现凹碟现象，则后续沉积高K金属栅以及CMP将会导致高K金属栅残留在凹碟内，从而造成器件电学性能不稳定)，目前方法是，该步骤CMP一直进行到研磨停止层，也即覆盖在源漏区域正上方的张应力层9和压应力层10的上表面，参见附图2中的情形。这样，就暴露出了虚设栅极，可以先后去除虚设栅极及其虚设栅极绝缘层，形成栅极凹槽。虚设栅极绝缘层通常为氧化硅，去除方式是DHF湿法腐蚀，具体而言，在室温下(23摄氏度)，1∶100的DHF腐蚀氧化硅的速率为30±1埃/分钟，但是，与此同时，张应力氮化硅在此条件的DHF中腐蚀速率为498埃/分钟，远大于氧化硅在DHF中的腐蚀速率，因此，在去除虚设栅绝缘层的时候，张应力氮化硅也会被去除部分甚至全部，参见附图3，图中张应力层9被大量消耗，而压应力层10由于腐蚀速率较低，在此情形下为19埃/分钟，因此损失较少。在此情况下，由于应力层损失，导致了DSL集成失败。
因此，需要提供一种新的应用于CMOS后栅工艺的双应变应力层的集成方法，能够克服上述缺陷，确保应力层提供足够的应力。
发明内容
本发明提供一种晶体管的制造方法，利用TEOS作为保护层，克服了现有技术中应力层损失的缺陷。
根据本发明的一个方面，本发明提供一种半导体器件制造方法，用于在后栅工艺的双应变应力层的集成，其包括如下步骤：
提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入，形成NMOS区域和PMOS区域；
形成NMOS晶体管和PMOS晶体管，所述NMOS晶体管和所述PMOS晶体管包括虚设栅极和虚设栅极绝缘层；
在所述NMOS晶体管之上形成张应力层，在所述PMOS晶体管之上形成压应力层，其中，覆盖在源漏区域正上方的所述张应力层和所述压应力层的上表面低于所述虚设栅极的上表面；
全面性沉积TEOS保护层，其覆盖所述张应力层和所述压应力层；
进行第一次CMP工艺，暴露所述虚设栅极的顶部，并保留部分厚度的TEOS保护层；
依次去除所述虚设栅极和所述虚设栅极绝缘层，形成栅极凹槽；
进行第二次CMP工艺，去除剩余的所述TEOS保护层；
在所述栅极凹槽中，分别形成所述NMOS晶体管和所述PMOS晶体管的高K栅绝缘层和金属栅极。
根据本发明的一个方面，形成NMOS晶体管和PMOS晶体管具体包括：
形成所述虚设栅极和所述虚设栅极绝缘层；
形成栅极间隙壁；
形成晶体管的源漏区域。
根据本发明的一个方面，在所述NMOS晶体管之上形成张应力层，在所述PMOS晶体管之上形成压应力层具体包括：
全面沉积一层张应力氮化硅膜，用图案化的光刻胶层保护位于所述NMOS晶体管的所述张应力氮化硅膜，去除位于所述PMOS晶体管的所述张应力氮化硅膜，然后去除光刻胶层，形成所述张应力层；
全面沉积一层压应力氮化硅膜，用图案化的光刻胶层保护位于所述PMOS晶体管的所述压应力氮化硅膜，去除位于所述NMOS晶体管的所述压应力氮化硅膜，然后去除光刻胶层，形成所述压应力层。
根据本发明的一个方面，覆盖在源漏区域正上方的所述张应力层和所述压应力层的上表面比所述虚设栅极的上表面至少低100埃。
根据本发明的一个方面，第一次CMP工艺之后，所保留的所述TEOS保护层厚度为100埃。
根据本发明的一个方面，所述张应力层和所述压应力层和厚度相同；在第二次CMP工艺中，去除剩余的所述TEOS保护层，以覆盖在源漏区域正上方的所述张应力层和所述压应力层的上表面为终点。
本发明的优点在于：在张应力层和压应力层的表面覆盖了一层TEOS保护层，在通过第一次CMP工艺，打开虚设栅极，但保留部分厚度的TEOS保护层，用以保护张应力层和压应力层在腐蚀虚设栅极绝缘层时不受损伤，克服了现有技术中的缺陷；接着，形成栅极凹槽后，进行第二次CMP工艺，去除剩余的TEOS保护层，并完成高K栅绝缘层和金属栅极制造，实现了后栅工艺与双应变应力层的工艺集成。
附图说明
图1-3现有的后栅工艺双应变应力层的集成方法；
图4-8本发明的后栅工艺双应变应力层的集成方法。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
本发明提供一种半导体器件制造方法，特别地涉及一种利用间隙壁技术的晶体管制造方法，下面参见附图4-8，将要详细描述本发明提供的半导体器件制造方法。
首先，参见附图4，在半导体衬底1上，形成有NMOS 2和PMOS3，不同MOS晶体管被STI结构4隔离开。其中，本实施例中采用了单晶硅衬底，可选地，也可采用锗衬底或者其他合适的半导体衬底。在半导体衬底1上形成STI结构4的方法具体包括，首先在半导体衬底1上涂布光刻胶，接着光刻出STI结构4图形，并对半导体衬底1进行各向异性的刻蚀获得浅沟槽，在该浅沟槽中填充介电材料，如SiO2，从而形成STI结构。在形成STI结构4之后，进行阱区注入(未在图中示出)，形成NMOS区域和PMOS区域。PMOS的阱区注入杂质为N型杂质，而NMOS的阱区注入杂质为P型杂质。
接着，形成NMOS虚设栅极6及其虚设栅极绝缘层5，PMOS虚设栅极8及其虚设栅极绝缘层7。具体包括：先在衬底1表面沉积一层虚设栅极绝缘层材料，例如是SiO2，其厚度优选为0.5-10nm，沉积工艺例如为CVD。之后，沉积虚设栅极材料，在本发明后栅工艺中，虚设栅极材料例如是多晶硅或非晶硅。另外，虚设栅极材料层之上还形成有硬掩模层。然后，进行光刻胶涂布，光刻，定义出虚设栅极图形，对虚设栅极材料以及虚设栅极绝缘层材料顺序刻蚀，从而同时形成NMOS和PMOS的虚设栅极及其虚设栅极绝缘层。虚设栅极(dummy gate)及其虚设栅极绝缘层被用于后栅工艺，在完成晶体管其他部件之后，去除虚设栅极及其虚设栅极绝缘层，形成栅极凹槽，然后在栅极凹槽中形成高K栅绝缘层和金属栅极。
形成虚设栅极线条后，形成栅极间隙壁，采用沉积和回刻蚀的方式。之后，分别形成NMOS和PMOS的源漏区域，可以采用离子注入的方式，也可以首先以虚设栅极为掩模进行自对准的源漏区域刻蚀，形成源漏区域沟槽，然后进行源漏区域外延生长，从而形成晶体管的源漏区域。
在NMOS 2之上形成张应力层9，PMOS 3之上形成压应力层10。具体包括：首先全面沉积一层张应力氮化硅膜，然后用图案化的光刻胶层保护NMOS 2区域的张应力氮化硅膜，去除PMOS 3区域的张应力氮化硅膜，然后去除光刻胶层，形成张应力层9；接着，全面沉积一层压应力氮化硅膜，然后用图案化的光刻胶层保护PMOS 3区域的压应力氮化硅膜，去除NMOS 2区域的压应力氮化硅膜，然后去除光刻胶层，形成压应力层10。张应力层9和压应力层10的形成先后顺序可以调换。张应力层9和压应力层10厚度相同，或者厚度不同但是差别不大，例如在50nm之内，并且，覆盖在源漏区域正上方的张应力层9和压应力层10的上表面都低于虚设栅极的上表面，优选地，至少低100埃。这两种应力层分别向NMOS和PMOS的沟道区域提供应力，以增加沟道区载流子的迁移率，保证晶体管在深亚微米领域的性能。
在此之后，全面性沉积一层TEOS保护层11，覆盖张应力层9和压应力层10。
接着，参见附图5，需要进行第一次CMP工艺，平坦化器件结构，打开虚设栅极的顶部。在该步骤中，CMP并不进行到覆盖在源漏区域正上方的张应力层9和压应力层10的上表面，而是保留部分厚度的TEOS保护层11，剩余TEOS保护层11的厚度为100埃。通过此步骤，暴露出了虚设栅极的顶部。
接着，参见附图6，依次去除虚设栅极和虚设栅极绝缘层，形成栅极凹槽12。具体包括：先去除虚设栅极6和8；接着，去除虚设栅极绝缘层5和7，去除方式是DHF湿法腐蚀。由于TEOS保护层11覆盖了大部分的张应力层9和压应力层10，仅有靠近栅极间隙壁的小部分张应力层9和压应力层10暴露出，参见在图6中虚线圈所指示位置，因此，即便DHF对张应力氮化硅有很大的腐蚀速率，由于开口较小，张应力层9损失将会很小，而大部分的张应力层9和压应力层10得以保存，可以向沟道提供足够的应力。另外，值得注意的是，图6中虚线圈所指示的张应力层9和压应力层10的界面仅为示意，表示张应力层9和压应力层10被少量腐蚀，并不确切表明它们被腐蚀的具体数量。
之后，参见附图7，进行第二次CMP工艺，去除剩余的TEOS保护层11，以覆盖在源漏区域正上方的张应力层9和压应力层10的上表面为终点。
然后，参见附图8，在栅极凹槽12中分别形成NMOS 2的高K栅绝缘层13和金属栅极14，PMOS 3的高K栅绝缘层15和金属栅极16。高K栅绝缘层13和高K栅绝缘层15选自以下材料之一或其组合构成的一层或多层：Al2O3，HfO2，包括HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx以及HfLaSiOx至少之一在内的铪基高K介质材料，包括ZrO2、La2O3、LaAlO3、TiO2、或Y2O3至少之一在内的稀土基高K介质材料。高K栅绝缘层13和高K栅绝缘层15的厚度0.5-10nm，优选为1-5nm，沉积工艺例如为CVD。金属栅极14和金属栅极16的材料为金属或者金属化合物，例如TiN，TaN，W。NMOS和PMOS的栅极以及高K栅极绝缘层形成顺序可以根据需求调换。
这样，高K金属栅极制造完成，实现了本发明的后栅工艺和双应变应力层集成工艺，之后可以进行层间介质层以及互连线的制备。
至此，本发明提出并详细描述了后栅工艺和双应变应力层集成的半导体器件制造方法。在本发明的方法中，在张应力层和压应力层的表面覆盖了一层TEOS保护层，在通过第一次CMP工艺，打开虚设栅极，但保留部分厚度的TEOS保护层，用以保护张应力层和压应力层在腐蚀虚设栅极绝缘层时不受损伤，克服了现有技术中的缺陷；接着，形成栅极凹槽后，进行第二次CMP工艺，去除剩余的TEOS保护层，并完成高K栅绝缘层和金属栅极制造，实现了后栅工艺与双应变应力层的工艺集成。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。

Claims (7)

1.一种半导体器件制造方法，其特征在于包括如下步骤：
提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入，形成NMOS区域和PMOS区域；
形成NMOS晶体管和PMOS晶体管，所述NMOS晶体管和所述PMOS晶体管包括虚设栅极和虚设栅极绝缘层；
在所述NMOS晶体管之上形成张应力层，在所述PMOS晶体管之上形成压应力层，其中，覆盖在源漏区域正上方的所述张应力层和所述压应力层的上表面低于所述虚设栅极的上表面；
全面性沉积TEOS保护层，其覆盖所述张应力层和所述压应力层；
进行第一次CMP工艺，暴露所述虚设栅极的顶部，并保留部分厚度的TEOS保护层；
依次去除所述虚设栅极和所述虚设栅极绝缘层，形成栅极凹槽，同时，靠近所述栅极间隙壁的部分所述张应力层和部分所述压应力层由于暴露而被腐蚀；
进行第二次CMP工艺，去除剩余的所述TEOS保护层；
在所述栅极凹槽中，分别形成所述NMOS晶体管和所述PMOS晶体管的高K栅绝缘层和金属栅极。
2.根据权利要求1所述的方法，其特征在于，形成NMOS晶体管和PMOS晶体管具体包括：
形成所述虚设栅极和所述虚设栅极绝缘层；
形成栅极间隙壁；
形成晶体管的源漏区域。
3.根据权利要求1所述的方法，其特征在于，在所述NMOS晶体管之上形成张应力层，在所述PMOS晶体管之上形成压应力层具体包括：
全面沉积一层张应力氮化硅膜，用图案化的光刻胶层保护位于所述NMOS晶体管的所述张应力氮化硅膜，去除位于所述PMOS晶体管的所述张应力氮化硅膜，然后去除光刻胶层，形成所述张应力层；
全面沉积一层压应力氮化硅膜，用图案化的光刻胶层保护位于所述PMOS晶体管的所述压应力氮化硅膜，去除位于所述NMOS晶体管的所述压应力氮化硅膜，然后去除光刻胶层，形成所述压应力层。
4.根据权利要求1所述的方法，其特征在于，覆盖在源漏区域正上方的所述张应力层和所述压应力层的上表面比所述虚设栅极的上表面至少低100埃。
5.根据权利要求1所述的方法，其特征在于，第一次CMP工艺之后，所保留的所述TEOS保护层厚度为100埃。
6.根据权利要求1所述的方法，其特征在于，所述张应力层和所述压应力层的厚度相同。
7.根据权利要求6所述的方法，其特征在于，在第二次CMP工艺中，去除剩余的所述TEOS保护层，以覆盖在源漏区域正上方的所述张应力层和所述压应力层的上表面为终点。
CN201210351081.0A 2012-09-19 2012-09-19 半导体器件制造方法 Active CN103681504B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210351081.0A CN103681504B (zh) 2012-09-19 2012-09-19 半导体器件制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210351081.0A CN103681504B (zh) 2012-09-19 2012-09-19 半导体器件制造方法

Publications (2)

Publication Number Publication Date
CN103681504A CN103681504A (zh) 2014-03-26
CN103681504B true CN103681504B (zh) 2017-07-21

Family

ID=50318641

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210351081.0A Active CN103681504B (zh) 2012-09-19 2012-09-19 半导体器件制造方法

Country Status (1)

Country Link
CN (1) CN103681504B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109637927B (zh) * 2018-12-12 2020-11-24 上海华力集成电路制造有限公司 金属栅的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200933820A (en) * 2007-09-29 2009-08-01 Advanced Micro Devices Inc Method of forming high-k gate electrode structures after transistor fabrication
CN102468238A (zh) * 2010-11-04 2012-05-23 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
CN102543872A (zh) * 2010-12-24 2012-07-04 中芯国际集成电路制造(上海)有限公司 制作半导体器件的方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200933820A (en) * 2007-09-29 2009-08-01 Advanced Micro Devices Inc Method of forming high-k gate electrode structures after transistor fabrication
CN102468238A (zh) * 2010-11-04 2012-05-23 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
CN102543872A (zh) * 2010-12-24 2012-07-04 中芯国际集成电路制造(上海)有限公司 制作半导体器件的方法

Also Published As

Publication number Publication date
CN103681504A (zh) 2014-03-26

Similar Documents

Publication Publication Date Title
US9704970B2 (en) Semiconductor device and fabricating method thereof
US8039381B2 (en) Photoresist etch back method for gate last process
US8367495B2 (en) Method for forming CMOS transistors having metal-containing gate electrodes formed on a high-K gate dielectric material
US8420473B2 (en) Replacement gate devices with barrier metal for simultaneous processing
US9343372B1 (en) Metal stack for reduced gate resistance
CN103000572A (zh) 高k金属栅极器件的接触件
US20150084132A1 (en) Silicon Nitride Layer Deposited at Low Temperature to Prevent Gate Dielectric Regrowth High-K Metal Gate Field Effect Transistors
CN101677088A (zh) 半导体装置的制造方法
US8697557B2 (en) Method of removing gate cap materials while protecting active area
CN102760652A (zh) 半导体器件制造方法
CN104517901B (zh) Cmos晶体管的形成方法
CN102543696A (zh) 一种半导体器件的制造方法
CN106952816B (zh) 鳍式晶体管的形成方法
US8293610B2 (en) Semiconductor device comprising a metal gate stack of reduced height and method of forming the same
US9941152B2 (en) Mechanism for forming metal gate structure
CN103390556A (zh) 半导体器件制造方法
US20190131436A1 (en) Field effect transistor and method of forming the same
US7704838B2 (en) Method for forming an independent bottom gate connection for buried interconnection including bottom gate of a planar double gate MOSFET
CN104752228A (zh) 半导体器件结构及其制造方法
CN103681503B (zh) 半导体器件制造方法
CN103681504B (zh) 半导体器件制造方法
WO2011160422A1 (zh) 一种半导体器件及其形成方法
US8530972B2 (en) Double gate MOSFET with coplanar surfaces for contacting source, drain, and bottom gate
WO2013159455A1 (zh) 半导体结构及其制造方法
CN103730422B (zh) 半导体器件制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20201218

Address after: 510000 601, building a, 136 Kaiyuan Avenue, Huangpu District, Guangzhou City, Guangdong Province

Patentee after: AoXin integrated circuit technology (Guangdong) Co.,Ltd.

Address before: 100029 No. 3 Beitucheng West Road, Chaoyang District, Beijing

Patentee before: Institute of Microelectronics of the Chinese Academy of Sciences

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220429

Address after: 510000 room 710, Jianshe building, No. 348, Kaifa Avenue, Huangpu District, Guangzhou, Guangdong

Patentee after: Ruili flat core Microelectronics (Guangzhou) Co.,Ltd.

Address before: 510000 601, building a, 136 Kaiyuan Avenue, Huangpu District, Guangzhou City, Guangdong Province

Patentee before: AoXin integrated circuit technology (Guangdong) Co.,Ltd.