JP2005086024A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 短チャネル効果、寄生抵抗の低減に優れたＦｉｎＦＥＴを提案する。
【解決手段】 ＦｉｎＦＥＴの主要部が形成される半導体層、即ち、フィンは、ｘ方向に長く、ｙ方向に短い形状を有する。フィンのｙ方向の幅は、３段階に変化している。まず、ゲート長Ｌｇのゲート電極６間のチャネル領域では、フィンのｙ方向の幅は、Ｗｃｈである。また、チャネル領域に対して、ｘ方向に隣接するソース／ドレインエクステンション領域におけるフィンのｙ方向の幅は、Ｗｅｘｔ（＞Ｗｃｈ）である。さらに、ソース／ドレインエクステンション領域に対して、ｘ方向に隣接するソース／ドレイン領域におけるフィンのｙ方向の幅は、Ｗｓｄ（＞Ｗｅｘｔ）である。
【選択図】 図１

Description

本発明は、ＭＩＳ型電界効果トランジスタを有する半導体装置及びその製造方法に関する。
［Ａ］
近年、半導体集積回路の低消費電力化や、動作速度の高速化などの要求が厳しくなるに伴い、低電源電圧化及び素子の微細化が求められている。このようなことから、トランジスタ素子に関しても、従来のプレーナ型に代わり、３次元素子が注目されている。
３次元素子としては、例えば、フィン状の半導体層を利用したＭＯＳトランジスタ、即ち、ＦｉｎＦＥＴが知られている（例えば、特許文献１〜１８を参照）。ＦｉｎＦＥＴは、他の種類のトランジスタと比べて、短チャネル効果の抑制、低サブスレッショルド係数、高移動度などの点において優れている。
図７３及び図７４は、ＦｉｎＦＥＴの構造例を示している。
シリコン基板１上には、絶縁層２が形成され、絶縁層２上には、フィン状のシリコン層３が形成される。シリコン基板１、絶縁層２及びシリコン層３により、いわゆるＳＯＩ基板が構成される。
シリコン層３上には、シリコン層３の加工時のマスクとして使用されるキャップ絶縁層４が形成される。シリコン層３のｙ方向の２つの側面上には、ゲート絶縁層５を経由して、ゲート電極６が形成される。本例では、シリコン層３の一方側と他方側のゲート電極６が分離されているが、両者は、互いに電気的に繋がっていてもよい。
ゲート電極６に挟まれたシリコン層３内の領域は、チャネル領域７となる。また、シリコン層３内において、チャネル領域７の両側には、ソース／ドレイン領域８が形成される。チャネル領域７を流れる電流の向きは、シリコン基板１の表面に平行な方向、即ち、ｘ方向である。
このようなＦｉｎＦＥＴを完全空乏型素子として動作させる場合、短チャネル効果を抑制するためには、チャネル領域７におけるフィン、即ち、シリコン層３のｙ方向の幅（チャネル領域の幅）Ｗｃｈをゲート長Ｌｇよりも小さくする必要がある。しかし、通常、ＬＳＩの各世代においては、リソグラフィ技術により最も小さく加工できる寸法をゲート長に合せているため、ゲート長よりも狭い幅を有するチャネル領域７を形成することは、非常に困難となる。
また、図７３及び図７４のＦｉｎＦＥＴでは、チャネル領域７の幅Ｗｃｈとソース／ドレイン領域８におけるフィン、即ち、シリコン層３のｙ方向の幅とが同じである。この場合、短チャネル効果を抑制するために、チャネル領域７の幅Ｗｃｈを小さくすると、ソース／ドレイン領域８におけるフィンのｙ方向の幅も小さくなる。その結果、ソース／ドレイン領域８の寄生抵抗が増大し、駆動電流が低下する。
さらに、ＦｉｎＦＥＴの実効ゲート幅（実効チャネル幅）は、フィン、即ち、シリコン層３の高さｈの２倍となる。この実効ゲート幅を大きくするには、複数のフィンを並列に接続すればよい。一方、ＦｉｎＦＥＴの場合、ソース／ドレイン領域を形成するために、シリコン層３の側面にも不純物を導入しなければならない。このため、通常、ソース／ドレイン領域は、傾斜イオン注入法により形成される。
しかし、複数のフィンが並列接続されている場合、複数のフィンを接続する部分のサイズが大きくなる。その結果、傾斜イオン注入法では、フィン内のソース／ドレイン形成予定領域の全体にイオン注入による不純物が行き渡らず、ソース／ドレイン形成予定領域内に、部分的に、ソース／ドレイン領域の導電型と逆の導電型の領域が残ってしまう、という問題がある。
［Ｂ］
プレーナ（平面）型トランジスタの場合、図７５に示すように、シリサイドコンタクト部分１１に起因した寄生抵抗には、シリサイド界面抵抗Ｒｃ、シリサイドシート抵抗Ｒｓ、シリサイド直下の拡散層シート抵抗Ｒｄなどがあり、高速動作などを実現するためには、これらの抵抗成分を小さくする必要がある。
しかし、図７６に示すように、例えば、ＳＯＩ構造において、ソース／ドレイン領域の大部分がシリサイド化される場合、シリサイド直下の拡散層シート抵抗Ｒｄが上昇し、寄生抵抗が大きくなる。また、ソース／ドレイン領域の全てがシリサイド化される場合には、寄生抵抗が極端に大きくなる。そこで、シリサイド直下の拡散層シート抵抗Ｒｄが上昇しないように、シリサイド直下の拡散層の深さＸｄを十分に確保することが重要となる。
近年では、素子の高性能化、高密度化などを実現するために、トランジスタの微細化が進められ、ゲート電極によるソース／ドレイン間電流の制御が難しくなってきている(短チャネル効果)。
そこで、現在では、例えば、フィン状の半導体層を利用したＭＯＳトランジスタ、即ち、ＦｉｎＦＥＴが研究されている（例えば、特許文献１〜１８を参照）。ＦｉｎＦＥＴは、他の種類のトランジスタと比べて、短チャネル効果の抑制、低サブスレッショルド係数、高移動度などの点において優れている。
図７７は、ＦｉｎＦＥＴの構造例を示している。
シリコン基板１上には、絶縁層２が形成され、絶縁層２上には、フィン状のシリコン層３が形成される。シリコン基板１、絶縁層２及びシリコン層３により、いわゆるＳＯＩ基板が構成される。
シリコン層３上には、シリコン層３の加工時のマスクとして使用されるキャップ絶縁層４が形成される。シリコン層３のｙ方向の２つの側面上には、ゲート絶縁層５を経由して、ゲート電極６が形成される。本例では、シリコン層３の一方側と他方側のゲート電極６がシリコン層３を跨いで電気的に繋がっているが、両者は、互いに電気的に分離されていてもよい。
ゲート電極６のｘ方向の側面には、側壁絶縁層（サイドウォール）９が形成される。ゲート電極６上には、ゲート電極６の加工時のマスクとして使用されるキャップ絶縁層１０が形成される。
ここで、図７８に示すように、ゲート電極６に挟まれたシリコン層３内の領域は、チャネル領域７となる。また、シリコン層３内において、チャネル領域７の両側には、ソース／ドレイン領域８及びソース／ドレインエクステンション領域８ａが形成される。チャネル領域７を流れる電流の向きは、シリコン基板１の表面に平行な方向、即ち、ｘ方向である。
通常、図７７のＦｉｎＦＥＴにおいては、シリコン層３内に形成されたソース／ドレイン領域上にシリサイド層を形成するシリサイドプロセスが採用される。図７８は、シリサイドプロセスを終えた後のＦｉｎＦＥＴを示している。シリサイド層１１は、シリコン層３（ソース／ドレイン領域８）内に形成される。本例では、側壁絶縁層９の直下の領域を除く、ソース／ドレイン領域８の大部分がシリサイド化され、寄生抵抗が増大する問題が生じる。
つまり、シリサイド直下の拡散層シート抵抗Ｒｄが上昇し、寄生抵抗が大きく上昇してしまう。このような問題は、例えば、図７９に示すようなＳＯＩ構造とダブルゲート構造を採用したトランジスタにおいても、同様である。
このようなことから、ＳＯＩ基板上に形成されたＦｉｎＦＥＴにおいては、チャネル部分が全てシリサイド化されないような構造を提案し、シリサイド直下の拡散層シート抵抗Ｒｄを小さくして、寄生抵抗を低減することが必要となる。
特開２００２−２７０８５０号公報 特開２００２−１１８２５５号公報 特開２００１−２５７３５７号公報 特開２００１−３１３３９５号公報 特開２００２−１９８５３８号公報 特開２００２−３２９８７１号公報 特開２００２−１９８５３８号公報 特開２００２−３２９８５９号公報 特開２００２−３５３２４４号公報 米国特許第６，３５５，５３２号明細書 米国特許第６，３９６，１０８号明細書 米国特許第６，４１３，８０２号明細書 米国特許第５，３３８，９５９号明細書 米国特許第６，４７２，２５８号明細書 米国特許第６，４０６，９５１号明細書 米国特許第５，７７３，３３１号明細書 米国特許第５，６８９，１２７号明細書 米国特許第６，２５２，２８４号明細書
従来においては、チャネル領域におけるフィンの幅（チャネル領域の幅）に関して、その幅をゲート長よりも小さくすることが難しい。仮に、チャネル領域の幅をゲート長より小さくしても、この幅とソース／ドレイン領域におけるフィンの幅とが等しいため、寄生抵抗の増大や駆動電流の低下などの問題が生じる。
また、実効チャネル幅を制御するために、複数のフィンを並列接続した構造を採用すると、ソース／ドレイン領域内に、部分的に、ソース／ドレイン領域の導電型とは異なる導電型の領域が残ってしまう。
さらに、ソース／ドレイン領域上にシリサイド層を設ける場合には、フィンの幅が狭いために、ソース／ドレイン領域の大部分がシリサイド化されてしまい、結果として、シリサイド直下の拡散層シート抵抗が大きくなる。
本発明は、このような問題を解決するためになされたもので、その目的は、[1] A: チャネル領域の幅がゲート長よりも小さく、B: ソース／ドレインエクステンション領域におけるフィンの幅が、チャネル領域の幅と同じ又はそれよりも広く、C: ソース／ドレイン領域におけるフィンの幅が、チャネル領域の幅又はソース／ドレインエクステンション領域におけるフィンの幅よりも広いＦｉｎＦＥＴなどの３次元素子の構造及びその製造方法を提案すること、
[2] 実効チャネル幅を、フィンの高さではなく、並列接続されるフィンの数により制御するＦｉｎＦＥＴなどの３次元素子の構造及び製造方法を提案すると共に、このような構造を採用した場合であっても、ソース／ドレイン領域内に、部分的に、ソース／ドレイン領域の導電型とは異なる導電型の領域が残らないような構造及び製造方法を提案すること、 及び
[3] フィン内のソース／ドレイン領域上に設けるシリサイド層に関して、ソース／ドレイン領域の大部分がシリサイド化されないようにし、シリサイド直下の拡散層シート抵抗を小さくして、寄生抵抗の上昇を抑えることにある。
本発明の例に関わる半導体装置は、半導体基板と、前記半導体基板上に形成され、第１方向に長く、前記第１方向に交差する第２方向に短いフィン状の半導体層と、前記半導体層の前記第２方向の側面に形成されるゲート絶縁層と、前記ゲート絶縁層に隣接して配置されるゲート電極と、前記半導体層内の前記ゲート絶縁層に隣接する位置に形成されるチャネル領域と、前記半導体層内において前記チャネル領域に対し前記第１方向に隣接する位置に形成されるソース／ドレインエクステンション領域と、前記半導体層内において前記ソース／ドレインエクステンション領域に対し前記第１方向に隣接する位置に形成されるソース／ドレイン領域とを備え、前記チャネル領域における前記半導体層の前記第２方向の幅は、前記ソース／ドレイン領域における前記半導体層の前記第２方向の幅よりも狭い。
本発明の例に関わる半導体装置は、半導体基板と、前記半導体基板上に形成され、第１方向に長く、前記第１方向に交差する第２方向に短く、前記第２方向に並んで配置されるフィン状の複数の第１半導体層と、前記複数の第１半導体層の前記第１方向の端部で前記複数の第１半導体層を結合する第２半導体層と、前記複数の第１半導体層の前記第２方向の側面に形成されるゲート絶縁層と、前記ゲート絶縁層に隣接して配置されるゲート電極と、前記複数の第１半導体層内の前記ゲート絶縁層に隣接する位置に形成されるチャネル領域と、前記複数の第１半導体層内において前記チャネル領域に対し前記第１方向に隣接する位置に形成されるソース／ドレインエクステンション領域と、前記第２半導体層内において前記ソース／ドレインエクステンション領域に対し前記第１方向に隣接する位置に形成されるソース／ドレイン領域とを備える。
本発明の例に関わる半導体装置は、半導体基板と、前記半導体基板上に形成され、第１方向に長く、前記第１方向に交差する第２方向に短いフィン状の半導体層と、前記半導体層の前記第２方向の側面に形成されるゲート絶縁層と、前記ゲート絶縁層に隣接して配置されるゲート電極と、前記半導体層内の前記ゲート絶縁層に隣接する位置に形成されるチャネル領域と、前記半導体層内において前記チャネル領域に対し前記第１方向に隣接する位置に形成されるソース／ドレインエクステンション領域と、前記半導体層内において前記ソース／ドレインエクステンション領域に対し前記第１方向に隣接する位置に形成されるソース／ドレイン領域と、前記ソース／ドレイン領域における前記半導体層の表面部に形成され、その内部の全体に形成されないシリサイド層とを備える。
本発明の例に関わる半導体装置の製造方法は、半導体基板上に、第１方向に長く、前記第１方向に交差する第２方向に短いフィン状の半導体層を形成する工程と、前記半導体層の前記第２方向の側面にダミーゲート絶縁層を形成する工程と、前記ダミーゲート絶縁層に隣接するダミーゲート電極を形成する工程と、前記半導体層内にソース／ドレインエクステンション領域及びソース／ドレイン領域を形成する工程と、前記半導体層を覆う絶縁層を形成する工程と、前記絶縁層を研磨又はエッチングし、前記ダミーゲート絶縁層及び前記ダミーゲート電極の表面を露出させる工程と、前記ダミーゲート絶縁層及び前記ダミーゲート電極を除去する工程と、前記ダミーゲート絶縁層が存在していた部分の前記半導体層を酸化し、そこに酸化層を形成する工程と、前記酸化層を除去する工程と、前記ダミーゲート絶縁層が存在していた部分にゲート絶縁層を形成する工程と、前記ゲート絶縁層に隣接するゲート電極を形成する工程とを備える。
本発明の例に関わる半導体装置の製造方法は、半導体基板上に、第１方向に長く、前記第１方向に交差する第２方向に短いフィン状の複数の第１半導体層と、前記複数の第１半導体層の前記第１方向の端部を結合する第２半導体層とを形成する工程と、前記複数の第１半導体層の前記第２方向の側面にダミーゲート絶縁層を形成する工程と、前記ダミーゲート絶縁層に隣接するダミーゲート電極を形成する工程と、前記複数の第１半導体層内にソース／ドレインエクステンション領域を形成する工程と、前記第２半導体層内にソース／ドレイン領域を形成する工程と、前記第１及び第２半導体層を覆う絶縁層を形成する工程と、前記絶縁層を研磨又はエッチングし、前記ダミーゲート絶縁層及び前記ダミーゲート電極の表面を露出させる工程と、前記ダミーゲート絶縁層及び前記ダミーゲート電極を除去する工程と、前記ダミーゲート絶縁層が存在していた部分の前記第１半導体層を酸化し、そこに酸化層を形成する工程と、前記酸化層を除去する工程と、前記ダミーゲート絶縁層が存在していた部分にゲート絶縁層を形成する工程と、前記ゲート絶縁層に隣接するゲート電極を形成する工程とを備える。
本発明の例に関わる半導体装置の製造方法は、第１絶縁層上の半導体層上にキャップ絶縁層を形成する工程と、前記キャップ絶縁層をマスクにして、前記半導体層をエッチングし、前記半導体層の形状を、第１方向に長く、前記第１方向に交差する第２方向に短いフィン状とする工程と、前記半導体層を覆う第２絶縁層を形成する工程と、前記第２絶縁層を研磨又はエッチングし、前記キャップ絶縁層の表面を露出させる工程と、等方性エッチングにより前記キャップ絶縁層をエッチングし、前記キャップ絶縁層のサイズを小さくする工程と、前記半導体層上に、前記半導体層の前記第１方向の幅よりも狭い幅のスリットを持つ第１レジストを形成する工程と、前記キャップ絶縁層及び前記第１レジストをマスクにして、前記半導体層をエッチングし、前記半導体層の中央部における前記第２方向の幅を、前記半導体層の前記第１方向の端部における前記第２方向の幅よりも狭くする工程と、前記半導体層の中央部にソース／ドレインエクステンション領域を形成する工程と、前記半導体層の前記第１方向の端部にソース／ドレイン領域を形成する工程とを備える。
本発明の例に関わる半導体装置の製造方法は、半導体基板上に、第１方向に長く、前記第１方向に交差する第２方向に短いフィン状の半導体層を形成する工程と、前記半導体層の前記第２方向の側面にゲート絶縁層を形成する工程と、前記ゲート絶縁層に隣接するゲート電極を形成する工程と、傾斜イオン注入により、前記半導体層内にソース／ドレインエクステンション領域を形成する工程と、前記ゲート電極の側壁に側壁絶縁層を形成する工程と、傾斜イオン注入と垂直イオン注入の組み合わせ、又は、垂直イオン注入により、ソース／ドレイン領域を形成する工程と、前記ゲート電極上及び前記ソース／ドレイン領域の表面上にシリサイド層を形成する工程とを備え、前記ソース／ドレイン領域における前記半導体層の内部の全体に前記シリサイド層が形成されないように、シリサイデーションの条件が設定される。
本発明の例に関わる半導体装置の製造方法は、半導体基板上に、第１方向に長く、前記第１方向に交差する第２方向に短いフィン状の第１半導体層、前記第１半導体層上のシリサイデーションストッパ及び前記シリサイデーションストッパ上の第２半導体層を形成する工程と、前記第１半導体層の前記第２方向の側面にゲート絶縁層を形成する工程と、前記ゲート絶縁層に隣接するゲート電極を形成する工程と、前記第１半導体層内にソース／ドレインエクステンション領域を形成する工程と、前記ゲート電極の側壁に側壁絶縁層を形成する工程と、選択成長により、前記第１及び第２半導体層の表面上にエピタキシャル層を成長させ、前記第１半導体層からの前記エピタキシャル層と前記第２半導体層からの前記エピタキシャル層とを結合させる工程と、前記第１半導体層内にソース／ドレイン領域を形成する工程と、前記ゲート電極上、前記第２半導体層上及び前記エピタキシャル層上にシリサイド層を形成する工程とを備え、前記シリサイデーションストッパは、シリサイデーション時に、前記第１半導体層の上部からシリサイド化が進行しないように、シリサイデーション時のストッパとして機能する。
本発明の例によれば、チャネル領域の幅Ｗｃｈがゲート長Ｌｇよりも小さく、ソース／ドレインエクステンション領域におけるフィンの幅Ｗｅｘｔが、チャネル領域の幅Ｗｃｈと同じ又はそれよりも広く、ソース／ドレイン領域におけるフィンのｙ方向の幅Ｗｓｄが、チャネル領域の幅Ｗｃｈ及びソース／ドレインエクステンション領域におけるフィンのｙ方向の幅Ｗｅｘｔよりも広いＦｉｎＦＥＴなどの３次元素子の構造及び製造方法を提供できる。
また、本発明の例によれば、複数のフィンを並列接続した構造により、フィンの高さではなく、フィンの数によって、実効チャネル幅を制御できる。また、このような構造を採用した場合であっても、ソース／ドレイン領域内に、部分的に、ソース／ドレイン領域の導電型とは異なる導電型の領域が残らないような構造及び製造方法を提供できる。
さらに、本発明の例によれば、フィン内のソース／ドレイン領域上に設けるシリサイド層に関して、ソース／ドレイン領域の大部分がシリサイド化されない構造及び製造方法を実現できるため、シリサイド直下の拡散層シート抵抗の増大を防ぐことができ、寄生抵抗の上昇を抑えることができる。
以下、図面を参照しながら、発明を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例は、大きく分けると、以下の３つから構成される。
[1] まず、例えば、ＦｉｎＦＥＴなどの３次元トランジスタ素子に関して、短チャネル効果の抑制、寄生抵抗の低下による駆動電流の増大などを実現するため、以下の構成を採用する。
即ち、図１に示すように、チャネル領域におけるフィンのｙ方向の幅、即ち、チャネル領域の幅Ｗｃｈを、ゲート長Ｌｇよりも小さくして、短チャネル効果の抑制を図る。また、ソース／ドレイン領域におけるフィンの幅Ｗｓｄを、チャネル領域の幅Ｗｃｈ又はソース／ドレインエクステンション領域におけるフィンの幅Ｗｅｘｔよりも広くして、短チャネル効果の抑制と同時に、寄生抵抗の低下による駆動電流の増大も実現する（Ｗｃｈ ≦ Ｗｅｘｔ ＜ Ｗｓｄ）。
ソース／ドレインエクステンション領域におけるフィンの幅Ｗｅｘｔについては、図２に示すように、チャネル領域の幅Ｗｃｈと同じであってもよいし（Ｗｃｈ ＝ Ｗｅｘｔ）、又は、図１に示すように、それよりも広くてもよい（Ｗｃｈ ＜ Ｗｅｘｔ）。
また、Ｗｃｈ ＜ Ｗｅｘｔの関係を有している場合には、図３に示すように、ソース／ドレイン領域におけるフィンの幅Ｗｓｄについては、ソース／ドレインエクステンション領域におけるフィンの幅Ｗｅｘｔと同じであってもよいし（Ｗｅｘｔ ＝ Ｗｓｄ）、又は、図１に示すように、それよりも広くてもよい（Ｗｅｘｔ ＜ Ｗｓｄ）。
[2] 次に、図４に示すように、ＦｉｎＦＥＴなどの３次元素子の実効チャネル幅を、フィンの高さではなく、並列接続されるフィンの数により制御するようにする。
通常、ＬＳＩ内には、異なる実効チャネル幅を持つ複数のトランジスタが形成される。この場合、それぞれのトランジスタの実効チャネル幅を、フィンの高さのみで調整すると、シリコン基板上のフィンの高さがそれぞれ異なることになり、フィンの加工が複雑になる。また、フィン上を平坦化することが難しく、その後のフォトリソグラフィを含む加工ステップを正確に行うことが困難になる。
そこで、ＦｉｎＦＥＴなどの３次元素子に関しては、その実効チャネル幅が、２×ｈ×ｎとなるような構造及び製造方法を提案する。但し、１つのトランジスタは、並列接続されるｎ（ｎは、自然数）個のフィンから構成され、ｎ個のフィンは、全て、同じ高さｈを有しているものとする。
また、このようなｎ個のフィンが並列接続された構造を有するＦｉｎＦＥＴなどの３次元トランジスタ素子に関しては、ソース／ドレイン領域を形成するための傾斜イオン注入の注入角度θを、半導体基板の表面に垂直な面に対して低角度、例えば、０° ＜ θ ≦ ４５°の範囲、好ましくは、１０°≦ θ ≦ ３０°とし、ソース／ドレイン領域内に、部分的に、ソース／ドレイン領域の導電型とは異なる導電型の領域が残らないようにする。
従来の傾斜イオン注入のみでは、図５に示すように、フィン内の全体にソース／ドレイン領域（ハッチングで示す）８を形成することが難しかったのに対し、上記方法によれば、容易に、フィン内の全体にソース／ドレイン領域を形成することができる。
なお、例えば、ソース／ドレイン領域を形成するためのイオン注入に関しては、上記の他、図６及び図７に示すように、傾斜イオン注入（注入角度θは、０° ＜ θ ≦ ９０°の範囲）と、垂直イオン注入（注入角度θは、０°）とを組み合わせてもよい。
ソース／ドレインエクステンション領域を形成するためのイオン注入の方法及びその注入角度とソース／ドレイン領域を形成するためのイオン注入の方法及びその注入角度とは、同じである必要はない。両者は、同じであっても、又は、異なっていてもよい。
ソース／ドレインエクステンション領域は、傾斜イオン注入法により形成し、ソース／ドレイン領域は、垂直イオン注入法、又は、垂直イオン注入法と傾斜イオン注入法との組み合わせにより形成してもよい。
イオン注入の前に、ソース／ドレイン形成予定領域内に、例えば、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）などをイオン注入し、ソース／ドレイン形成予定領域をアモルファス化しておき、ソース／ドレイン領域を形成するためのイオン注入後に、６００℃程度の低温アニールを行えば、不純物拡散を最小限に抑えることができる。
[3] 次に、例えば、フィン内のソース／ドレイン領域上にシリサイド層を持つＦｉｎＦＥＴなどの３次元トランジスタ素子に関しては、ソース／ドレイン領域の大部分又は全てがシリサイド化されないように、以下の構造及び製造方法を採用する。
第一に、シリサイド層の直下に十分な厚さのシリコン層が残るように、シリサイドプロセスの条件を決定する。例えば、フィン状のシリコン層の幅（短い方の幅）、シリサイド層上に堆積する高融点金属層の厚さ、シリサイデーションの時間などを制御する。
第二に、エレベーテッド・ソース／ドレインプロセスを採用し、フィン状のシリコン層上に選択的にシリコン層を成長させる。その結果、ソース／ドレイン形成予定領域においては、実質的に、シリコン層の幅が増加し、その増加した分のシリコン層がシリサイデーション時の消費シリコンとして働くため、シリサイド層の直下に十分な厚さのシリコン層を残すことができる。
第三に、ソース／ドレイン領域の大部分又は全てがシリサイド化されないように、シリコン層の過大なシリサイド化を防ぐためのシリサイデーションストッパ（例えば、酸化シリコン）を設ける。シリサイデーション時には、このストッパがシリコン層のシリサイド化を抑制するため、シリサイド層の直下に十分な厚さのシリコン層を残すことができる。
このような構造又は製造方法を採用することで、シリサイド直下の拡散層シート抵抗の増大を抑えることができ、寄生抵抗の低減に貢献できる。
２． 第１実施例
第１実施例は、短チャネル効果の抑制、寄生抵抗の低下による駆動電流の増大などを実現するＦｉｎＦＥＴの構造及び製造方法に関する。
(1) 構造
図８及び図９は、本発明の第１実施例に関わるＦｉｎＦＥＴの構造を示している。図９は、図８のＩＸ−ＩＸ線に沿う断面図である。
シリコン基板１上には、絶縁層２が形成され、絶縁層２上には、フィン状のシリコン層３が形成される。シリコン基板１、絶縁層２及びシリコン層（フィン）３により、いわゆるＳＯＩ基板が構成される。
シリコン層３上には、シリコン層３の加工時のマスクとして使用されるキャップ絶縁層４が形成される。シリコン層３のｙ方向の２つの側面上には、ゲート絶縁層５を経由して、ゲート電極６が形成される。本例では、シリコン層３の一方側と他方側のゲート電極６が分離されているが、両者は、シリコン層３を跨いで電気的に繋がっていてもよい。
ゲート電極６のｘ方向の側面には、側壁絶縁層（サイドウォール）９が形成される。ゲート電極６に挟まれたシリコン層３内の領域は、チャネル領域７となる。また、シリコン層３内において、チャネル領域７の両側には、ソース／ドレイン領域８及びソース／ドレインエクステンション領域８ａが形成される。チャネル領域７を流れる電流の向きは、シリコン基板１の表面に平行な方向、即ち、ｘ方向である。
シリサイド層１１は、ソース／ドレイン領域８上に形成される。本例では、シリサイド層１１は、絶縁層１２の開口部に露出したソース／ドレイン領域８上、即ち、シリコン層３の３つの側面上及び上面上にそれぞれ形成される。
このようなＦｉｎＦＥＴにおいて、シリコン層３の高さｈの２倍は、実効ゲート幅（実効チャネル幅）となる。また、シリコン層３の幅（短い方）は、一定ではなく、中央部から端部に向かって３段階で次第に広くなっている。
即ち、ソース／ドレインエクステンション領域８ａにおけるシリコン層３の幅Ｗｅｘｔは、チャネル領域におけるシリコン層３の幅、即ち、チャネル領域の幅Ｗｃｈよりも広い。また、ソース／ドレイン領域８におけるシリコン層３の幅Ｗｓｄは、ソース／ドレインエクステンション領域８ａにおけるシリコン層３の幅Ｗｅｘｔよりも広い。
このため、チャネル領域の幅Ｗｃｈを狭くする一方、ソース／ドレイン領域８におけるシリコン層３の幅Ｗｓｄを広くすることで、ソース／ドレイン領域８の不純物濃度を十分に高く、かつ、深くすることができ、寄生抵抗を大幅に減らすことができる。
また、ゲート電極６のゲート長を、Ｌｇとすると、チャネル領域の幅Ｗｃｈは、ゲート長Ｌｇよりも小さく設定することができるため、短チャネル効果を効果的に抑制できる。
後述するが、本例では、チャネル領域の幅Ｗｃｈは、特殊な方法により、ゲート長Ｌｇよりも小さくしている。このため、リソグラフィ技術により最も小さく加工できる寸法を、仮に、ゲート長Ｌｇに合せたとしても、その寸法と同じ又はそれよりも広い幅で、シリコン層３を形成できる。
(2) 製造方法
次に、図８及び図９の構造を実現するための製造方法の例について説明する。
A: 例１
まず、図１０及び図１１に示すように、例えば、シリコン基板１を用意し、このシリコン基板１内に埋め込み絶縁層（例えば、酸化シリコン）２を形成する。同図では、埋め込み絶縁層２上に、シリコン層（フィン）３が形成された状態となっているが、このシリコン層３は、元々、シリコン基板１の一部であったものである。
例えば、ＬＰＣＶＤにより、シリコン基板１（同図では、シリコン層３）上に、マスク材としてのキャップ絶縁層４を形成する。そして、フォトリソグラフィ及びＲＩＥにより、キャップ絶縁層４をパターニングし、さらに、このキャップ絶縁層４をマスクにして、ＲＩＥにより、シリコン基板１（同図では、シリコン層３）をエッチングする。その結果、埋め込み絶縁層２上には、シリコン層３が形成される。
なお、ＳＯＩ基板は、初めからシリコン基板内に絶縁層が埋め込まれた基板、例えば、ＳＩＭＯＸ基板を用いてもよい。
キャップ絶縁層４は、例えば、酸化シリコンと窒化シリコンとの積層構造から構成される。また、シリコン層３は、寄生抵抗の低減のため、将来、ソース／ドレイン領域となる部分の幅Ｗ１が、将来、チャネル領域となる部分の幅Ｗ２よりも広くなるように形成される。
本例では、ＳＯＩ基板を前提にフィン（シリコン層３）を形成したが、これに代えて、例えば、フォトリソグラフィ及びＲＩＥにより、通常のシリコン基板上にフィンを形成した後、絶縁層を埋め込むことにより、ＳＯＩ構造を実現してもよい。
次に、図１２及び図１３に示すように、例えば、ＬＰＣＶＤにより、シリコン層３の側面に、ダミーゲート絶縁層５Ａを形成し、続けて、ダミーゲート絶縁層５Ａ上に、ポリシリコン層（同図では、ダミーゲート電極６Ａ）を形成する。そして、例えば、キャップ絶縁層４をストッパにして、ＣＭＰにより、ポリシリコン層の上面をキャップ絶縁層４の上面とほぼ同じにする（平坦化）。
この後、フォトリソグラフィ及びＲＩＥにより、ポリシリコン層を加工し、同図に示すような、ゲート長Ｌｇのダミーゲート電極６Ａを形成する。
次に、図１４及び図１５に示すように、傾斜イオン注入（注入角度θは、例えば、１０°≦ θ ≦ ３０°）により、シリコン層３の表面領域内に不純物を注入し、ソース／ドレインエクステンション領域８ａを形成する。この後、例えば、ＬＰＣＶＤにより、埋め込み絶縁層２上に、シリコン層３を完全に覆う窒化シリコンを形成する。そして、ＲＩＥにより、この窒化シリコンをエッチングし、側壁絶縁層（サイドウォール）９を形成する。
側壁絶縁層９は、ダミーゲート電極６Ａの側壁及びシリコン層３の側壁にそれぞれ形成されるが、例えば、ダミーゲート電極６Ａの側壁のみに形成されるように、種々の条件を設定してもよい。
この後、再び、傾斜イオン注入（低角度）又は垂直イオン注入（注入角度θは、０°）により、シリコン層３内に不純物を注入し、ソース／ドレイン領域８を形成する。
ここで、ソース／ドレイン領域８を形成するためのイオン注入の前に、ソース／ドレイン形成予定領域内に、例えば、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）などをイオン注入し、ソース／ドレイン形成予定領域をアモルファス化しておいてもよい。この場合、ソース／ドレイン領域８を形成するためのイオン注入後に、６００℃程度の低温アニール（ＳＰＥ (Solid Phase Epitaxial regrowth) ）を行えば、不純物拡散を最小限に抑えることができる。
また、側壁絶縁層９を形成した後に、エピタキシャル成長を行って、シリコン層３の表面にエピタキシャル層を形成してもよい。
次に、図１６及び図１７に示すように、埋め込み絶縁層２上に、シリコン層３を完全に覆う絶縁層（例えば、酸化シリコン）１２を形成する。そして、例えば、キャップ絶縁層４をストッパにして、ＣＭＰにより、絶縁層１２を研磨し、絶縁層１２の上面をキャップ絶縁層４の上面とほぼ同じにする（平坦化）。
その結果、ダミーゲート電極６Ａ（図１４及び図１５参照）の上面が露出する。この後、ダミーゲート電極６Ａ及びダミーゲート絶縁層５Ａを除去すると、その部分に、スリット状の穴が形成され、シリコン層３の表面が部分的に露出する。そして、熱酸化により、露出したシリコン層３を酸化すると、シリコン層３に食い込んだ形で、酸化シリコン層１３が形成される。
この後、酸化シリコン層１３を選択的に除去すると、図１８に示すように、シリコン層３のチャネル領域７には、凹部が形成される。
結果として、チャネル領域７の幅Ｗｃｈは、ソース／ドレインエクステンション領域８ａにおけるフィンの幅Ｗｅｘｔよりも狭くなる。つまり、ソース／ドレイン領域８におけるフィンの幅を、Ｗｓｄとすると、Ｗｃｈ ＜ Ｗｅｘｔ ＜ Ｗｓｄの関係が得られる。
これにより、ソース／ドレイン領域８における寄生抵抗の低下による駆動電流の増大を実現できる。また、本例の場合、フォトリソグラフィによらなくとも、容易に、チャネル領域７の幅Ｗｃｈを、ゲート長Ｌｇよりも小さくすることができるため、短チャネル効果の抑制に貢献できる。
この後、図１９に示すように、再び、熱酸化を行い、ゲート絶縁層（酸化シリコン）５を形成する。
次に、図２０及び図２１に示すように、ＬＰＣＶＤ法により、絶縁層１２に形成されたスリット状の穴を完全に埋め込む形で、ポリシリコン層を形成する。このポリシリコン層を、ＣＭＰにより研磨、又は、エッチバックすると、シリコン層３内のチャネル領域７に自己整合されたゲート電極６が形成される。
続いて、イオン注入法により、ゲート電極６内に不純物を注入し、不純物の活性化のための熱工程を行う。
ここで、ゲート電極６に関しては、ポリシリコンに代えて、タングステン（Ｗ）、モリブデン（Ｍｏ）などの金属を使用してもよい。このように、ゲート電極６に金属を使用した場合には、いわゆるゲート電極の空乏化が生じないため、駆動電流の向上に貢献できる。
次に、図２２及び図２３に示すように、フォトリソグラフィ及びＲＩＥを用いて、キャップ絶縁層４、側壁絶縁層９及び絶縁層１２の一部をエッチングし、ソース／ドレイン領域８上に、ソース／ドレイン領域８に達する開口部を形成する。この後、その開口部を含めた絶縁層２，１２の上部の全体に、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、チタン（Ｔｉ）などの金属層を形成し、かつ、熱処理を行う。
その結果、ソース／ドレイン領域８の上面及び側面、さらには、ゲート電極６の上面には、それぞれ、金属シリサイド層１１が形成される。また、この後、金属シリサイド層１１に変換されなかった金属層については、除去する。
以上の工程により、図８及び図９に示すようなＦｉｎＦＥＴが完成する。
この後は、特に、図示しないが、通常のウェハプロセスにより、層間絶縁層、コンタクト、配線層などを形成すると、ＭＩＳ型トランジスタを有する半導体集積回路が完成する。
B: 例２
まず、図２４及び図２５に示すように、例えば、シリコン基板１を用意し、このシリコン基板１内に埋め込み絶縁層（例えば、酸化シリコン）２を形成する。ここで、埋め込み絶縁層２上のシリコン層（フィン）３については、例１と同じことが言える。即ち、同図では、埋め込み絶縁層２上に、シリコン層３が形成されているが、このシリコン層３は、元々、シリコン基板１の一部であったものである。
ＬＰＣＶＤにより、シリコン基板１（同図では、シリコン層３）上に、マスク材としてのキャップ絶縁層（例えば、窒化シリコン）４を形成する。そして、フォトリソグラフィ及びＲＩＥにより、キャップ絶縁層４をパターニングし、さらに、このキャップ絶縁層４をマスクにして、ＲＩＥにより、シリコン基板１（同図では、シリコン層３）をエッチングする。その結果、埋め込み絶縁層２上には、シリコン層３が形成される。
また、埋め込み絶縁層２上に、シリコン層３を完全に覆う絶縁層１４を形成する。そして、キャップ絶縁層４をストッパにして、ＣＭＰにより、絶縁層１４を研磨し、キャップ絶縁層４の表面と絶縁層１４の表面とをほぼ同じにする。
なお、ＳＯＩ基板は、初めからシリコン基板内に絶縁層が埋め込まれた基板、例えば、ＳＩＭＯＸ基板を用いてもよい。本例では、ＳＯＩ基板を前提にフィン（シリコン層３）を形成したが、これに代えて、例えば、フォトリソグラフィ及びＲＩＥにより、通常のシリコン基板上にフィンを形成した後、絶縁層を埋め込むことにより、ＳＯＩ構造を実現してもよい。
次に、図２６及び図２７に示すように、等方性エッチングにより、キャップ絶縁層４をエッチングする。その結果、キャップ絶縁層４の上面及び側面が等方的にエッチングされ、キャップ絶縁層４のサイズは、一回り小さくなる。
次に、図２８及び図２９に示すように、フォトリソグラフィにより、レジスト層１５を形成する。このレジスト層１５は、シリコン層３のチャネル領域及びソース／ドレインエクステンション領域の上部に開口を有するようにパターニングされる。
この後、図３０及び図３１に示すように、キャップ絶縁層４、絶縁層１４、及び、レジスト層１５をマスクにして、ＲＩＥにより、シリコン層３をエッチングすると、シリコン層３の中央部の幅は、その端部の幅よりも狭くなる。ここで、シリコン層３の中央部は、ソース／ドレインエクステンション領域が形成される部分のフィンの幅Ｗｅｘｔとなり、シリコン層３の端部は、ソース／ドレイン領域が形成される部分のフィンの幅Ｗｓｄとなる（Ｗｅｘｔ＜Ｗｓｄ）。
次に、図３２及び図３３に示すように、等方性エッチングにより、再び、キャップ絶縁層４をエッチングする。その結果、キャップ絶縁層４の上面及び側面が等方的にエッチングされ、キャップ絶縁層４のサイズは、さらに、一回り小さくなる。この後、フォトリソグラフィにより、レジスト層１６を形成する。このレジスト層１６は、シリコン層３のチャネル領域の上部に開口を有するようにパターニングされる。
そして、キャップ絶縁層４、絶縁層１４、及び、レジスト層１６をマスクにして、ＲＩＥにより、再び、シリコン層３をエッチングすると、図３４及び図３５に示すように、シリコン層３の中央部の幅は、さらに狭くなる。ここで、シリコン層３の中央部は、チャネル領域が形成される部分のフィンの幅Ｗｃｈとなり、Ｗｃｈ ＜ Ｗｅｘｔ ＜ Ｗｓｄの関係が得られる。
最後に、絶縁層１４を除去すると、シリコン基板１、埋め込み絶縁層２及び上記関係を有するシリコン層３からなるＳＯＩ基板が完成する。
この後のプロセスは、例えば、図１０乃至図２３に示したプロセスと同様のプロセスを採用し、ＦｉｎＦＥＴを完成させる。
但し、既に、図２４乃至図３５のプロセスにより、チャネル領域の幅を狭くしているため、図１０乃至図２３のプロセスでは、チャネル領域の幅を狭くするステップ、即ち、図１６乃至図１８における熱酸化による酸化シリコン層１３の形成及び剥離は、省略される。
３． 第２実施例
第２実施例は、第一に、ＦｉｎＦＥＴの実効チャネル幅を、フィンの高さではなく、並列接続されるフィンの数により制御することで、フィンの形成を容易にし、かつ、その後のフォトリソグラフィなどを用いた部材の加工なども容易にする構造及び製造方法に関する。
また、第二に、このような複数のフィンを並列接続した構造を有するＦｉｎＦＥＴにおいて、ソース／ドレイン領域内に、その導電型とは異なる導電型の領域が部分的に残らないような構造及び製造方法に関する。
(1) 構造
図３６及び図３７は、本発明の第２実施例に関わるＦｉｎＦＥＴの構造を示している。図３７は、図３６のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿う断面図である。
シリコン基板１上には、絶縁層２が形成され、絶縁層２上には、フィン状のシリコン層３が形成される。シリコン基板１、絶縁層２及びシリコン層３により、いわゆるＳＯＩ基板が構成される。
シリコン層３は、複数のチャネル／エクステンション部（フィン）と、これらに共通に設けられる２つのソース／ドレイン部とから構成される。シリコン層３のソース／ドレイン部は、ｙ方向に整列された複数のチャネル／エクステンション部のｘ方向の両端にそれぞれ１つずつ存在する。これらチャネル／エクステンション部（フィン）とソース／ドレイン部とは、電気的に接続され、ｚ方向から見ると、全体としては、梯子状となっている。
ここで、１つのＦｉｎＦＥＴを構成する複数のフィンの高さは、全て、同じである。このため、フィンの加工は、非常に容易になる。また、フィンの上部に形成される絶縁層の凹凸をなくし、平坦にすることができるため、その後のフォトリソグラフィなどによる部材の加工を正確に行える。
また、ＦｉｎＦＥＴの実効チャネル幅については、並列接続されるフィンの数により制御している。つまり、並列接続されるフィンの数を変えることで、１つのＬＳＩ内に、異なる実効チャネル幅を持つ複数のＦｉｎＦＥＴを形成することができる。
シリコン層３の複数のチャネル／エクステンション部（フィン）上には、シリコン層３の加工時のマスクとして使用されるキャップ絶縁層４が形成される。シリコン層３のチャネル／エクステンション部のｙ方向の２つの側面上には、ゲート絶縁層５を経由して、ゲート電極６が形成される。
本例のデバイスは、複数のフィンが並列接続された構造を有する。従って、シリコン層３のチャネル／エクステンション部、即ち、複数のフィンの一方側と他方側のゲート電極６は、シリコン層３を跨いで互いに電気的に接続されるのが現実的である。
ゲート電極６のｘ方向の側面には、側壁絶縁層（サイドウォール）９が形成される。ゲート電極６に挟まれたシリコン層３内の領域は、チャネル領域７となる。また、シリコン層３内において、チャネル領域７の両側には、ソース／ドレイン領域８及びソース／ドレインエクステンション領域８ａが形成される。チャネル領域７を流れる電流の向きは、シリコン基板１の表面に平行な方向、即ち、ｘ方向である。
シリサイド層１１は、ゲート電極６上及びソース／ドレイン領域８上にそれぞれ形成される。本例では、シリサイド層１１は、ゲート電極６上、及び、絶縁層１２の開口部に露出したソース／ドレイン領域８上、即ち、絶縁層１２の開口部に露出したシリコン層３の側面上及び上面上にそれぞれ形成される。
このようなＦｉｎＦＥＴにおいては、「シリコン層３の高さｈの２倍」×「フィン（チャネル／エクステンション部）の数ｎ」は、実効ゲート幅（実効チャネル幅）となる。つまり、この構造によれば、シリコン層３の高さｈ及びフィンの数により、実効チャネル幅が決定される。
各々のフィンのｙ方向の幅は、一定ではなく、中央部から端部に向かって３段階で次第に広くなっている。
即ち、ソース／ドレインエクステンション領域８ａにおけるシリコン層（フィン）３の幅Ｗｅｘｔは、チャネル領域におけるシリコン層（フィン）３の幅、即ち、チャネル領域の幅Ｗｃｈよりも広い。また、ソース／ドレイン領域８におけるシリコン層３の幅Ｗｓｄは、ソース／ドレインエクステンション領域８ａにおけるシリコン層（フィン）３の幅Ｗｅｘｔよりも広い。
このため、チャネル領域の幅Ｗｃｈを狭くする一方、ソース／ドレイン領域８におけるシリコン層３の幅Ｗｓｄを広くすることで、ソース／ドレイン領域８の不純物濃度を十分に高く、かつ、深くすることができ、寄生抵抗を大幅に減らすことができる。
また、ゲート電極６のゲート長を、Ｌｇとすると、チャネル領域の幅Ｗｃｈは、ゲート長Ｌｇよりも小さく設定することができるため、短チャネル効果を効果的に抑制できる。
さらに、本実施例に関わるＦｉｎＦＥＴでは、最も広い幅Ｗｓｄを有するソース／ドレイン領域８におけるシリコン層３において、ソース／ドレイン領域８が、シリコン層３内の全体に形成される。つまり、ソース／ドレイン領域８内に、ソース／ドレイン領域８の導電型とは逆の導電型の領域が部分的に残る、ということがない。
(2) 製造方法
次に、図３６及び図３７の構造を実現するための製造方法の例について説明する。
まず、図３８に示すように、例えば、シリコン基板１上の埋め込み絶縁層（例えば、酸化シリコン）２上に、シリコン層（フィン）３を形成する。このシリコン層３は、例えば、以下のようにして形成される。
例えば、シリコン基板内に酸素イオンをイオン注入すると共に、熱処理を行い、シリコン基板内に、埋め込み絶縁層２を形成する。次に、ＬＰＣＶＤにより、シリコン基板上に、マスク材としてのキャップ絶縁層を形成する。そして、フォトリソグラフィ及びＲＩＥにより、キャップ絶縁層をパターニングし、さらに、このキャップ絶縁層をマスクにして、ＲＩＥにより、シリコン基板をエッチングする。その結果、埋め込み絶縁層２上には、梯子状のシリコン層（フィン）３が形成される。
ここで、シリコン層３は、寄生抵抗の低減のため、将来、ソース／ドレイン領域となる部分の幅Ｗ１が、将来、チャネル／エクステンション領域となる部分の幅Ｗ２よりも広くなるように形成される。
次に、図３９に示すように、例えば、熱酸化により、シリコン層３の側面に、ダミーゲート絶縁層５Ａを形成し、続けて、ダミーゲート絶縁層５Ａ上に、ポリシリコン層（同図では、ダミーゲート電極６Ａ）を形成する。そして、例えば、キャップ絶縁層４をストッパにして、ＣＭＰにより、ポリシリコン層の上面をキャップ絶縁層４の上面とほぼ同じにする（平坦化）。
この後、フォトリソグラフィ及びＲＩＥにより、ポリシリコン層を加工し、同図に示すような、ゲート長Ｌｇのダミーゲート電極６Ａを形成する。
次に、図４０に示すように、傾斜イオン注入（注入角度θは、例えば、１０°≦ θ ≦ ３０°）により、シリコン層３の表面領域内に不純物を注入し、ソース／ドレインエクステンション領域８ａを形成する。この後、例えば、ＬＰＣＶＤにより、埋め込み絶縁層２上に、シリコン層３を完全に覆う窒化シリコンを形成する。そして、ＲＩＥにより、この窒化シリコンをエッチングし、側壁絶縁層（サイドウォール）を形成する。
側壁絶縁層は、ダミーゲート電極６Ａの側壁及びシリコン層３の側壁にそれぞれ形成されるが、例えば、ダミーゲート電極６Ａの側壁のみに形成されるように、種々の条件を設定してもよい。
次に、図４１に示すように、垂直（シリコン基板の表面に垂直な面に対して０°）イオン注入、又は、シリコン基板の表面に垂直な面に対して低角度の傾斜イオン注入（例えば、注入角度θは、０°＜θ＜１０°）を行って、シリコン層３の表面領域に不純物を注入する。続けて、不純物の活性化を行うと、シリコン層３内にソース／ドレイン領域８が形成される。
ここで、ソース／ドレイン領域を形成するためのイオン注入前に、その注入箇所と同じ箇所に、ゲルマニウム（Ｇｅ）や、シリコン（Ｓｉ）などの不純物をイオン注入しておくと、ソース／ドレイン領域８がアモルファス化する。この場合、ソース／ドレイン領域のためのイオン注入後に、６００°程度の低温アニールを行って不純物を活性化させると（ＳＰＥ (Solid Phase Epitaxial regrowth) ）、ソース／ドレイン領域８を構成する不純物の拡散が抑制されるため、ソース／ドレイン領域８からソース／ドレインエクステンション領域８ａへの不純物の拡散を最小限に抑えられる。
また、側壁絶縁層を形成した後に、エピタキシャル成長を行って、シリコン層３の表面にエピタキシャル層を形成してもよい。
次に、図４２に示すように、埋め込み絶縁層２上に、シリコン層３を完全に覆う絶縁層（例えば、酸化シリコン）１２を形成する。そして、例えば、キャップ絶縁層４をストッパにして、ＣＭＰにより、絶縁層１２を研磨し、絶縁層１２の上面をキャップ絶縁層４の上面とほぼ同じにする（平坦化）。
その結果、ダミーゲート電極６Ａ（図４１参照）の上面が露出する。この後、ダミーゲート電極６Ａ及びダミーゲート絶縁層５Ａを除去すると、その部分に、スリット状の穴が形成され、シリコン層３の表面が部分的に露出する。そして、熱酸化により、露出したシリコン層３を酸化すると、シリコン層３に食い込んだ形で、酸化シリコン層１３が形成される。
この後、酸化シリコン層１３を選択的に除去すると、シリコン層３のチャネル領域７には、凹部が形成される。
結果として、チャネル領域７の幅Ｗｃｈは、ソース／ドレインエクステンション領域８ａにおけるフィンの幅Ｗｅｘｔよりも狭くなる。つまり、ソース／ドレイン領域８におけるフィンの幅を、Ｗｓｄとすると、Ｗｃｈ ＜ Ｗｅｘｔ ＜ Ｗｓｄの関係が得られる。
これにより、ソース／ドレイン領域８における寄生抵抗の低下による駆動電流の増大を実現できる。また、本例の場合、フォトリソグラフィによらなくとも、容易に、チャネル領域７の幅Ｗｃｈを、ゲート長Ｌｇよりも小さくすることができるため、短チャネル効果の抑制に貢献できる。
この後は、上述の第１実施例における製造ステップ（図１９〜図２３）と同じ製造ステップを行うことにより、図３６及び図３７に示すようなＦｉｎＦＥＴが完成する。
さらに、この後、特に、図示しないが、通常のウェハプロセスにより、層間絶縁層、コンタクト、配線層などを形成すると、ＭＩＳ型トランジスタを有する半導体集積回路が完成する。
４． 第３実施例
第３実施例は、ソース／ドレイン領域上にシリサイド層を持つＦｉｎＦＥＴにおいて、ソース／ドレイン領域の大部分又は全てがシリサイド化されないような構造及び製造方法に関する。
(1) 構造
以下、３つの例について順次説明する。
A: 例１
図４３及び図４４は、本発明の第３実施例に関わるＦｉｎＦＥＴの構造例１を示している。なお、図４４は、図４３のＸＬＩＶ−ＸＬＩＶ線に沿う断面図である。
シリコン基板１上には、絶縁層２が形成され、絶縁層２上には、ｘ方向に長く、ｙ方向に短いフィン状のシリコン層３が形成される。シリコン基板１、絶縁層２及びシリコン層（フィン）３により、いわゆるＳＯＩ基板が構成される。
シリコン層３のｙ方向の２つの側面上には、ゲート絶縁層５を経由して、ゲート電極６が形成される。本例では、シリコン層３の一方側と他方側のゲート電極６は、シリコン層３を跨いで互いに電気的に繋がっているが、両者は、分離されていてもよい。ゲート電極６のｘ方向の側面には、側壁絶縁層（サイドウォール）９が形成される。
ゲート電極６に挟まれたシリコン層３内の領域は、チャネル領域７となる。また、シリコン層３内において、チャネル領域７の両側には、ソース／ドレイン領域８及びソース／ドレインエクステンション領域８ａが形成される。チャネル領域７を流れる電流の向きは、シリコン基板１の表面に平行な方向、即ち、ｘ方向である。
シリサイド層１１は、ゲート電極６上及びソース／ドレイン領域８上に形成される。本例では、シリサイド層１１は、ゲート電極６の上面上、並びに、シリコン層３の側面上及び上面上にそれぞれ形成される。
このＦｉｎＦＥＴの特徴は、シリコン層３の表面に形成されるシリサイド層１１の間に、十分な厚さのソース／ドレイン領域８が存在している点にある。シリサイド層１１は、シリコン層と金属層との反応により形成されるため、シリサイド層１１の間のソース／ドレイン領域８の厚さは、シリコン層３の厚さ、金属層の厚さや、シリサイデーションの温度及び時間などにより決定される。
最悪のケースとしては、ソース／ドレイン領域８におけるシリコン層３の全てがシリサイド化される場合がある。このようなケースは、少なくとも避けたいため、常に、シリサイド層１１のｙ方向の厚さは、シリコン層３のｙ方向の厚さの１／２よりも小さくなるようにする。
また、例えば、上述の図４に示すように、ゲート側壁Ｓ−ｗａｌｌの端部とシリコン層３のフィンの端部とが一致するように形成される場合、最も端に位置するフィンの角部から複数のフィンを結合する方形の結合部分の角部までの幅ａがシリサイド層の厚さよりも小さい場合、シリサイド化が結合部分の上面及び側面から進行することから、最も端に位置するフィンがシリサイド化され、寄生抵抗が増大する。
そこで、例えば、最も端に位置するフィンの角部から複数のフィンを結合する結合部分の角部までの幅ａがシリサイド層の厚さよりも大きくなるように予め設計しておき、シリサイド時に、最も端に位置するフィンにシリサイド層が形成されないようにする。
B: 例２
図４５及び図４６は、本発明の第３実施例に関わるＦｉｎＦＥＴの構造例２を示している。なお、図４６は、図４５のＸＬＶＩ−ＸＬＶＩ線に沿う断面図である。
シリコン基板１上には、絶縁層２が形成され、絶縁層２上には、ｘ方向に長く、ｙ方向に短いフィン状のシリコン層３が形成される。シリコン基板１、絶縁層２及びシリコン層（フィン）３により、いわゆるＳＯＩ基板が構成される。
シリコン層３のｙ方向の２つの側面上には、ゲート絶縁層５を経由して、ゲート電極６が形成される。本例では、シリコン層３の一方側と他方側のゲート電極６は、シリコン層３を跨いで互いに電気的に繋がっているが、両者は、分離されていてもよい。ゲート電極６のｘ方向の側面には、側壁絶縁層（サイドウォール）９が形成される。
ゲート電極６に挟まれたシリコン層３内の領域は、チャネル領域７となる。また、シリコン層３内において、チャネル領域７の両側には、ソース／ドレイン領域８及びソース／ドレインエクステンション領域８ａが形成される。チャネル領域７を流れる電流の向きは、シリコン基板１の表面に平行な方向、即ち、ｘ方向である。
シリサイド層１１は、ゲート電極６上及びソース／ドレイン領域８上に形成される。本例では、シリサイド層１１は、ゲート電極６の上面上、並びに、シリコン層３の側面上及び上面上にそれぞれ形成される。
このＦｉｎＦＥＴは、構造例１のＦｉｎＦＥＴと比べると、シリサイド層１１の間のソース／ドレイン領域８が非常に広く確保されている点に特徴を有する。つまり、本例では、ソース／ドレイン領域８のｙ方向の幅は、元々のシリコン層（フィン）３の幅とほぼ同じになっている。
このような構造は、例えば、いわゆるエレベーテッド・ソース／ドレイン技術を用いて、ソース／ドレイン領域８上に、シリコン層を選択成長させた後、シリサイデーションを行うことにより、容易に得ることができる。当然に、ソース／ドレイン領域８及びシリサイド層１１の厚さは、シリコン層３の厚さ、金属層の厚さや、シリサイデーションの温度及び時間などによって決定される。
C: 例３
図４７及び図４８は、本発明の第３実施例に関わるＦｉｎＦＥＴの構造例３を示している。なお、図４８は、図４７のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿う断面図である。
シリコン基板１上には、絶縁層２が形成され、絶縁層２上には、ｘ方向に長く、ｙ方向に短いフィン状のシリコン層３が形成される。シリコン基板１、絶縁層２及びシリコン層（フィン）３により、いわゆるＳＯＩ基板が構成される。
シリコン層３のｙ方向の２つの側面上には、ゲート絶縁層５を経由して、ゲート電極６が形成される。本例では、シリコン層３の一方側と他方側のゲート電極６は、シリコン層３を跨いで互いに電気的に繋がっているが、両者は、分離されていてもよい。ゲート電極６のｘ方向の側面には、側壁絶縁層（サイドウォール）９が形成される。
ゲート電極６に挟まれたシリコン層３内の領域は、チャネル領域７となる。また、シリコン層３内において、チャネル領域７の両側には、ソース／ドレイン領域８及びソース／ドレインエクステンション領域８ａが形成される。チャネル領域７を流れる電流の向きは、シリコン基板１の表面に平行な方向、即ち、ｘ方向である。
シリサイド層１１は、ゲート電極６上及びソース／ドレイン領域８上に形成される。本例では、シリサイド層１１は、ゲート電極６の上面上、シリコン層３の側面上、並びに、シリコン層３の上面の上部に形成される。
ここで、シリコン層３の上面の上部に形成されるシリサイド層１１とシリコン層３との間には、シリコン層３のシリサイデーションを抑制するためのシリサイデーションストッパ（例えば、酸化シリコン）１７が形成される。このため、シリサイド１１の間には、十分に広いソース／ドレイン領域８を確保することができる。
D: その他
例１乃至例３では、１つのＦｉｎＦＥＴは、１つのフィンを有する形となっているが、例えば、１つのＦｉｎＦＥＴは、並列接続された複数のフィンから構成されていてもよい。
(2) 製造方法
次に、図４３及び図４８の３つの構造を実現するための製造方法の例について説明する。
A: 例１
本例は、図４３及び図４４の構造を実現するための製造方法に関する。
まず、図４９に示すように、例えば、シリコン基板１を用意し、このシリコン基板１内に埋め込み絶縁層（例えば、酸化シリコン）２を形成する。同図では、埋め込み絶縁層２上に、シリコン層（フィン）３が形成された状態となっているが、このシリコン層３は、元々、シリコン基板１の一部であったものである。
例えば、ＬＰＣＶＤにより、シリコン基板１（同図では、シリコン層３）上に、マスク材としてのキャップ絶縁層４を形成する。そして、フォトリソグラフィ及びＲＩＥにより、キャップ絶縁層４をパターニングし、さらに、このキャップ絶縁層４をマスクにして、ＲＩＥにより、シリコン基板１をエッチングする。その結果、埋め込み絶縁層２上には、シリコン層３が形成される。
なお、キャップ絶縁層４は、例えば、酸化シリコンと窒化シリコンとの積層構造から構成される。
本例では、ＳＯＩ基板を前提にフィン（シリコン層３）を形成したが、これに代えて、例えば、通常のシリコン基板上に絶縁層を形成し、さらに、その絶縁層上にシリコン層を形成した後、フォトリソグラフィ及びＲＩＥにより、フィンを形成するようにしてもよい。
次に、図５０及び図５１に示すように、例えば、熱酸化により、シリコン層３の側面に、ゲート絶縁層５を形成した後、ＬＰＣＶＤにより、このゲート絶縁層５上に、ポリシリコン層（同図では、ゲート電極６）を形成する。また、ＬＰＣＶＤにより、ポリシリコン層上には、キャップ絶縁層（例えば、酸化シリコン、窒化シリコンなど）１３Ａを形成する。
そして、例えば、フォトリソグラフィ及びＲＩＥにより、キャップ絶縁層１３Ａをパターニングする。また、キャップ絶縁層１３Ａをマスクにして、ＲＩＥにより、ポリシリコン層を加工し、同図に示すような、ゲート長Ｌｇのゲート電極６を形成する。
なお、ゲート電極６の形成に当たっては、ゲート電極６の元になるポリシリコン層を形成した直後に、このポリシリコン層を平坦化するために、ＣＭＰを実行してもよい。
また、ゲート電極６に関しては、ポリシリコンに代えて、タングステン（Ｗ）、モリブデン（Ｍｏ）などの金属を使用してもよい。このように、ゲート電極６に金属を使用した場合には、いわゆるゲート電極の空乏化が生じないため、駆動電流の向上に貢献できる。
次に、図５２及び図５３に示すように、傾斜イオン注入（注入角度θは、例えば、１０°≦ θ ≦ ３０°）により、シリコン層３の表面領域内に不純物を注入し、かつ、熱処理により、その不純物の活性化を行って、ソース／ドレインエクステンション領域８ａを形成する。ソース／ドレインエクステンション領域８ａは、例えば、シリコン層３のｙ方向の側面に形成される。
この後、シリコン層３上のキャップ絶縁層４及びゲート電極６上のキャップ絶縁層１３Ａを、それぞれ除去する。例えば、キャップ絶縁層４，１３Ａが窒化シリコンから構成される場合には、これらキャップ絶縁層４，１３Ａは、１６０℃程度に加熱された燐酸により除去する。また、キャップ絶縁層４，１３Ａが酸化シリコンから構成される場合には、これらキャップ絶縁層４，１３Ａは、弗酸により除去する。
次に、図５４及び図５５に示すように、例えば、ＬＰＣＶＤにより、埋め込み絶縁層２上に、シリコン層３を完全に覆う窒化シリコンを形成する。そして、ＲＩＥにより、この窒化シリコンをエッチングし、側壁絶縁層（サイドウォール）９を形成する。
ここで、側壁絶縁層９は、ゲート電極６の側壁のみに形成され、シリコン層３の側壁に形成されないように、エッチング時間を調整する。
この後、再び、低角度の傾斜イオン注入（注入角度θは、例えば、０°＜ θ ≦ １０°）又は垂直イオン注入（注入角度θは、０°）により、シリコン層３内に不純物を注入し、かつ、熱処理により、その不純物の活性化を行い、ソース／ドレイン領域８を形成する。
ソース／ドレイン領域８は、チャネル領域７を除く、シリコン層３内の全体に形成される。
次に、図５６及び図５７に示すように、シリコン層３の上面及び側面、並びに、ゲート電極６の上面を覆う金属層、例えば、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）などの金属層を形成し、かつ、熱処理を実行する。
その結果、ソース／ドレイン領域８の上面及び側面、さらには、ゲート電極６の上面には、それぞれ、金属シリサイド層１１が形成される。また、この後、金属シリサイド層１１に変換されなかった金属層については、除去する。
なお、このようなシリサイデーションに際しては、チャネル領域７を除く、シリコン層３の全てが、シリサイド層１１に変換されることがないように、シリコン層３の厚さ、金属層の厚さ、及び、シリサイデーションの条件（時間、温度など）が制御される。
以上の工程により、図４３及び図４４に示すようなＦｉｎＦＥＴが完成する。
この後は、特に、図示しないが、通常のウェハプロセスにより、層間絶縁層、コンタクト、配線層などを形成すると、ＭＩＳ型トランジスタを有する半導体集積回路が完成する。
B: 例２
本例は、図４５及び図４６の構造を実現するための製造方法に関する。
まず、シリコン層（フィン）３、ゲート絶縁層５及びゲート電極６を、上述の例１と同様の方法により形成する。ゲート電極６に関しては、例１と同様に、ポリシリコンから構成されていても、又は、金属から構成されていても、どちらでもよい（図４９乃至５１を参照）。
次に、図５８及び図５９に示すように、傾斜イオン注入（注入角度θは、例えば、１０°≦ θ ≦ ３０°）により、シリコン層３の表面領域内に不純物を注入し、かつ、熱処理により、その不純物の活性化を行って、ソース／ドレインエクステンション領域８ａを形成する。ソース／ドレインエクステンション領域８ａは、例えば、シリコン層３のｙ方向の側面に形成される。
この後、シリコン層３上のキャップ絶縁層４及びゲート電極６上のキャップ絶縁層１３Ａを、それぞれ除去する。例えば、キャップ絶縁層４，１３Ａが窒化シリコンから構成される場合には、これらキャップ絶縁層４，１３Ａは、１６０℃程度に加熱された燐酸により除去する。また、キャップ絶縁層４，１３Ａが酸化シリコンから構成される場合には、これらキャップ絶縁層４，１３Ａは、弗酸により除去する。
次に、図６０及び図６１に示すように、例えば、ＬＰＣＶＤにより、埋め込み絶縁層２上に、シリコン層３を完全に覆う窒化シリコンを形成する。そして、ＲＩＥにより、この窒化シリコンをエッチングし、側壁絶縁層（サイドウォール）９を形成する。
ここで、側壁絶縁層９は、ゲート電極６の側壁のみに形成され、シリコン層３の側壁に形成されないように、エッチング時間を調整する。
この後、シリサイデーション時にソース／ドレイン領域の全てがシリサイド化されることがないように、予め、露出しているシリコン層（フィン）３の表面上に、シリコン、シリコンゲルマニウムなどから構成される半導体層１５Ａを選択的に成長させ、シリコン層３の厚さを増やしておく。
なお、ゲート電極６がポリシリコンから構成される場合には、これと同時に、ゲート電極６上にも、選択的に、シリコン、シリコンゲルマニウムなどから構成される半導体層１５Ａを形成してもよい。
シリコン（単結晶シリコン）の選択成長は、例えば、７００℃〜９００℃の温度範囲において、水素雰囲気中でシリコン基板を加熱し、SiH4，SiH2Cl2，SiHCl3，HClなどの反応ガスを、水素と共に、シリコン基板上に供給することで容易に実行できる。
シリコンゲルマニウム（単結晶シリコンゲルマニウム）の選択成長は、例えば、５５０℃〜８５０℃の温度範囲において、水素雰囲気中でシリコン基板を加熱し、GeH4，GeH2Cl2，GeHCl3 ,HClなどの反応ガスを、水素と共に、シリコン基板上に供給することで容易に実行できる。
このように、選択成長により、シリコン層３上に半導体層１５Ａを形成し、シリコン層（フィン）３の厚さを増す技術は、エレベーテッド・ソース／ドレイン技術と呼ばれる。
次に、図６２及び図６３に示すように、低角度の傾斜イオン注入（注入角度θは、例えば、０°＜ θ ≦ １０°）又は垂直イオン注入（注入角度θは、０°）により、シリコン層３内に不純物を注入し、かつ、熱処理により、その不純物の活性化を行い、ソース／ドレイン領域８を形成する。
ソース／ドレイン領域８は、チャネル領域７を除く、シリコン層３内の全体に形成される。
次に、図６４及び図６５に示すように、シリコン層３の上面及び側面、並びに、ゲート電極６の上面を覆う金属層、例えば、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）などの金属層を形成し、かつ、熱処理を実行する。
その結果、ソース／ドレイン領域８の上面及び側面、さらには、ゲート電極６の上面には、それぞれ、金属シリサイド層１１が形成される。また、この後、金属シリサイド層１１に変換されなかった金属層については、除去する。
このシリサイデーションでは、予め、選択成長によりシリコン層（フィン）３の厚さを増やしているため、シリコン層３の全てが、シリサイド層１１に変換されるということがない。つまり、半導体層１５Ａがシリサイデーション時の消費シリコンとして働くため、シリサイド層１１の間には、十分の厚さのソース／ドレイン領域８が残る。
なお、シリサイド層１１の厚さは、シリコン層３の厚さ、金属層の厚さ、及び、シリサイデーションの条件（時間、温度など）により制御される。
以上の工程により、図４５及び図４６に示すようなＦｉｎＦＥＴが完成する。
この後は、特に、図示しないが、通常のウェハプロセスにより、層間絶縁層、コンタクト、配線層などを形成すると、ＭＩＳ型トランジスタを有する半導体集積回路が完成する。
C: 例３
本例は、図４７及び図４８の構造を実現するための製造方法に関する。
図４７及び図４８の構造を実現するための製造方法を説明する前に、まず、通常の製造方法とその問題点について簡単に説明する。
まず、図６６に示すように、例えば、シリコン基板１、埋め込み絶縁層（例えば、酸化シリコン）２及びシリコン層３からなるＳＯＩ構造を形成する。
例えば、ＬＰＣＶＤにより、シリコン基板１（同図では、シリコン層３）上に、マスク材としてのキャップ絶縁層４を形成する。そして、フォトリソグラフィ及びＲＩＥにより、キャップ絶縁層４をパターニングし、さらに、このキャップ絶縁層４をマスクにして、ＲＩＥにより、シリコン基板１をエッチングする。その結果、埋め込み絶縁層２上にシリコン層（フィン）３が形成され、ＳＯＩ構造が得られる。
この後、例えば、上述の例１及び例２と同様の方法により、ゲート絶縁層、ゲート電極、ソース／ドレインエクステンション領域、ソース／ドレイン領域などを形成する。また、シリコン層３上のキャップ絶縁層４を除去する。
次に、図６７に示すように、シリコン層（ソース／ドレイン領域）３の表面を覆う金属層１６Ａ、例えば、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）などの金属層を形成し、かつ、熱処理を実行する。
その結果、図６８に示すように、シリコン層（ソース／ドレイン領域）３の上面及び側面には、それぞれ、金属シリサイド層１１が形成される。なお、金属シリサイド層１１に変換されなかった金属層については、除去する。
この方法では、シリサイデーションは、シリコン層３の上面及び側面からその内部に向かって進行する。従って、シリサイデーション後に残すシリコン層３の量を制御することが難しく、かつ、その量も、非常に少なくなる。これでは、シリサイド層１１間のシリコン層（ソース／ドレイン領域）３のシート抵抗が増大し、高速動作の妨げとなる。
そこで、例３では、以下の製造方法を提案する。
まず、図６９に示すように、例えば、シリコン基板１を用意し、このシリコン基板１内に埋め込み絶縁層（例えば、酸化シリコン）２を形成する。同図では、埋め込み絶縁層２上に、シリコン層（フィン）３が形成された状態となっているが、このシリコン層３は、元々、シリコン基板１の一部であったものである。
例えば、ＬＰＣＶＤにより、シリコン基板１（同図では、シリコン層３）上に、シリサイデーションストッパ（例えば、酸化シリコン、窒化シリコンなど）１７、ポリシリコン層１８及びマスク材としてのキャップ絶縁層４を順次形成する。そして、この後、フォトリソグラフィ及びＲＩＥにより、これらキャップ絶縁層４、ポリシリコン層（アモルファスシリコン層でもよい）１８及びシリサイデーションストッパ１７をパターニングし、さらに、キャップ絶縁層４をマスクにして、ＲＩＥにより、シリコン基板１をエッチングする。その結果、埋め込み絶縁層２上には、シリコン層（フィン）３が形成される。
この後、例えば、上述の例１及び例２と同様の方法により、ゲート絶縁層、ゲート電極、ソース／ドレインエクステンション領域、ソース／ドレイン領域などを形成する。
但し、本例では、図７０に示すように、ソース／ドレイン領域を形成する前に、例２と同様に、選択成長により、シリコン層３及びポリシリコン層１８の側面上に、それぞれ、エピタキシャル層（シリコン層、シリコンゲルマニウム層など）１５Ａを成長させる。
ここで、エピタキシャル層１５Ａは、シリコン層３の側面から成長すると共に、ポリシリコン層１８の側面からも成長する。つまり、シリコン層３から成長するエピタキシャル層１５Ａとポリシリコン層１８から成長するエピタキシャル層１５Ａは、シリサイデーションストッパ１７の側面上において互いに結合し、一体化する。
この後、ポリシリコン層１８上のキャップ絶縁層４を除去する。例えば、キャップ絶縁層４が窒化シリコンから構成される場合には、キャップ絶縁層４は、１６０℃程度に加熱された燐酸により除去する。また、キャップ絶縁層４が酸化シリコンから構成される場合には、キャップ絶縁層４は、弗酸により除去する。
次に、図７１に示すように、側壁絶縁層（サイドウォール）を形成した後、低角度の傾斜イオン注入（注入角度θは、例えば、０°＜ θ ≦ １０°）又は垂直イオン注入（注入角度θは、０°）により、シリコン層３内及びエピタキシャル層１５Ａ内に不純物を注入し、かつ、熱処理により、その不純物の活性化を行い、ソース／ドレイン領域を形成する。
そして、エピタキシャル層１５Ａの側面及びポリシリコン層１８の上面を覆う金属層、例えば、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、パラジウム（Ｐｄ）などの金属層を形成し、かつ、熱処理を実行する。
その結果、図７２に示すように、シリコン層（ソース／ドレイン領域）３の側面上には、金属シリサイド層１１が形成される。また、この後、金属シリサイド層１１に変換されなかった金属層については、除去する。
なお、このようなシリサイデーションに際しては、第一に、シリコン層３上には、シリサイデーションストッパ１７が存在するため、シリコン層３の上部からシリサイデーションが進行することはない。つまり、シリサイデーションは、シリコン層３の側面のみから進行するため、シリコン層３が完全に、シリサイド化されてしまうという事態が生じない。
また、第二に、エピタキシャル層１５Ａが、シリサイデーション時の消費シリコンとして機能するため、シリサイド層１１の間の領域には、十分な幅を持つシリコン層（ソース／ドレイン領域）３を残すことができる。
第三に、エピタキシャル層１５Ａは、シリサイデーションストッパ１７を取り囲むように形成される。つまり、シリコン層３とポリシリコン層１８とは、エピタキシャル層１５Ａにより互いに結合される。その結果、シリサイド層１１も、シリコン層（フィン）３を取り囲むように、その上部及び側面上に形成されるため、シリサイド層１１のシート抵抗を低減できる。また、上面でのコンタクトを取ることが、このプロセスにより可能となる。
以上の工程により、図４７及び図４８に示すようなＦｉｎＦＥＴが完成する。
この後は、特に、図示しないが、通常のウェハプロセスにより、層間絶縁層、コンタクト、配線層などを形成すると、ＭＩＳ型トランジスタを有する半導体集積回路が完成する。
５． その他
本発明の例に関わるＦｉｎＦＥＴは、チャネル領域の幅がゲート長よりも狭いので、短チャネル効果の抑制に優れている。また、ソース／ドレインエクステンション領域の幅及びソース／ドレイン領域の幅を大きくすることで、寄生抵抗が低減する。ソース／ドレインエクステンション領域の幅は、ゲート長と同じか、又は、それよりも大きいため、フォトリソグラフィ及びＲＩＥによるフィンの加工が可能になる。
ソース／ドレインエクステンション領域の幅を、ソース／ドレイン領域の幅よりも狭くすることで、浅く、かつ、ゲート電極の端部にオーバーラップするソース／ドレインエクステンション領域を形成できる。ソース／ドレイン領域の幅を、ソース／ドレインエクステンション領域の幅よりも広くすると、ソース／ドレイン領域は、高い不純物濃度で、かつ、ソース／ドレインエクステンション領域よりも深い位置に形成できるため、寄生抵抗が低減する。
フィンの左右にあるゲート電極を独立に配置することで、例えば、フィンの左右にあるゲート電極のうちのいずれか一方のみに制御信号を与えて、ＦｉｎＦＥＴの閾値電圧を制御できる。複数のフィンを並列接続し、複数のチャネル領域を設けることにより、ＦｉｎＦＥＴの実効ゲート（チャネル）幅を、フィンの高さではなく、並列接続されるフィンの数により調整できる。この場合、複数のフィンの高さは、全て同じにできるため、フィンの上部に形成される絶縁層の表面を平坦化し、後のフォトリソグラフィによる部材の加工を正確に行える。
傾斜イオン注入と垂直イオン注入の組み合わせで、ソース／ドレイン領域を形成することにより、ソース／ドレイン領域の内部に、部分的に、ソース／ドレイン領域とは異なる導電型の領域が残ることがない。
ＦｉｎＦＥＴを形成するに当たって、ＳＯＩ基板を用いることで、トランジスタ間の絶縁性が向上する。また、複数のＦｉｎＦＥＴ（フィン）は、埋め込み絶縁層によって、電気的に、完全に分離されているため、ソース−ドレイン間のパンチスルーを抑制できる。これに対し、シリコン基板を用いる場合には、複数のＦｉｎＦＥＴは、熱伝導率の低い絶縁層で分離されないため、自己加熱効果による駆動電流の劣化を抑えられる。
フィンの上部に形成されるキャップ絶縁層（マスク材）は、例えば、ＣＭＰによる平坦化処理時のストッパとして機能する。このキャップ絶縁層には、プロセスマージンが保てる程度の厚さが要求される。フィンの上部にもゲート電極が形成される場合、フィンの上面とゲート電極との間に配置されるキャップ絶縁層を十分に厚く形成することで、ソース−ドレイン間のパンチスルーを抑制できる。
完全空乏型ＦｉｎＦＥＴにすると共に、シリコン基板の不純物濃度を低く設定することにより、低サブスレッショルド係数、高移動度、低接合リーク電流などの効果を得ることができる。チャネル領域の幅を、例えば、酸化層の形成と剥離によって容易に小さくできる。ゲート電極の端部における電界が弱くなるため、信頼性も向上する。
ソース／ドレイン領域の表面上に金属シリサイド層を形成する場合、ソース／ドレイン領域のほとんど又は全てが、金属シリサイド層に変換されないようにし、ソース／ドレイン領域の寄生抵抗を低減する。絶縁層上に形成される全てのフィンの高さを同じにすることができるため、フィンの形成、ゲート電極の形成、その他、部材の加工工程において、フォトリソグラフィ及びＲＩＥが容易になる。
チャネル領域におけるフィンの幅、ソース／ドレインエクステンション領域におけるフィンの幅、及び、ソース／ドレイン領域におけるフィンの幅を、連続的、又は、段階的に、変え、かつ、このようなフィンの上にゲート絶縁層及びゲート電極を形成することにより、プロセスを簡略化できる。
ゲート電極上及びソース／ドレイン領域の表面上にそれぞれ金属シリサイド層を形成することで、寄生抵抗を低減できる。ダミーゲート電極及びダミーゲート絶縁層を用いることで、チャネル領域におけるフィンの幅の縮小、ゲート絶縁層の形成、ゲート電極の形成などのプロセスを、自己整合的に行うことができる。ＦｉｎＦＥＴのゲート電極を金属から構成すれば、ゲート空乏化が起こらないため、駆動電流が向上する。
シリコン基板上又はＳＯＩ基板上に形成されたフィンタイプのＭＩＳＦＥＴにおいて、ソース／ドレイン領域におけるフィンシリコンの全てがシリサイド化されないようにすることで、シリサイド層の直下の拡散層シート抵抗の増大を抑え、寄生抵抗を低減できる。選択成長によりエピタキシャル層を形成し、フィンの厚さを増加して、ソース／ドレイン領域におけるフィンシリコンの全てがシリサイド化されないようにする場合、このエピタキシャル層が、シリサイデーション時の消費シリコンとして機能するため、フィンの厚さや、シリサイド層の厚さの制約を緩和できる。
フィンシリコンの上部に、例えば、酸化シリコンからなるシリサイデーションストッパを設けることにより、シリサイデーション時に、フィンシリコンの上部からシリサイデーションが進まなくなるため、シリサイド層の間に十分な厚さのソース／ドレイン領域を残すことができる。しかも、シリサイデーションストッパ上には、ポリシリコン層を形成しているため、シリサイド層は、フィンシリコンを取り囲んだ状態となり、さらに、寄生抵抗を低減できる。
なお、本発明は、上述の形態に限定されるものではなく、その要旨を逸脱しない範囲で、構成要素を変形して具体化できる。また、上述の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる形態の構成要素を適宜組み合わせてもよい。
本発明の例に関わる半導体装置及びその製造方法は、特に、ＦｉｎＦＥＴなどの三次元素子（ＭＩＳＦＥＴ）を有する半導体集積回路に有用である。
本発明の例の概要を示す図。 本発明の例の概要を示す図。 本発明の例の概要を示す図。 本発明の例の概要を示す図。 本発明の例の概要を示す図。 本発明の例の概要を示す図。 本発明の例の概要を示す図。 本発明の第１実施例に関わるＦｉｎＦＥＴを示す図。 図８のＩＸ−ＩＸ線に沿う断面図。 第１実施例に関わる製造方法の第１例を示す図。 図１０のＸＩ−ＸＩ線に沿う断面図。 第１実施例に関わる製造方法の第１例を示す図。 図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図。 第１実施例に関わる製造方法の第１例を示す図。 図１４のＸＶ−ＸＶ線に沿う断面図。 第１実施例に関わる製造方法の第１例を示す図。 図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図。 第１実施例に関わる製造方法の第１例を示す図。 第１実施例に関わる製造方法の第１例を示す図。 第１実施例に関わる製造方法の第１例を示す図。 図２０のＸＸＩ−ＸＸＩ線に沿う断面図。 第１実施例に関わる製造方法の第１例を示す図。 図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断面図。 第１実施例に関わる製造方法の第２例を示す図。 図２４のＸＸＶ−ＸＸＶ線に沿う断面図。 第１実施例に関わる製造方法の第２例を示す図。 図２６のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図。 第１実施例に関わる製造方法の第２例を示す図。 図２８のＸＸＩＸ−ＸＸＩＸ線に沿う断面図。 第１実施例に関わる製造方法の第２例を示す図。 図３０のＸＸＸＩ−ＸＸＸＩ線に沿う断面図。 第１実施例に関わる製造方法の第２例を示す図。 図３２のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面図。 第１実施例に関わる製造方法の第２例を示す図。 図３４のＸＸＸＶ−ＸＸＸＶ線に沿う断面図。 本発明の第２実施例に関わるＦｉｎＦＥＴを示す図。 図３６のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿う断面図。 第２実施例に関わる製造方法の例を示す図。 第２実施例に関わる製造方法の例を示す図。 第２実施例に関わる製造方法の例を示す図。 第２実施例に関わる製造方法の例を示す図。 第２実施例に関わる製造方法の例を示す図。 本発明の第３実施例に関わるＦｉｎＦＥＴの構造例１を示す図。 図４３のＸＬＩＶ−ＸＬＩＶ線に沿う断面図。 本発明の第３実施例に関わるＦｉｎＦＥＴの構造例２を示す図。 図４５のＸＬＶＩ−ＸＬＶＩ線に沿う断面図。 本発明の第３実施例に関わるＦｉｎＦＥＴの構造例３を示す図。 図４７のＸＬＶＩＩＩ−ＸＬＶＩＩＩ線に沿う断面図。 第３実施例に関わる製造方法の第１例を示す図。 第３実施例に関わる製造方法の第１例を示す図。 図５０のＬＩ−ＬＩ線に沿う断面図。 第３実施例に関わる製造方法の第１例を示す図。 図５２のＬＩＩＩ−ＬＩＩＩ線に沿う断面図。 第３実施例に関わる製造方法の第１例を示す図。 図５４のＬＶ−ＬＶ線に沿う断面図。 第３実施例に関わる製造方法の第１例を示す図。 図５６のＬＶＩＩ−ＬＶＩＩ線に沿う断面図。 第３実施例に関わる製造方法の第２例を示す図。 図５８のＬＩＸ−ＬＩＸ線に沿う断面図。 第３実施例に関わる製造方法の第２例を示す図。 図６０のＬＸＩ−ＬＸＩ線に沿う断面図。 第３実施例に関わる製造方法の第２例を示す図。 図６２のＬＸＩＩＩ−ＬＸＩＩＩ線に沿う断面図。 第３実施例に関わる製造方法の第２例を示す図。 図６４のＬＸＶ−ＬＸＶ線に沿う断面図。 第３実施例に関わる製造方法の第３例を示す図。 第３実施例に関わる製造方法の第３例を示す図。 第３実施例に関わる製造方法の第３例を示す図。 第３実施例に関わる製造方法の第３例を示す図。 第３実施例に関わる製造方法の第３例を示す図。 第３実施例に関わる製造方法の第３例を示す図。 第３実施例に関わる製造方法の第３例を示す図。 従来のＦｉｎＦＥＴの例を示す図。 図７３のＬＸＸＩＶ−ＬＸＸＩＶ線に沿う断面図。 従来のトランジスタの例を示す図。 従来のトランジスタの例を示す図。 従来のＦｉｎＦＥＴの例を示す図。 従来のＦｉｎＦＥＴの例を示す図。 従来のトランジスタの例を示す図。
符号の説明
１ ：シリコン基板、 ２： 埋め込み絶縁層、 ３： シリコン層、 ４，１０，１３Ａ： キャップ絶縁層、 ５Ａ： ダミーゲート絶縁層、 ５： ゲート絶縁層、 ６Ａ： ダミーゲート電極、 ６： ゲート電極、 ７： チャネル領域、 ８ａ： ソース／ドレインエクステンション領域、 ８： ソース／ドレイン領域、 ９ ：側壁絶縁層、 １１： シリサイド層、 １２： 層間絶縁層、 １３： 酸化シリコン層、 １４： 絶縁層、 １５，１６： レジスト層、 １５Ａ： エピタキシャル層、 １６Ａ： 金属層、 １７： シリサイデーションストッパ、 １８： ポリシリコン層。

Claims (54)

  1. 半導体基板と、前記半導体基板上に形成され、第１方向に長く、前記第１方向に交差する第２方向に短いフィン状の半導体層と、前記半導体層の前記第２方向の側面に形成されるゲート絶縁層と、前記ゲート絶縁層に隣接して配置されるゲート電極と、前記半導体層内の前記ゲート絶縁層に隣接する位置に形成されるチャネル領域と、前記半導体層内において前記チャネル領域に対し前記第１方向に隣接する位置に形成されるソース／ドレインエクステンション領域と、前記半導体層内において前記ソース／ドレインエクステンション領域に対し前記第１方向に隣接する位置に形成されるソース／ドレイン領域とを具備し、前記チャネル領域における前記半導体層の前記第２方向の幅は、前記ソース／ドレイン領域における前記半導体層の前記第２方向の幅よりも狭いことを特徴とする半導体装置。
  2. 前記チャネル領域における前記半導体層の前記第２方向の幅は、前記ソース／ドレインエクステンション領域における前記半導体層の前記第２方向の幅よりも狭いことを特徴とする請求項１に記載の半導体装置。
  3. 前記ソース／ドレインエクステンション領域における前記半導体層の前記第２方向の幅は、前記ソース／ドレイン領域における前記半導体層の前記第２方向の幅よりも狭いことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記ソース／ドレインエクステンション領域における前記半導体層の前記第２方向の幅は、前記ソース／ドレイン領域における前記半導体層の前記第２方向の幅に等しいことを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記チャネル領域を流れる電流の向きは、前記第１方向であることを特徴とする請求項１に記載の半導体装置。
  6. 前記チャネル領域における前記半導体層の前記第２方向の幅は、前記ゲート電極のゲート長よりも短いことを特徴とする請求項１に記載の半導体装置。
  7. 前記ソース／ドレインエクステンション領域における前記半導体層の前記第２方向の幅は、前記ゲート電極のゲート長に等しいか又はそれよりも長いことを特徴とする請求項１に記載の半導体装置。
  8. 前記ゲート電極は、前記半導体層の前記第２方向の一方側に形成される第１部分と、前記半導体層の前記第２方向の他方側に形成される第２部分とから構成されることを特徴とする請求項１に記載の半導体装置。
  9. 前記第１部分と前記第２部分は、電気的に分離され、異なる信号が与えられることを特徴とする請求項８に記載の半導体装置。
  10. 前記第１部分と前記第２部分は、電気的に結合され、同一の信号が与えられることを特徴とする請求項８に記載の半導体装置。
  11. 前記半導体基板は、ＳＯＩ基板であることを特徴とする請求項１に記載の半導体装置。
  12. 前記チャネル領域における前記半導体層の前記第２方向の幅は、前記ゲート電極、前記ソース／ドレインエクステンション領域及び前記ソース／ドレイン領域からなるトランジスタを、完全空乏型素子として動作させるために必要な幅となっていることを特徴とする請求項１に記載の半導体装置。
  13. 前記ソース／ドレイン領域における前記半導体層の表面上には、シリサイド層が形成されることを特徴とする請求項１に記載の半導体装置。
  14. 半導体基板と、前記半導体基板上に形成され、第１方向に長く、前記第１方向に交差する第２方向に短く、前記第２方向に並んで配置されるフィン状の複数の第１半導体層と、前記複数の第１半導体層の前記第１方向の端部で前記複数の第１半導体層を結合する第２半導体層と、前記複数の第１半導体層の前記第２方向の側面に形成されるゲート絶縁層と、前記ゲート絶縁層に隣接して配置されるゲート電極と、前記複数の第１半導体層内の前記ゲート絶縁層に隣接する位置に形成されるチャネル領域と、前記複数の第１半導体層内において前記チャネル領域に対し前記第１方向に隣接する位置に形成されるソース／ドレインエクステンション領域と、前記第２半導体層内において前記ソース／ドレインエクステンション領域に対し前記第１方向に隣接する位置に形成されるソース／ドレイン領域とを具備することを特徴とする半導体装置。
  15. 前記複数の第１半導体層の高さは、全て、等しいことを特徴とする請求項１４に記載の半導体装置。
  16. 前記第２半導体層の内部は、全て、前記ソース／ドレイン領域になっていることを特徴とする請求項１４に記載の半導体装置。
  17. 前記チャネル領域における前記複数の第１半導体層の前記第２方向の幅は、前記ソース／ドレインエクステンション領域における前記複数の第１半導体層の前記第２方向の幅よりも狭いことを特徴とする請求項１４に記載の半導体装置。
  18. 前記ソース／ドレインエクステンション領域における前記第１半導体層の前記第２方向の幅は、前記ソース／ドレイン領域における前記第２半導体層の前記第２方向の幅よりも狭いことを特徴とする請求項１７に記載の半導体装置。
  19. 前記チャネル領域を流れる電流の向きは、前記第１方向であることを特徴とする請求項１４に記載の半導体装置。
  20. 前記チャネル領域における前記第１半導体層の前記第２方向の幅は、前記ゲート電極のゲート長よりも短いことを特徴とする請求項１４に記載の半導体装置。
  21. 半導体基板と、前記半導体基板上に形成され、第１方向に長く、前記第１方向に交差する第２方向に短いフィン状の半導体層と、前記半導体層の前記第２方向の側面に形成されるゲート絶縁層と、前記ゲート絶縁層に隣接して配置されるゲート電極と、前記半導体層内の前記ゲート絶縁層に隣接する位置に形成されるチャネル領域と、前記半導体層内において前記チャネル領域に対し前記第１方向に隣接する位置に形成されるソース／ドレインエクステンション領域と、前記半導体層内において前記ソース／ドレインエクステンション領域に対し前記第１方向に隣接する位置に形成されるソース／ドレイン領域と、前記ソース／ドレイン領域における前記半導体層の表面部に形成され、その内部の全体に形成されないシリサイド層とを具備することを特徴とする半導体装置。
  22. 前記シリサイド層は、前記半導体層の上部及び前記第２方向の表面部に形成されることを特徴とする請求項２１に記載の半導体装置。
  23. 前記半導体層の上部における前記シリサイド層と前記半導体層との間には、シリサイデーション時のストッパとして機能する絶縁層が形成されることを特徴とする請求項２２に記載の半導体装置。
  24. 前記半導体層の前記第２方向の幅は、前記半導体層の前記第２方向の表面部に形成される前記シリサイド層の前記第２方向の幅の２倍よりも広いことを特徴とする請求項２１に記載の半導体装置。
  25. 前記ソース／ドレイン領域における前記半導体層の前記第２方向の幅は、前記ソース／ドレインエクステンション領域又は前記チャネル領域における前記半導体層の前記第２方向の幅よりも広いことを特徴とする請求項２１に記載の半導体装置。
  26. 前記ソース／ドレイン領域における前記半導体層は、エピタキシャル層とその元になる半導体層とから構成されることを特徴とする請求項２５に記載の半導体装置。
  27. 前記元になる半導体層は、シリコン層であり、前記エピタキシャル層は、シリコン層又はシリコンゲルマニウム層であることを特徴とする請求項２６に記載の半導体装置。
  28. 前記ソース／ドレイン領域における前記半導体層の高さは、前記ソース／ドレインエクステンション領域又は前記チャネル領域における前記半導体層の高さよりも高いことを特徴とする請求項２１に記載の半導体装置。
  29. 前記半導体基板は、ＳＯＩ基板であることを特徴とする請求項２１に記載の半導体装置。
  30. 前記チャネル領域における前記半導体層の前記第２方向の幅は、前記ゲート電極、前記ソース／ドレインエクステンション領域及び前記ソース／ドレイン領域からなるトランジスタを、完全空乏型素子として動作させるために必要な幅となっていることを特徴とする請求項２１に記載の半導体装置。
  31. 半導体基板上に、第１方向に長く、前記第１方向に交差する第２方向に短いフィン状の半導体層を形成する工程と、前記半導体層の前記第２方向の側面にダミーゲート絶縁層を形成する工程と、前記ダミーゲート絶縁層に隣接するダミーゲート電極を形成する工程と、前記半導体層内にソース／ドレインエクステンション領域及びソース／ドレイン領域を形成する工程と、前記半導体層を覆う絶縁層を形成する工程と、前記絶縁層を研磨又はエッチングし、前記ダミーゲート絶縁層及び前記ダミーゲート電極の表面を露出させる工程と、前記ダミーゲート絶縁層及び前記ダミーゲート電極を除去する工程と、前記ダミーゲート絶縁層が存在していた部分の前記半導体層を酸化し、そこに酸化層を形成する工程と、前記酸化層を除去する工程と、前記ダミーゲート絶縁層が存在していた部分にゲート絶縁層を形成する工程と、前記ゲート絶縁層に隣接するゲート電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。
  32. 前記ソース／ドレインエクステンション領域は、傾斜イオン注入により形成されることを特徴とする請求項３１に記載の半導体装置の製造方法。
  33. 前記ソース／ドレイン領域は、傾斜イオン注入と垂直イオン注入の組み合わせ、又は、垂直イオン注入により形成されることを特徴とする請求項３１に記載の半導体装置の製造方法。
  34. 前記ソース／ドレインエクステンション領域を形成した後、前記ソース／ドレイン領域を形成する前に、前記ゲート電極の側壁に側壁絶縁層が形成されることを特徴とする請求項３１に記載の半導体装置の製造方法。
  35. 前記絶縁層の研磨又はエッチングは、前記半導体層上に形成されるキャップ絶縁層をストッパにして実行されることを特徴とする請求項３１に記載の半導体装置の製造方法。
  36. 前記絶縁層の研磨又はエッチングは、前記ダミーゲート電極をストッパにして実行されることを特徴とする請求項３１に記載の半導体装置の製造方法。
  37. 前記半導体層の酸化は、熱酸化により実行されることを特徴とする請求項３１に記載の半導体装置の製造方法。
  38. 前記ゲート電極は、ポリシリコン又は金属からなることを特徴とする請求項３１に記載の半導体装置の製造方法。
  39. 前記ゲート電極上及び前記ソース／ドレイン領域の表面上にシリサイド層を形成する工程をさらに具備することを特徴とする請求項３１に記載の半導体装置の製造方法。
  40. 前記酸化層の厚さにより、前記ゲート絶縁層に隣接するチャネル領域における前記半導体層の前記第２方向の幅が制御されることを特徴とする請求項３１に記載の半導体装置の製造方法。
  41. 半導体基板上に、第１方向に長く、前記第１方向に交差する第２方向に短いフィン状の複数の第１半導体層と、前記複数の第１半導体層の前記第１方向の端部を結合する第２半導体層とを形成する工程と、前記複数の第１半導体層の前記第２方向の側面にダミーゲート絶縁層を形成する工程と、前記ダミーゲート絶縁層に隣接するダミーゲート電極を形成する工程と、前記複数の第１半導体層内にソース／ドレインエクステンション領域を形成する工程と、前記第２半導体層内にソース／ドレイン領域を形成する工程と、前記第１及び第２半導体層を覆う絶縁層を形成する工程と、前記絶縁層を研磨又はエッチングし、前記ダミーゲート絶縁層及び前記ダミーゲート電極の表面を露出させる工程と、前記ダミーゲート絶縁層及び前記ダミーゲート電極を除去する工程と、前記ダミーゲート絶縁層が存在していた部分の前記第１半導体層を酸化し、そこに酸化層を形成する工程と、前記酸化層を除去する工程と、前記ダミーゲート絶縁層が存在していた部分にゲート絶縁層を形成する工程と、前記ゲート絶縁層に隣接するゲート電極を形成する工程とを具備することを特徴とする半導体装置の製造方法。
  42. 前記ソース／ドレインエクステンション領域は、傾斜イオン注入により形成されることを特徴とする請求項４１に記載の半導体装置の製造方法。
  43. 前記ソース／ドレイン領域は、傾斜イオン注入と垂直イオン注入の組み合わせ、又は、垂直イオン注入により形成されることを特徴とする請求項４１に記載の半導体装置の製造方法。
  44. 第１絶縁層上の半導体層上にキャップ絶縁層を形成する工程と、前記キャップ絶縁層をマスクにして、前記半導体層をエッチングし、前記半導体層の形状を、第１方向に長く、前記第１方向に交差する第２方向に短いフィン状とする工程と、前記半導体層を覆う第２絶縁層を形成する工程と、前記第２絶縁層を研磨又はエッチングし、前記キャップ絶縁層の表面を露出させる工程と、等方性エッチングにより前記キャップ絶縁層をエッチングし、前記キャップ絶縁層のサイズを小さくする工程と、前記半導体層上に、前記半導体層の前記第１方向の幅よりも狭い幅のスリットを持つ第１レジストを形成する工程と、前記キャップ絶縁層及び前記第１レジストをマスクにして、前記半導体層をエッチングし、前記半導体層の中央部における前記第２方向の幅を、前記半導体層の前記第１方向の端部における前記第２方向の幅よりも狭くする工程と、前記半導体層の中央部にソース／ドレインエクステンション領域を形成する工程と、前記半導体層の前記第１方向の端部にソース／ドレイン領域を形成する工程とを具備することを特徴とする半導体装置の製造方法。
  45. 前記キャップ絶縁層及び前記レジストをマスクにした前記半導体層のエッチングの後、前記ソースドレインエクステンション領域を形成する前に、再び、前記等方性エッチングにより前記キャップ絶縁層をエッチングし、前記キャップ絶縁層のサイズをさらに小さくする工程と、前記半導体層上に、前記第１レジストのスリットの前記第１方向の幅よりも狭い幅のスリットを持つ第２レジストを形成する工程と、前記キャップ絶縁層及び前記第２レジストをマスクにして、前記半導体層をエッチングし、前記半導体層の中心部における前記第２方向の幅を、前記半導体層の中央部における前記第２方向の幅よりも狭くする工程とを具備することを特徴とする請求項４４に記載の半導体装置の製造方法。
  46. 前記半導体層の中心部は、チャネル領域になることを特徴とする請求項４５に記載の半導体装置の製造方法。
  47. 半導体基板上に、第１方向に長く、前記第１方向に交差する第２方向に短いフィン状の半導体層を形成する工程と、前記半導体層の前記第２方向の側面にゲート絶縁層を形成する工程と、前記ゲート絶縁層に隣接するゲート電極を形成する工程と、傾斜イオン注入により、前記半導体層内にソース／ドレインエクステンション領域を形成する工程と、前記ゲート電極の側壁に側壁絶縁層を形成する工程と、傾斜イオン注入と垂直イオン注入の組み合わせ、又は、垂直イオン注入により、ソース／ドレイン領域を形成する工程と、前記ゲート電極上及び前記ソース／ドレイン領域の表面上にシリサイド層を形成する工程とを具備し、前記ソース／ドレイン領域における前記半導体層の内部の全体に前記シリサイド層が形成されないように、シリサイデーションの条件が設定されることを特徴とする半導体装置の製造方法。
  48. 前記側壁絶縁層を形成した後、前記ソース／ドレイン領域を形成する前に、選択成長により、前記半導体層の表面上にエピタキシャル層を成長させる工程をさらに具備することを特徴とする請求項４７に記載の半導体装置の製造方法。
  49. 前記エピタキシャル層は、前記ソース／ドレイン領域の一部となると共に、前記シリサイデーション時に消費される半導体となることを特徴とする請求項４７に記載の半導体装置の製造方法。
  50. 前記エピタキシャル層は、前記半導体層の上面上及び側面上に形成されることを特徴とする請求項４７に記載の半導体装置の製造方法。
  51. 半導体基板上に、第１方向に長く、前記第１方向に交差する第２方向に短いフィン状の第１半導体層、前記第１半導体層上のシリサイデーションストッパ及び前記シリサイデーションストッパ上の第２半導体層を形成する工程と、前記第１半導体層の前記第２方向の側面にゲート絶縁層を形成する工程と、前記ゲート絶縁層に隣接するゲート電極を形成する工程と、前記第１半導体層内にソース／ドレインエクステンション領域を形成する工程と、前記ゲート電極の側壁に側壁絶縁層を形成する工程と、選択成長により、前記第１及び第２半導体層の表面上にエピタキシャル層を成長させ、前記第１半導体層からの前記エピタキシャル層と前記第２半導体層からの前記エピタキシャル層とを結合させる工程と、前記第１半導体層内にソース／ドレイン領域を形成する工程と、前記ゲート電極上、前記第２半導体層上及び前記エピタキシャル層上にシリサイド層を形成する工程とを具備し、前記シリサイデーションストッパは、シリサイデーション時に、前記第１半導体層の上部からシリサイド化が進行しないように、シリサイデーション時のストッパとして機能することを特徴とする半導体装置の製造方法。
  52. 前記シリサイデーションストッパは、酸化シリコン又は窒化シリコンから構成されることを特徴とする請求項５１に記載の半導体装置の製造方法。
  53. 請求項１４に記載の半導体装置において、前記複数の第１半導体層を前記第１及び第２半導体層の境界部まで覆う側壁絶縁層と、前記第２半導体層をシリサイド化することにより形成されるシリサイド層とをさらに具備し、
    前記第２半導体層は、方形を有し、前記複数の第１半導体層のうち最も端に位置するものの角部から前記第２半導体層の角部までの幅は、前記シリサイド層の厚さよりも大きくなるように設定されることを特徴とする半導体装置。
  54. 前記シリサイド層は、前記複数の第１半導体層のうち最も端に位置するものに達することがないことを特徴とする請求項５３に記載の半導体装置。
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Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100691006B1 (ko) 2005-04-29 2007-03-09 주식회사 하이닉스반도체 메모리 소자의 셀 트랜지스터 구조 및 그 제조방법
JP2008034427A (ja) * 2006-07-26 2008-02-14 Elpida Memory Inc 半導体装置及びその製造方法
JP2008053725A (ja) * 2006-08-23 2008-03-06 Interuniv Micro Electronica Centrum Vzw フィンベース半導体デバイスのドーピング方法
JP2008117838A (ja) * 2006-11-01 2008-05-22 Elpida Memory Inc 半導体装置及びその製造方法
KR100871712B1 (ko) 2007-07-10 2008-12-08 삼성전자주식회사 전계효과 트랜지스터 및 그의 제조 방법
JP2009021456A (ja) * 2007-07-13 2009-01-29 Renesas Technology Corp フィン型トランジスタおよびその形成方法
JP2009503893A (ja) * 2005-08-03 2009-01-29 インターナショナル・ビジネス・マシーンズ・コーポレーション フィン型電界効果トランジスタ
JP2010079038A (ja) * 2008-09-26 2010-04-08 Seiko Epson Corp 電気光学装置及び電子機器並びにトランジスタ
US7723797B2 (en) 2007-08-31 2010-05-25 Samsung Electronics Co., Ltd.. Fin field effect transistor and method of manufacturing the same
US7781274B2 (en) 2008-03-27 2010-08-24 Kabushiki Kaisha Toshiba Multi-gate field effect transistor and method for manufacturing the same
JP2010530623A (ja) * 2007-06-20 2010-09-09 インターナショナル・ビジネス・マシーンズ・コーポレーション 自己整合したソース／ドレイン領域を有するフィン型電界効果トランジスタ・デバイスおよびその形成方法
US7915693B2 (en) 2007-07-27 2011-03-29 Kabushiki Kaisha Toshiba Semiconductor device with fin and silicide structure
KR20110049709A (ko) * 2009-11-03 2011-05-12 인터내셔널 비지네스 머신즈 코포레이션 배향된 주입에 의한 ｆｉｎＦＥＴ 스페이서 형성
US8269271B2 (en) 2009-04-23 2012-09-18 Renesas Electronics Corporation Hybrid planarFET and FinFET provided on a chip
US8362574B2 (en) 2010-06-04 2013-01-29 Kabushiki Kaisha Toshiba Faceted EPI shape and half-wrap around silicide in S/D merged FinFET
CN104637818A (zh) * 2013-11-14 2015-05-20 国际商业机器公司 用于制造鳍片场效应晶体管器件的方法和鳍片场效应晶体管器件
JP2015517737A (ja) * 2012-05-15 2015-06-22 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 半導体デバイスの電気的短絡を防止するための方法
US9269813B2 (en) 2013-01-02 2016-02-23 Samsung Electronics Co., Ltd. Field effect transistor
KR20220001469A (ko) * 2020-06-29 2022-01-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 퇴적 윈도우 확장

Families Citing this family (144)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10361695B3 (de) * 2003-12-30 2005-02-03 Infineon Technologies Ag Transistorstruktur mit gekrümmtem Kanal, Speicherzelle und Speicherzellenfeld für DRAMs sowie Verfahren zur Herstellung eines DRAMs
KR20050108916A (ko) * 2004-05-14 2005-11-17 삼성전자주식회사 다마신 공정을 이용한 핀 전계 효과 트랜지스터의 형성 방법
JP2006013303A (ja) * 2004-06-29 2006-01-12 Toshiba Corp 半導体装置及びその製造方法
KR100614800B1 (ko) * 2004-12-10 2006-08-22 삼성전자주식회사 복수개의 돌출된 채널을 갖는 트랜지스터의 제조 방법
JP2006196646A (ja) * 2005-01-13 2006-07-27 Renesas Technology Corp 半導体装置及びその製造方法
JP2006261188A (ja) * 2005-03-15 2006-09-28 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
KR100594327B1 (ko) * 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
KR100696197B1 (ko) * 2005-09-27 2007-03-20 한국전자통신연구원 실리콘 기판을 이용한 다중 게이트 모스 트랜지스터 및 그제조 방법
US7309626B2 (en) * 2005-11-15 2007-12-18 International Business Machines Corporation Quasi self-aligned source/drain FinFET process
US20080014689A1 (en) * 2006-07-07 2008-01-17 Texas Instruments Incorporated Method for making planar nanowire surround gate mosfet
EP1916717A3 (en) * 2006-08-23 2010-12-22 Imec Method for doping a fin-based semiconductor device
JP4282699B2 (ja) * 2006-09-01 2009-06-24 株式会社東芝 半導体装置
KR100801063B1 (ko) * 2006-10-02 2008-02-04 삼성전자주식회사 게이트 올 어라운드형 반도체 장치 및 그 제조 방법
JP2008098553A (ja) * 2006-10-16 2008-04-24 Elpida Memory Inc 半導体装置及びその製造方法
US7646046B2 (en) * 2006-11-14 2010-01-12 Infineon Technologies Ag Field effect transistor with a fin structure
US7880202B2 (en) * 2006-11-27 2011-02-01 Infineon Technologies Ag Modulated-Vt transistor
JP4473889B2 (ja) * 2007-04-26 2010-06-02 株式会社東芝 半導体装置
KR100855834B1 (ko) * 2007-05-25 2008-09-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US20090001470A1 (en) * 2007-06-26 2009-01-01 Anderson Brent A Method for forming acute-angle spacer for non-orthogonal finfet and the resulting structure
GB2455054B (en) * 2007-09-27 2011-12-07 Nxp Bv Method of manufacturing a finfet
US8274132B2 (en) * 2008-02-14 2012-09-25 Infineon Technologies Ag Electrical device and fabrication method
DE102008059500B4 (de) * 2008-11-28 2010-08-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Mehr-Gatetransistors mit homogen silizidierten Stegendbereichen
KR101072661B1 (ko) * 2009-01-21 2011-10-11 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 이의 제조방법
JP2010206112A (ja) * 2009-03-05 2010-09-16 Renesas Electronics Corp 半導体装置
US8116121B2 (en) * 2009-03-06 2012-02-14 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing methods with using non-planar type of transistors
JP2011066362A (ja) * 2009-09-18 2011-03-31 Toshiba Corp 半導体装置
US8021949B2 (en) * 2009-12-01 2011-09-20 International Business Machines Corporation Method and structure for forming finFETs with multiple doping regions on a same chip
US8338256B2 (en) * 2010-07-08 2012-12-25 International Business Machines Corporation Multi-gate transistor having sidewall contacts
US8936978B2 (en) * 2010-11-29 2015-01-20 International Business Machines Corporation Multigate structure formed with electroless metal deposition
US9385050B2 (en) * 2011-01-06 2016-07-05 Globalfoundries Inc. Structure and method to fabricate resistor on finFET processes
US8753964B2 (en) * 2011-01-27 2014-06-17 International Business Machines Corporation FinFET structure having fully silicided fin
CN102768957B (zh) 2011-05-06 2016-09-14 中国科学院微电子研究所 鳍式场效应晶体管及其制造方法
US8772860B2 (en) 2011-05-26 2014-07-08 United Microelectronics Corp. FINFET transistor structure and method for making the same
US20120306005A1 (en) * 2011-06-04 2012-12-06 Kimihiro Satoh Trough channel transistor and methods for making the same
CN102760735B (zh) * 2011-06-21 2015-06-17 钰创科技股份有限公司 动态记忆体结构
US9184100B2 (en) 2011-08-10 2015-11-10 United Microelectronics Corp. Semiconductor device having strained fin structure and method of making the same
US9105660B2 (en) 2011-08-17 2015-08-11 United Microelectronics Corp. Fin-FET and method of forming the same
US8853013B2 (en) 2011-08-19 2014-10-07 United Microelectronics Corp. Method for fabricating field effect transistor with fin structure
US8674433B2 (en) 2011-08-24 2014-03-18 United Microelectronics Corp. Semiconductor process
US8691651B2 (en) 2011-08-25 2014-04-08 United Microelectronics Corp. Method of forming non-planar FET
US8441072B2 (en) 2011-09-02 2013-05-14 United Microelectronics Corp. Non-planar semiconductor structure and fabrication method thereof
US8426277B2 (en) 2011-09-23 2013-04-23 United Microelectronics Corp. Semiconductor process
US8497198B2 (en) 2011-09-23 2013-07-30 United Microelectronics Corp. Semiconductor process
TWI499006B (zh) * 2011-10-07 2015-09-01 Etron Technology Inc 動態記憶體結構
US8722501B2 (en) 2011-10-18 2014-05-13 United Microelectronics Corp. Method for manufacturing multi-gate transistor device
US8575708B2 (en) 2011-10-26 2013-11-05 United Microelectronics Corp. Structure of field effect transistor with fin structure
US8871575B2 (en) 2011-10-31 2014-10-28 United Microelectronics Corp. Method of fabricating field effect transistor with fin structure
US8278184B1 (en) 2011-11-02 2012-10-02 United Microelectronics Corp. Fabrication method of a non-planar transistor
TWI502649B (zh) * 2011-11-09 2015-10-01 United Microelectronics Corp 於共同基底上製造雙閘極與三閘極電晶體的方法
US8426283B1 (en) 2011-11-10 2013-04-23 United Microelectronics Corp. Method of fabricating a double-gate transistor and a tri-gate transistor on a common substrate
US8440511B1 (en) 2011-11-16 2013-05-14 United Microelectronics Corp. Method for manufacturing multi-gate transistor device
US8604548B2 (en) 2011-11-23 2013-12-10 United Microelectronics Corp. Semiconductor device having ESD device
US8604518B2 (en) * 2011-11-30 2013-12-10 Taiwan Semiconductor Manufacturing Company, Ltd. Split-channel transistor and methods for forming the same
US8723223B2 (en) * 2011-11-30 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid Fin field-effect transistors
US8803247B2 (en) 2011-12-15 2014-08-12 United Microelectronics Corporation Fin-type field effect transistor
US8609499B2 (en) * 2012-01-09 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US8759184B2 (en) 2012-01-09 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US8698199B2 (en) 2012-01-11 2014-04-15 United Microelectronics Corp. FinFET structure
US9698229B2 (en) 2012-01-17 2017-07-04 United Microelectronics Corp. Semiconductor structure and process thereof
US8946031B2 (en) * 2012-01-18 2015-02-03 United Microelectronics Corp. Method for fabricating MOS device
US8664060B2 (en) 2012-02-07 2014-03-04 United Microelectronics Corp. Semiconductor structure and method of fabricating the same
US8822284B2 (en) 2012-02-09 2014-09-02 United Microelectronics Corp. Method for fabricating FinFETs and semiconductor structure fabricated using the method
US9159809B2 (en) 2012-02-29 2015-10-13 United Microelectronics Corp. Multi-gate transistor device
US9006107B2 (en) 2012-03-11 2015-04-14 United Microelectronics Corp. Patterned structure of semiconductor device and fabricating method thereof
US9159626B2 (en) 2012-03-13 2015-10-13 United Microelectronics Corp. FinFET and fabricating method thereof
CN103311111B (zh) * 2012-03-16 2015-12-16 中芯国际集成电路制造(上海)有限公司 鳍式晶体管的形成方法
US8946078B2 (en) 2012-03-22 2015-02-03 United Microelectronics Corp. Method of forming trench in semiconductor substrate
US9559189B2 (en) 2012-04-16 2017-01-31 United Microelectronics Corp. Non-planar FET
US9142649B2 (en) 2012-04-23 2015-09-22 United Microelectronics Corp. Semiconductor structure with metal gate and method of fabricating the same
US8766319B2 (en) 2012-04-26 2014-07-01 United Microelectronics Corp. Semiconductor device with ultra thin silicide layer
US8709910B2 (en) 2012-04-30 2014-04-29 United Microelectronics Corp. Semiconductor process
US8691652B2 (en) 2012-05-03 2014-04-08 United Microelectronics Corp. Semiconductor process
CN103383965B (zh) * 2012-05-04 2016-01-20 台湾积体电路制造股份有限公司 混合鳍式场效应晶体管
US8877623B2 (en) 2012-05-14 2014-11-04 United Microelectronics Corp. Method of forming semiconductor device
US8470714B1 (en) 2012-05-22 2013-06-25 United Microelectronics Corp. Method of forming fin structures in integrated circuits
US9012975B2 (en) 2012-06-14 2015-04-21 United Microelectronics Corp. Field effect transistor and manufacturing method thereof
US8796695B2 (en) 2012-06-22 2014-08-05 United Microelectronics Corp. Multi-gate field-effect transistor and process thereof
US8872280B2 (en) 2012-07-31 2014-10-28 United Microelectronics Corp. Non-planar FET and manufacturing method thereof
US9318567B2 (en) 2012-09-05 2016-04-19 United Microelectronics Corp. Fabrication method for semiconductor devices
US8835250B2 (en) * 2012-09-13 2014-09-16 International Business Machines Corporation FinFET trench circuit
US9082873B2 (en) * 2012-09-20 2015-07-14 International Business Machines Corporation Method and structure for finFET with finely controlled device width
KR101395026B1 (ko) * 2012-10-16 2014-05-15 경북대학교 산학협력단 질화물 반도체 소자 및 그 소자의 제조 방법
US9159831B2 (en) 2012-10-29 2015-10-13 United Microelectronics Corp. Multigate field effect transistor and process thereof
CN103839816B (zh) 2012-11-25 2019-04-19 中国科学院微电子研究所 半导体器件及其制造方法
US9536792B2 (en) 2013-01-10 2017-01-03 United Microelectronics Corp. Complementary metal oxide semiconductor field effect transistor, metal oxide semiconductor field effect transistor and manufacturing method thereof
US9076870B2 (en) 2013-02-21 2015-07-07 United Microelectronics Corp. Method for forming fin-shaped structure
US8841197B1 (en) 2013-03-06 2014-09-23 United Microelectronics Corp. Method for forming fin-shaped structures
US9059217B2 (en) * 2013-03-28 2015-06-16 International Business Machines Corporation FET semiconductor device with low resistance and enhanced metal fill
US9196500B2 (en) 2013-04-09 2015-11-24 United Microelectronics Corp. Method for manufacturing semiconductor structures
US9711368B2 (en) 2013-04-15 2017-07-18 United Microelectronics Corp. Sidewall image transfer process
US8853015B1 (en) 2013-04-16 2014-10-07 United Microelectronics Corp. Method of forming a FinFET structure
US8709901B1 (en) 2013-04-17 2014-04-29 United Microelectronics Corp. Method of forming an isolation structure
US9147747B2 (en) 2013-05-02 2015-09-29 United Microelectronics Corp. Semiconductor structure with hard mask disposed on the gate structure
US9000483B2 (en) 2013-05-16 2015-04-07 United Microelectronics Corp. Semiconductor device with fin structure and fabrication method thereof
US9263287B2 (en) 2013-05-27 2016-02-16 United Microelectronics Corp. Method of forming fin-shaped structure
US8802521B1 (en) 2013-06-04 2014-08-12 United Microelectronics Corp. Semiconductor fin-shaped structure and manufacturing process thereof
US9006804B2 (en) 2013-06-06 2015-04-14 United Microelectronics Corp. Semiconductor device and fabrication method thereof
US9070710B2 (en) 2013-06-07 2015-06-30 United Microelectronics Corp. Semiconductor process
US8993384B2 (en) 2013-06-09 2015-03-31 United Microelectronics Corp. Semiconductor device and fabrication method thereof
US9401429B2 (en) 2013-06-13 2016-07-26 United Microelectronics Corp. Semiconductor structure and process thereof
US9263282B2 (en) 2013-06-13 2016-02-16 United Microelectronics Corporation Method of fabricating semiconductor patterns
US9153693B2 (en) * 2013-06-13 2015-10-06 Globalfoundries Inc. FinFET gate with insulated vias and method of making same
US9123810B2 (en) 2013-06-18 2015-09-01 United Microelectronics Corp. Semiconductor integrated device including FinFET device and protecting structure
US9048246B2 (en) 2013-06-18 2015-06-02 United Microelectronics Corp. Die seal ring and method of forming the same
US9190291B2 (en) 2013-07-03 2015-11-17 United Microelectronics Corp. Fin-shaped structure forming process
US9105685B2 (en) 2013-07-12 2015-08-11 United Microelectronics Corp. Method of forming shallow trench isolation structure
US9093565B2 (en) 2013-07-15 2015-07-28 United Microelectronics Corp. Fin diode structure
US9019672B2 (en) 2013-07-17 2015-04-28 United Microelectronics Corporation Chip with electrostatic discharge protection function
US8981487B2 (en) 2013-07-31 2015-03-17 United Microelectronics Corp. Fin-shaped field-effect transistor (FinFET)
US9006805B2 (en) 2013-08-07 2015-04-14 United Microelectronics Corp. Semiconductor device
US9105582B2 (en) 2013-08-15 2015-08-11 United Microelectronics Corporation Spatial semiconductor structure and method of fabricating the same
US9153694B2 (en) * 2013-09-04 2015-10-06 Globalfoundries Inc. Methods of forming contact structures on finfet semiconductor devices and the resulting devices
US9385048B2 (en) 2013-09-05 2016-07-05 United Microelectronics Corp. Method of forming Fin-FET
US9373719B2 (en) 2013-09-16 2016-06-21 United Microelectronics Corp. Semiconductor device
US9202918B2 (en) * 2013-09-18 2015-12-01 Globalfoundries Inc. Methods of forming stressed layers on FinFET semiconductor devices and the resulting devices
US9166024B2 (en) 2013-09-30 2015-10-20 United Microelectronics Corp. FinFET structure with cavities and semiconductor compound portions extending laterally over sidewall spacers
US9018066B2 (en) 2013-09-30 2015-04-28 United Microelectronics Corp. Method of fabricating semiconductor device structure
FR3011678B1 (fr) * 2013-10-07 2017-01-27 St Microelectronics Crolles 2 Sas Procede de relaxation des contraites mecaniques transversales dans la region active d'un transistor mos, et circuit integre correspondant
CN104576380B (zh) * 2013-10-13 2017-09-15 中国科学院微电子研究所 一种finfet制造方法
CN104576386B (zh) * 2013-10-14 2018-01-12 中国科学院微电子研究所 一种FinFET及其制造方法
US9306032B2 (en) 2013-10-25 2016-04-05 United Microelectronics Corp. Method of forming self-aligned metal gate structure in a replacement gate process using tapered interlayer dielectric
US8980701B1 (en) 2013-11-05 2015-03-17 United Microelectronics Corp. Method of forming semiconductor device
US9299843B2 (en) 2013-11-13 2016-03-29 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
US8951884B1 (en) 2013-11-14 2015-02-10 United Microelectronics Corp. Method for forming a FinFET structure
KR20150058597A (ko) * 2013-11-18 2015-05-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9508830B2 (en) 2014-01-23 2016-11-29 Taiwan Semiconductor Manufacturing Company Limited Method of forming FinFET
US9633906B2 (en) 2014-01-24 2017-04-25 International Business Machines Corporation Gate structure cut after formation of epitaxial active regions
US9214557B2 (en) * 2014-02-06 2015-12-15 Globalfoundries Singapore Pte. Ltd. Device with isolation buffer
US9564487B2 (en) * 2014-02-14 2017-02-07 Taiwan Semiconductor Manufacturing Company Limited Dual vertical channel
US9112032B1 (en) * 2014-06-16 2015-08-18 Globalfoundries Inc. Methods of forming replacement gate structures on semiconductor devices
US9543438B2 (en) * 2014-10-15 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Contact resistance reduction technique
US9496259B2 (en) * 2015-04-14 2016-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET semiconductor device having fins with stronger structural strength
US9685528B2 (en) * 2015-06-30 2017-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fin semiconductor device and method of manufacture with source/drain regions having opposite conductivities
US9543935B1 (en) 2015-07-08 2017-01-10 International Business Machines Corporation Programmable delay circuit including hybrid fin field effect transistors (finFETs)
US9768073B1 (en) * 2016-02-26 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having dual channels, complementary semiconductor device and manufacturing method thereof
US9966457B2 (en) 2016-03-18 2018-05-08 Globalfoundries Inc. Transistor structure with varied gate cross-sectional area
US10056486B2 (en) * 2016-03-24 2018-08-21 Globalfoundries Inc. Methods for fin thinning providing improved SCE and S/D EPI growth
CN107968118B (zh) * 2016-10-19 2020-10-09 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
US10163914B2 (en) 2017-03-08 2018-12-25 Globalfoundries Inc. Method of reducing fin width in FinFET SRAM array to mitigate low voltage strap bit fails
WO2019156673A1 (en) * 2018-02-08 2019-08-15 Intel Corporation Silicide structure of an integrated transistor device and method of providing same
KR102540962B1 (ko) * 2018-08-23 2023-06-07 삼성전자주식회사 집적회로 소자
US10930768B2 (en) * 2018-10-18 2021-02-23 Samsung Electronics Co., Ltd. Low current leakage finFET and methods of making the same
US10957786B2 (en) * 2018-10-18 2021-03-23 Samsung Electronics Co., Ltd. FinFET with reduced extension resistance and methods of manufacturing the same
FR3089343B1 (fr) * 2018-11-29 2021-10-08 Commissariat Energie Atomique Procede de realisation d’un transistor fet

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298194A (ja) * 2000-04-14 2001-10-26 Nec Corp 電界効果型トランジスタ及びその製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2994670B2 (ja) * 1989-12-02 1999-12-27 忠弘 大見 半導体装置及びその製造方法
US6245615B1 (en) * 1999-08-31 2001-06-12 Micron Technology, Inc. Method and apparatus on (110) surfaces of silicon structures with conduction in the <110> direction
US6252284B1 (en) * 1999-12-09 2001-06-26 International Business Machines Corporation Planarized silicon fin device
JP4044276B2 (ja) * 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6960806B2 (en) * 2001-06-21 2005-11-01 International Business Machines Corporation Double gated vertical transistor with different first and second gate materials
US6635909B2 (en) * 2002-03-19 2003-10-21 International Business Machines Corporation Strained fin FETs structure and method
US6657252B2 (en) * 2002-03-19 2003-12-02 International Business Machines Corporation FinFET CMOS with NVRAM capability
US6833556B2 (en) * 2002-08-12 2004-12-21 Acorn Technologies, Inc. Insulated gate field effect transistor having passivated schottky barriers to the channel
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US6787864B2 (en) * 2002-09-30 2004-09-07 Advanced Micro Devices, Inc. Mosfets incorporating nickel germanosilicided gate and methods for their formation
US7214991B2 (en) * 2002-12-06 2007-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS inverters configured using multiple-gate transistors
US7173305B2 (en) * 2003-04-08 2007-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned contact for silicon-on-insulator devices
US6867433B2 (en) * 2003-04-30 2005-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US6838322B2 (en) * 2003-05-01 2005-01-04 Freescale Semiconductor, Inc. Method for forming a double-gated semiconductor device
US6909147B2 (en) * 2003-05-05 2005-06-21 International Business Machines Corporation Multi-height FinFETS
US7192876B2 (en) * 2003-05-22 2007-03-20 Freescale Semiconductor, Inc. Transistor with independent gate structures
US7045401B2 (en) * 2003-06-23 2006-05-16 Sharp Laboratories Of America, Inc. Strained silicon finFET device
US6992354B2 (en) * 2003-06-25 2006-01-31 International Business Machines Corporation FinFET having suppressed parasitic device characteristics
EP1519420A2 (en) * 2003-09-25 2005-03-30 Interuniversitaire Microelectronica Centrum vzw ( IMEC) Multiple gate semiconductor device and method for forming same
US7301206B2 (en) * 2003-08-01 2007-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
US6888181B1 (en) * 2004-03-18 2005-05-03 United Microelectronics Corp. Triple gate device having strained-silicon channel

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298194A (ja) * 2000-04-14 2001-10-26 Nec Corp 電界効果型トランジスタ及びその製造方法

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100691006B1 (ko) 2005-04-29 2007-03-09 주식회사 하이닉스반도체 메모리 소자의 셀 트랜지스터 구조 및 그 제조방법
US7332755B2 (en) 2005-04-29 2008-02-19 Hynix Semiconductor Inc. Transistor structure of memory device and method for fabricating the same
US7601583B2 (en) 2005-04-29 2009-10-13 Hynix Semiconductor Inc. Transistor structure of memory device and method for fabricating the same
JP2009503893A (ja) * 2005-08-03 2009-01-29 インターナショナル・ビジネス・マシーンズ・コーポレーション フィン型電界効果トランジスタ
US7867856B2 (en) 2006-07-26 2011-01-11 Elpida Memory, Inc. Method of manufacturing a semiconductor device having fin-field effect transistor
JP2008034427A (ja) * 2006-07-26 2008-02-14 Elpida Memory Inc 半導体装置及びその製造方法
JP4552908B2 (ja) * 2006-07-26 2010-09-29 エルピーダメモリ株式会社 半導体装置の製造方法
JP2008053725A (ja) * 2006-08-23 2008-03-06 Interuniv Micro Electronica Centrum Vzw フィンベース半導体デバイスのドーピング方法
JP2008117838A (ja) * 2006-11-01 2008-05-22 Elpida Memory Inc 半導体装置及びその製造方法
JP2010530623A (ja) * 2007-06-20 2010-09-09 インターナショナル・ビジネス・マシーンズ・コーポレーション 自己整合したソース／ドレイン領域を有するフィン型電界効果トランジスタ・デバイスおよびその形成方法
US8890261B2 (en) 2007-06-20 2014-11-18 International Business Machines Corporation Fin field effect transistor devices with self-aligned source and drain regions
US8592280B2 (en) 2007-06-20 2013-11-26 International Business Machines Corporation Fin field effect transistor devices with self-aligned source and drain regions
KR100871712B1 (ko) 2007-07-10 2008-12-08 삼성전자주식회사 전계효과 트랜지스터 및 그의 제조 방법
JP2009021456A (ja) * 2007-07-13 2009-01-29 Renesas Technology Corp フィン型トランジスタおよびその形成方法
US7915693B2 (en) 2007-07-27 2011-03-29 Kabushiki Kaisha Toshiba Semiconductor device with fin and silicide structure
US7723797B2 (en) 2007-08-31 2010-05-25 Samsung Electronics Co., Ltd.. Fin field effect transistor and method of manufacturing the same
US7871875B2 (en) 2007-08-31 2011-01-18 Samsung Electronics Co., Ltd. Fin field effect transistor and method of manufacturing the same
US7781274B2 (en) 2008-03-27 2010-08-24 Kabushiki Kaisha Toshiba Multi-gate field effect transistor and method for manufacturing the same
JP2010079038A (ja) * 2008-09-26 2010-04-08 Seiko Epson Corp 電気光学装置及び電子機器並びにトランジスタ
US8269271B2 (en) 2009-04-23 2012-09-18 Renesas Electronics Corporation Hybrid planarFET and FinFET provided on a chip
US8586437B2 (en) 2009-04-23 2013-11-19 Renesas Electronics Corporation Semiconductor device and method of manufacturing the semiconductor device
KR20110049709A (ko) * 2009-11-03 2011-05-12 인터내셔널 비지네스 머신즈 코포레이션 배향된 주입에 의한 ｆｉｎＦＥＴ 스페이서 형성
KR101581053B1 (ko) * 2009-11-03 2015-12-30 인터내셔널 비지네스 머신즈 코포레이션 배향된 주입에 의한 ｆｉｎＦＥＴ 스페이서 형성
US8362574B2 (en) 2010-06-04 2013-01-29 Kabushiki Kaisha Toshiba Faceted EPI shape and half-wrap around silicide in S/D merged FinFET
JP2015517737A (ja) * 2012-05-15 2015-06-22 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 半導体デバイスの電気的短絡を防止するための方法
US9269813B2 (en) 2013-01-02 2016-02-23 Samsung Electronics Co., Ltd. Field effect transistor
CN104637818A (zh) * 2013-11-14 2015-05-20 国际商业机器公司 用于制造鳍片场效应晶体管器件的方法和鳍片场效应晶体管器件
KR20220001469A (ko) * 2020-06-29 2022-01-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 퇴적 윈도우 확장
US11742210B2 (en) 2020-06-29 2023-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Deposition window enlargement
KR102676540B1 (ko) * 2020-06-29 2024-06-18 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 퇴적 윈도우 확장

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