CN103377931A - 半导体结构及其制造方法 - Google Patents
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Abstract
本发明提供了一种半导体结构的制造方法，包括：提供第一半导体材料的单晶衬底(100)；在衬底(100)表面外延生长第二半导体材料的单晶外延层(110)；形成贯穿外延层进入衬底中一定深度的填充有沟槽绝缘物质的浅沟槽隔离结构(210)；图形化所述浅沟槽隔离结构(210)中的沟槽绝缘物质以及所述外延层(110)形成伪栅极；在伪栅极周围形成侧墙(310)，所述侧墙(310)的材料不同于所述沟槽绝缘物质以及所述第二半导体材料；形成覆盖整个半导体结构的层间介质层(400)；除去所述层间介质层(400)的一部分以暴露所述伪栅；去除所述伪栅极，形成栅极凹陷(500)；在所述栅极凹陷(500)中形成栅介质层(600)以及栅电极层(610)。本发明利于降低栅极两侧表面的粗糙度。本发明还提供了根据上述方法制造的半导体结构。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。
背景技术
随着半导体器件制造技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小(目前已经可以达到纳米级)，因此半导体器件制造过程中对工艺控制的要求较高。
其中栅极工艺技术对MOS FET(金属氧化物半导体场效应晶体管)性能影响极大。通过栅极SiO2绝缘层薄膜化，可以使MOS器件日益走向高性能化；但是，不断的薄膜化，正在逐步接近栅极绝缘层厚度的极限。因为SiO2薄膜厚度达到2nm时，栅极漏电流已不容忽视。今后，能够抑制栅极漏电流的高介电常数值(高k)栅极绝缘薄膜将是必不可少的。虽然高k值膜是必要的，但是它很难同已有的多晶硅栅极组合起来应用。这是由于可使阈值电压变高的“费米能级弯曲”(Fermi Level Peening)现象所引起的，特别是这种现象在P型MOS器件里更为显著。为了解决这一问题，可以不用多晶硅栅极，而是采用金属材料的金属栅极和高k值绝缘膜组合应用。但是，金属栅极的技术壁垒很高，在开发的初级阶段里，金属栅极的制膜和蚀刻都很困难。关于高k值膜的制膜工艺，一般来说，包括(a)形成界面层；(b)制作高k值膜；(c)氧化或氮化处理；(d)高温退火处理，共4道工序。
但是此工艺过程中有一个很重要的问题是金属栅极制作困难，所以需要替代栅工艺，而目前替代栅工艺使用多晶硅制作伪栅，栅极线边缘粗糙，使得栅极长度变化较大，尤其是当栅长降低到20nm的时候，其变化尤为显著。所以，急需找出一个解决方案，能够降低栅极长度的变化。
发明内容
为了解决上述问题，本发明提供了一种半导体结构的制造方法以及根据该方法获得的结构，采用单晶半导体材料作为伪栅极，降低了栅极两侧表面的粗糙度，同时还可以节省器件面积。
根据本发明的一个方面，提供了一种半导体结构的制造方法，该制造方法包括以下步骤：
a)提供第一半导体材料的单晶衬底；
b)在衬底表面外延生长第二半导体材料的单晶外延层；
c)形成贯穿外延层进入衬底中一定深度的填充有沟槽绝缘物质的浅沟槽隔离结构；
d)图形化所述浅沟槽隔离结构中的沟槽绝缘物质以及所述外延层形成伪栅极；
e)在伪栅极周围形成侧墙，所述侧墙的材料不同于所述沟槽绝缘物质以及所述第二半导体材料；
f)形成覆盖整个半导体结构的层间介质层；
g)除去所述层间介质层的一部分以暴露所述伪栅；
h)去除所述伪栅极，形成栅极凹陷；
i)在所述栅极凹陷中形成栅介质层以及栅电极层。
根据本发明的另一个方面，还提供了一种半导体结构，包括衬底；形成于衬底之上的栅堆叠，包括高k栅介质层和金属栅极；形成于栅堆叠两侧的源漏区；浅沟槽隔离结构，进入衬底中一定深度，将衬底表面分成至少一个有源区，其中栅堆叠在宽度方向上的末端与相应的浅沟槽隔离结构的边缘齐平。
与现有技术相比，采用本发明提供的技术方案具有如下优点；
1.采用外延生长SiGe作为伪栅极降低了栅极两侧表面的粗糙度；
2.因为栅层制作在浅沟槽隔离结构之前，所以浅沟槽隔离结构阶高对器件平坦化影响较小
3.因为栅极在宽度方向的末端与浅沟槽隔离结构边缘齐平，所以节省了器件区面积。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。
图1为根据本发明的半导体结构制造方法的流程图；
图2为在衬底表面外延生长第二半导体材料的单晶外延层后的剖面示意图；
图3为生长衬垫层并沉积氮化硅后的剖面示意图；
图4为刻蚀形成贯穿外延层进入衬底中一定深度的沟槽后的剖面示意图；
图5为在沟槽内填充氧化物后的剖面示意图；
图6为去除氮化硅和衬垫层后的俯视示意图；
图7为图6所示结构沿剖线AA’的剖面示意图；
图8为光刻形成光刻胶栅极图形后的俯视示意图；
图9为图8示结构沿剖线AA’的剖面示意图；
图10为形成伪栅极后的俯视示意图；
图11和图12分别为图10示结构沿剖线AA’和沿剖线BB’的剖面示意图；
图13为形成侧墙后的剖面示意图；
图14为图13示结构沿剖线AA’的剖面示意图；
图15为沉积接触刻蚀停止层后的剖面示意图；
图16为沉积层间介电层后的剖面示意图；
图17为去除伪栅极后的剖面示意图；
图18为图17示结构沿剖线AA’的剖面示意图；
图19为形成栅极后的剖面示意图；
图20和图21分别为图19示结构沿剖线AA’和沿剖线BB’的剖面示意图。
具体实施方式
下面详细描述本发明的实施例。
所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
根据本发明的一个方面，提供了一种半导体结构的制造方法。下面，将结合图2至图13通过本发明的一个实施例对图1形成半导体结构的方法进行具体描述。如图1所示，本发明所提供的制造方法包括以下步骤：
在步骤S101中，提供第一半导体材料的单晶衬底100。
在本实施例中，所述衬底100材料为单晶硅。在其他实施例中，所述衬底100还可以包括其他基本半导体例如锗，或其他化合物半导体，例如，碳化硅、砷化镓、砷化铟或者磷化铟。典型地，所述衬底100的厚度可以约为但不限于几百微米，例如0.2mm-1mm的厚度范围。
在步骤S102中，在衬底100表面外延生长第二半导体材料的单晶外延层110，如图2所示。在本实施例中所述外延层110由SiGe构成。外延生长的具体工艺，如工艺温度、反应时间及所掺杂质均可根据产品设计灵活调整，不再赘述。
在其他实施例中，单晶外延层还可以包括其他基本半导体例如锗，或其他化合物半导体，例如，碳化硅、砷化镓、砷化铟或者磷化铟。
在步骤S103中，形成贯穿外延层进入衬底中一定深度的填充有沟槽绝缘物质的浅沟槽隔离结构210。
具体的，首先在SiGe外延层110上生长衬垫层120，然后在衬垫层120上沉积氮化硅层130，如图3所示。接着图形化氮化硅层130，进一步多步刻蚀形成贯穿外延层进入衬底中一定深度的沟槽200，如图4所示。然后可选地在沟槽200中生长氧化物衬层，并HDP(高密度等离子体)填充沟槽绝缘物质(例如氧化物)。
在本实施例中衬垫层120为热氧化制作的SiO2，在其他实施例中，衬垫层120还可以包括氮化硅、Al2O3或者其他任何合适的绝缘材料，典型地，所述衬垫层(120)的厚度范围为10nm～300nm。衬垫层120和氮化硅层130可以通过HDP、CVD(化学气相沉积)、旋涂或其他合适的方法顺序形成在SiGe外延层110上。
可采用光刻加刻蚀的工艺执行图形化氮化硅层130操作，所述刻蚀操作终止于所述衬底100中一定深度，如图4所示。例如，浅沟槽隔离结构210进入衬底中的深度可以为100-300nm。采用HDP工艺在沟槽200内填充绝缘材料，在本实施例中为SiO2，在其他实施例中，绝缘材料还可以包括氮化硅、Al2O3或者其他任何合适的绝缘材料。
接着，例如，通过CMP(化学机械研磨)平坦化沉积的绝缘材料，例如如图5所示，进行平坦化直至氮化硅层130的表面。之后除去氮化硅层130和衬垫层120，使得所述单晶外延层110暴露出来。在除去氮化硅层130和衬垫层120的同时，使得浅沟槽隔离结构210高度降低，接近与所述单晶外延层110的上表面齐平。完成此步骤后的器件结构的俯视图如图6所示，相应的截面图如图7所示。图6中示意性的示出由浅沟槽隔离结构210分割出来的两个矩形的有源区。本领域技术人员可以理解，在实际应用中浅沟槽隔离结构的形状和尺寸以及有源区的数量和形状可以根据实际的需要来设计。至此，已形成填充有沟槽绝缘物质的浅沟槽隔离结构210。
在步骤S104中，图形化所述浅沟槽隔离结构210中的沟槽绝缘物质以及所述外延层110形成伪栅极。
具体地，可以首先在单晶外延层110以及浅沟槽隔离结构210上覆盖一层光刻胶层，对该光刻胶层进行曝光构图，形成伪栅极图形。例如，俯视图如图8所示，相应的截面图如图9所示。伪栅极图形区域140横跨于两个有源区以及两个有源区之间的浅沟槽隔离结构之上。之后，例如，首先刻蚀去除未被光刻胶覆盖的沟槽绝缘物质(例如沟槽填充氧化物)，当刻蚀进行到基本与衬底100的上表面齐平时停止。之后刻蚀去除未被光刻胶覆盖的SiGe，形成伪栅图形，如图10到图12所示。其中刻蚀操作可根据需要灵活选用各种干法刻蚀或湿法刻蚀。刻蚀的顺序也可以不同，例如也可以先刻蚀未被光刻胶覆盖的SiGe，再刻蚀未被光刻胶覆盖的沟槽绝缘物质(例如沟槽填充氧化物)。图10为形成伪栅极后的俯视示意图，其中浅沟槽隔离结构210、衬底100以及伪栅的SiGe部分300和沟槽氧化物部分301都可以看见。在形成MOS管的源漏区之前，可以先进行LDD(轻掺杂源漏区)注入。
在步骤S 105中，在伪栅极周围形成侧墙310，俯视示意图如图13所示，所述侧墙310的材料不同于沟槽绝缘物质(例如沟槽填充氧化物)以及所述第二半导体材料，可以由氮化硅、氮氧化硅、碳化硅、及其组合，和/或其他合适的材料形成。侧墙310可以通过包括沉积-刻蚀工艺形成，其厚度范围可以是10nm～100nm，如30nm、50nm或80nm。
在步骤S 105中，还可以包括在形成所述侧墙310之后，形成源/漏区101，如图14所示。例如，通过离子注入的方式在衬底100中形成较浅的源/漏区101，可以向衬底100中注入P型或N型掺杂物或杂质，例如，对于PMOS来说，源/漏区可以是P型掺杂；对于NMOS来说，源/漏区可以是N型掺杂。所述离子注入操作的具体工艺，如注入能量、注入剂量、注入次数及掺杂粒子均可根据产品设计灵活调整。可选地，随之对所述半导体结构进行退火，以激活源/漏区中的掺杂，退火可以采用包括快速退火、尖峰退火等其他合适的方法形成。在本发明的其他一些实施例中，也可以形成嵌入式的源漏区和/或抬高的源漏区。
在步骤S106中，形成覆盖整个半导体结构的层间介质层400。
具体的，可以首先沉积CESL层(接触刻蚀停止层)320，如图15所示。例如通过沉积氮化硅、氧化硅、氮氧化硅、碳化硅及其组合形成。然后在整个CESL层320之上淀积层间介质层400。其材料可选为SiO2、SiOF、SiCOH、SiO、SiCO、SiCON、SiON、磷硅玻璃PSG、或硼磷硅玻璃BPSG。经历上述操作后，俯视承载上述结构的衬底，只见层间介质层400。
在步骤S 107中，除去层间介质层400的一部分以暴露伪栅。可采用CMP和/或刻蚀方法除去所述层间介质层400的一部分。例如，可以当层间介质层400的高度与伪栅的SiGe部分300齐平时停止CMP，如图16所示。
在步骤S 108中，去除所述伪栅极，形成栅极凹陷500，如图18所示。
例如，可以首先采用刻蚀工艺去除伪栅极的SiGe部分300，之后，再进行一步刻蚀操作，将伪栅极的沟槽填充氧化物部分301也去除掉，例如，如图17的俯视图和图18的截面图所示。当然，也可以先去除伪栅极的沟槽填充氧化物部分301，再去除伪栅极的SiGe部分300。
在步骤S 109中，在所述栅极凹陷500中形成栅介质层600以及栅电极层610，如图20所示。
具体地，先在栅极凹陷500中暴露的衬底100上形成栅介质层600，在本发明的实施例中，栅介质层600的材料为高k介电材料，例如可以选用铪基材料，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO中的一种或其组合，或者，氧化铝、氧化镧、氧化锆、氧化硅或氮氧化硅中的一种或其组合，或者其与铪基材料的组合。然后，在栅介质层上形成栅电极层610，所述栅电极层610可以包括TiN、TiAlN、TaN或TaAlN中的一种或其组合或其他金属。具体来说，例如，可以先在整个半导体结构(包括栅极凹陷和其他区域)上沉积栅介质层以及栅电极层，然后进行平坦化操作去除栅极凹陷区域之外的栅电极层610。图19为形成栅极后的俯视图。
随后按照常规半导体制造工艺的步骤完成该半导体结构的制造。例如：在层间介质层400上依次形成盖层和第二层间介质层，并通过刻蚀-回填形成贯穿第二层间介质层、盖层以及第一层间介质层的接触塞；形成金属互连结构等等。
根据本发明的另一个方面，还提供了一种根据上述方法制作的半导体结构，请参考图19的俯视图以及图20和图21的截面图。如图所示，该半导体结构包括：衬底100；形成于衬底之上的栅堆叠，包括高k栅介质层和金属栅极；形成于栅堆叠两侧的源漏区101；浅沟槽隔离结构210，进入衬底100中一定深度，将衬底表面分成至少一个有源区，其中栅堆叠在宽度方向上的末端与相应的浅沟槽隔离结构的边缘齐平。
这是由于在形成浅沟槽隔离结构的同时，用于形成伪栅图形的SiGe层也被图形化为与有源区的形状一致。例如，参见图6和图8。
在一个实施例中，衬底100材料为单晶硅。在其他实施例中，所述衬底100还可以包括其他基本半导体例如锗，或其他化合物半导体，例如，碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底100的厚度可以约为但不限于几百微米，例如0.2mm-1mm的厚度范围。
栅介质层600形成在所述衬底100之上，所述栅电极层610形成在栅介质层600之上。所述栅介质层600可以选用铪基材料，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO中的一种或其组合，或者，氧化铝、氧化镧、氧化锆、氧化硅或氮氧化硅中的一种或其组合，或者其与铪基材料的组合。所述栅电极层610可以包括TiN、TiAlN、TaN或TaAlN中的一种或其组合或者可为金属、多晶硅。栅堆叠的总高度可以在20-90nm。
本发明提供的半导体结构具有以下优点：
1.采用外延生长单晶SiGe作为伪栅极降低了栅极两侧表面的粗糙度；
2.因为栅层制作在浅沟槽隔离结构之前，所以浅沟槽隔离结构阶高对器件平坦化影响较小
3.因为浅沟槽隔离结构和栅极末端不重叠，所以节省了器件区面积。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (10)
1.一种半导体结构的制造方法，该方法包括以下步骤：
a)提供第一半导体材料的单晶衬底(100)；
b)在衬底(100)表面外延生长第二半导体材料的单晶外延层(110)；
c)形成贯穿外延层进入衬底中一定深度的填充有沟槽绝缘物质的浅沟槽隔离结构(210)；
d)图形化所述浅沟槽隔离结构(210)中的沟槽绝缘物质以及所述外延层(110)形成伪栅极；
e)在伪栅极周围形成侧墙(310)，所述侧墙(310)的材料不同于所述沟槽绝缘物质以及所述第二半导体材料；
f)形成覆盖整个半导体结构的层间介质层(400)；
g)除去所述层间介质层(400)的一部分以暴露所述伪栅；
h)去除所述伪栅极，形成栅极凹陷(500)；
i)在所述栅极凹陷(500)中形成栅介质层(600)以及栅电极层(610)。
2.根据权利要求1所述的方法，其中第一半导体材料为硅，第二半导体材料为SiGe。
3.根据权利要求1所述的方法，其中浅沟槽隔离结构(210)进入衬底中的深度为100-300nm。
4.根据权利要求1所述的方法，其中在步骤e中，侧墙(310)的材料为SiO2、Si3N4、SiON中的一种或组合。
5.根据权利要求1所述的方法，其中在步骤f中，在淀积层间介质层之前先淀积材料与层间介质层不同的CESL层(320)。
6.根据权利要求5所述的方法，其中层间介质层(400)的材料为SiO2、SiOF、SiCOH、SiO、SiCO、SiCON、SiON、磷硅玻璃PSG、或硼磷硅玻璃BPSG。
7.根据权利要求1所述的方法，其中在步骤i中，栅介质层(600)的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO中的一种或其组合，或者氧化铝、氧化镧、氧化锆、氧化硅或氮氧化硅中的一种或其组合，或者其与铪基材料的组合。
8.根据权利要求1所述的方法，其中栅电极层(610)包括TiN、TiAlN、TaN或TaAlN中的一种或其组合。
9.根据权利要求1所述的方法，其中去除所述伪栅极包括去除伪栅极由第二半导体材料构成的部分和伪栅极由沟槽绝缘物质构成的部分(301)。
10.一种半导体结构，包括
衬底(100)；
形成于衬底之上的栅堆叠，包括高k栅介质层和金属栅极；
形成于栅堆叠两侧的源漏区(101)；
浅沟槽隔离结构(210)，进入衬底(100)中一定深度，将衬底表面分成至少一个有源区，其中栅堆叠在宽度方向上的末端与相应的浅沟槽隔离结构的边缘齐平。
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