CN103681503A - 半导体器件制造方法 - Google Patents

半导体器件制造方法 Download PDF

Info

Publication number
CN103681503A
CN103681503A CN201210350889.7A CN201210350889A CN103681503A CN 103681503 A CN103681503 A CN 103681503A CN 201210350889 A CN201210350889 A CN 201210350889A CN 103681503 A CN103681503 A CN 103681503A
Authority
CN
China
Prior art keywords
stress layer
layer
dummy gate
tensile stress
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201210350889.7A
Other languages
English (en)
Other versions
CN103681503B (zh
Inventor
秦长亮
殷华湘
尹海洲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ruili Flat Core Microelectronics Guangzhou Co Ltd
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201210350889.7A priority Critical patent/CN103681503B/zh
Publication of CN103681503A publication Critical patent/CN103681503A/zh
Application granted granted Critical
Publication of CN103681503B publication Critical patent/CN103681503B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了一种应力半导体制造方法。在本发明的方法中，首先在NMOS区域形成张应力层，接着全面性形成压应力层，并通过光刻和刻蚀工艺，在张应力层之上保留一定厚度的压应力层；通过第一次CMP工艺，打开虚设栅极，由于张应力层之上保留了一定厚度的压应力层，并且压应力层在湿法腐蚀液中的腐蚀速率很小，因此，张应力层被其上的压应力层保护而在腐蚀虚设栅极绝缘层时不会受到损伤，克服了现有技术中的缺陷；接着，形成栅极凹槽后，完成高K栅绝缘层和金属栅极制造，实现了后栅工艺与双应变应力层的工艺集成。

Description

半导体器件制造方法
技术领域
本发明涉及半导体器件制造方法领域，特别地，涉及一种应用于CMOS后栅工艺的双应变应力层的集成方法。
背景技术
半导体集成电路技术在进入到90nm特征尺寸的技术节点后，维持或提高晶体管性能越来越具有挑战性。在90nm节点后，应力技术逐渐被采用以提高器件的性能。与之同时，在制造工艺方面，后栅工艺(gate last)中的高K金属栅技术也逐渐被采用以应对随着器件不断减小而带来的挑战。在应力技术中，双应变应力层(DSL，dual stressliner)技术与常规工艺兼容性高、成本较低，因此，被各大半导体厂商所采用。
DSL技术，指的是在不同类型的MOSFET区域，形成分别具有张应力和压应力的应力层，通常，在NMOS区域形成张应力层，在PMOS区域形成压应力层。参见附图1，图为采用了DSL技术的CMOS制造工艺中的一个步骤。其中，在衬底1上，形成有NMOS 2和PMOS3，不同MOS晶体管被STI结构4隔离开。NMOS 2包括NMOS虚设栅极6及其虚设栅极绝缘层5，PMOS 3包括PMOS虚设栅极8及其虚设栅极绝缘层7，虚设栅极(dummy gate)及其虚设栅极绝缘层被用于后栅工艺，虚设栅极通常为多晶硅或非晶硅栅极，虚设栅极绝缘层通常为氧化硅层，在完成晶体管其他部件之后，去除虚设栅极及其虚设栅极绝缘层，形成栅极凹槽，然后在栅极凹槽中形成高K栅绝缘层和金属栅极。NMOS 2之上覆盖有张应力层9，PMOS 3之上覆盖有压应力层10，应力层材料通常为氮化硅。这两种应力层分别向NMOS和PMOS的沟道区域提供应力，以增加沟道区域载流子的迁移率，保证晶体管在深亚微米领域的性能。接着，在此后的步骤中，参见附图2，需要进行CMP工艺，平坦化器件结构，打开虚设栅极。为了避免CMP打开虚设栅极顶部硬掩模时可能在源漏区上方出现凹碟(dish)现象(若出现凹碟现象，则后续沉积高K金属栅以及CMP将会导致高K金属栅残留在凹碟内，从而造成器件电学性能不稳定)，目前方法是，该步骤CMP一直进行到研磨停止层，也即覆盖在源漏区域正上方的张应力层9和压应力层10的上表面，参见附图2中的情形。这样，就暴露出了虚设栅极，可以先后去除虚设栅极及其虚设栅极绝缘层，形成栅极凹槽。虚设栅极绝缘层通常为氧化硅，去除方式是DHF湿法腐蚀，具体而言，在室温下(23摄氏度)，1∶100的DHF腐蚀氧化硅的速率为30±1埃/分钟，但是，与此同时，张应力氮化硅在此条件的DHF中腐蚀速率为498埃/分钟，远大于氧化硅在DHF中的腐蚀速率，因此，在去除虚设栅绝缘层的时候，张应力氮化硅也会被去除部分甚至全部，参见附图3，图中张应力层9被大量消耗，而压应力层10由于腐蚀速率非常低，在此情形下为19埃/分钟，因此损失很少。在此情况下，由于应力层损失，导致了DSL集成失败。
因此，需要提供一种新的应用于CMOS后栅工艺的双应变应力层的集成方法，能够克服上述缺陷，确保应力层提供足够的应力。
发明内容
本发明提供一种晶体管的制造方法，利用压应力层作为保护层，克服了现有技术中张应力层损失的缺陷。
根据本发明的一个方面，本发明提供一种半导体器件制造方法，用于在后栅工艺的双应变应力层的集成，其包括如下步骤：
提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入，形成NMOS区域和PMOS区域；
形成NMOS晶体管和PMOS晶体管，所述NMOS晶体管和所述PMOS晶体管包括虚设栅极和虚设栅极绝缘层，其中所述虚设栅极的上表面距离所述半导体衬底的表面的高度为h0；
在所述NMOS晶体管之上形成张应力层，所述张应力层的厚度为h1；
全面性沉积压应力层，其厚度为h2，其中，h0＞h2＞h1；
在所述PMOS晶体管上形成图案化光刻胶层，暴露出位于所述NMOS晶体管上的所述压应力层，对暴露出的所述压应力层进行刻蚀，去除部分厚度，使得所述NMOS晶体管上剩余的压应力层厚度为h3；
进行第一次CMP工艺，暴露所述虚设栅极的顶部，停止在覆盖在源漏区域正上方的所述压应力层的上表面；
依次去除所述虚设栅极和所述虚设栅极绝缘层，形成栅极凹槽；
在所述栅极凹槽中，分别形成所述NMOS晶体管和所述PMOS晶体管的高K栅绝缘层和金属栅极。
根据本发明的一个方面，形成NMOS晶体管和PMOS晶体管具体包括：
形成所述虚设栅极和所述虚设栅极绝缘层；
形成栅极间隙壁；
形成晶体管的源漏区域。
根据本发明的一个方面，在所述NMOS晶体管之上形成张应力层具体包括：
全面沉积一层张应力氮化硅膜，用图案化的光刻胶层保护位于所述NMOS晶体管的所述张应力氮化硅膜，去除位于所述PMOS晶体管的所述张应力氮化硅膜，然后去除光刻胶层，形成所述张应力层。
根据本发明的一个方面，在形成所述栅极凹槽后，进行第二次CMP工艺，去除所述NMOS晶体管上剩余的压应力层，停止在所述张应力层的上表面。
根据本发明的一个方面，h2＝h1+h3。
根据本发明的一个方面，h3为100埃。
根据本发明的一个方面，在第一次CMP工艺之前，去除所述图案化光刻胶层，全面性沉积TEOS层。
本发明的优点在于：首先在NMOS区域形成张应力层，接着全面性形成压应力层，并通过光刻和刻蚀工艺，在张应力层之上保留一定厚度的压应力层；通过第一次CMP工艺，打开虚设栅极，由于张应力层之上保留了一定厚度的压应力层，并且压应力层在湿法腐蚀液中的腐蚀速率非常小，因此，张应力层被其上的压应力层保护而在腐蚀虚设栅极绝缘层时不会受到损伤，克服了现有技术中的缺陷；接着，形成栅极凹槽后，进行高K栅绝缘层和金属栅极制造，实现了后栅工艺与双应变应力层的工艺集成。
附图说明
图1-3现有的后栅工艺双应变应力层的集成方法；
图4-9本发明的后栅工艺双应变应力层的集成方法。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
本发明提供一种半导体器件制造方法，特别地涉及一种利用间隙壁技术的晶体管制造方法，下面参见附图4-9，将要详细描述本发明提供的半导体器件制造方法。
首先，参见附图4，在半导体衬底1上，形成有NMOS 2和PMOS3，不同MOS晶体管被STI结构4隔离开。其中，本实施例中采用了单晶硅衬底，可选地，也可采用锗衬底或者其他合适的半导体衬底。在半导体衬底1上形成STI结构4的方法具体包括，首先在半导体衬底1上涂布光刻胶，接着光刻出STI结构4图形，并对半导体衬底1进行各向异性的刻蚀获得浅沟槽，在该浅沟槽中填充介电材料，如SiO2，从而形成STI结构。在形成STI结构4之后，进行阱区注入(未在图中示出)，形成NMOS区域和PMOS区域。PMOS的阱区注入杂质为N型杂质，而NMOS的阱区注入杂质为P型杂质。
接着，形成NMOS虚设栅极6及其虚设栅极绝缘层5，PMOS虚设栅极8及其虚设栅极绝缘层7。具体包括：先在衬底1表面沉积一层虚设栅极绝缘层材料，例如是SiO2，其厚度优选为0.5-10nm，沉积工艺例如为CVD。之后，沉积虚设栅极材料，在本发明后栅工艺中，虚设栅极材料例如是多晶硅或非晶硅。另外，虚设栅极材料层之上还形成有硬掩模层(未图示)。然后，进行光刻胶涂布，光刻，定义出虚设栅极图形，对虚设栅极材料以及虚设栅极绝缘层材料顺序刻蚀，从而同时形成NMOS和PMOS的虚设栅极及其虚设栅极绝缘层。虚设栅极(dummy gate)及其虚设栅极绝缘层被用于后栅工艺，在完成晶体管其他部件之后，去除虚设栅极及其虚设栅极绝缘层，形成栅极凹槽，然后在栅极凹槽中形成高K栅绝缘层和金属栅极。在本实施例中，虚设栅极的上表面距离衬底1表面的高度为h0。
形成虚设栅极线条后，形成栅极间隙壁，采用沉积和回刻蚀的方式。之后，分别形成NMOS和PMOS的源漏区域，可以采用离子注入的方式，也可以首先以虚设栅极为掩模进行自对准的源漏区域刻蚀，形成源漏区域沟槽，然后进行源漏区域外延生长，从而形成晶体管的源漏区域。
之后，在NMOS 2之上形成张应力层9。具体包括：首先全面沉积一层张应力氮化硅膜，然后用图案化的光刻胶层保护NMOS 2区域的张应力氮化硅膜，去除PMOS 3区域的张应力氮化硅膜，然后去除光刻胶层，形成张应力层9。张应力层9的厚度为h1。
接着，参见附图5，形成压应力层10。具体包括：全面沉积一层压应力氮化硅膜，厚度为h2，其中，h2大于h1，h2小于h0。然后，在PMOS 3区域上形成图案化光刻胶层11，用图案化光刻胶层11保护PMOS 3区域的压应力氮化硅膜，并对暴露出的NMOS 2区域的压应力氮化硅膜进行刻蚀，但是，并不完全将暴露的压应力氮化硅膜除去，而是保留一部分，NMOS 2区域剩余的压应力氮化硅膜厚度为h3，这样，h3与h1的和等于h2，h3优选为100埃。以上两种应力层分别向NMOS和PMOS的沟道区域提供应力，以增加沟道区域载流子的迁移率，保证晶体管在深亚微米领域的性能。
接着，去除图案化光刻胶层11，全面沉积一TEOS层(未图示)，之后，进行第一次CMP工艺，平坦化器件结构，打开虚设栅极顶部，停止在覆盖在源漏区域正上方的压应力层10的上表面，也即NMOS 2区域剩余的压应力层的上表面。如图6所示，这样，在PMOS 3区域，剩余了厚度为的h2的压应力层10，在NMOS 2区域，剩余了由厚度为h3的压应力层10和厚度为h1的张应力层9组层的叠层，并且，厚度为h3的压应力层10覆盖在厚度为h1的张应力层9之上，仅有靠近栅极间隙壁处的张应力层9部分暴露。
接着，参见附图7，依次去除虚设栅极和虚设栅极绝缘层，形成栅极凹槽12。具体包括：先去除虚设栅极6和8；接着，去除虚设栅极绝缘层5和7，去除方式是DHF湿法腐蚀。由于厚度为h3的压应力层10覆盖了大部分的张应力层9，仅有靠近栅极间隙壁的小部分张应力层9暴露出，参见在图7中虚线圈所指示位置，考虑到DHF对压应力氮化硅的腐蚀速率非常小，因此，即便DHF对张应力氮化硅有很大的腐蚀速率，由于开口较小，张应力层9损失将会很小，而大部分的张应力层9得以保存，可以向沟道提供足够的应力。另外，值得注意的是，图7中虚线圈所指示的张应力层9的界面仅为示意，表示张应力层9被少量腐蚀，并不确切表明其被腐蚀的具体数量。
之后，可选地，进行第二次CMP工艺，参见附图8，去除厚度为h3的压应力层10，研磨停止在张应力层9的上表面。
然后，参见附图9，在栅极凹槽12中分别形成NMOS 2的高K栅绝缘层13和金属栅极14，PMOS 3的高K栅绝缘层15和金属栅极16。高K栅绝缘层13和高K栅绝缘层15选自以下材料之一或其组合构成的一层或多层：Al2O3，HfO2，包括HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx以及HfLaSiOx至少之一在内的铪基高K介质材料，包括ZrO2、La2O3、LaAlO3、TiO2、或Y2O3至少之一在内的稀土基高K介质材料。高K栅绝缘层13和高K栅绝缘层15的厚度为0.5-100nm，优选为1-10nm，沉积工艺例如为CVD。金属栅极14和金属栅极16的材料为金属或金属化合物，例如TiN，TaN，W。NMOS和PMOS的栅极以及高K栅极绝缘层形成顺序可以根据需求调换。
这样，高K金属栅极制造完成，实现了本发明的后栅工艺和双应变应力层集成工艺，之后可以进行层间介质层以及互连线的制备。
至此，本发明提出并详细描述了后栅工艺和双应变应力层集成的半导体器件制造方法。在本发明的方法中，首先在NMOS区域形成张应力层，接着全面性形成压应力层，并通过光刻和刻蚀工艺，在张应力层之上保留一定厚度的压应力层；通过第一次CMP工艺，打开虚设栅极，由于张应力层之上保留了一定厚度的压应力层，并且压应力层在湿法腐蚀液中的腐蚀速率很小，因此，张应力层被其上的压应力层保护而在腐蚀虚设栅极绝缘层时不会受到损伤，克服了现有技术中的缺陷；接着，形成栅极凹槽后，可选地可以进行第二次CMP工艺以去除张应力层之上的压应力层，随后完成高K栅绝缘层和金属栅极制造，实现了后栅工艺与双应变应力层的工艺集成。
以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。

Claims (7)

1.一种半导体器件制造方法，其特征在于包括如下步骤：
提供半导体衬底，在该半导体衬底上形成STI结构，并进行阱区注入，形成NMOS区域和PMOS区域；
形成NMOS晶体管和PMOS晶体管，所述NMOS晶体管和所述PMOS晶体管包括虚设栅极和虚设栅极绝缘层，其中所述虚设栅极的上表面距离所述半导体衬底的表面的高度为h0；
在所述NMOS晶体管之上形成张应力层，所述张应力层的厚度为h1；
全面性沉积压应力层，其厚度为h2，其中，h0＞h2＞h1；
在所述PMOS晶体管上形成图案化光刻胶层，暴露出位于所述NMOS晶体管上的所述压应力层，对暴露出的所述压应力层进行刻蚀，去除部分厚度，使得所述NMOS晶体管上剩余的压应力层厚度为h3；
进行第一次CMP工艺，暴露所述虚设栅极的顶部，停止在覆盖在源漏区域正上方的所述压应力层的上表面；
依次去除所述虚设栅极和所述虚设栅极绝缘层，形成栅极凹槽；
在所述栅极凹槽中，分别形成所述NMOS晶体管和所述PMOS晶体管的高K栅绝缘层和金属栅极。
2.根据权利要求1所述的方法，其特征在于，形成NMOS晶体管和PMOS晶体管具体包括：
形成所述虚设栅极和所述虚设栅极绝缘层；
形成栅极间隙壁；
形成晶体管的源漏区域。
3.根据权利要求1所述的方法，其特征在于，在所述NMOS晶体管之上形成张应力层具体包括：
全面沉积一层张应力氮化硅膜，用图案化的光刻胶层保护位于所述NMOS晶体管的所述张应力氮化硅膜，去除位于所述PMOS晶体管的所述张应力氮化硅膜，然后去除光刻胶层，形成所述张应力层。
4.根据权利要求1所述的方法，其特征在于，在形成所述栅极凹槽后，进行第二次CMP工艺，去除所述NMOS晶体管上剩余的压应力层，停止在所述张应力层的上表面。
5.根据权利要求1所述的方法，其特征在于，h2＝h1+h3。
6.根据权利要求1所述的方法，其特征在于，h3为100埃。
7.根据权利要求1所述的方法，其特征在于，在第一次CMP工艺之前，去除所述图案化光刻胶层，全面性沉积TEOS层。
CN201210350889.7A 2012-09-19 2012-09-19 半导体器件制造方法 Active CN103681503B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210350889.7A CN103681503B (zh) 2012-09-19 2012-09-19 半导体器件制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210350889.7A CN103681503B (zh) 2012-09-19 2012-09-19 半导体器件制造方法

Publications (2)

Publication Number Publication Date
CN103681503A true CN103681503A (zh) 2014-03-26
CN103681503B CN103681503B (zh) 2017-11-03

Family

ID=50318640

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210350889.7A Active CN103681503B (zh) 2012-09-19 2012-09-19 半导体器件制造方法

Country Status (1)

Country Link
CN (1) CN103681503B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105405885A (zh) * 2014-09-10 2016-03-16 中国科学院微电子研究所 一种cmos结构及其制造方法
CN109994429A (zh) * 2017-12-29 2019-07-09 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060094193A1 (en) * 2004-10-29 2006-05-04 Manfred Horstmann Semiconductor device including semiconductor regions having differently strained channel regions and a method of manufacturing the same
CN101246853A (zh) * 2007-02-14 2008-08-20 联华电子股份有限公司 互补式金属氧化物半导体晶体管的制作方法及其结构
US20090087974A1 (en) * 2007-09-29 2009-04-02 Andrew Waite Method of forming high-k gate electrode structures after transistor fabrication

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060094193A1 (en) * 2004-10-29 2006-05-04 Manfred Horstmann Semiconductor device including semiconductor regions having differently strained channel regions and a method of manufacturing the same
CN101246853A (zh) * 2007-02-14 2008-08-20 联华电子股份有限公司 互补式金属氧化物半导体晶体管的制作方法及其结构
US20090087974A1 (en) * 2007-09-29 2009-04-02 Andrew Waite Method of forming high-k gate electrode structures after transistor fabrication

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105405885A (zh) * 2014-09-10 2016-03-16 中国科学院微电子研究所 一种cmos结构及其制造方法
CN105405885B (zh) * 2014-09-10 2018-09-07 中国科学院微电子研究所 一种cmos结构及其制造方法
CN109994429A (zh) * 2017-12-29 2019-07-09 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109994429B (zh) * 2017-12-29 2021-02-02 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Also Published As

Publication number Publication date
CN103681503B (zh) 2017-11-03

Similar Documents

Publication Publication Date Title
US9799751B1 (en) Methods of forming a gate structure on a vertical transistor device
US9425280B2 (en) Semiconductor device with low-K spacers
US8399310B2 (en) Non-volatile memory and logic circuit process integration
US9595583B2 (en) Methods for forming FinFETS having a capping layer for reducing punch through leakage
US10170616B2 (en) Methods of forming a vertical transistor device
US20150084132A1 (en) Silicon Nitride Layer Deposited at Low Temperature to Prevent Gate Dielectric Regrowth High-K Metal Gate Field Effect Transistors
US8697557B2 (en) Method of removing gate cap materials while protecting active area
CN102194681A (zh) 制造半导体装置的方法
US9129855B2 (en) Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US8030214B2 (en) Method of fabricating gate structures
US9112056B1 (en) Method for forming a split-gate device
US8716807B2 (en) Fabrication of devices having different interfacial oxide thickness via lateral oxidation
US10141229B2 (en) Process for forming semiconductor layers of different thickness in FDSOI technologies
CN103377931B (zh) 半导体结构及其制造方法
CN103681503A (zh) 半导体器件制造方法
US20200075715A1 (en) Methods of forming air gaps between source/drain contacts and the resulting devices
CN103681504A (zh) 半导体器件制造方法
CN103456613A (zh) 一种制作半导体器件的方法
CN103730422A (zh) 半导体器件制造方法
CN104253049B (zh) 半导体器件制造方法
CN103794562B (zh) 半导体器件制造方法
US9178035B1 (en) Methods of forming gate structures of semiconductor devices
CN103855092A (zh) 半导体器件制造方法
US11437372B2 (en) Liner structures
US20220359509A1 (en) Novel liner structures

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20201228

Address after: 510000 601, building a, 136 Kaiyuan Avenue, Huangpu District, Guangzhou City, Guangdong Province

Patentee after: AoXin integrated circuit technology (Guangdong) Co.,Ltd.

Address before: 100029 No. 3 Beitucheng West Road, Chaoyang District, Beijing

Patentee before: Institute of Microelectronics, Chinese Academy of Sciences

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220511

Address after: 510000 room 710, Jianshe building, No. 348, Kaifa Avenue, Huangpu District, Guangzhou, Guangdong

Patentee after: Ruili flat core Microelectronics (Guangzhou) Co.,Ltd.

Address before: 510000 601, building a, 136 Kaiyuan Avenue, Huangpu District, Guangzhou City, Guangdong Province

Patentee before: AoXin integrated circuit technology (Guangdong) Co.,Ltd.

TR01 Transfer of patent right