CN101246853A - 互补式金属氧化物半导体晶体管的制作方法及其结构 - Google Patents
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Abstract
本发明有关于一种利用蚀刻工艺搭配平坦化工艺，例如化学机械抛光工艺，以制作应变硅沟道的互补式金属氧化物半导体晶体管的方法及其结构，本发明的优点在于可以解决应力层之间重叠区域定义的问题，并且可以提升工艺成品率以及降低制作成本。
Description
技术领域
本发明涉及一种制作应变硅沟道互补式金属氧化物半导体晶体管的方法，特别是指一种利用蚀刻工艺搭配平坦化工艺制作应变硅沟道的互补式金属氧化物半导体晶体管的方法。
背景技术
请参考图1至图4，图1至图4为现有技术中利用具有特定应力状态的接触蚀刻停止层(contact etch stop layer，CESL)制作应变硅沟道互补式金属氧化物半导体晶体管的工艺剖面示意图。如图1所示，首先提供半导体基底100，而半导体基底100具有第一有源区域102、第二有源区域104、与位于第一有源区域102和第二有源区域104之间的浅沟槽隔离(STI)106，接着在半导体基底100的第一有源区域102和第二有源区域104上分别形成N型金属氧化物半导体(NMOS)晶体管107与P型金属氧化物半导体(PMOS)晶体管108，其中N型金属氧化物半导体晶体管107包含有源极与漏极区域109与第一栅极结构112，P型金属氧化物半导体晶体管108包含有源极与漏极区域113与第二栅极结构114，此外，第一栅极结构112还包含有第一栅极氧化层118、位于第一栅极氧化层118上的第一栅极120、第一衬垫层122、以及位于第一衬垫层122上的第一间隙壁(spacer)124，而第二栅极结构114亦包含有第二栅极氧化层128、位于第二栅极氧化层128上的第二栅极130、第二衬垫层132、以及位于第二衬垫层132上的第二间隙壁134，另外，在第一栅极120、第二栅极130、源极与漏极区域109、与源极与漏极区域113上均具有自对准金属硅化物层(salicide layer)135。
接着再于N型金属氧化物半导体晶体管107、P型金属氧化物半导体晶体管108、与半导体基底100上形成缓冲层(buffer layer)136，然后在缓冲层136上依序形成伸张应力状态的接触蚀刻停止层138与蚀刻停止层140，接着再于第一有源区域102与部分浅沟槽隔离106上的蚀刻停止层140上方形成第一图案化光致抗蚀剂层142。随后，利用第一图案化光致抗蚀剂层142作为蚀刻掩模进行蚀刻工艺，以移除第二有源区域104与部分浅沟槽隔离106上的蚀刻停止层140、伸张应力状态的接触蚀刻停止层138、与缓冲层136，然后再移除第一图案化光致抗蚀剂层142，如图2所示。
然后，如图3所示，在剩余的蚀刻停止层140、第二有源区域104、与部分浅沟槽隔离106上形成压缩应力状态的接触蚀刻停止层144，接着在第二有源区域104与部分浅沟槽隔离106上的压缩应力状态的接触蚀刻停止层144上形成第二图案化光致抗蚀剂层146。之后，再利用第二图案化光致抗蚀剂层146作为蚀刻掩模进行蚀刻工艺，以移除第一有源区域102上的压缩应力状态的接触蚀刻停止层144直至蚀刻停止层140，最后再移除第二图案化光致抗蚀剂层146，如图4所示。
然而，上述的现有技术具有下列三种缺点：
1.伸张应力状态的接触蚀刻停止层138与压缩应力状态的接触蚀刻停止层144之间的重叠区域不容易精准地定义，而会发生部分重叠的现象，如图4所示，进而会产生脱落问题(peeling issue)，并影响应力结构的功能与后续的工艺；
2.如图3所示，当利用第二图案化光致抗蚀剂层146作为蚀刻掩模进行蚀刻工艺，以移除蚀刻停止层140上的压缩应力状态的接触蚀刻停止层144时，伸张应力状态的接触蚀刻停止层138很可能会因此受损，而影响其功能；以及
3.这种现有技术需要两道光掩模以及进行两次蚀刻工艺才能制作应变硅沟道的互补式金属氧化物半导体晶体管，很明显地需要花费相对高昂的成本。
发明内容
本发明有关于一种制作应变硅沟道互补式金属氧化物半导体晶体管的方法，特别是指一种利用蚀刻工艺搭配平坦化工艺制作应变硅沟道的互补式金属氧化物半导体晶体管的方法。
根据本发明，提供一种制作应变硅沟道的互补式金属氧化物半导体晶体管的方法，首先提供基底，且该基底具有用以制备第一晶体管的至少一第一有源区域、用以制备第二晶体管的至少一第二有源区域、以及位于该第一有源区域和该第二有源区域之间的绝缘结构。接着在该第一有源区域上形成至少一第一栅极结构，以及在该第二有源区域上形成至少一第二栅极结构，然后形成该第一晶体管的源极与漏极区域，与该第二晶体管的源极与漏极区域。随后在该绝缘结构、该第一有源区域与该第二有源区域上依序形成第一应力层及一停止层，并在该第一有源区域上的该第一应力层上的该停止层上形成第一掩模层。接着去除该第二有源区域上的该停止层与该第一应力层，并移除该第一掩模层。最后在该第一有源区域上的该停止层、部分的该绝缘结构、与该第二有源区域上依序形成第二应力层以及第一介电层，并平坦化该第一介电层、该停止层上的部分该第二应力层，直到暴露出该停止层。
根据本发明，另提供一种制作应变硅沟道的互补式金属氧化物半导体晶体管的方法，首先提供基底，且该基底具有用以制备第一晶体管的至少一第一有源区域、用以制备第二晶体管的至少一第二有源区域、以及位于该第一有源区域和该第二有源区域之间的绝缘结构。接着在该第一有源区域上方形成至少一第一栅极结构，以及在该第二有源区域上方形成至少一第二栅极结构，然后形成该第一晶体管的源极与漏极区域，与该第二晶体管的源极与漏极区域。随后在该绝缘结构、该第一有源区域与该第二有源区域上形成第一应力层，并在该第一有源区域上的该第一应力层上形成第一掩模层。接着去除该第二有源区域上的该第一应力层，并移除该第一掩模层。最后在该第一有源区域上的该第一应力层、部分的该绝缘结构、与该第二有源区域上依序形成第二应力层以及第一介电层，并平坦化该第一介电层、该第一应力层上的部分该第二应力层，直到暴露出该第一应力层。
根据本发明，又提供一种制作应变硅沟道的互补式金属氧化物半导体晶体管的方法，包含有提供一基底，且该基底具有用以制备第一晶体管的至少一第一有源区域、用以制备第二晶体管的至少一第二有源区域、以及位于该第一有源区域和该第二有源区域之间的绝缘结构，接着在该第一有源区域上方形成至少一第一栅极结构，在该第二有源区域上方形成至少一第二栅极结构，然后形成该第一晶体管的源极与漏极区域，与该第二晶体管的源极与漏极区域。随后在该绝缘结构、该第一有源区域与该第二有源区域上形成第一应力层，并在该第一有源区域上的该第一应力层上形成第一掩模层。接着去除该第二有源区域上的该第一应力层与该缓冲层，并移除该第一掩模层；在该第一有源区域上的该第一应力层、部分的该浅沟绝缘结构、与该第二有源区域上依序形成第二应力层、第一介电层、与第二介电层，以及平坦化工艺该第二介电层。
根据本发明，提供一种应变硅沟道的互补式金属氧化物半导体晶体管的结构，包含有基底，且该基底具有至少一第一有源区域、至少一第二有源区域以及位于该第一有源区域和该第二有源区域之间的浅沟绝缘结构，第一晶体管，位于该第一有源区域上方，第二晶体管，位于该第二有源区域上方，第一应力层，位于部分的该绝缘结构与该第一晶体管上，停止层，位于该第一应力层上，第二应力层，位于该第一晶体管上的部分的该停止层上，并覆盖该绝缘结构与该第二晶体管，以及第一介电层，位于部分的该第二应力层上，其中该第一晶体管上的该停止层的顶端表面、与该第一介电层的顶端表面位于同一平面上。
根据本发明，另提供一种应变硅沟道的互补式金属氧化物半导体晶体管的结构，包含有一基底，且该基底具有至少一第一有源区域、至少一第二有源区域以及位于该第一有源区域和该第二有源区域之间的绝缘结构，第一晶体管，位于该第一有源区域上方；第二晶体管，位于该第二有源区域上方，第一应力层，位于部分的该绝缘结构与该第一晶体管上，第二应力层，位于该第一有源区域上的部分的该第一应力层、部分的该浅沟绝缘结构、与该第二晶体管上，以及第一介电层，位于部分的该第二应力层上，其中该第一晶体管上的该第一应力层的顶端表面与该第一介电层的顶端表面位于同一平面上。
根据本发明，又提供一种应变硅沟道的互补式金属氧化物半导体晶体管的结构，包含有基底，且该基底具有至少一第一有源区域、至少一第二有源区域以及位于该第一有源区域和该第二有源区域之间的浅沟绝缘结构，第一晶体管，位于该第一有源区域上方，第二晶体管，位于该第二有源区域上方；第一应力层，位于部分的该绝缘结构与该第一晶体管上，第二应力层，位于该第一晶体管上的部分的该第一应力层、部分的该浅沟绝缘结构、与该第二有源区域上，以及第一介电层，位于该第二应力层上。
附图说明
图1至图4为现有技术中利用具有特定应力状态的接触蚀刻停止层(contact etch stop layer，CESL)制作应变硅沟道互补式金属氧化物半导体晶体管的工艺剖面示意图。
图5至图8为本发明第一优选实施例的应变硅沟道互补式金属氧化物半导体晶体管的工艺剖面示意图。
图9至图12为本发明第二优选实施例的应变硅沟道互补式金属氧化物半导体晶体管的工艺剖面示意图。
图13至图16为本发明第三优选实施例的应变硅沟道互补式金属氧化物半导体晶体管的工艺剖面示意图。
附图标记说明
100：半导体基底
102：第一有源区域
104：第二有源区域
106：浅沟槽隔离
107：N型金属氧化物半导体晶体管
108：P型金属氧化物半导体晶体管
109、113：源极与漏极区域
112：第一栅极结构
114：第二栅极结构
118：第一栅极氧化层
120：第一栅极
122：第一衬垫层
124：第一间隙壁
128：第二栅极氧化层
130：第二栅极
132：第二衬垫层
134：第二间隙壁
135：自对准金属硅化物层
136：缓冲层
138：伸张应力状态的接触蚀刻停止层
140：蚀刻停止层
142：第一图案化光致抗蚀剂层
144：压缩应力状态的接触蚀刻停止层
146：第二图案化光致抗蚀剂层
200、300、400：基底
202、302、402：第一有源区域
204、304、404：第二有源区域
206、306、406：绝缘结构
207、307、407：第一晶体管
208、308、408：第二晶体管
209、213、309、313、409、413：源极与漏极区域
212、312、412：第一栅极结构
214、314、414：第二栅极结构
218、318、418：第一栅极介电层
220、320、420：第一栅极
222、322、422：第一衬垫层
224、324、424：第一间隙壁
228、328、428：第二栅极介电层
230、330、430：第二栅极
232、332、432：第二衬垫层
234、334、434：第二间隙壁
235、335、435：自对准金属硅化物层
236、336、436：缓冲层
238、338、438：第一应力层
240：停止层
242、342、442：第一掩模层
244、344、444：第二应力层
246、346、446：第一介电层
248、348、448：第二介电层
具体实施方式
本发明利用具有特定应力状态的接触蚀刻停止层(CESL)来制作应变硅沟道互补式金属氧化物半导体晶体管，而这种在接触蚀刻停止层中结合压缩应力与伸张应力的技术称为选择性应力系统(selective strain scheme，SSS)。
请参考图5至图8，图5至图8为本发明第一优选实施例的应变硅沟道互补式金属氧化物半导体晶体管的工艺剖面示意图。本发明首先提供一基底200，且基底200具有第一有源区域202、第二有源区域204、与绝缘结构206，例如浅沟槽隔离(STI)或局部硅氧化绝缘层(local oxidation of silicon isolationlayer，LOCOS)，位于第一有源区域202和第二有源区域204之间，其中，基底200为半导体基底，但不限制为硅晶片或硅覆绝缘(SOI)等的基底。
接着如图5所示，在半导体基底200的第一有源区域202和第二有源区域204上分别形成第一晶体管207与第二晶体管208。第一晶体管207包含有源极与漏极区域209与第一栅极结构212，第二晶体管208包含有源极与漏极区域213与第二栅极结构214，此外，第一栅极结构212包含有第一栅极介电层218、位于第一栅极介电层218上的第一栅极220、第一衬垫层222、以及位于第一衬垫层222上的第一间隙壁(spacer)224，而第二栅极结构214包含有第二栅极介电层228、位于第二栅极介电层228上的第二栅极230、第二衬垫层232、以及位于第二衬垫层232上的第二间隙壁234。其中，第一栅极介电层218与第二栅极介电层228可以由二氧化硅(silicon dioxide，SiO2)所构成，第一栅极220与第二栅极230可以由掺杂多晶硅(dopedpolysilicon)所构成，而第一衬垫层222与第二衬垫层232可以为偏移间隙壁，材料可包含有氧化硅等，且通常为L型，而第一间隙壁224与第二间隙壁234则可包含有氮硅化合物或氧硅化合物，选用L型的间隙壁可以加强应力层的效果。另外，在第一栅极220、第二栅极230、源极与漏极区域209、与源极与漏极区域213上均可具有自对准金属硅化物层(salicide layer)235。
随后在第一晶体管207、第二晶体管208、与半导体基底200上形成缓冲层(buffer layer)236，然后于缓冲层236上依序形成第一应力层238与停止层240，接着再于第一有源区域202与部分绝缘结构206上的停止层240上方形成第一掩模层242。其中，第一应力层238可为具有特定应力状态的接触蚀刻停止层，此外，缓冲层236与停止层240可包含有氧化硅等材料，缓冲层236的厚度可以是0至100埃(angstrom)，停止层240的厚度大约为100至1000埃，而第一掩模层242可以为图案化光致抗蚀剂层。
接着，利用第一掩模层242作为蚀刻掩模进行蚀刻工艺，例如各向异性的干蚀刻工艺，以移除第二有源区域204与部分绝缘结构206上的停止层240、第一应力层238、与缓冲层236，然后再移除第一掩模层242，如图6所示。
然后，如图7所示，在剩余的停止层240、第二有源区域204、与部分绝缘结构206上形成第二应力层244，再于第二应力层244上形成第一介电层246，例如二氧化硅层。其中，第二应力层244可为具有特定应力状态的接触蚀刻停止层。例如，当第一晶体管207为P型金属氧化物半导体(PMOS)晶体管，且第二晶体管208为N型金属氧化物半导体(NMOS)晶体管，则第一应力层238为压缩应力状态的接触蚀刻停止层，且第二应力层244为伸张应力状态的接触蚀刻停止层，相反地，当第一晶体管207为N型金属氧化物半导体晶体管，且第二晶体管208为P型金属氧化物半导体晶体管，则第一应力层238为伸张应力状态的接触蚀刻停止层，且第二应力层244为压缩应力状态的接触蚀刻停止层。此外，第一介电层246的厚度大约是100至1000埃，而第一应力层238与第二应力层244的厚度大约是500至1500埃。
接着，如图8所示，进行平坦化工艺，例如化学机械抛光工艺(chemicalmechanical polishing process，CMP process)或计时模式(time mode)的化学机械抛光工艺，以磨平第一介电层246、停止层240上的部分第二应力层244，直到暴露出停止层240，然后可以选择性地再于第一介电层246、第一有源区域202上的停止层240与第二应力层244上形成第二介电层248，例如厚度大约是2000至4000埃的二氧化硅层，并可再选择性地进行平坦化工艺，例如化学机械抛光工艺，用以磨平第二介电层248，完成层间介电(interlayer dielectric，ILD)层的工艺。最后进行接触插塞工艺，以形成多个接触插塞(未显示)，用来将第一栅极220、第二栅极230、源极与漏极区域209、与源极与漏极区域213与后续的金属内连线做适当地电连接。
请参考图9至图12，图9至图12为本发明第二优选实施例的应变硅沟道互补式金属氧化物半导体晶体管的工艺剖面示意图。本发明首先提供基底300，而如同上述第一优选实施例，基底300亦具有第一有源区域302、第二有源区域304、与位于第一有源区域302和第二有源区域304之间的绝缘结构306，在此不多加赘述。
接着如图9所示，在半导体基底300的第一有源区域302和第二有源区域304上分别形成第一晶体管307与第二晶体管308。第一晶体管307包含有源极与漏极区域309与第一栅极结构312，第二晶体管308包含有源极与漏极区域313与第二栅极结构314，此外，第一栅极结构312包含有第一栅极介电层318、位于第一栅极介电层318上的第一栅极320、第一衬垫层322、以及位于第一衬垫层322上的第一间隙壁(spacer)324，而第二栅极结构314包含有第二栅极介电层328、位于第二栅极介电层328上的第二栅极330、第二衬垫层332、以及位于第二衬垫层332上的第二间隙壁334。其中，第一栅极介电层318与第二栅极介电层328可以由二氧化硅所构成，第一栅极320与第二栅极330可以由掺杂多晶硅所构成，而第一衬垫层322与第二衬垫层332可以为偏移间隙壁，材料可包含有氧化硅等，且通常为L型，而第一间隙壁324与第二间隙壁334则可包含有氮硅化合物或氧硅化合物，选用L型的间隙壁可以加强应力层的效果。另外，在第一栅极320、第二栅极330、源极与漏极区域309、与源极与漏极区域313上均具有自对准金属硅化物层335。
随后再于第一晶体管307、第二晶体管308、与半导体基底300上形成缓冲层336，然后于缓冲层336上形成第一应力层338，接着再于第一有源区域302与部分绝缘结构306上的第一应力层338上方形成第一掩模层342。其中，第一应力层338可为具有特定应力状态的接触蚀刻停止层，此外，缓冲层336可包含有氧化硅等材料，缓冲层336的厚度可以是0至100埃，而第一掩模层342可以为图案化光致抗蚀剂层。
接着，利用第一掩模层342作为蚀刻掩模进行蚀刻工艺，例如各向异性的干蚀刻工艺，以移除第二有源区域304与部分绝缘结构306上的第一应力层338与缓冲层336，然后再移除第一掩模层342，如图10所示。
然后，如图11所示，在剩余的第一应力层338、第二有源区域304、与部分绝缘结构306上形成第二应力层344，再于第二应力层344上形成第一介电层346，例如二氧化硅(SiO2)层。其中，第二应力层344可为具有特定应力状态的接触蚀刻停止层。因此，当第一晶体管307为P型金属氧化物半导体晶体管，且第二晶体管308为N型金属氧化物半导体晶体管，则第一应力层338为压缩应力状态的接触蚀刻停止层，且第二应力层344为伸张应力状态的接触蚀刻停止层，相反地，当第一晶体管307为N型金属氧化物半导体晶体管，且第二晶体管308为P型金属氧化物半导体晶体管，则第一应力层338为伸张应力状态的接触蚀刻停止层，且第二应力层344为压缩应力状态的接触蚀刻停止层。此外，第一介电层346的厚度大约是100至1000埃，而第一应力层338与第二应力层344的厚度大约是500至1500埃。
接着，如图12所示，进行平坦化工艺，例如计时模式的化学机械抛光工艺，以磨平第一介电层346、第一应力层338上的部分第二应力层344，直到暴露出第一应力层338，然后可以选择性地于第一介电层346、第一有源区域302上的第一应力层338与第二应力层344上形成一第二介电层348，例如厚度大约是2000至4000埃的二氧化硅层，并可再选择性地进行平坦化工艺，例如化学机械抛光工艺，用以磨平第二介电层348，完成层间介电(ILD)层的工艺。最后进行接触插塞工艺，以形成多个接触插塞(未显示)，用来将第一栅极320、第二栅极330、源极与漏极区域309、与源极与漏极区域313与后续的金属内连线做适当地电连接。
请参考图13至图16，图13至图16为本发明第三优选实施例的应变硅沟道互补式金属氧化物半导体晶体管的工艺剖面示意图。如图13所示，本发明首先提供基底400，而如同上述第一与第二优选实施例，基底400具有第一有源区域402、第二有源区域404、与位于第一有源区域402和第二有源区域404之间的绝缘结构406，在此不多加赘述。
接着在半导体基底400的第一有源区域402和第二有源区域404上分别形成第一晶体管407与第二晶体管408。第一晶体管407包含有源极与漏极区域409与第一栅极结构412，第二晶体管408包含有源极与漏极区域413与第二栅极结构414，此外，第一栅极结构412包含有第一栅极介电层418、位于第一栅极介电层418上的第一栅极420、第一衬垫层422、以及位于第一衬垫层422上的第一间隙壁(spacer)424，而第二栅极结构414包含有第二栅极介电层428、位于第二栅极介电层428上的第二栅极430、第二衬垫层432、以及位于第二衬垫层432上的第二间隙壁434。其中，第一栅极介电层418与第二栅极介电层428可以由二氧化硅所构成，第一栅极420与第二栅极430可以由掺杂多晶硅所构成，而第一衬垫层422与第二衬垫层432可以为偏移间隙壁，材料可包含有氧化硅等，且通常为L型，而第一间隙壁424与第二间隙壁434则可包含有氮硅化合物或氧硅化合物，选用L型的间隙壁可以加强应力层的效果。另外，在第一栅极420、第二栅极430、源极与漏极区域409、与源极与漏极区域413上均具有自对准金属硅化物层435。
之后再于第一晶体管407、第二晶体管408、与半导体基底400上形成缓冲层436，然后于缓冲层436上形成第一应力层438，接着再于第一有源区域402与部分绝缘结构406上的第一应力层438上方形成第一掩模层442。其中，第一应力层438可为具有特定应力状态的接触蚀刻停止层，此外，缓冲层436可包含有氧化硅等材料，缓冲层436的厚度可以是0至100埃，而第一掩模层442可以为图案化光致抗蚀剂层。
接着，利用第一掩模层442作为蚀刻掩模进行蚀刻工艺，例如各向异性的干蚀刻工艺，以移除第二有源区域404与部分绝缘结构406上的第一应力层438与缓冲层436，然后再移除第一掩模层442，如图14所示。
然后，如图15所示，在剩余的第一应力层438、第二有源区域404、与部分绝缘结构406上形成第二应力层444，再于第二应力层444上依序形成第一介电层446与第二介电层448。其中，第二应力层444可为具有特定应力状态的接触蚀刻停止层。同样地，当第一晶体管407为P型金属氧化物半导体晶体管，且第二晶体管408为N型金属氧化物半导体晶体管，则第一应力层438为压缩应力状态的接触蚀刻停止层，且第二应力层444为伸张应力状态的接触蚀刻停止层，相反地，当第一晶体管407为N型金属氧化物半导体晶体管，且第二晶体管408为P型金属氧化物半导体晶体管，则第一应力层438为伸张应力状态的接触蚀刻停止层，且第二应力层444为压缩应力状态的接触蚀刻停止层。此外，第一介电层446的厚度大约是100至1000埃，第二介电层448的厚度大约是2000至4000埃，而第一应力层438与第二应力层444的厚度大约是500至1500埃。
接着，如图16所示，进行平坦化工艺，例如化学机械抛光工艺，以磨平第二介电层448，完成层间介电(ILD)层的工艺，然后可以再选择性地进行接触插塞工艺，以形成多个接触插塞(未显示)，用来将第一栅极420、第二栅极430、源极与漏极区域409、与源极与漏极区域413与后续的金属内连线做适当地电连接。
综上所述，由于本发明利用蚀刻工艺搭配化学机械抛光工艺等平坦化工艺以制作应变硅沟道的互补式金属氧化物半导体晶体管，所以可以轻易地解决现有技术中应力层之间重叠区域定义的问题，而且同时可以避免第二应力层受损，以提高工艺成品率。此外，由于本发明只需要使用一道光掩模以及一次蚀刻工艺，所以可以降低制作成本。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。
Claims (56)
1. 一种制作应变硅沟道的互补式金属氧化物半导体晶体管的方法，包含有：
提供一基底，且该基底具有用以制备第一晶体管的至少一第一有源区域、用以制备第二晶体管的至少一第二有源区域、以及位于该第一有源区域和该第二有源区域之间的绝缘结构；
在该第一有源区域上形成至少一第一栅极结构，并且在该第二有源区域上形成至少一第二栅极结构；
形成该第一晶体管的源极与漏极区域，与该第二晶体管的源极与漏极区域；
在该绝缘结构、该第一有源区域与该第二有源区域上形成一第一应力层；
在该第一应力层上形成停止层；
在该第一有源区域上的该第一应力层上的该停止层上形成第一掩模层；
去除该第二有源区域上的该停止层与该第一应力层；
移除该第一掩模层；
在该第一有源区域上的该停止层、部分的该绝缘结构、与该第二有源区域上形成第二应力层；
在该第二应力层上形成第一介电层；以及
进行平坦化工艺，磨平该第一介电层与该停止层上的部分该第二应力层，直到暴露出该停止层。
2. 如权利要求1所述的方法，其中在进行该平坦化工艺以暴露出该停止层之后还包含有：
在该第一介电层、该第一有源区域上的该停止层与该第一应力层上形成第二介电层；以及
进行接触插塞工艺，以形成至少一接触插塞。
3. 如权利要求1所述的方法，其中该第一栅极结构还包含有：
第一栅极介电层；
第一栅极，位于该第一栅极介电层上，且该第一栅极具有一侧壁；以及
第一间隙壁，位于该第一栅极的该侧壁上。
4. 如权利要求1所述的方法，其中该第二栅极结构还包含有：
第二栅极介电层；
第二栅极，位于该第二栅极介电层上，且该第二栅极具有一侧壁；以及
第二间隙壁，位于该第二栅极的该侧壁上。
5. 如权利要求1所述的方法，其中该第一晶体管包含有P型金属氧化物半导体晶体管，且该第二晶体管包含有N型金属氧化物半导体晶体管。
6. 如权利要求5所述的方法，其中该第一应力层为压缩应力状态的接触蚀刻停止层，而该第二应力层为伸张应力状态的接触蚀刻停止层。
7. 如权利要求1所述的方法，其中该第一晶体管包含有N型金属氧化物半导体晶体管，且该第二晶体管包含有P型金属氧化物半导体晶体管。
8. 如权利要求7所述的方法，其中该第一应力层为伸张应力状态的接触蚀刻停止层，而该第二应力层为压缩应力状态的接触蚀刻停止层。
9. 如权利要求1所述的方法，其中该平坦化工艺包含有化学机械抛光工艺或计时模式的化学机械抛光工艺。
10. 如权利要求1所述的方法，其中在该绝缘结构、该第一有源区域与该第二有源区域上形成该第一应力层之前还包含有：
在该绝缘结构、该第一有源区域与该第二有源区域上形成缓冲层。
11. 一种制作应变硅沟道的互补式金属氧化物半导体晶体管的方法，包含有：
提供一基底，且该基底具有用以制备第一晶体管的至少一第一有源区域、用以制备一第二晶体管的至少一第二有源区域、以及位于该第一有源区域和该第二有源区域之间的绝缘结构；
在该第一有源区域上方形成至少一第一栅极结构，以及在该第二有源区域上方形成至少一第二栅极结构；
形成该第一晶体管的源极与漏极区域，与该第二晶体管的源极与漏极区域；
在该绝缘结构、该第一有源区域与该第二有源区域上形成第一应力层；
在该第一有源区域上的该第一应力层上形成第一掩模层；
去除该第二有源区域上的该第一应力层；
移除该第一掩模层；
在该第一有源区域上的该第一应力层、部分的该绝缘结构、与该第二有源区域上形成第二应力层；
在该第二应力层上形成第一介电层；以及
进行平坦化工艺，磨平该第一介电层、该第一应力层上的部分该第二应力层，直到暴露出该第一应力层。
12. 如权利要求11所述的方法，其中在进行该平坦化工艺以暴露出该第一应力层之后还包含有：
在该第一介电层、该第一有源区域上的该第一应力层上形成第二介电层；以及
进行接触插塞工艺，以形成至少一接触插塞。
13. 如权利要求11所述的方法，其中该第一栅极结构还包含有：
第一栅极介电层；
第一栅极，位于该第一栅极介电层上，且该第一栅极具有一侧壁；以及
第一间隙壁，位于该第一栅极的该侧壁上。
14. 如权利要求11所述的方法，其中该第二栅极结构还包含有：
第二栅极介电层；
第二栅极，位于该第二栅极介电层上，且该第二栅极具有一侧壁；以及
第二间隙壁，位于该第二栅极的该侧壁上。
15. 如权利要求11所述的方法，其中该第一晶体管包含有P型金属氧化物半导体晶体管，且该第二晶体管包含有N型金属氧化物半导体晶体管。
16. 如权利要求15所述的方法，其中该第一应力层为压缩应力状态的接触蚀刻停止层，而该第二应力层为伸张应力状态的接触蚀刻停止层。
17. 如权利要求11所述的方法，其中该第一晶体管包含有N型金属氧化物半导体晶体管，且该第二晶体管包含有P型金属氧化物半导体晶体管。
18. 如权利要求17所述的方法，其中该第一应力层为伸张应力状态的接触蚀刻停止层，而该第二应力层为压缩应力状态的接触蚀刻停止层。
19. 如权利要求11所述的方法，其中该平坦化工艺包含有计时模式的化学机械抛光工艺。
20. 如权利要求11所述的方法，其中在该绝缘结构、该第一有源区域与该第二有源区域上形成该第一应力层之前还包含有：
在该绝缘结构、该第一有源区域与该第二有源区域上形成缓冲层。
21. 一种制作应变硅沟道的互补式金属氧化物半导体晶体管的方法，包含有：
提供一基底，且该基底具有用以制备第一晶体管的至少一第一有源区域、用以制备第二晶体管的至少一第二有源区域、以及位于该第一有源区域和该第二有源区域之间的绝缘结构；
在该第一有源区域上方形成至少一第一栅极结构，以及在该第二有源区域上方形成至少一第二栅极结构；
形成该第一晶体管的源极与漏极区域，与该第二晶体管的源极与漏极区域；
在该绝缘结构、该第一有源区域与该第二有源区域上形成第一应力层；
在该第一有源区域上的该第一应力层上形成第一掩模层；
去除该第二有源区域上的该第一应力层；
移除该第一掩模层；
在该第一有源区域上的该第一应力层、部分的该绝缘结构、与该第二有源区域上形成第二应力层；
在该第二应力层上形成第一介电层；
在该第一介电层上形成第二介电层；以及
进行平坦化工艺，以磨平该第二介电层。
22. 如权利要求21所述的方法，其中在进行该平坦化工艺以磨平该第二介电层之后还包含有进行接触插塞工艺，以形成至少一接触插塞。
23. 如权利要求21所述的方法，其中该第一栅极结构还包含有：
第一栅极介电层；
第一栅极，位于该第一栅极介电层上，且该第一栅极具有一侧壁；以及
第一间隙壁，位于该第一栅极的该侧壁上。
24. 如权利要求21所述的方法，其中该第二栅极结构还包含有：
第二栅极介电层；
第二栅极，位于该第二栅极介电层上，且该第二栅极具有一侧壁；以及
第二间隙壁，位于该第二栅极的该侧壁上。
25. 如权利要求21所述的方法，其中该第一晶体管包含有P型金属氧化物半导体晶体管，且该第二晶体管包含有N型金属氧化物半导体晶体管。
26. 如权利要求25所述的方法，其中该第一应力层为压缩应力状态的接触蚀刻停止层，而该第二应力层为伸张应力状态的接触蚀刻停止层。
27. 如权利要求21所述的方法，其中该第一晶体管包含有N型金属氧化物半导体晶体管，且该第二晶体管包含有P型金属氧化物半导体晶体管。
28. 如权利要求27所述的方法，其中该第一应力层为伸张应力状态的接触蚀刻停止层，而该第二应力层为压缩应力状态的接触蚀刻停止层。
29. 如权利要求21所述的方法，其中该平坦化工艺包含有化学机械抛光工艺。
30. 一种应变硅沟道的互补式金属氧化物半导体晶体管的结构，包含有：
基底，且该基底具有至少一第一有源区域、至少一第二有源区域以及一绝缘结构位于该第一有源区域和该第二有源区域之间；
第一晶体管，位于该第一有源区域上方；
第二晶体管，位于该第二有源区域上方；
第一应力层，位于部分的该绝缘结构与该第一晶体管上；
停止层，位于该第一应力层上；
第二应力层，位于该第一晶体管上的部分的该停止层上，并覆盖该绝缘结构与该第二晶体管；以及
第一介电层，位于部分的该第二应力层上，其中该第一晶体管上的该停止层的顶端表面与该第一介电层的顶端表面位于同一平面上。
31. 如权利要求30所述的结构，还包含有：
第二介电层，位于该第一晶体管上的该停止层的顶端表面与该第一介电层的顶端表面上；以及
至少一接触插塞。
32. 如权利要求30所述的结构，其中该第一晶体管还包含有：
第一栅极介电层；
第一栅极，位于该第一栅极介电层上，且该第一栅极具有一侧壁；
第一间隙壁，位于该第一栅极的该侧壁上；以及
源极与漏极区域。
33. 如权利要求30所述的结构，其中该第二晶体管还包含有：
第二栅极介电层；
第二栅极，位于该第二栅极介电层上，且该第二栅极具有一侧壁；
第二间隙壁，位于该第二栅极的该侧壁上；以及
源极与漏极区域。
34. 如权利要求30所述的结构，其中该第一晶体管包含有P型金属氧化物半导体晶体管，且该第二晶体管包含有N型金属氧化物半导体晶体管。
35. 如权利要求34所述的结构，其中该第一应力层为压缩应力状态的接触蚀刻停止层，而该第二应力层为伸张应力状态的接触蚀刻停止层。
36. 如权利要求30所述的结构，其中该第一晶体管包含有N型金属氧化物半导体晶体管，且该第二晶体管包含有P型金属氧化物半导体晶体管。
37. 如权利要求36所述的结构，其中该第一应力层为伸张应力状态的接触蚀刻停止层，而该第二应力层为压缩应力状态的接触蚀刻停止层。
38. 如权利要求30所述的结构，还包含有缓冲层，位于部分的该绝缘结构与该第一晶体管之上，并且位于该第一应力层之下。
39. 一种应变硅沟道的互补式金属氧化物半导体晶体管的结构，包含有：
基底，且该基底具有至少一第一有源区域、至少一第二有源区域以及位于该第一有源区域和该第二有源区域之间的绝缘结构；
第一晶体管，位于该第一有源区域上方；
第二晶体管，位于该第二有源区域上方；
第一应力层，位于部分的该绝缘结构与该第一晶体管上；
第二应力层，位于该第一晶体管上的部分的该第一应力层、部分的该绝缘结构、与该第二晶体管上；以及
第一介电层，位于部分的该第二应力层上，其中该第一晶体管上的该第一应力层的顶端表面与该第一介电层的顶端表面位于同一平面上。
40. 如权利要求39所述的结构，还包含有：
第二介电层，位于该第一晶体管上的该第一应力层的顶端表面与该第一介电层的顶端表面上；以及
至少一接触插塞。
41. 如权利要求39所述的结构，其中该第一晶体管还包含有：
第一栅极介电层；
第一栅极，位于该第一栅极介电层上，且该第一栅极具有一侧壁；
第一间隙壁，位于该第一栅极的该侧壁上；以及
源极与漏极区域。
42. 如权利要求39所述的结构，其中该第二晶体管还包含有：
第二栅极介电层；
第二栅极，位于该第二栅极介电层上，且该第二栅极具有一侧壁；
第二间隙壁，位于该第二栅极的该侧壁上；以及
源极与漏极区域。
43. 如权利要求39所述的结构，其中该第一晶体管包含有P型金属氧化物半导体晶体管，且该第二晶体管包含有N型金属氧化物半导体晶体管。
44. 如权利要求43所述的结构，其中该第一应力层为压缩应力状态的接触蚀刻停止层，而该第二应力层为伸张应力状态的接触蚀刻停止层。
45. 如权利要求39所述的结构，其中该第一晶体管包含有N型金属氧化物半导体晶体管，且该第二晶体管包含有P型金属氧化物半导体晶体管。
46. 如权利要求45所述的结构，其中该第一应力层为伸张应力状态的接触蚀刻停止层，而该第二应力层为压缩应力状态的接触蚀刻停止层。
47. 如权利要求39所述的结构，还包含有缓冲层，位于部分的该绝缘结构与该第一晶体管之上，并且位于该第一应力层之下。
48. 一种应变硅沟道的互补式金属氧化物半导体晶体管的结构，包含有：
基底，且该基底具有至少一第一有源区域、至少一第二有源区域以及一绝缘结构位于该第一有源区域和该第二有源区域之间；
第一晶体管，位于该第一有源区域上方；
第二晶体管，位于该第二有源区域上方；
第一应力层，位于部分的该绝缘结构与该第一晶体管上；
第二应力层，位于该第一晶体管上的部分的该第一应力层、部分的该绝缘结构、与该第二晶体管上；以及
第一介电层，位于该第二应力层上。
49. 如权利要求48所述的结构，还包含有：
第二介电层，位于该第一介电层上；以及
至少一接触插塞。
50. 如权利要求48所述的结构，其中该第一晶体管还包含有：
第一栅极介电层；
第一栅极，位于该第一栅极介电层上，且该第一栅极具有一侧壁；
第一间隙壁，位于该第一栅极的该侧壁上；以及
源极与漏极区域。
51. 如权利要求48所述的结构，其中该第二晶体管还包含有：
第二栅极介电层；
第二栅极，位于该第二栅极介电层上，且该第二栅极具有一侧壁；
第二间隙壁，位于该第二栅极的该侧壁上；以及
源极与漏极区域。
52. 如权利要求48所述的结构，其中该第一晶体管包含有P型金属氧化物半导体晶体管，且该第二晶体管包含有N型金属氧化物半导体晶体管。
53. 如权利要求52所述的结构，其中该第一应力层为压缩应力状态的接触蚀刻停止层，而该第二应力层为伸张应力状态的接触蚀刻停止层。
54. 如权利要求48所述的结构，其中该第一晶体管包含有N型金属氧化物半导体晶体管，且该第二晶体管包含有P型金属氧化物半导体晶体管。
55. 如权利要求54所述的结构，其中该第一应力层为伸张应力状态的接触蚀刻停止层，而该第二应力层为压缩应力状态的接触蚀刻停止层。
56. 如权利要求48所述的结构，还包含有缓冲层，位于部分的该绝缘结构与该第一晶体管之上，并且位于该第一应力层之下。
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