CN102487017A

CN102487017A - 应变cmos器件的制作方法

Info

Publication number: CN102487017A
Application number: CN2010105732563A
Authority: CN
Inventors: 黄敬勇; 韩秋华; 张翼英
Original assignee: Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-12-03
Filing date: 2010-12-03
Publication date: 2012-06-06
Anticipated expiration: 2030-12-03
Also published as: CN102487017B

Abstract

本发明提供的应变CMOS器件的制作方法，包括：提供CMOS器件；在所述CMOS器件表面依次形成第一应力层以及薄膜氧化层；图形化所述薄膜氧化层，暴露出第一应力层位于PMOS晶体管区域的部分；以所述薄膜氧化层为硬掩模刻蚀所述第一应力层；至少在所述薄膜氧化层的表面形成牺牲阻挡层；在上述形成的半导体结构表面形成第二应力层；以所述牺牲阻挡层为刻蚀停止层，刻蚀所述第二应力层位于NMOS晶体管区域的部分；去除所述牺牲阻挡层。本发明通过在薄膜氧化层的表面形成牺牲阻挡层，作为刻蚀停止层，以解决过刻蚀的问题；进一步的，所述牺牲阻挡层可以为无定形碳，具有沉积工艺简单，且便于去除的特点。

Description

应变CMOS器件的制作方法

技术领域

本发明涉及半导体技术领域，更具体地，本发明涉及一种采用了应变技术的CMOS器件制作方法。

背景技术

在半导体器件尤其MOS器件中，提高场效应晶体管的开关频率的一种主要方法是提高驱动电流，而提高驱动电流的主要途径是提高载流子迁移率。现有一种提高场效应晶体管载流子迁移率的技术是应变技术，通过在场效应晶体管的表面形成应力层，通过应力层在晶体管沟道区域形成稳定应力，提高沟道中的载流子迁移率。其中，拉伸应力可以使得沟道区域中的分子排列更加疏松，从而提高电子的迁移率，适用于NMOS晶体管；而压缩应力则使得沟道区域内的分子排布更加紧密，有助于提高空穴的迁移率，适用于PMOS晶体管。

所述应变技术还包括采用S/D退火工艺，使得位于应力层底部的多晶硅栅极再结晶，将应力层所诱发的应力，记忆至晶体管沟道区域中，致使晶体管的电性能改善6～10％。但上述退火工艺所带来的应变记忆效果，仅对于拉伸应力有效，且容易导致沟道区域的压缩应力减弱。因此通常仅对NMOS晶体管表面的应力层进行退火处理。更多关于应力CMOS器件结构及其制作方法可以参见中国专利ZL02131611.2内容。图1至图7示出了现有的应力CMOS器件制作方法的基本流程剖面示意图。

如图1所示，首先提供CMOS器件，所述CMOS器件形成于半导体衬底10上，包括通过浅沟槽11相互绝缘隔离的NMOS晶体管以及PMOS晶体管。

如图2所示，在整个CMOS器件的表面依次沉积第一应力层101以及薄膜氧化层200。所述第一应力层101材质可以为氮化硅，采用热驱动化学气相沉积(TDCVD)或者等离子增强化学气相沉积(PECVD)形成。通过改变所述化学气相沉积的参数(例如反应气体H2的含量)，可以调节所述第一应力层101的应力类型以及应力大小。具体的，所述第一应力层101的应力类型为拉伸应力。所述薄膜氧化层200可以为氧化硅层。

如图3所示，采用光刻工艺进行选择性刻蚀，去除薄膜氧化层200位于PMOS晶体管区域的部分，而保留位于NMOS晶体管区域的部分，然后去除光刻胶。

如图4所示，以薄膜氧化层200为硬掩模进行等离子刻蚀，去除所述第一应力层101位于PMOS晶体管区域的部分，然后进行尖峰退火(Spike anneal)工艺。由于经过上述等离子刻蚀工艺后，第一应力层101仅剩余位于NMOS晶体管区域的部分，因此该部分第一应力层101的拉伸应力将被记忆至NMOS晶体管的沟道区域中，从而增强了其沟道区域的载流子迁移率。

如图5所示，在上述形成的半导体结构表面形成第二应力层102，所述第二应力层102材质也可以为氮化硅，采用TDCVD或PECVD形成，且具有压缩应力。所述第二应力层102将直接覆于PMOS晶体管的表面，对所述PMOS晶体管的沟道区域产生应力作用。而在NMOS晶体管区域，所述第二应力层102通过所述薄膜氧化层200与第一应力层101相间隔。

如图6所示，采用光刻工艺进行选择性刻蚀，去除第二应力层102位于NMOS晶体管区域的部分。其中所述选择性刻蚀为等离子刻蚀，且以所述薄膜氧化层200为刻蚀停止层。去除光刻胶，最终形成图7所示的应变CMOS器件，所述应变CMOS器件的不同晶体管区域具有不同应力作用的应变层。

现有的应变CMOS器件的制造工艺存在如下问题：随着半导体器件的集成度日益增大，CMOS器件中相邻栅极的间距也越来越小，为了避免在所述相邻栅极之间产生空洞缺陷(Void issue)，同时保证应力层的厚度以提供足够应力，在图2所示步骤中，薄膜氧化层200的沉积厚度需要非常薄，通常不超过

，远小于应力层的厚度。所述薄膜氧化层200在刻蚀第一应力层101时作为硬掩模，而在刻蚀第二应力层102时作为刻蚀停止层。由于薄膜氧化层200相对于第二应力层102的厚度过薄，且先前在作为硬掩模时厚度会被进一步消耗，因此在刻蚀第二应力层102时，很容易因为无法准确停止于薄膜氧化层200，直接穿通所述薄膜氧化层200而过刻蚀损伤第一应力层101，具体参见图8中所圈区域所示。

发明内容

本发明的目的在于提供一种应变CMOS器件的制作方法，改善NMOS晶体管区域的过刻蚀问题。

本发明提供的应变CMOS器件的制作方法，包括：

提供CMOS器件；在所述CMOS器件表面依次形成第一应力层以及薄膜氧化层；

图形化所述薄膜氧化层，曝露出第一应力层位于PMOS晶体管区域的部分；

以所述薄膜氧化层为硬掩模刻蚀所述第一应力层；

至少在所述薄膜氧化层的表面形成牺牲阻挡层；

在上述形成的半导体结构表面形成第二应力层；

以所述牺牲阻挡层为刻蚀停止层，刻蚀所述第二应力层位于NMOS晶体管区域的部分；

去除所述牺牲阻挡层。

优选的，在刻蚀所述第一应力层后，还包括进行尖峰退火。所述尖峰退火的参数为：退火温度950℃～1100℃，退火时间1秒-2.5秒。

可选的，所述薄膜氧化层的厚度为

可选的，所述牺牲阻挡层还形成于PMOS晶体管区域的表面。

可选的，所述第一应力层的应力类型为拉伸应力，材质为氮化硅，采用化学气相沉积形成，厚度为

所述第二应力层的应力类型为压缩应力，材质为氮化硅，采用化学气相沉积形成，厚度为

优选的，所述牺牲阻挡层与第二应力层的选择刻蚀比大于10。

可选的，所述牺牲阻挡层的材质为无定形碳，采用化学气相沉积形成，厚度为可以采用灰化工艺去除所述牺牲阻挡层。

与现有技术相比，本发明具有以下优点：通过在薄膜氧化层的表面形成牺牲阻挡层，作为刻蚀停止层，以解决过刻蚀的问题；进一步的，所述牺牲阻挡层可以为无定形碳，具有沉积工艺简单，且便于去除的特点。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其他目的、特征和优势将更加清晰。附图中与现有技术相同的部件使用了相同的附图标记。附图并未按比例绘制，重点在于示出本发明的主旨。在附图中为清楚起见，放大了层和区域的尺寸。

图1至图7是现有的应变CMOS器件的制作方法示意图；

图8是现有应变CMOS器件的NMOS晶体管区域出现过刻蚀的示意图；

图9是本发明所述应变CMOS器件制作方法流程图；

图10至图17是本发明实施例应变CMOS器件制作方法的剖面示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

正如背景技术部分所述，现有的应变CMOS器件制作方法中，由于薄膜氧化层相对于厚度过薄，而容易在顶部应变层的刻蚀过程中出现过刻蚀现象，穿通并损伤底部应变层。

针对上述问题，本发明的发明人提供了一种应变CMOS器件的制作方法，在所述薄膜氧化层的表面形成可去除的牺牲阻挡层作为刻蚀停止层，以避免上述过刻蚀现象产生。

参考图9，示出了本发明所述应变CMOS器件的制作方法流程，基本步骤包括：

执行步骤S101、提供CMOS器件，所述CMOS器件形成于半导体衬底上，包括通过浅沟槽绝缘隔离的NMOS晶体管以及PMOS晶体管；具体的，所述NMOS晶体管以及PMOS晶体管，已完成了有源区域及其表面接触层的制作，相邻的栅极之间露出半导体衬底以及所述接触层。

执行步骤S102、在所述半导体结构表面依次形成第一应力层以及薄膜氧化层；所述第一应力层的应力类型应当为拉伸应力，用于增强NMOS晶体管沟道区域内的应力。

执行步骤S103、图形化所述薄膜氧化层，曝露出第一应力层位于PMOS晶体管区域的部分。具体的，可以采用光刻工艺，对所述薄膜氧化层进行选择性刻蚀。

执行步骤S104、以薄膜氧化层为硬掩膜，刻蚀所述第一应力层，去除第一应力层位于PMOS晶体管区域的部分；在完成刻蚀后，还可以对上述形成的半导体结构进行尖峰退火；使得第一应力层位于NMOS晶体管区域的剩余部分的应力记忆至NMOS晶体管的沟道区域中。

执行步骤S105、至少在所述薄膜氧化层的表面形成牺牲阻挡层；所述牺牲阻挡层还可以覆于PMOS晶体管区域的表面，厚度较薄，并不会影响后续第二应力层对PMOS晶体管的应力作用，且可以在应变CMOS器件的接触孔制作工艺中保护该区域的接触层。

执行步骤S106、在上述形成的半导体结构表面形成第二应力层；所述第二应力层应当为压缩应力，用于增强PMOS晶体管沟道区域内的应力。其中第二应力层位于NMOS晶体管区域的部分，通过牺牲阻挡层以及薄膜氧化层与第一应力层相隔绝。

执行步骤S107、以所述牺牲阻挡层为刻蚀停止层，刻蚀所述第二应力层位于NMOS晶体管区域的部分；具体的，采用光刻工艺，刻蚀所述第二应力层。在先前形成牺牲阻挡层时，选用与第二应力层具有较大刻蚀选择比的材料，一方面可以使得进行第二应力层的刻蚀时，能够准确停止于牺牲阻挡层上，从而避免发生穿通过刻蚀的现象，保护第一应力层，另一方面，有利于节省薄膜氧化层的厚度，进一步避免相邻栅极间空洞缺陷的产生。

执行步骤S108，去除牺牲阻挡层。具体的，由于第二应力层位于NMOS晶体管区域的部分已被刻蚀，该区域的牺牲阻挡层已被曝露，因而易于去除；而位于PMOS晶体管区域的牺牲阻挡层，则由于依然位于第二应力层底部，将被保留。经过上述步骤后，便形成本发明所述的应变CMOS器件。

以下结合具体的实施例，对本发明所述应变CMOS器件的制作方法做进一步介绍，阐述其优点。

图10至图20示出了本发明半导体器件制作方法的一个具体实施例的各制作阶段剖面示意图。

如图10所示，提供CMOS器件。所述CMOS器件包括形成于半导体衬底10，且通过浅沟槽11相互绝缘隔离的NMOS晶体管M1以及PMOS晶体管M2。其中，所述NMOS晶体管以及PMOS晶体管的有源区(包括源、漏以及栅电极)均已完成离子掺杂以及硅化工艺，形成有接触层12，所述接触层12用于减小有源区的接触电阻，材质为镍硅化合物。

如图11所示，在上述CMOS器件的表面依次沉积第一应力层101以及薄膜氧化层200。

所述第一应力层101的材质可以为氮化硅，可以通过TDCVD或PECVD等化学气相沉积工艺形成，以提高成膜的均匀性。此外，应当在保证第一应力层101的厚度的前提下，尽可能减小薄膜氧化层200的厚度，以进一步降低因为相邻栅极之间的介质过厚，而在沉积时出现空洞缺陷的可能性。所述薄膜氧化层可以为采用化学气相沉积形成的正硅酸乙酯TEOS或者低温氧化层LTO，本质上均为氧化硅。

本实施例中，第一应力层101的厚度为

应力类型为拉伸应力，应力大小为0.6GPa～1.5GPa(假设拉伸应力为正应力)。所述薄膜氧化层200的厚度为

如图12所示，通过涂覆光刻胶，并进行曝光显影，在NMOS晶体管区域上形成第一光刻胶掩模501，而曝露出PMOS晶体管区域。然后在PMOS晶体管区域上进行选择性刻蚀，去除该区域内的薄膜氧化层200。本实施例中，可以采用氢氟酸进行湿法刻蚀，选择性刻蚀所述薄膜氧化层200，完成对薄膜氧化层200的图形化。所述PMOS晶体管由于受到氮化硅材质的第一应力层101的保护，并不会受到湿法刻蚀的影响。采用灰化工艺去除覆盖于NMOS晶体管区域上的第一光刻胶掩模501，所述图形化后的薄膜氧化层200曝露出了第一应力层101位于PMOS晶体管区域的部分。

如图13所示，以所述薄膜氧化层200为硬掩模，刻蚀所述第一应力层101，去除第一应力层101位于PMOS晶体管区域的部分。具体的，以底部PMOS晶体管中硅材质的半导体衬底或栅电极为刻蚀停止层，采用等离子刻蚀工艺，进行第一应力层101的刻蚀。

为了增强NMOS晶体管的应力效果，可以在第一应力层101的刻蚀结束后，对上述半导体结构进行尖峰退火，将位于NMOS晶体管区域的第一应力层101的应力记忆至底部的NMOS晶体管沟道区域中。本实施例中，所述尖峰退火的参数可以为：退火温度950℃～1100℃，退火时间1秒-2.5秒。

如图14所示，在尖峰退火结束后，至少在所述薄膜氧化层200的表面形成牺牲阻挡层300。所述牺牲阻挡层300的材质应当与后续形成的第二应变层的材质具有显著的选择刻蚀性，以增强刻蚀停止的作用。

本实施例中，所述牺牲阻挡层300的材质为无定形碳，采用化学气相沉积形成于上述步骤形成的半导体结构的表面，厚度为

所述无定形碳与氮化硅的选择刻蚀比超过10以上，在刻蚀氮化硅时，具有非常良好的刻蚀停止作用。

如图15所示，在上述半导体结构的表面，也即牺牲阻挡层300的表面，形成第二应力层102。与第一应力层101相同，所述第二应力层102的材质也可以为氮化硅，并通过TDCVD或PECVD等化学气相沉积工艺形成。

本实施例中，所述第二应力层102的厚度为

应力类型为压缩应力，应力大小为-2.5GPa～-3.5GPa。在NMOS晶体管区域，由于牺牲阻挡层300与薄膜氧化层200的存在，所述第二应力层102与第一应力层101相互隔绝。

如图16所示，再次通过涂覆光刻胶，并进行曝光显影，在PMOS晶体管区域上形成第二光刻胶掩模502，而曝露出NMOS晶体管区域。然后以所述牺牲阻挡层300为刻蚀停止层，进行等离子刻蚀工艺，去除第二应力层102位于位于NMOS晶体管区域内的部分。

由于牺牲阻挡层300与第二应力层102之间的选择刻蚀比较大，上述等离子刻蚀工艺很容易停止于牺牲阻挡层300上，且底部的薄膜氧化层300还能够起到双重保险的作用，进一步避免了发生过刻蚀穿通薄膜氧化层300，而损伤第一应力层101的现象。

如图17所示，去除所述牺牲介质层300。由于本实施例所述的牺牲介质层300为无定形碳，因此可以采用灰化工艺使之与第二光刻掩模502一并去除，无需增加额外的湿法或干法刻蚀等去除工艺，进一步简化了工艺步骤。

此外，在经过前述对第二应力层102的等离子刻蚀后，仅有NMOS晶体管区域的牺牲阻挡层300被曝露，而PMOS晶体管区域的牺牲阻挡层300位于第二应力层102底部，因此也仅有NMOS晶体管区域的牺牲介质层300被去除。所述位于PMOS晶体管区域的牺牲阻挡层300可以在后续的接触孔制作工艺中保护接触层12，减少镍硅化合物的损耗，因此并无去除的必要。

综上实施例，本发明在薄膜氧化层的表面形成与第二应力层具有较大选择刻蚀比的牺牲阻挡层，替代所述薄膜氧化层起到刻蚀停止的作用，有效改善了NMOS晶体管区域的过刻蚀问题。而且有助于节省薄膜氧化层的厚度，降低邻近栅极之间出现空洞缺陷的可能性。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。