KR101120770B1 - 분리 영역을 갖는 반도체 디바이스를 형성하기 위한 방법 - Google Patents
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Abstract
누설 전류를 감소시키는 분리 구조를 갖는 반도체 디바이스(10)를 형성하기 위한 방법이 제공된다. 채널 분리 구조(32, 30, 34)는 채널 구조를 통해 누설 전류를 감소시킨다. 또한, 전류 전극 유전 절연 구조(36)가 전류 전극(40)간의 누설을 방지하기 위해 전류 전극 영역 아래에 형성된다.
반도체 디바이스, 채널 구조, 분리 영역, 소스, 드레인
Description
본 발명은 일반적으로 반도체 디바이스를 형성하기 위한 방법에 관한 것이고, 특히, 분리 영역을 형성하기 위한 방법에 관한 것이다.
반도체 디바이스는 스케일 다운(즉, 크기의 감소)되고, 트랜지스터의 소스와 드레인간의 거리도 감소하고 있다. 감소된 거리는 소스와 드레인간의 누설 경로의 가능성을 증가시킨다. 누설 경로는 트랜지스터가 오프(off) 상태인 때에도 전하가 트랜지스터로부터 누설되도록 한다. 누설된 전하는 트랜지스터를 위한 전원 소스를 고갈시킬 수 있고, 이러한 것은 저 전력 애플리케이션에 있어서 문제를 야기시킬 수 있다. 적어도 이러한 문제로 인해, 트랜지스터의 소스와 드레인간의 누설 전류를 감소시키기 위한 방법이 필요하게 된다.
본 발명은 일례로서 설명되고, 부가된 도면에 의해 제한되지 않으며, 도면에서 동일한 참조번호는 유사한 엘리먼트를 나타낸다.
도 1은 본 발명의 일 실시예에 따라 반도체 기판위에 형성된 반도체 층을 갖는 반도체 디바이스의 일부에 대한 단면을 도시하는 도면.
도 2는 본 발명의 일 실시예에 따라 유전층, 게이트 전극, 및 스페이서를 형성한 후의 도 1의 반도체 디바이스를 도시하는 도면.
도 3은 본 발명의 일 실시예에 따라 에피텍셜 층을 제거한 후의 도 2의 반도체 디바이스를 도시하는 도면.
도 4는 본 발명의 일 실시예에 따라 도 3의 반도체 디바이스의 일부의 단면도 및 다른 부분을 도시하는 도면.
도 5는 본 발명의 일 실시예에 따라 절연층을 형성한 후의 도 3의 반도체 디바이스를 도시하는 도면.
도 6은 본 발명의 일 실시예에 따라 전류 전극 유전 분리 구조를 형성한 후의 도 5의 반도체 디바이스를 도시하는 도면.
도 7은 본 발명의 일 실시예에 따라 전류 전극 유전 분리 구조의 부분을 제거한 후의 도 6의 반도체 디바이스를 도시하는 도면.
도 8은 전류 전극 영역을 형성한 후의 도 7의 반도체 디바이스를 도시하는 도면.
당업자는 도면에서의 엘리먼트는 단순화 및 명확화를 위해서 도해되었고, 반드시 축적대로 도시된 것은 아니라는 것을 알 수 있다. 예컨대, 도면의 몇몇 엘리먼트의 치수는 본 발명의 실시예의 이해를 돕기 위해 다른 엘리먼트에 비례해서 과장될 수 있다.
반도체 디바이스(10)내에 형성된 분리 영역(14) 및 반도체 디바이스(10)위에 형성된 제1 반도체 층(16) 및 제2 반도체 층(18)을 갖는 반도체 디바이스(10)의 단면도가 도 1에 도시된다. 양호한 실시예에서, 반도체 디바이스(10)는 실리콘이지만, 반도체 디바이스(10)는 실리콘 게르마늄, 갈륨 비화물(gallium arsenide)등 및 이들의 조합이 될 수 있다. 분리 영역(14)은 종래의 방법을 이용하여 형성된 셸로우 트렌치 분리(shallow trench isolation)(STI) 영역이 될 수 있다. 도 1에 도시된 실시예에서, 분리 영역(14)은 반도체 기판(12)의 최상부 표면과 함께 동일 평면이다. 다른 실시예에서, 분리 영역(14)은 반도체 기판(12)의 최상부 표면보다 높다.
반도체 기판(12)을 제공하고, 분리 영역(14)을 형성한 후에, 일 실시예에서, 실리콘 게르마늄(SiGe) 또는 실리콘(Si) 층을 에피텍셜 성장시켜 제1 반도체 층(16)이 형성된다. 대안적으로, 비결정 층이 열처리를 통해 피착 및 재결정화되어 제1 반도체 층(16)에 대한 결정 구조가 형성된다. 다른 실시예에서, 반도체 기판(12)의 최상부는 예컨대 게르마늄으로 강하게 이온 주입될 수 있고, 다음에 열처리를 통해 재결정화되어 제1 반도체 층(16)을 형성한다. 이하 명확히 나타나는 바와 같이, 에피텍셜 성장에 의해 형성되면 결정층이 되는 제2 반도체 층(18)위를 덮기 위해 제1 반도체 층(16)은 결정체가 되는 것이 바람직하다.
제2 반도체 층(18)은 제1 반도체 층(16) 위에 형성된다. 일 실시예에서, 제2 반도체 층(18)은 본 실시예에서는 SiGe인 제1 반도체 층(16)으로부터 성장하는 단결정 실리콘(Si)으로 에피텍셜 성장한다. 이하 명백한 바와 같이, 제2 반도체 층(18)은 반도체 디바이스에 대한 채널 영역으로 작용하고, 따라서 제2 반도체 층 (18)은 채널 영역내에서 원하는 전기적 특성을 얻을 수 있도록 결정 구조를 갖는 것이 바람직하다. 제2 반도체 층(18)은 임의의 반도체 재료가 될 수 있고, 양호하게는 결정체이다.
제1 반도체 층(16) 및 제2 반도체 층(18)을 형성한 후에, 제1 유전층(20)이 도 2에 도시된 바와 같이 제2 반도체 층(18)위에 형성된다. 제1 유전층(20)의 일부는 그 이상의 프로세싱이 설명된 후에 더 잘 이해될 수 있는 바와 같이, 반도체 디바이스에 대한 게이트 유전체로서 작용한다.
도전층은 제1 유전층(20)위에 형성되고 패턴화되어 게이트 전극(22)(전류 전극(22))을 형성한다. 게이트 전극(22)은 폴리실리콘 게이트 또는 금속 게이트가 될 수 있다. 임의의 적당한 재료가 이용될 수 있다.
게이트 전극(22)을 형성한 후에, 유전층이 되는 질화물(nitride) 층이 반도체 디바이스(10)위에 피착되고, 이방성으로 에칭되어 질화물 스페이서(24)를 형성하며, 이것은 게이트 전극(22)을 다른 층과 분리하는 작용을 한다. 일 실시예에서, (선택적) 산화물 라이너(liner)가 질화물 스페이서(24)와 게이트 전극(22)간에 존재할 수 있다.
질화물 스페이서(24)위에는 제2 유전 층이 형성되고, 이것은 일 실시예에서 TEOS(tetraethyorthosilane)를 이용하여 형성되는 실리콘 이산화물이다. 대안적으로, 임의의 유전 재료가 이용될 수 있다. 제2 유전층은 유전 스페이서(26)로부터 이방성으로 에칭되고, 이것은 선택적이다. 패턴화된 게이트 전극(22), 질화물 스페이서(24), 및 유전 스페이서(26)는 도 2에 도시된다.
도 3에 도시된 바와 같이, 스페이서(24 및 26)를 형성한 후에 제1 유전층(20), 제2 반도체 층(18) 및 제1 반도체 층(16)이 하드마스크로서 유전 스페이서(26)를 이용하여 에칭되고, 다음에 제1 반도체 층(16)이 제거된다. 하나의 실시예에서, 통상의 화학 작용을 이용하여 제1 유전층(20), 제2 반도체 층(18) 및 제1 반도체 층(16)이 에칭되도록 플라즈마 에칭이 수행된다. 플라즈마 에칭은 반도체 기판(12)내로 에칭되고, 반도체 기판(12)내에 리세스(recess)(27)를 형성한다. 제2 반도체 층(18) 및 제1 반도체 층(16)을 패턴화하는데 이용되는 에칭 화학작용이 반도체 기판(12)에 이용되는 재료에 충분히 선택적이지 않을 수 있기 때문에 리세스(27)가 형성될 수 있다.
제1 유전층(20), 제2 반도체 층(18), 및 제1 반도체 층(16)을 에칭한 후에, 제1 반도체 층(16)의 일부가 습식 또는 플라즈마 에칭을 이용하여 제거되어 갭(gap) 또는 보이드(void)(28)를 형성한다. 화학 작용은 제2 반도체 층(18), 반도체 기판(12) 및 제1 유전층(20) 및 유전 스페이서(26)에 선택적이다. 제1 반도체 층(16)이 실리콘 게르마늄이고, 제2 반도체 층(18) 및 반도체 기판(12)이 실리콘이고, 제1 유전층(20) 및 유전 스페이서(26)가 실리콘 이산화물이면, 예컨대, 희석된 HF, 질산 및 물이 제1 반도체 층(16)을 에칭하는데 이용될 수 있다. 도 3에 도시된 실시예에서, 실질적으로 제1 반도체 층(16)의 전부가 제거된다. 그러나, 게이트 길이가 대략 0.6 마이크론보다 크거나 동일하면, 제1 반도체 층(16)의 일부(제1 반도체 층(16)의 잔여 부분)는 게이트 전극(22) 바로 아래에 잔류할 수 있다. 제1 반도체 층(16)의 잔여 부분은 화학 작용이 제1 반도체 층(16)의 전부를 제거할 수 없기 때문에 대략 갭(28)의 중앙에 있게 된다. 즉, 게이트 길이가 충분히 길면, 갭(28)은 제거되지 않은 제1 반도체 층(16)의 일부에 의해 분할될 수 있다. 그러나, 도시된 실시예에서 제1 반도체 층(16)의 전체가 제거된다.
제1 반도체 층(16)이 제거되어 갭(28)을 형성할 때, 갭(28)위의 층은 게이트 전극(22) 및 반도체 디바이스(10) 일부의 질화물 스페이서(24) 및 유전 스페이서(26)에 의해 지지되고, 이것은 도 3에는 도시되지 않고, 도 4에 도시된다. 도 4는 페이지에 수직인(즉, 페이지의 내부 또는 외부로) 방향에서 도 3의 단면도이다. 따라서, 도 3 및 4의 구조는 서로 수직이다.
도 4에 도시된 바와 같이, 제1 유전층(20)은 제2 반도체 층(18) 주위를 둘러싸고, 제1 반도체 층(16) 주위도 둘러싸고 있다. 즉, 제1 유전층(20)은 게이트 전극(22)으로부터 제2 반도체 층(18)을 분리한다. 제1 반도체 층(16)이 제거될 때, 제1 유전층(20)은 갭(28) 주위를 둘러쌀 수 있다. 대안적으로, 제1 반도체 층(16) 주위를 둘러싸는 제1 유전층(20)은 갭(28)을 형성할 때 제거될 수 있다. 게이트 전극(22)은 제1 유전층(20)을 지나 분리 영역(14)까지 연장된다. 게다가, 질화물 스페이서(24) 및 유전 스페이서(26)는 도 4에 도시된 바와 같이, 분리 영역(14)에서 종결될 수 있다.
도 5는 터널 하부 층(29)을 형성하기 위해 갭(28)을 충전한 후의 도 3의 반도체 디바이스(10)를 도시한다. 제1 반도체 층(16)의 적어도 일부를 제거한 후에, 제2 유전층(30) 및 제3 유전층(34)이 적어도 갭(28)내에 형성된다. 제2 유전층(30) 및 제3 유전층(34)은 급속 열적 산화(RTO)에 의해 형성되어 제2 반도체 층(18)과 제2 유전층(30)의 하부 표면과 반도체 기판(12)과 제3 유전층(34)의 최상부간에 고 품질의 인터페이스를 생성한다. 고온 산화물(HTO)은 제2 유전층(30) 및 제3 유전층(34)을 원하는 두께까지 두껍게 하기 위해 RTO후에 피착될 수 있다. 제2 유전층(30) 및 제3 유전층(34)을 형성하도록 반도체 디바이스(10)가 프로세스중에 마스킹되지 않기 때문에, 임의의 노출된 표면은 산화될 수 있다. 따라서, 도 5에 도시된 바와 같이, 제2 유전층(30)은 게이트 전극(22)의 일부, 유전 스페이서(26)의 일부, 제1 유전층(20)의 일부, 및 제2 반도체층(18)의 일부와 접하게 된다. 게다가, 제3 유전층(34)은 리세스(27)를 포함하는 반도체 기판(12)과 접하게 된다.
제2 유전층(30) 및 제3 유전층(34)을 형성한 후에, 질화물 층(32)이 화학 기상 증착(CVD) 또는 플라즈마 기상 증착(PVD)된다. 질화물(예컨대, Si3N4)은 제2 반도체 층(18)의 산화를 방지하기 때문에 바람직하다. 또한, 질화물은 제1 유전층(20), 제2 유전층(30) 및 제3 유전층(34)에 선택적이기 때문에 질화물이 제거될 때 이러한 층들은 영향받지 않는다. 따라서, 질화물외에 이러한 특성을 갖는 임의의 다른 재료도 이용될 수 있다. 질화물층(32)은 제2 유전층(30)과 제3 유전층(34)사이 뿐만 아니라 갭(28) 외부인 제2 유전층(30)의 일부에도 형성된다. 질화물 층(32), 제2 유전층(30) 및 제3 유전층(34)은 제2 반도체 층(18)(즉, 채널 구조(18))에 대하여 분리 영역(즉, 채널 분리 구조 또는 층)을 형성한다.
도 6에 도시된 바와 같이, 질화물 층(32)은 이방성으로 에칭되어 리세스(27)(즉, 질화물 층(32)의 최하부)내의 제3 유전층(34)위의 질화물 층(32)의 일부 를 제거한다. 또한, 게이트 전극위의 것들과 같은, 수평인 질화물 층(32)의 일부도 역시 제거된다. CF4와 같은 플루오르계 화합물이 이용될 수 있다.
질화물 층(32)의 일부를 제거한 후에, 반도체 기판의 최상부 또는 노출된 표면은 산화되어 도 6에 도시된 바와 같이 전류 전극 유전 분리 구조(36)를 형성한다. 전류 전극 유전 분리 구조(36)를 형성하기 위해 반도체 기판(12)이 산화되거나 제3 유전 층(34)의 일부와 같이, 프로세스 중에 반도체 기판(12) 위에 이미 생성된 산화물 위에 산화물이 형성될 수 있다. 따라서, 존재한다면, 리세스(27)가 산화될 수 있다. 건식 산화, 습식 산화, 또는 이들 2가지의 조합이 수행되어 전류 전극 유전 분리 구조(36)가 형성된다.
일 실시예에서, 전류 전극 유전 분리 구조(36)는 그 두께가 대략 50 내지 1000옹스트롬(Angstroms)(50-100nm), 또는 양호하게는 대략 50 내지 500옹스트롬(50-50nm) 또는 더 양호하게는 대략 100 내지 300옹스트롬(10-30nm)이다. 이에 무관하게, 전류 전극 유전 분리 구조(36)는, 제2 반도체 층(18)이 후속적으로 에피텍셜 성장 전류 전극에 이용되므로 소스 및 드레인이 형성될 때 제2 반도체 층(18)의 측벽을 완전히 덮지 못한다.
일 실시예에서, 전류 전극 유전 분리 구조(36)는 질화될 수 있고, 이에 따라 산질화물(oxynitride) 영역이 될 수 있다. 반도체 기판(12)이 실리콘이면, 전류 전극 유전 분리 구조(36)는 실리콘 이산화물 또는 질화되면 실리콘 산질화물이 된다. 산화를 위한 온도는 양호하게는 섭씨 700 내지 1100도가 바람직하다. 도 6에 도시된 실시예에서, 전류 전극 유전 분리 구조(36)는 반도체 기판(12)내에 형성되고, 분리 영역(14) 및 제3 유전층(34)와 접하게 된다. 전류 전극 유전 분리 구조(36)의 형성 동안 게이트 전극(22)의 최상부가 산화되는 것을 방지하기 위해, ARC(anti-reflective coating)이 존재할 수 있다. ARC는 게이트 전극(22)을 에칭할 때 형성될 수 있고, 전류 전극 유전 분리 구조(36)의 형성 후 까지는 제거되지 않을 수 있다.
전류 전극 유전 분리 구조(36)를 형성한 후에, 터널 하부층(29) 외부에 잔류하는 질화물 층(32)의 일부는, 일 실시예에서 제2 유전층(30)에 이용되는 재료에 선택적인 에칭 프로세스를 이용하여 제거된다. (터널 하부층(29)의 단부에 존재하는 질화물 층(32)의 일부도 역시 제거될 수 있다는 것을 당업자는 알 수 있다.) 또한, 질화물 층(32)의 일부를 제거하는데 이용되는 화학 작용도 전류 전극 유전 분리 구조(36)에 선택적인 것이 바람직하다. 다음에, 갭(28) 외부의 제2 유전 층(30)의 일부는 에칭을 통하여 제거된다. (터널 하부층(29)의 단부에 존재하는 질화물 층(32)의 일부도 역시 제거될 수 있다는 것을 당업자는 알 수 있다.) 제2 유전층(30) 및 전류 전극 유전 분리 구조(36)가 모두 유전 재료이고, 심지어 동일한 재료일 수 있기 때문에, 제2 유전층(30)을 에칭하는 동안 전류 전극 유전 분리 구조(36)의 어느 정도는 제거될 가능성이 있다. 그러나, 제2 유전층(30)은 전류 전극 유전 분리 구조(36)에 비해 얇아서 전류 전극 유전 분리 구조(36)의 제거량은 사소하거나 전류 전극 유전 분리 구조(36)의 두께를 결정할 때 고려될 수 있다. 터널 하부층(29) 외부에 있는 질화물 층(32) 및 제2 유전 층(30)의 일부를 제거한 후의 결과적인 구조가 도 7에 도시된다.
도 8에 도시된 바와 같이, 터널 하부층(29) 외부에 있는 질화물 층(32) 및 제2 유전 층(30)의 일부를 제거한 후에, 전류 전극 영역/구조(40)가 제2 반도체 층(18)으로부터 선택적 에피텍셜 성장에 의해 형성된다. 즉, 전류 전극 영역(40)만이 성장된다. 따라서, 제2 반도체 층(18)이 실리콘이면, 전류 전극 영역(40)은 실리콘(Si), SiGe 또는 SiGeC가 될 수 있다. 다른 실시예에서, 전류 전극 영역(40)은 실리콘 게르마늄이다. 전류 전극 영역(40)은 반도체 재료가 에피텍셜 성장된 후에 도핑될 수 있거나 에피텍셜 성장중에 도핑될 수 있다. 전류 전극 영역(40)의 각각은 소스 또는 드레인(영역)이다.
지금까지, 1) 제2 유전층(30), 질화물 층(32), 및 갭(28)내의 제3 유전층(34); 2) 전류 전극(반도체) 구조(40); 및 3) 전류 전극 유전 분리 구조(36)등 3개의 분리 영역을 갖는 반도체 디바이스를 형성하기 위한 방법에 제공됨을 알 수 있다. 일 실시예에서, 반도체 디바이스는 분리 트랜지스터이다. 전류 전극 유전 분리 구조(36)는 반도체 기판(12)을 통하는 전류 전극(40)간의 누설 경로를 차단 또는 최소화한다. 제2 유전층(30), 질화물 층(32), 및 갭(28)내의 제3 유전 층은 채널내의 전류 누설을 차단 또는 최소화한다.
3개의 분리 영역의 존재는 반도체 기판이 실리콘-온-절연체(SOI) 기판과 같이 작용하도록 한다. 따라서, 반도체 디바이스(10)는 의사-SOI(pseudo-SOI) 이다. 게다가, 매립된 산화물(BOX) 층 대신에 반도체 디바이스를 위한 3개의 분리 영역을 갖는 것은 더 얇은 산화물 또는 유전층을 허용한다. 또한, SOI 웨이퍼는 반도체 디바이스용 반도체 층내에 형성된 3개의 분리 영역을 갖는 반도체 디바이스를 구입하는 것보다 더 고가이다.
게다가, 전류 전극 유전 분리 구조(36)를 형성하는 프로세스는 특정 반도체 디바이스 또는 트랜지스터에 맞추어지고, 이에 따라 프로세스는 선택적이다. 즉, 반도체 웨이퍼상에 단지 몇몇 또는 하나의 반도체 디바이스만이 전류 전극 유전 분리 구조(36)를 가질 수 있고, 이에 반해 다른 것은 전류 전극 유전 분리 구조(36)를 갖지 못한다. 그리고, 반도체 웨이퍼상의 몇몇 또는 하나의 반도체 디바이스는 채널 분리(구조)를 가질 수 있다.
또한, 채널 분리(구조)를 스트레싱(stressing)하는 전류 전극 유전 분리 구조(36)로 인해 이점이 생길 수 있다. 산화물이 형성될 때 그 부피가 확장하고, 이에 따라 전류 전극 유전 분리 구조(36)는 채널 분리(구조)상에 압축적인 스트레스를 지속적으로 가할 수 있고, 이것은 홀 및 전자 이동도 및 다른 전기적 특성을 개선시킨다.
여기서 이용된 트랜지스터 용어는 후-제조, 기능적 구조(예컨대 기능적 트랜지스터의 채널) 또는 이러한 구조에 대한 이전 생산 프리커서(precursor)(예컨대, 제조 완료시에 기능적 트랜지스터의 채널이 되는 구조)의 하나 또는 모두를 명칭할 수 있다. 예컨대, 제조 공정중에, 용어 "채널 구조"는 채널 프리커서를 명칭한다. 도 2의 층(18)은 이러한 채널 구조의 일례이고, 이것은 제어 구조(예컨대 도 8의 제어/게이트 전극(22)의 제어)에 따라 동작하는 전류 전극 구조(예컨대, 소스 및 드레인 전극(40))에 결합되어 도 8의 채널이 된다.
전술한 명세서에서, 본 발명은 특정 실시예에 따라 기술되었다. 그러나, 당업자는 다양한 변형 및 변경이 이하의 특허청구범위에 개시된 본 발명의 범주를 벗어남이 없이 만들어질 수 있다는 것을 알 수 있다. 예컨대, 전류 전극 유전 분리 구조(36)는, 기술된 실시예에서 나타나는 바와 같이, 질화물 층이 제1 유전 층(20) 및 채널 분리 구조를 보호하는데 이용될 수 있는 한 프로세스에서 상이한 포인트에서 형성될 수 있다. 따라서, 명세서 및 도면은 제한적이라기 보다는 예시적으로 간주되어야 하고, 이러한 모든 변형은 본 발명의 범주내에 포함되는 것으로 의도된다.
또한, 명세서 및 특허청구범위에서 용어 "전면", "후면", "상부", "하부", "위", "아래" 등은, 만약 있다면, 설명을 위한 목적으로 이용되었고, 반드시 불변하는 상대 위치를 기술하는 것은 아니다. 이렇게 이용된 용어들은 적절한 환경에서 상호교환하여 이용될 수 있기 때문에, 여기 개시된 본 발명의 실시예는 예컨대 도시되거나 여기 개시된 것과는 다른 방식에서 동작할 수 있다.
이점, 다른 장점 및 문제에 대한 해결책이 위에서 특정 실시예에 따라 기술되었다. 그러나, 이점, 장점, 문제에 대한 해결책, 및 임의의 이점, 장점 및 해결책이 발생 또는 더 표명될 수 있도록 하는 임의의 엘리먼트는 임의의 또는 모든 특허청구범위에 대해 임계적, 필수적, 또는 필요한 특징 또는 엘리먼트로서 해석되어서는 안된다. 여기 이용된 용어 "포함", "포함하는" 또는 임의의 다른 변형은 비배타적인 포함으로 의도되어, 엘리먼트의 리스트를 포함하는 프로세스, 방법, 아티클 또는 장치는 이러한 엘리먼트만을 포함하는 것이 아니라 이러한 프로세스, 방 법, 아티클, 또는 장치에 명백하게 리스트되거나 표현되지 않은 다른 엘리먼트도 포함할 수 있다.
Claims (10)
- 분리(isolated) 트랜지스터를 제조하기 위한 방법에 있어서,디바이스 구조를 갖는 반도체 기판을 제공하는 단계 - 상기 디바이스 구조는 채널 구조와, 상기 채널 구조 위에 위치하는 제어 전극 구조를 포함하고, 상기 채널 구조는 상기 반도체 기판위에 서스펜딩(suspend)되어 있으며 상기 제어 전극 구조 밑에 위치함 -;상기 채널 구조와 상기 반도체 기판 사이에 채널 분리 층을 피착하는 단계;상기 채널 구조에 대해 측면으로 배치되는 전류 전극 유전 분리 구조를 형성하는 단계; 및상기 전류 전극 유전 분리 구조위에 전류 전극 구조를 피착하는 단계를 포함하는 분리 트랜지스터 제조 방법.
- 제1항에 있어서,상기 반도체 기판 및 디바이스 구조를 제공하는 단계는,상기 반도체 기판을 제공하는 단계;제1 조성(composition)의 제1 층을 형성하는 단계;상기 제1 층 위에 제2 조성의 제2 층을 형성하는 단계 - 상기 제2 층은 상기 채널 구조를 제공하기 위한 것임 -;상기 제2 층 위에 유전층을 형성하는 단계; 및상기 유전층위에 상기 제어 전극 구조의 적어도 일부를 형성하는 단계를 포함하는 분리 트랜지스터 제조 방법.
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- 제2항에 있어서,상기 제1 조성의 상기 제1 층을 형성하는 단계는 실리콘 게르마늄을 형성하는 단계를 포함하고,상기 제2 조성의 상기 제2 층을 형성하는 단계는 실리콘을 형성하는 단계를 포함하고,상기 유전 층을 형성하는 단계는 실리콘 이산화물을 형성하는 단계를 포함하는 분리 트랜지스터 제조 방법.
- 제1항에 있어서,상기 채널 분리층은 3개의 하부층을 포함하고,상기 채널 분리층을 피착하는 단계는,상기 디바이스 구조 주위에 제1 유전층을 형성하고, 상기 반도체 기판 위 및 상기 채널 구조 아래에 제2 유전층을 형성하는 단계 - 상기 제1 및 제2 유전층은 제1 에칭 특성을 가짐 -; 및상기 제1 유전층 주위에 그리고 상기 제2 유전층 위 및 상기 채널 구조 아래에 제3 유전층을 형성하는 단계 - 상기 제3 유전층은 제2 에칭 특성을 가짐 -를 포함하는 분리 트랜지스터 제조 방법.
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- 분리 트랜지스터를 제조하는 방법에 있어서,기판을 제공하는 단계;상기 기판과 채널 구조 사이에 채널 분리 구조를 형성하는 단계;상기 채널 구조에 대해 측면으로 배치된 제1 전류 전극 영역 및 제2 전류 전극 영역의 각각에서 상기 기판내에 전류 전극 분리 구조를 형성하는 단계 - 상기 채널 분리 구조 및 상기 전류 전극 분리 구조는 인접하여 형성됨 -; 및상기 전류 전극 분리 구조의 각각 위에 전류 전극을 상기 채널 구조로부터 에피텍셜 성장시키는 단계를 포함하는 분리 트랜지스터 제조 방법.
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| KR19990036252A (ko) * | 1996-06-14 | 1999-05-25 | 미셸 이스틴 | 양자 도트 모스 트랜지스터 및 그 제조 방법 |
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Non-Patent Citations (1)
| Title |
|---|
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