CN105826234A - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法，包括：提供衬底；在所述衬底内形成若干第一隔离层和若干第二隔离层，所述第一隔离层与第一方向平行，所述第二隔离层与第二方向平行，所述第一方向与第二方向不同，两个相邻第一隔离层和两个相邻第二隔离层包围部分衬底，所包围的部分衬底形成有源区；采用第一应力工艺在所述第一隔离层表面形成第三隔离层；采用第二应力工艺在所述第二隔离层表面形成第四隔离层；在形成第三隔离层和第四隔离层之后，在所述有源区的衬底表面形成半导体层，所述第三隔离层和第四隔离层对所述半导体层施加的应力相反。所形成的半导体结构性能改善。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。
背景技术
半导体集成电路的发展方向为增加密度与缩小元件。在集成电路制造技术中，隔离结构是一种重要技术，形成在半导体衬底上的元件采用隔离结构进行相互间的绝缘隔离。随着半导体制造技术的进步，浅沟槽隔离(ShallowTrenchIsolation，简称STI)技术由于其隔离效果好、制造工艺简单，已经逐渐取代了传统半导体器件制造技术中，采用例如局部硅氧化工艺(LOCOS)等工艺所形成的常用的隔离结构。
浅沟槽隔离结构在目前的半导体器件制造中用于器件隔离。如图1所示，图1是浅沟槽隔离结构的剖面结构示意图，包括：位于衬底100内的沟槽；位于沟槽侧壁和底部表面的衬垫氧化层101；以及位于衬垫氧化层101表面、且填充满沟槽的隔离层102。
所述浅沟槽隔离结构的形成工艺包括：在衬底100表面形成掩膜层，所述掩膜层暴露出采用刻蚀工艺在衬底内形成沟槽；在所述沟槽的侧壁和底部表面形成衬垫氧化层101；在所述衬底和衬垫氧化层101表面形成填充满所述沟槽的隔离膜；采用化学机械抛工艺抛光所述隔离膜，直至暴露出衬底100表面为止，形成隔离层102。
然而，随着半导体技术的不断发展，器件尺寸不断缩小，而器件密度不断提高，对半导体器件的性能产生不良影响。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，所形成的半导体结构性能改善。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底内形成若干第一隔离层和若干第二隔离层，所述第一隔离层与第一方向平行，所述第二隔离层与第二方向平行，所述第一方向与第二方向不同，两个相邻第一隔离层和两个相邻第二隔离层包围部分衬底，所包围的部分衬底形成有源区；采用第一应力工艺在所述第一隔离层表面形成第三隔离层；采用第二应力工艺在所述第二隔离层表面形成第四隔离层；在形成第三隔离层和第四隔离层之后，在所述有源区的衬底表面形成半导体层，所述第三隔离层和第四隔离层对所述半导体层施加的应力相反。
可选的，采用第一应力工艺形成第三隔离层的步骤包括：采用高密度等离子体沉积工艺在所述衬底、第一隔离层和第二隔离层表面形成第一隔离膜；在所述第一隔离膜表面形成第一掩膜层，所述第一掩膜层覆盖需要形成第三隔离层的对应区域；以所述第一掩膜层为掩膜，刻蚀所述第一隔离膜，直至暴露出衬底表面为止，形成第三隔离层；在刻蚀所述第一隔离膜之后，去除所述第一掩膜层。
可选的，所述高密度等离子体沉积工艺的参数包括：工艺气体包括硅烷、氧气和氩气，氧气的流量为140标准毫升/分钟～260标准毫升/分钟，硅烷的流量为3标准毫升/分钟～50标准毫升/分钟，氩气的流量为50标准毫升/分钟～1000标准毫升/分钟，压强为3毫托～10毫托，温度为380摄氏度～450摄氏度，低频射频功率为2000瓦～5000瓦，高频射频功率为1500～3000瓦。
可选的，所述第三隔离层向所述半导体层施加压应力。
可选的，在形成所述第三隔离层之后，形成所述第四隔离层。
可选的，采用第二应力工艺形成第四隔离层的步骤包括：采用高深宽比沉积工艺在所述衬底、第三隔离层和第二隔离层表面形成第二隔离膜；在所述第二隔离膜表面形成第二掩膜层，所述第二掩膜层覆盖需要形成第四隔离层的对应区域；以所述第二掩膜层为掩膜，刻蚀所述第二隔离膜，直至暴露出衬底表面为止，形成第四隔离层；在刻蚀所述第二隔离膜之后，去除所述第二掩膜层。
可选的，还包括：在形成所述第二掩膜层之前，对所述第二隔离膜进行平坦化工艺，直至暴露出所述第三隔离层表面为止。
可选的，还包括：在形成采用高深宽比沉积工艺形成第二隔离膜之后，对所述第二隔离膜进行退火工艺。
可选的，所述第四隔离层向所述半导体层施加拉应力。
可选的，所述第一隔离层和第二隔离层采用第二应力工艺形成，所述第一隔离层和第二隔离层向衬底施加的应力、与所述第四隔离层向半导体层施加的应力相同。
可选的，所述第一隔离层和第二隔离层向所述衬底施加拉应力。
可选的，所述第一隔离层和第二隔离层的形成步骤包括：在所述衬底内形成第一沟槽和第二沟槽，所述第一沟槽与第一方向平行，所述第二沟槽与第二方向平行，两个相邻第一沟槽和两个相邻第二沟槽包围部分衬底，所包围的部分衬底形成有源区；采用高深宽比沉积工艺在所述衬底表面、以及所述第一沟槽和第二沟槽内形成填充满所述第一沟槽和第二沟槽的第三隔离膜；平坦化所述第三隔离膜直至暴露出所述衬底表面，在第一沟槽内形成第一隔离层，在第二沟槽内形成第二隔离层。
可选的，所述高深宽比沉积工艺的参数包括：前驱体为正硅酸乙酯，工艺气体包括臭氧，所述正硅酸乙酯的流量200～2000毫克/分钟，臭氧的流量为5000标准毫升/分钟～3000标准毫升/分钟；所述沉积气体还包括氮气、氧气和氦气，氮气的流量为1000标准毫升/分钟～10000标准毫升/分钟，氧气的流量为0标准毫升/分钟～5000标准毫升/分钟，氦气的流量为5000标准毫升/分钟～20000标准毫升/分钟；气压为300托～600托，温度为400摄氏度～600摄氏度。
可选的，在形成半导体层之后，在所述半导体层表面形成栅极结构；在所述栅极结构两侧的半导体层内形成源区和漏区，所述源区和漏区位于所述栅极结构沿第二方向的两侧，所述源区和漏区内掺杂P型离子。
可选的，所述栅极结构包括：位于半导体层表面的栅介质层；位于栅介质层表面的栅极层；位于栅极层和栅介质层侧壁表面的侧墙。
可选的，所述第一方向垂直于第二方向。
可选的，所述第一隔离层、第二隔离层、第三隔离层和第四隔离层的材料包括氧化硅。
可选的，所述半导体层的形成工艺为选择性外延沉积工艺。
可选的，所述半导体层的材料为单晶硅、单晶锗、硅锗或碳化硅。
可选的，所述第三隔离层和第四隔离层的表面齐平；所述半导体层表面低于或齐平于所述第三隔离层和第四隔离层表面。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，衬底内形成有若干与第一方向平行的第一隔离层、以及若干与第二方向平行的第二隔离层，而两个相邻第一隔离层和两个相邻第二隔离层包围部分衬底形成有源区；在所述第一隔离层表面形成第三隔离层，在所述第二隔离层表面形成第四隔离层。当在所述有源区的衬底表面形成半导体层之后，由于所述第三隔离层采用第一应力工艺形成，所述第四隔离层材料第二应力工艺形成，能够使所述第三隔离层和第四隔离层对所述半导体层施加的应力相反，从而使得所述半导体层受到的应力能够相互抵消。由于所述半导体层的内部或表面后续用于形成半导体器件，由于所述半导体层内受到的应力得以抵消，避免了因半导体层受到应力影响而导致半导体器件的性能下降。从而保证了后续形成于半导体层的内部或表面半导体器件性能稳定、可靠性提高。
进一步，在采用第一应力工艺形成第三隔离层的步骤中，采用高密度等离子体沉积工艺形成第一隔离膜，由所述第一隔离膜刻蚀形成第三隔离层。由于在所述高密度等离子体沉积工艺中，用于沉积的材料等离子体以带有高能量的状态向衬底、第一隔离层和第二隔离层表面轰击，所形成的第三隔离层的密度较高，从而能够使所述第三隔离层与所述第一隔离层、第四隔离层以及后续形成的半导体层之间具有压应力。所述第三隔离层的压应力与所述第四隔离层的应力相反，从而能够抵消半导体层内受到的应力作用。
进一步，在采用第二应力工艺形成第四隔离层的步骤中，采用高深宽比沉积工艺形成第二隔离膜，由所述第二隔离膜刻蚀形成第四隔离层。由于在所述高深宽比沉积工艺中，所形成的第四隔离层的密度较低，使得所述第四隔离层与所述第二隔离层、第三隔离层以及后续形成的半导体层之间具有拉应力。所述第四隔离层的拉应力与所述第三隔离层的应力相反，从而能够抵消半导体层内受到的应力作用。
进一步，所述第一隔离层和第二隔离层采用第二应力工艺形成，所述第一隔离层和第二隔离层向衬底施加的应力、与所述第四隔离层向半导体层施加的应力相同。由于所述第三隔离层和第四隔离层对所述半导体层施加的应力相反，因此所述第一隔离层与第三隔离层向半导体层施加的应力相反；所述第一隔离层和第三隔离层平行于第一方向，即所述第一隔离层和第三隔离层能够沿第二方向，向半导体层和衬底施加较小的应力。而第二隔离层与第四隔离层向半导体层施加的应力相同；由于所述第二隔离层和第四隔离层平行于第二方向，因此所述第二隔离层和第四隔离层能够沿第一方向，向所述半导体层和衬底施加较大的应力。由于所述半导体层内部和表面用于形成半导体器件，因此能够根据所述半导体层和衬底受到的应力种类和应力方向，选择半导体器件的设置位置和方向，使半导体器件的性能进一步提高。
进一步，在半导体层表面形成栅极结构，在所述栅极结构两侧的半导体层内形成源区和漏区，所述源区和漏区内掺杂P型离子，即所述栅极结构、源区和漏区形成PMOS晶体管。由于所述源区和漏区位于所述栅极结构沿第二方向的两侧，所述第二方向即晶体管的沟道长度方向，所述第一方向为晶体管的沟道宽度方向。而第一隔离层能够沿第二方向对衬底施加拉应力，由于所述半导体层表面具有第三隔离层，而第三隔离层向半导体层施加的应力为压应力成，因此，所述第一隔离层在第二方向上施加的拉应力能够被第三隔离层抵消，从而避免了PMOS晶体管在沟道长度方向上受到拉应力的不良影响而性能下降。同时，由于第二隔离层和第四隔离层同时沿第一方向对衬底和半导体层施加拉应力，即PMOS晶体管在沟道宽度方向上受到较大的拉应力。而对于PMOS晶体管来说，在沟道宽度的方向上受到拉应力使，性能能够提高，因此，所形成的PMOS晶体管的性能提高。
附图说明
图1是浅沟槽隔离结构的剖面结构示意图；
图2至图14是本发明实施例的半导体结构的形成过程的结构示意图。
具体实施方式
如背景技术所述，浅沟槽隔离结构会对半导体器件的性能产生不良影响。
随着半导体器件密度不断提高，半导体器件尺寸不断缩小，要求所述浅沟槽隔离结构的尺寸也相应缩小；同时，为了保证足够的隔离能力，所述浅沟槽隔离结构的深度不宜相应缩小，因此，导致所述浅沟槽隔离结构的深宽比(AspectRatio)较高。为了克服高深宽比沟槽的填充问题，在一实施例中，采用高深宽比沉积工艺(HighAspectRatioProcess，简称HARP)在所述沟槽内形成绝缘材料的隔离膜，以避免因沟槽顶部过早闭合而在所形成的隔离层102(如图1所示)内部形成空隙(void)。
所述高深宽比沉积工艺能够用于形成氧化硅材料，所述高深宽比工艺具体包括在衬底内的沟槽内填充前驱体正硅酸乙酯(TEOS)；之后，以臭氧(O3)为反应气体对所填充的前驱体进行氧化，在沟槽内形成氧化硅材料的隔离膜。
经过研究发现，请继续参考图1，在所述高深宽比沉积工艺中，由于以臭氧对前驱体进行氧化而形成的隔离膜为单晶或多晶结构，而且所形成的隔离膜与衬底之间形成晶格失配，所形成的隔离层102与衬底100之间存在应力，即浅沟槽隔离结构与衬底100之间存在应力。由于所述隔离层102的材料为氧化硅，所述衬底100的材料为单晶硅，所述氧化硅的晶格常数小于所述单晶硅的晶格常数，因此所述隔离层102对所述衬底100施加拉应力。
相邻浅沟槽隔离结构之间的衬底100作为有源区，在一实施例中，所述有源区用于形成晶体管，当所述浅沟槽隔离结构位于所述沿晶体管源区和漏区两侧时，所述浅沟槽隔离结构沿晶体管沟道长度方向对所述衬底施加拉应力。当所述晶体管为PMOS晶体管时，由于晶体管的载流子为空穴，所述空穴的迁移能力较弱，所述拉应力会减弱所述空穴的迁移，导致晶体管的性能下降。
为了解决上述问题，本发明提供一种半导体结构的形成方法。其中，衬底内形成有若干与第一方向平行的第一隔离层、以及若干与第二方向平行的第二隔离层，而两个相邻第一隔离层和两个相邻第二隔离层包围部分衬底形成有源区；在所述第一隔离层表面形成第三隔离层，在所述第二隔离层表面形成第四隔离层。当在所述有源区的衬底表面形成半导体层之后，由于所述第三隔离层采用第一应力工艺形成，所述第四隔离层材料第二应力工艺形成，能够使所述第三隔离层和第四隔离层对所述半导体层施加的应力相反，从而使得所述半导体层受到的应力能够相互抵消。由于所述半导体层的内部或表面后续用于形成半导体器件，由于所述半导体层内受到的应力得以抵消，避免了因半导体层受到应力影响而导致半导体器件的性能下降。从而保证了后续形成于半导体层的内部或表面半导体器件性能稳定、可靠性提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图14是本发明实施例的半导体结构的形成过程的结构示意图。
请参考图2和图3，图3是图2的俯视结构示意图，图2是图3沿AA’方向的剖面结构示意图，提供衬底200；在所述衬底200内形成若干第一隔离层201和若干第二隔离层202，所述第一隔离层201与第一方向X平行，所述第二隔离层202与第二方向Y平行，所述第一方向X与第二方向Y不同，两个相邻第一隔离层201和两个相邻第二隔离层202包围部分衬底200，所包围的部分衬底200形成有源区。
所述衬底200用于形成半导体器件。所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)。在本实施例中，所述衬底200为硅衬底。
在本实施例中，由所述第一隔离层201和第二隔离层202包围的衬底、以及后续于所包围的衬底表面形成的半导体层作为有源区，而有源区用于形成半导体器件。在本实施例中，后续在所述有源区形成晶体管。在本实施例中，所述第一方向X垂直于第二方向Y，即所述第一隔离层201垂直于第二隔离层202，所述有源区为矩形区域。
所述第一隔离层201和第二隔离层202包括氧化硅。在本实施例中，所述第一隔离层201和第二隔离层202采用第二应力工艺形成，所形成的第一隔离层201和第二隔离层202能够向所述衬底200施加拉应力；而且，由于后续形成于第二隔离层202表面的第四隔离层也采用第二应力工艺形成，因此第二隔离层202和第四隔离层的应力相同，则后续形成的半导体层和衬底200在第一方向X上受到的应力较大；同时，后续形成的第三隔离层与第一隔离层201应力方向相反，则后续形成的半导体层与衬底200在第二方向Y上受到的应力较小。
所述第一隔离层201和第二隔离层202的形成步骤包括：在所述衬底200内形成第一沟槽和第二沟槽，所述第一沟槽与第一方向X平行，所述第二沟槽与第二方向Y平行，两个相邻第一沟槽和两个相邻第二沟槽包围部分衬底200，所包围的部分衬底形成有源区；采用高深宽比沉积工艺在所述衬底200表面、以及所述第一沟槽和第二沟槽内形成填充满所述第一沟槽和第二沟槽的第三隔离膜；平坦化所述第三隔离膜直至暴露出所述衬底200表面，在第一沟槽内形成第一隔离层201，在第二沟槽内形成第二隔离层202。
所述高深宽比沉积工艺的参数包括：前驱体为正硅酸乙酯，工艺气体包括臭氧，所述正硅酸乙酯的流量200～2000毫克/分钟，臭氧的流量为5000标准毫升/分钟～3000标准毫升/分钟；所述沉积气体还包括氮气、氧气和氦气，氮气的流量为1000标准毫升/分钟～10000标准毫升/分钟，氧气的流量为0标准毫升/分钟～5000标准毫升/分钟，氦气的流量为5000标准毫升/分钟～20000标准毫升/分钟；气压为300托～600托，温度为400摄氏度～600摄氏度。
所述第一沟槽和第二沟槽的深度为100nm～200nm；所述第一沟槽和第二沟槽的深宽比大于或等于3:1。采用所述高深宽比沉积工艺能够使形成于第一沟槽和第二沟槽内的部分第三隔离膜致密均匀。而且，由于所述第一隔离层201与后续形成的第三隔离层形成隔离结构，所述第二隔离层202和后续形成的第四隔离层形成隔离结构，因此，所述第一隔离层201和第二隔离层202均为隔离结构的一部分，因此，所述第一沟槽和第二沟槽的深度较浅，所述第一沟槽和第二沟槽的深宽比相应较小，从而降低了在所述第一沟槽和第二沟槽内填充第三隔离膜的工艺难度，能够保证所形成的第三隔离膜质量良好。
采用所述高深宽比沉积工艺形成的第三隔离膜能够向衬底200提供拉应力，因此，所形成的第一隔离层201和第二隔离层202向衬底200提供拉应力。当后续在有源区形成PMOS晶体管时，所述拉应力会降低所述PMOS管的性能，因此，后续需要在第一隔离层201和第二隔离层202表面形成应力方向相反的第三隔离层和第四隔离层，以抵消部分衬底200和半导体层受到的拉应力作用。
当所形成的第三隔离膜的材料为氧化硅，衬底200材料为单晶硅时，所述高深宽比沉积工艺所形成的第三隔离膜密度较小，所述第三隔离膜的晶格常数小于所述衬底200的晶格常数，所述第三隔离膜与衬底200之间因晶格失配而产生应力，而且所述第三隔离膜对衬底200提供拉应力，即所形成的第一隔离层201和第二隔离层202对衬底200提供拉应力。
请参考图4和图5，图5是图4的俯视结构示意图，图4是图5沿AA’方向的剖面结构示意图，采用第一应力工艺在所述第一隔离层201表面形成第三隔离层203。
所述第三隔离层203与第一隔离层201用于构成第一沟槽隔离结构；且所述第三隔离层203向后续形成的半导体层施加压应力。第三隔离层203的材料包括氧化硅。在本实施例中，所述第一隔离层201采用第二应力工艺形成，所述第三隔离层203与第一隔离层201的应力方向相反，而所述第三隔离层203和第一隔离层201沿第二方向Y提供应力，因此，所述衬底200以及后续形成的半导体层在第二方向Y上受到的应力减小。
所述第三隔离层203的形成步骤包括：采用高密度等离子体沉积工艺在所述衬底200、第一隔离层201和第二隔离层202表面形成第一隔离膜；在所述第一隔离膜表面形成第一掩膜层，所述第一掩膜层覆盖需要形成第三隔离层203的对应区域；以所述第一掩膜层为掩膜，刻蚀所述第一隔离膜，直至暴露出衬底200表面为止，形成第三隔离层203；在刻蚀所述第一隔离膜之后，去除所述第一掩膜层。
在本实施例中，第三隔离层203的材料为氧化硅；所述第三隔离层203的厚度为100nm～200nm，所述第三隔离层203的厚度决定了后续形成的半导体层的厚度。
所述第一掩膜层的材料能够为光刻胶、氮化硅或无定形碳。当所述第一掩膜层的材料为光刻胶时，所述第一掩膜层的形成步骤包括：在第一隔离膜表面涂布光刻胶膜；对所述光刻胶膜进行曝光显影以图形化，形成所述第一掩膜层。当所述第一掩膜层的材料为氮化硅或无定形碳时，所述第一掩膜层的形成步骤包括：在第一隔离膜表面形成第一掩膜材料膜；在第一掩膜材料膜部分表面形成图形化层；以所述图形化层为掩膜，刻蚀所述第一掩膜材料膜，直至暴露出第一隔离膜表面为止，形成第一掩膜层；在形成第一掩膜层之后，去除所述图形化层；所述图形化层能够为图形化的光刻胶层。去除所述第一掩膜层的工艺能够为干法刻蚀工艺或湿法刻蚀工艺。
刻蚀所述第一隔离膜的工艺为各向异性的干法刻蚀工艺，所述各向异性的干法刻蚀工艺的参数包括：刻蚀气体包括CF4、C3F8、C4F8、CH2F2、CH3F、CHF3、O2、Ar、He和N2中的一种或多种，刻蚀气体的流量为50sccm～1000sccm，气体压力为1mtorr～50mtorr，偏置电压为10V～500V，功率为100W～800W。
形成所述第一隔离膜的工艺为高密度等离子体(HighDensityPlasma，简称HDP)沉积工艺，所述高密度等离子体沉积工艺的参数包括：工艺气体包括硅烷、氧气和氩气，氧气的流量为140标准毫升/分钟～260标准毫升/分钟，硅烷的流量为3标准毫升/分钟～50标准毫升/分钟，氩气的流量为50标准毫升/分钟～1000标准毫升/分钟，压强为3毫托～10毫托，温度为380摄氏度～450摄氏度，低频射频功率为2000瓦～5000瓦，高频射频功率为1500～3000瓦。
在所述高密度等离子体沉积工艺中，用于沉积的材料等离子体密度较高，并且以较高的能量向衬底200、第一隔离层201和第二隔离层202表面轰击，以积聚成核，并进一步生长成膜。因此在形成第一隔离膜的过程中，衬底200、第一隔离层201和第二隔离层202会获得压应力。而且，由于所形成的第一隔离膜的密度较高，因此，能够使所形成的第三隔离层203与后续形成的半导体层之间因晶格失配而产生压应力。由于所述第三隔离层203形成于第一隔离层201表面，因此所述第三隔离层203平行于第一方向X，而所述第一隔离层201与衬底200之间具有拉应力，所述第三隔离层203与第一隔离层201提供的应力方向相反，从而能够使后续形成的半导体层和衬底200在第二方向上受到的应力减小，甚至抵消，以满足后续形成的半导体器件获得对特定方向应力的特定要求。
在形成所述第三隔离层203之后，采用第二应力工艺在所述第二隔离层202表面形成第四隔离层；采用第二应力工艺形成第四隔离层的步骤包括：采用高深宽比沉积工艺在所述衬底、第三隔离层和第二隔离层表面形成第二隔离膜；在所述第二隔离膜表面形成第二掩膜层，所述第二掩膜层覆盖需要形成第四隔离层的对应区域；以所述第二掩膜层为掩膜，刻蚀所述第二隔离膜，直至暴露出衬底表面为止，形成第四隔离层；在刻蚀所述第二隔离膜之后，去除所述第二掩膜层。以下将说明采用第二应力工艺形成第四隔离层的过程。
请参考图6和图7，图7是图6的俯视结构示意图，图6是图7沿AA’方向的剖面结构示意图，采用高深宽比沉积工艺在所述衬底200、第三隔离层203和第二隔离层202表面形成第二隔离膜204。
所述第二隔离膜204用于形成位于第二隔离层202表面的第四隔离层，所述第四隔离层与第二隔离层202构成平行于第二方向Y的第二沟槽隔离结构。
在本实施例中，所述第二隔离膜204的材料包括氧化硅；所述第二隔离膜204的厚度为100nm～200nm，所述第二隔离膜204的厚度即后续形成的第四隔离层的厚度。
形成所述第二隔离膜204的工艺为高深宽比沉积工艺，所述高深宽比沉积工艺的参数包括：前驱体为正硅酸乙酯，工艺气体包括臭氧，所述正硅酸乙酯的流量200～2000毫克/分钟，臭氧的流量为5000标准毫升/分钟～3000标准毫升/分钟；所述沉积气体还包括氮气、氧气和氦气，氮气的流量为1000标准毫升/分钟～10000标准毫升/分钟，氧气的流量为0标准毫升/分钟～5000标准毫升/分钟，氦气的流量为5000标准毫升/分钟～20000标准毫升/分钟；气压为300托～600托，温度为400摄氏度～600摄氏度。
采用所述高深宽比沉积工艺形成的第二隔离膜204的材料为氧化硅，衬底200材料为单晶硅时，所述高深宽比沉积工艺所形成的第二隔离膜204密度较小，所述第二隔离膜204的晶格常数小于后续形成的半导体层的晶格常数，所述第二隔离膜204与半导体层之间因晶格失配而产生拉应力。
在本实施例中，在后续形成第二掩膜层之前，对所述第二隔离膜204进行平坦化工艺，直至暴露出所述第三隔离层203表面为止；所述平坦化工艺用于使所形成的第二隔离膜204表面平坦，并且使第二隔离膜204表面与第三隔离层203表面齐平，有利于后续对第二隔离膜204进行刻蚀工艺。
在本实施例中，在形成采用高深宽比沉积工艺形成第二隔离膜204之后，对所述第二隔离膜204进行退火工艺；所述退火工艺用于使第二隔离膜204进一步固化，并且使所述第二隔离膜204能够提供更大的拉应力。所述退火工艺为快速热退火、尖峰退火或激光退火；所述退火工艺的温度大于700摄氏度。
请参考图8和图9，图9是图8的俯视结构示意图，图8是图9沿BB’方向的剖面结构示意图，刻蚀部分所述第二隔离膜204(如图6和图7所示)，直至暴露出衬底200表面为止，形成第四隔离层204a。
所述第四隔离层204a与第二隔离层202用于构成第二沟槽隔离结构，所述第四隔离层204a用于向后续形成的半导体层施加拉应力。
本实施例中，所述第四隔离层204a的材料包括氧化硅；所述第三隔离层203和第四隔离层204a的表面齐平。所述第二隔离层202和第四隔离层204a均采用第二应力工艺形成，所述第二隔离层202和第四隔离层204a的应力方向相同，而所述第一隔离层201和第二隔离层202向衬底200施加的应力、与所述第四隔离层204a向后续形成的半导体层施加的应力方向和应力类型相同，因此，所述衬底200以及后续形成的半导体层在第一方向X上受到较大的拉应力。
形成第四隔离层204a的步骤包括：在所述第二隔离膜204表面形成第二掩膜层，所述第二掩膜层覆盖需要形成第四隔离层203的对应区域；以所述第二掩膜层为掩膜，刻蚀所述第二隔离膜，直至暴露出衬底表面为止，形成第四隔离层；在刻蚀所述第二隔离膜之后，去除所述第二掩膜层。
所述第二掩膜层的材料能够为光刻胶、氮化硅或无定形碳。当所述第二掩膜层的材料为光刻胶时，所述第二掩膜层的形成步骤包括：在第二隔离膜204表面涂布光刻胶膜；对所述光刻胶膜进行曝光显影以图形化，形成所述第二掩膜层。当所述第二掩膜层的材料为氮化硅或无定形碳时，所述第二掩膜层的形成步骤包括：在第二隔离膜204表面形成第二掩膜材料膜；在第二掩膜材料膜部分表面形成图形化层；以所述图形化层为掩膜，刻蚀所述第二掩膜材料膜，直至暴露出第二隔离膜204表面为止，形成第二掩膜层；在形成第二掩膜层之后，去除所述图形化层；所述图形化层能够为图形化的光刻胶层。去除所述第二掩膜层的工艺能够为干法刻蚀工艺或湿法刻蚀工艺。
刻蚀所述第二隔离膜204的工艺为各向异性的干法刻蚀工艺，所述各向异性的干法刻蚀工艺的参数包括：刻蚀气体包括CF4、C3F8、C4F8、CH2F2、CH3F、CHF3、O2、Ar、He和N2中的一种或多种，刻蚀气体的流量为50sccm～1000sccm，气体压力为1mtorr～50mtorr，偏置电压为10V～500V，功率为100W～800W。
请参考图10、图11和图12，图12是图10和图11的俯视结构示意图，图10是图12沿AA’方向的剖面结构示意图，图11是图12沿BB’方向的剖面结构示意图，在形成第三隔离层203和第四隔离层204a之后，在所述有源区的衬底200表面形成半导体层205，所述第三隔离层203和第四隔离层204a对所述半导体层205施加的应力相反。
后续能够在所述半导体层205表面或内部形成半导体器件，在本实施例中，所形成的半导体器件为晶体管，后续需要在所述半导体层205表面形成栅极结构，在栅极结构两侧的半导体层205内形成源区和漏区。
所述半导体层205表面低于或齐平于所述第三隔离层203和第四隔离层204a表面，使得所述第三隔离层203和第四隔离层204a完全包围隔离所述半导体层205，以保证所述第三隔离层203和第四隔离层204a具有足够的隔离能力。
所述半导体层205的形成工艺为选择性外延沉积工艺；所述半导体层205的材料为单晶硅、单晶锗、硅锗或碳化硅；所述半导体层205的材料能够根据所需形成的半导体器件进行选择；例如，当需要提高晶体管沟道区的载流子迁移率，能够采用硅锗或锗材料形成所述半导体层205。
在本实施例中，所述半导体层205的材料为单晶硅，所述选择性外延沉积工艺的参数包括：工艺气体包括硅源气体(SiH4或SiH2Cl2)，所述硅源气体和碳源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，工艺气还体包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟；工艺温度为500摄氏度～800摄氏度，工艺腔室气压为1托～100托。
在本实施例中，所述第一隔离层201在第二方向Y上对衬底200施加拉应力，所述第三隔离层203在第二方向Y上对衬底200施加压应力，因此，在第二方向Y上，所述衬底200和半导体层205在第二方向Y上受到的应力能够抵消，使得所述衬底200和半导体层205在第二方向Y上受到的应力减小、甚至消除。所述第二隔离层202在第一方向X上对衬底200施加拉应力，所述第四隔离层204a在第一方向X上对半导体层205施加拉应力，因此，在第一方向X上，所述衬底200和半导体层205在第二方向Y上受到的拉应力增强，能够满足半导体器件对于特定方向应力的要求。
请参考图13和图14，图14是图13的俯视结构示意图，图13是图14沿AA’方向的剖面结构示意图，在形成半导体层205之后，在所述半导体层205表面形成栅极结构206；在所述栅极结构206两侧的半导体层205内形成源区和漏区207。
在本实施例中，所述栅极结构206用于形成PMOS晶体管，所述源区和漏区207位于所述栅极结构206沿第二方向Y的两侧，所述源区和漏区207内掺杂有P型离子。对于PMOS晶体管来说，在沟道区的宽度方向上，需要受到拉应力作用，以增加沟道区的宽度，因此提高沟道区的电流，能够提高PMOS晶体管的性能。另一方面，对于PMOS晶体管来说，在沟道区的长度方向上，需要避免受到拉应力，否则将降低沟道区的载流子迁移率，使PMOS晶体管的性能下降。
在本实施例中，所述源区和漏区207位于所述栅极结构206沿第二方向Y的两侧，因此，所述第二方向Y即晶体管的沟道区长度方向，所述第一方向X即PMOS晶体管的沟道区宽度方向。由于所述衬底200和半导体层205在第二方向Y上受到的应力减小、甚至消除，因此能够避免PMOS晶体管在沟道区长度方向上受到拉应力作用，能够避免PMOS晶体管的性能下降。同时，所述衬底200和半导体层205在第二方向Y上受到的拉应力增强，因此能够使PMOS晶体管在沟道区宽度方向上受到较大的拉应力，从而能够改善沟道区性能，有利于提高沟道区的电流密度，改善PMOS晶体管的性能。
在另一实施例中，所述栅极结构用于形成NMOS晶体管，所述源区和漏区内掺杂有N型离子。对于NMOS晶体管来说，在沟道区的宽度方向上和沟道区长度方向上，均需要受到拉应力作用，不仅能够增加沟道区的宽度，还能够提高沟道区的载流子迁移率，使NMOS晶体管的性能提高。因此，所述源区和漏区即能够位于沿第一方向X的栅极结构两侧，也能够位于沿第二方向Y的栅极结构两侧。
所述栅极结构206包括：位于半导体层205表面的栅介质层；位于栅介质层表面的栅极层；位于栅极层和栅介质层侧壁表面的侧墙。在一实施例中，所述栅介质层的材料为高K介质材料(介电常数大于或等于4)，所述栅极层的材料为金属；所述金属为铜、钨、铝、银、钛、钽、氮化钛或氮化钽中的一种或两种；所述栅极结构采用后栅(gatelast)工艺形成。在另一实施例中，所述栅介质层的材料为氧化硅，所述栅极层的材料为多晶硅。
综上，本实施例中，衬底内形成有若干与第一方向平行的第一隔离层、以及若干与第二方向平行的第二隔离层，而两个相邻第一隔离层和两个相邻第二隔离层包围部分衬底形成有源区；在所述第一隔离层表面形成第三隔离层，在所述第二隔离层表面形成第四隔离层。当在所述有源区的衬底表面形成半导体层之后，由于所述第三隔离层采用第一应力工艺形成，所述第四隔离层材料第二应力工艺形成，能够使所述第三隔离层和第四隔离层对所述半导体层施加的应力相反，从而使得所述半导体层受到的应力能够相互抵消。由于所述半导体层的内部或表面后续用于形成半导体器件，由于所述半导体层内受到的应力得以抵消，避免了因半导体层受到应力影响而导致半导体器件的性能下降。从而保证了后续形成于半导体层的内部或表面半导体器件性能稳定、可靠性提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底内形成若干第一隔离层和若干第二隔离层，所述第一隔离层与第一方向平行，所述第二隔离层与第二方向平行，所述第一方向与第二方向不同，两个相邻第一隔离层和两个相邻第二隔离层包围部分衬底，所包围的部分衬底形成有源区；
采用第一应力工艺在所述第一隔离层表面形成第三隔离层；
采用第二应力工艺在所述第二隔离层表面形成第四隔离层；
在形成第三隔离层和第四隔离层之后，在所述有源区的衬底表面形成半导体层，所述第三隔离层和第四隔离层对所述半导体层施加的应力相反。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，采用第一应力工艺形成第三隔离层的步骤包括：采用高密度等离子体沉积工艺在所述衬底、第一隔离层和第二隔离层表面形成第一隔离膜；在所述第一隔离膜表面形成第一掩膜层，所述第一掩膜层覆盖需要形成第三隔离层的对应区域；以所述第一掩膜层为掩膜，刻蚀所述第一隔离膜，直至暴露出衬底表面为止，形成第三隔离层；在刻蚀所述第一隔离膜之后，去除所述第一掩膜层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述高密度等离子体沉积工艺的参数包括：工艺气体包括硅烷、氧气和氩气，氧气的流量为140标准毫升/分钟～260标准毫升/分钟，硅烷的流量为3标准毫升/分钟～50标准毫升/分钟，氩气的流量为50标准毫升/分钟～1000标准毫升/分钟，压强为3毫托～10毫托，温度为380摄氏度～450摄氏度，低频射频功率为2000瓦～5000瓦，高频射频功率为1500～3000瓦。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第三隔离层向所述半导体层施加压应力。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述第三隔离层之后，形成所述第四隔离层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，采用第二应力工艺形成第四隔离层的步骤包括：采用高深宽比沉积工艺在所述衬底、第三隔离层和第二隔离层表面形成第二隔离膜；在所述第二隔离膜表面形成第二掩膜层，所述第二掩膜层覆盖需要形成第四隔离层的对应区域；以所述第二掩膜层为掩膜，刻蚀所述第二隔离膜，直至暴露出衬底表面为止，形成第四隔离层；在刻蚀所述第二隔离膜之后，去除所述第二掩膜层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，还包括：在形成所述第二掩膜层之前，对所述第二隔离膜进行平坦化工艺，直至暴露出所述第三隔离层表面为止。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，还包括：在形成采用高深宽比沉积工艺形成第二隔离膜之后，对所述第二隔离膜进行退火工艺。
9.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第四隔离层向所述半导体层施加拉应力。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一隔离层和第二隔离层采用第二应力工艺形成，所述第一隔离层和第二隔离层向衬底施加的应力、与所述第四隔离层向半导体层施加的应力相同。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一隔离层和第二隔离层向所述衬底施加拉应力。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一隔离层和第二隔离层的形成步骤包括：在所述衬底内形成第一沟槽和第二沟槽，所述第一沟槽与第一方向平行，所述第二沟槽与第二方向平行，两个相邻第一沟槽和两个相邻第二沟槽包围部分衬底，所包围的部分衬底形成有源区；采用高深宽比沉积工艺在所述衬底表面、以及所述第一沟槽和第二沟槽内形成填充满所述第一沟槽和第二沟槽的第三隔离膜；平坦化所述第三隔离膜直至暴露出所述衬底表面，在第一沟槽内形成第一隔离层，在第二沟槽内形成第二隔离层。
13.如权利要求6或12所述的半导体结构的形成方法，其特征在于，所述高深宽比沉积工艺的参数包括：前驱体为正硅酸乙酯，工艺气体包括臭氧，所述正硅酸乙酯的流量200～2000毫克/分钟，臭氧的流量为5000标准毫升/分钟～3000标准毫升/分钟；所述沉积气体还包括氮气、氧气和氦气，氮气的流量为1000标准毫升/分钟～10000标准毫升/分钟，氧气的流量为0标准毫升/分钟～5000标准毫升/分钟，氦气的流量为5000标准毫升/分钟～20000标准毫升/分钟；气压为300托～600托，温度为400摄氏度～600摄氏度。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成半导体层之后，在所述半导体层表面形成栅极结构；在所述栅极结构两侧的半导体层内形成源区和漏区，所述源区和漏区位于所述栅极结构沿第二方向的两侧，所述源区和漏区内掺杂P型离子。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述栅极结构包括：位于半导体层表面的栅介质层；位于栅介质层表面的栅极层；位于栅极层和栅介质层侧壁表面的侧墙。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一方向垂直于第二方向。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一隔离层、第二隔离层、第三隔离层和第四隔离层的材料包括氧化硅。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体层的形成工艺为选择性外延沉积工艺。
19.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体层的材料为单晶硅、单晶锗、硅锗或碳化硅。
20.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第三隔离层和第四隔离层的表面齐平；所述半导体层表面低于或齐平于所述第三隔离层和第四隔离层表面。
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