KR100891534B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 피모스의 동작 전류를 증가시켜 동작 특성을 개선할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 피모스 영역을 갖는 반도체 기판 내에 상기 피모스 영역을 정의하는 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 소자분리막은 측벽에 완충막을 형성한 후, 상기 완충막을 산화시켜 피모스에서의 채널 길이 방향으로 압축 응력이 인가되도록 형성한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 피모스의 동작 전류를 증가시켜 동작 특성을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근, 반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)는 감소하고 있고, 소오스 영역 및 드레인 영역(소오스 영역 및 드레인 영역)으로의 이온주입 농도는 증가하고 있는 추세이다.
이로 인해, 소오스 영역 및 드레인 영역 간의 간섭(Charge Sharing) 현상이 증가하고 게이트의 제어 능력이 저하되어 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는 이른바 단채널효과(Short Channel Effect)가 발생한다. 또한, 이러한 단채널효과로 인해 DIBL(Drain-Induced Barrier Lowing) 특성 및 트랜지스터의 동작 전류(Current Drivability)가 저하되어 소자의 동작 속도가 감소되는 현상이 유발된다. 그러므로, 기존의 플래너(Planar) 채널을 갖는 반도체 소자로는 상기한 단채널효과 및 동작 속도와 같은 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.
이에, 채널 영역을 확장시킬 수 있는 다양한 형태의 반도체 소자의 게이트에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다. 이러한 연구의 일환으로서, 유효 채널 길이(Effective Channel Length)를 증기시키는 리세스 게이트 및 유효 채널의 폭을 증가시키는 돌기형(Fin) 게이트가 제안된 바 있다.
한편, 최근에는 트랜지스터의 동작 전류를 증가시키기 위해 게이트 절연막의 두께를 감소시키거나 접합 영역의 깊이를 감소시키는 방법 및 SSR(Super Steep Retrograde)과 같은 방법이 연구가 진행되고 있다. 특히, 반도체 기판에 응력을 가함으로써 트랜지스터의 동작 속도를 증가시키는 방법이 제안되고 있다.
자세하게, 상기 트랜지스터의 동작 전류를 증가시키기 위해 반도체 기판에 가해지는 응력의 방향은 트랜지스터의 종류에 따라 다르며, 이하에서는, 이러한 트랜지스터의 종류에 따른 응력의 방향을 도 1과 아래의 표 1을 참조하여 설명하도록 한다.
엔모스 피모스
X 방향 인장 응력 압축 응력
Y 방향 인장 응력 인장 응력
Z 방향 압축 응력 인장 응력
도 1을 참조하면, 반도체 기판(100) 상에 게이트(110)가 형성되고, 상기 게이트(110) 양측의 반도체 기판(100) 내에 소오스 영역 및 드레인 영역(120)이 형성되어 트랜지스터가 형성된다. 그리고, 이러한 트랜지스터의 채널 길이 방향을 X 방향이라 하고, 채널 폭 방향을 Y 방향이라 하며, 게이트의 높이 방향을 Z 방향이라 한다.
표 1을 참조하면, 엔모스 트랜지스터의 경우에는 X 방향과 Y 방향에 인장 응력이 가해지고 Z 방향에 압축 응력이 가해져야 상기 엔모스 트랜지스터의 동작 전류 및 동작 속도를 증가시킬 수 있으며, 피모스의 경우에는 X 방향에 압축 응력이 가해지고 Y 방향과 Z 방향에 인장 응력이 가해져야 상기 피모스의 동작 전류 및 동작 속도를 증가시킬 수 있다.
예를 들어, 상기 엔모스 트랜지스터의 형성시 벌크(Bulk) 실리콘 기판 상에 SiGe층과 Si층을 차례로 에피택셜 성장(Epitaxial Growth)시킨 후, 상기 Si층 상에 엔모스 게이트를 형성한다. 이렇게 하면, 격자 간 거리가 큰 SiGe층 상에 Si층이 형성되므로 Si층의 격자 간 거리를 증가시킬 수 있으며, 이를 통해, 엔모스 트랜지스터의 X 방향에 인장 응력을 가할 수 있다.
그러나, 이러한 종래 기술의 경우에는 트랜지스터의 채널 길이 방향과 폭 방향, 다시 말해, X 방향과 Y 방향에 같은 종류의 응력이 가해지기 때문에, X 방향과 Y 방향에 각각 다른 종류의 응력이 가해져야 하는 피모스의 형성시 적용하기 어렵다. 즉, X 방향에는 압축 응력이 가해지고 Y 방향에는 인장 응력이 가해져야 동작 전류가 증가되는 피모스의 경우에는 이러한 방법을 적용할 수 없다.
또한, 실리콘 기판 상에 SiGe층과 Si층을 차례로 성장시키는 경우에는 상기 SiGe층과 Si층의 특성에 따라 열전달 능력이 떨어져 발열 현상이 심화되며, SiGe층과 Si층 내에서 도펀트(Dopant)의 확산 속도가 실리콘 기판 내에서의 속도와 달라 이를 용이하게 조절할 수 없다.
본 발명은 피모스의 동작 전류를 증가킬 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 피모스의 동작 속도를 증가시켜 동작 특성을 개선할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 피모스 영역을 갖는 반도체 기판 내에 상기 피모스 영역을 정의하는 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 소자분리막은 측벽에 완충막을 형성한 후, 상기 완충막을 산화시켜 피모스에서의 채널 길이 방향으로 압축 응력이 인가되도록 형성한다.
여기서, 상기 완충막은 Si, Ge, Al, Zr, Hf 및 B막 중 어느 하나의 막으로 형성한다.
상기 완충막은 실리콘막으로 형성한다.
상기 완충막은 Si, Ge, Al, Zr, Hf 및 B 중 적어도 하나 이상을 포함하는 막으로 형성한다.
상기 완충막은 Si, Ge, Al, Zr, Hf 및 B 중 적어도 하나 이상이 산소 결핍 상태로 산화된 산화막으로 형성한다.
상기 완충막의 산화는 700∼1000℃의 온도 및 200∼760Torr의 압력 조건으로 수행한다.
또한, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 피모스 영역 및 이를 정의하는 활성 영역과 소자분리 영역을 포함하는 반도체 기판의 상기 소자분리 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 측벽 상에 완충막을 형성하는 단계; 상기 완충막이 형성된 트렌치를 매립하도록 절연막을 형성하는 단계; 상기 완충막이 산화되도록 열처리하는 단계; 및 상기 활성 영역에 피모스를 형성하는 단계;를 포함한다.
여기서,상기 트렌치를 형성하는 단계 후, 그리고, 상기 트렌치의 측벽 상에 완충막을 형성하는 단계 전, 상기 트렌치의 표면 상에 측벽 산화막을 형성하는 단계; 및 상기 측벽 산화막을 포함한 반도체 기판의 표면 상에 선형 질화막을 형성하는 단계;를 더 포함한다.
상기 선형 질화막을 형성하는 단계 후, 상기 선형 질화막 상에 선형 산화막을 형성하는 단계;를 더 포함한다.
상기 완충막은 Si, Ge, Al, Zr, Hf 및 B막 중 어느 하나의 막으로 형성한다.
상기 완충막은 실리콘막으로 형성한다.
상기 완충막은 Si, Ge, Al, Zr, Hf 및 B 중 적어도 하나 이상을 포함하는 막으로 형성한다.
상기 완충막은 Si, Ge, Al, Zr, Hf 및 B 중 적어도 하나 이상이 산소 결핍 상태로 산화된 산화막으로 형성한다.
상기 트렌치의 측벽 상에 완충막을 형성하는 단계는, 상기 트렌치의 표면을 포함한 반도체 기판 상에 완충막을 증착하는 단계; 및 상기 완충막이 상기 트렌치의 측벽에만 잔류되도록 식각하는 단계;를 포함한다.
상기 절연막은 HDP(High Density Plasma), 또는, SOD(Spin-On Dielectric)막으로 형성한다.
상기 열처리는 700∼1000℃의 온도 및 200∼760Torr의 압력 조건으로 수행한다.
상기 열처리하는 단계는, 상기 완충막이 산화되어 부피를 증가함에 따라 반도체 기판 내의 실리콘 격자 간 거리가 감소되어 상기 완충막이 형성된 반도체 기판 부분에 선택적으로 압축 응력이 인가되도록 수행한다.
상기 열처리하는 단계 후, 그리고, 상기 피모스를 형성하는 단계 전, 상기 반도체 기판이 노출되도록 상기 절연막을 제거하는 단계;를 더 포함한다.
이상에서와 같이, 본 발명은 반도체 기판 피모스 영역의 소자분리막 측벽에 완충막을 형성하고 상기 완충막을 산화시켜 반도체 기판 내의 실리콘 격자 간 거리를 감소시킴으로써, 상기 피모스 영역에 형성되는 피모스의 채널 길이 방향에 선택적으로 압축 응력을 인가할 수 있다.
또한, 본 발명은 상기 압축 응력을 피모스의 채널 길이 방향에만 선택적으로 인가할 수 있으므로, 채널 길이 방향과 채널 폭 방향에 각각 서로 다른 종류의 응력이 인가되는 피모스의 형성시 효과적으로 적용할 수 있다는 장점이 있다.
따라서, 본 발명은 상기 피모스의 채널 길이 방향에만 선택적으로 압축 응력 을 인가함으로써, 피모스의 동작 전류를 증가시킬 수 있으며, 이를 통해, 피모스의 동작 속도를 증가시켜 동작 특성을 개선할 수 있다.
본 발명은 반도체 기판 피모스 영역에 형성되는 소자분리막용 트렌치의 측벽에 완충막을 형성하고 상기 완충막을 포함한 트렌치 내에 절연막을 매립시켜 소자분리막을 형성한 후에, 상기 완충막을 산화되도록 열처리한다. 그런 다음, 상기 피모스 영역에 피모스를 형성한다.
이렇게 하면, 상기 완충막이 산화되어 부피가 팽창하고, 이러한 부피 팽창력에 의해 반도체 기판 내의 실리콘 격자가 밀려 실리콘 격자 간 거리가 감소하였으므로, 반도체 기판의 피모스 영역 부분에 피모스의 채널 길이 방향으로만 선택적으로 압축 응력을 인가할 수 있다. 그 결과, 본 발명은 상기 피모스의 동작 전류를 효과적으로 증가시킬 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도이고, 도 3a 내지 도 3g는 도 2의 A―A′선 및 B―B′선에 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다. 여기서, 도 1의 미설명된 도면부호 210은 활성 영역을, 220은 소자분리막을, 230은 게이트를, 그리고, 240은 소오스 영역 및 드레인 영역을 각각 의미한다. 그리고, 상기 게이트(230)와 소오스 영역 및 드레인 영역(240)을 포함하는 트랜지스터의 채 널 길이 방향을 X 방향이라 하고, 채널 폭 방향을 Y 방향이라 한다.
도 3a를 참조하면, 피모스 영역을 포함하는 반도체 기판(300) 상에 패드 산화막(302)과 패드 질화막(304)을 차례로 형성한 후, 상기 패드 질화막(304)과 패드 산화막(302)을 패터닝하여 하드마스크(306)를 형성한다. 그런 다음, 상기 하드마스크(306)를 식각 베리어로 반도체 기판(300) 부분을 식각하여 소자분리막용 트렌치(T)를 형성한다.
도 3b를 참조하면, 상기 트렌치(T)의 측벽에, 예컨데, 열산화(Thermal Oxidation) 공정을 통해 측벽 산화막(308)을 형성하고, 계속해서, 상기 측벽 산화막(308)을 포함한 하드마스크(306)의 표면 상에 선형 질화막(310)을 형성한다. 이어서, 상기 선형 질화막(310) 상에 선형 산화막(도시안됨)을 형성함이 바람직하다.
도 3c를 참조하면, 상기 선형 질화막(310)이 형성된 반도체 기판(300)의 결과물 상에 완충막(312)을 형성한다. 상기 완충막(312)은 Si, Ge, Al, Zr, Hf 및 B막 중 어느 하나의 막, 바람직하게는, 실리콘막으로 형성한다. 또한, 상기 완충막(312)은 Si, Ge, Al, Zr, Hf 및 B 중 적어도 하나 이상을 포함하는 막, 예컨데, Si, Ge, Al, Zr, Hf 및 B 중 적어도 하나 이상이 산소 결핍 상태로 산화된 산화막으로 형성하는 것도 가능하다.
다음으로, 상기 완충막(312)이 상기 트렌치(T)의 측벽 상에만(도 2의 X 방향) 잔류되도록 트렌치(T)의 저면 및 반도체 기판(300) 활성 영역 상에 형성된 완충막(312) 부분을 제거한다. 그 결과, 도 3c의 A―A´선에 대응하는 단면도에는 완충막(312)이 도시되어 있으나, B―B´선에 대응하는 단면도에는 상기 완충막이 도 시되지 않는다.
도 3d를 참조하면, 상기 완충막(312)이 형성된 트렌치(T)를 매립하도록 절연막(314)을 증착한다. 상기 절연막(314)은, 예컨데, 산화막으로 HDP(High Density Plasma) 공정, 또는, SOD(Spin-On Dielectric) 공정 등의 방법을 통해 증착함이 바람직하다.
도 3e를 참조하면, 상기 완충막(312)이 산화되도록(312→312a) 상기 절연막(314)이 증착된 반도체 기판(300)의 결과물을 열처리한다. 상기 열처리는 700∼1000℃ 정도의 온도 및 200∼760Torr 정도의 압력 조건으로 수행하며, 상기 절연막이 산화(314→314a)되도록 수행함이 바람직하다.
이때, 상기 열처리를 통해 상기 완충막(312)이 산화되어 부피가 약 1.5배 정도 팽창되며, 이러한 완충막(312)의 부피 팽창으로 인해 반도체 기판(300) 내의 실리콘 격자가 밀려 반도체 기판(300) 내의 실리콘 격자 간의 거리가 감소된다. 그 결과, 상기 완충막(312a)이 형성된 반도체 기판(300) 부분에 선택적으로 압축 응력이 인가된다. 상기 압축 응력이 인가된 반도체 기판(300) 부분은 후속으로 형성되는 피모스의 채널 길이 방향 부분(도 2의 X 방향)이다.
도 3f를 참조하면, 상기 열처리가 수행된 절연막(314a)을 상기 하드마스크가 노출될 때까지 평탄화, 예컨데, CMP(Chemical Mechanical Polishing), 또는, 에치백(Etch Back)한다. 그리고 나서, 상기 하드마스크를 제거하여 반도체 기판(300) 피모스 영역의 활성 영역을 정의하는 소자분리막(316)을 형성한다.
도 3g를 참조하면, 상기 반도체 기판(300) 피모스 영역의 활성 영역 부분, 즉, 후속으로 형성되는 피모스의 채널 폭 방향(도 1의 Y 방향)에 인장 응력을 인가한 후, 상기 인장 응력이 인가된 활성 영역 상에 피모스 게이트(G)를 형성한다. 상기 피모스 게이트(G)는 게이트 절연막(318)과 게이트 도전막(320) 및 게이트 하드마스크막(322)을 포함한다.
한편, 상기 활성 영역 부분에 인장 응력을 인가하기 위해, 상기 피모스 게이트(G)를 형성하기 전에 반도체 기판(300) 상에 SiGe층과 Si층을 차례로 에피택셜 성장(Epitaxial Growth)시키는 방법을 진행하는 것도 가능하다. 이렇게 하면, 격자 간 거리가 큰 SiGe층 상에 Si층이 형성되므로 Si층의 격자 간 거리를 증가시킬 수 있으며, 이를 통해, 피모스의 채널 폭 방향에 인장 응력을 가할 수 있다.
도 3h를 참조하면, 상기 피모스 게이트(G)의 측벽에 스페이서(324)를 형성하고, 상기 스페이서(324)가 형성된 피모스 게이트(G) 양측의 반도체 기판(300) 내에 소오스 영역 및 드레인 영역(326)을 형성하여 피모스를 형성한다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
여기서, 본 발명은 소자분리막용 트렌치의 측벽 상에 형성된 완충막을 산화시킴으로써, 반도체 기판 내의 실리콘 격자 간 거리를 감소시킬 수 있으며, 이를 통해, 상기 완충막이 형성된 반도체 기판 부분에만 선택적으로 압축 응력을 가할 수 있다.
또한, 본 발명은 이러한 방법을 피모스의 형성시 적용하여 소자분리막용 트렌치의 측벽에만 상기 완충막을 형성하고 이를 산화시킴으로써, 상기 피모스의 채 널 길이 방향으로 반도체 기판에 대해 선택적으로 압축 응력을 가할 수 있다.
따라서, 본 발명은 채널 길이 방향과 채널 폭 방향에 각각 다른 종류의 힘이 인가되어야 하는 피모스의 형성시 효과적으로 적용할 수 있으며, 이에 따라, 상기 피모스의 동작 전류 및 동작 속도를 증가시켜 동작 특성을 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 종래 기술에 따른 트랜지스터를 설명하기 위한 반도체 소자의 평면도 및 단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도.
도 3a 내지 도 3g는 도 2의 A―A′선 및 B―B′선에 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
300 : 반도체 기판 302 : 패드 산화막
304 : 패드 질화막 306 : 하드마스크
T : 트렌치 308 : 측벽 산화막
310 : 선형 질화막 312, 312a : 완충막
314, 314a : 절연막 316 : 소자분리막
318 : 게이트 절연막 320 : 게이트 도전막
322 : 게이트 하드마스크막 324 : 스페이서
326 : 소오스 영역 및 드레인 영역

Claims (16)

  1. 피모스 영역을 갖는 반도체 기판 내에 상기 피모스 영역을 정의하는 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서,
    상기 소자분리막은 측벽에 완충막을 형성한 후에 상기 완충막을 산화시켜 상기 완충막의 부피 팽창으로 인해 반도체 기판 내의 실리콘 격자 간 거리가 감소됨에 따라, 상기 완충막이 형성된 반도체 기판 부분에 피모스에서의 채널 길이 방향으로 압축 응력이 인가되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 완충막은 Si, Ge, Al, Zr, Hf 및 B 중 적어도 하나 이상을 포함하는 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 완충막은 Si, Ge, Al, Zr, Hf 및 B 중 적어도 하나 이상이 산소 결핍 상태로 산화된 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 완충막의 산화는 700∼1000℃의 온도 및 200∼760Torr의 압력 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 피모스 영역 및 이를 정의하는 활성 영역과 소자분리 영역을 포함하는 반도체 기판의 상기 소자분리 영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 측벽 상에 완충막을 형성하는 단계;
    상기 완충막이 형성된 트렌치를 매립하도록 절연막을 형성하는 단계;
    상기 완충막이 산화되어 부피가 증가함에 따라 반도체 기판 내의 실리콘 격자 간 거리가 감소되어, 상기 완충막이 형성된 반도체 기판 부분에 피모스에서의 채널 길이 방향으로 선택적으로 압축 응력이 인가되도록 열처리하는 단계; 및
    상기 활성 영역에 피모스를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 트렌치를 형성하는 단계 후, 그리고, 상기 트렌치의 측벽 상에 완충막을 형성하는 단계 전,
    상기 트렌치의 표면 상에 측벽 산화막을 형성하는 단계; 및
    상기 측벽 산화막을 포함한 반도체 기판의 표면 상에 선형 질화막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 선형 질화막을 형성하는 단계 후,
    상기 선형 질화막 상에 선형 산화막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 5 항에 있어서,
    상기 완충막은 Si, Ge, Al, Zr, Hf 및 B 중 적어도 하나 이상을 포함하는 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 5 항에 있어서,
    상기 완충막은 Si, Ge, Al, Zr, Hf 및 B 중 적어도 하나 이상이 산소 결핍 상태로 산화된 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 5 항에 있어서,
    상기 트렌치의 측벽 상에 완충막을 형성하는 단계는,
    상기 트렌치의 표면을 포함한 반도체 기판 상에 완충막을 증착하는 단계; 및
    상기 완충막이 상기 트렌치의 측벽에만 잔류되도록 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 5 항에 있어서,
    상기 절연막은 HDP(High Density Plasma), 또는, SOD(Spin-On Dielectric)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 5 항에 있어서,
    상기 열처리는 700∼1000℃의 온도 및 200∼760Torr의 압력 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 삭제
  14. 제 5 항에 있어서,
    상기 열처리하는 단계 후, 그리고, 상기 피모스를 형성하는 단계 전,
    상기 반도체 기판이 노출되도록 상기 절연막을 제거하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 1 항에 있어서,
    상기 피모스에서의 채널 폭 방향으로 인장 응력이 인가되도록, 상기 반도체 기판의 피모스 영역 상에 에피택셜 성장 공장에 따라 SiGe층과 Si층을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 5 항에 있어서,
    상기 반도체 기판 부분에 선택적으로 압축 응력이 인가되도록 열처리하는 단계 후, 그리고, 상기 활성 영역에 피모스를 형성하는 단계 전,
    상기 피모스에서의 채널 폭 방향으로 인장 응력이 인가되도록, 상기 반도체 기판의 피모스 영역 상에 에피택셜 성장 공정에 따라 SiGe층과 Si층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010027904A (ja) * 2008-07-22 2010-02-04 Elpida Memory Inc 半導体装置の製造方法
US8754497B2 (en) * 2009-05-27 2014-06-17 Texas Instruments Incorporated Strained LDMOS and demos
US9209066B2 (en) * 2013-03-01 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure of semiconductor device
KR102130056B1 (ko) * 2013-11-15 2020-07-03 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
US9455204B1 (en) * 2015-06-01 2016-09-27 Globalfoundries Inc. 10 nm alternative N/P doped fin for SSRW scheme

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020045656A (ko) * 2000-12-09 2002-06-20 윤종용 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법
KR20020083807A (ko) * 2001-04-30 2002-11-04 삼성전자 주식회사 트렌치 소자분리 구조를 가지는 반도체 소자 및 그 제조방법
KR20060128621A (ko) * 2005-06-10 2006-12-14 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법
KR20070036970A (ko) * 2005-09-30 2007-04-04 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100280106B1 (ko) * 1998-04-16 2001-03-02 윤종용 트렌치 격리 형성 방법
TW448537B (en) * 1999-10-29 2001-08-01 Taiwan Semiconductor Mfg Manufacturing method of shallow trench isolation
US6825529B2 (en) * 2002-12-12 2004-11-30 International Business Machines Corporation Stress inducing spacers
JP2004207564A (ja) * 2002-12-26 2004-07-22 Fujitsu Ltd 半導体装置の製造方法と半導体装置
US7326617B2 (en) * 2005-08-23 2008-02-05 United Microelectronics Corp. Method of fabricating a three-dimensional multi-gate device
US7727856B2 (en) * 2006-12-24 2010-06-01 Chartered Semiconductor Manufacturing, Ltd. Selective STI stress relaxation through ion implantation
JP2008182035A (ja) * 2007-01-24 2008-08-07 Toshiba Corp 半導体記憶装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020045656A (ko) * 2000-12-09 2002-06-20 윤종용 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법
KR20020083807A (ko) * 2001-04-30 2002-11-04 삼성전자 주식회사 트렌치 소자분리 구조를 가지는 반도체 소자 및 그 제조방법
KR20060128621A (ko) * 2005-06-10 2006-12-14 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법
KR20070036970A (ko) * 2005-09-30 2007-04-04 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법

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