JP2008182035A - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法 Download PDF

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Abstract

【課題】薄膜化しても書き込み／消去を繰り返したときの耐性（エンデュランス特性）が悪化しないトンネル絶縁膜を有する半導体記憶装置を提供することを可能にする。
【解決手段】半導体基板２と、半導体基板上に形成され、第１シリコン酸窒化層８ｂ、シリコン窒化層８ｂ、および第２シリコン酸窒化層８ｃの積層構造を有するシリコン酸窒化膜８と、シリコン酸窒化膜上に形成されたシリコンリッチなシリコン酸化膜１０とを備えた第１絶縁膜６と、第１絶縁膜上に形成された電荷蓄積層１２と、電荷蓄積層上に形成された第２絶縁膜１４と、第２絶縁膜上に形成された制御ゲート１６と、を備えている。
【選択図】図１

Description

本発明は、半導体記憶装置およびその製造方法に関する。
ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置に用いられるメモリセルは、周囲を絶縁膜で覆ったポリシリコンからなる浮遊ゲートを有していることが最大の特徴である。浮遊ゲート上に電極間絶縁膜を介して形成された制御ゲートに印加する電圧（制御電圧）を制御することにより、基板からトンネル絶縁膜を介して浮遊ゲートに電荷をＦＮ(Fowler-Nordheim)トンネリングで注入したり（書き込み）、あるいは、反対に浮遊ゲートからトンネル絶縁膜を介して電荷を引き抜いたり（消去）してメモリセルの閾値を変動させている。
浮遊ゲートへの電子の出し入れの際にはトンネル絶縁膜に高電圧が印加されるため、トンネル絶縁膜に大きなストレスが加わる。このため、トンネル絶縁膜中に欠陥が生成されてリーク電流が増加するおそれがある。欠陥が生成されにくいトンネル絶縁膜として、シリコン窒化膜をシリコン酸化膜で挟み込んだ三層構造とし、上記シリコン窒化膜が三配位の窒素結合を有するようにした構成が知られている（例えば、特許文献１参照）。
一方、ビット単価を下げるために微細化を進めると、この変動幅がセル間干渉によって狭くなり、微細化の妨げとなる。変動幅の制御を困難にする主な原因の一つとして、浮遊ゲートと制御ゲートの間に挟まれた電極間絶縁膜を電子がトンネルする現象（電極間絶縁膜リーク）が上げられる。電極間絶縁膜リークは基板から浮遊ゲートに電子を注入する際に発生するので、メモリセルの閾値が所望の値にならないなどの不具合を生む。
特開２００６−１３００３号公報
しかしながら、特許文献１に記載の技術では、その製造方法から、シリコン基板の表面にＳｉ−Ｏ−Ｈ結合が多く存在している可能性がある。このため、書き込み／消去を繰り返すうちにＯ−Ｈ結合がシリコン基板から解離してシリコン基板にダングリングボンドが生成され、メモリセルの閾値が変動し、書き込み／消去を繰り返したときの耐性（エンデュランス(endurance)特性）が悪化するというという問題がある。
また、ＮＡＮＤ型フラッシュメモリのメモリセルにおいては、図３５に示すように、浮遊ゲートの側面とメモリセルの拡散層との間に発生する浮遊ゲートフリンジ容量結合（ＦＧフリンジ結合）が存在する。ＦＧフリンジの特徴は、微細化してもその大きさが変わらない点である。これは、電極間絶縁膜容量およびトンネル絶縁膜容量が微細化と共に対向面積が狭くなり、減少するのと対照的である。このため、微細化と共にＦＧフリンジの寄与が相対的に大きくなってくる。
ＦＧフリンジ結合は、基板と浮遊ゲートとの容量結合に寄与するので、ＦＧフリンジの割合が大きくなると浮遊ゲートと制御ゲートとの間の容量結合が相対的に低くなり、容量結合比の低下を引き起こす。容量結合比の低下は、電極間絶縁膜に対して基板と浮遊ゲートの間のトンネル絶縁膜に掛かる電界の比を低下させるので、結果として電極間絶縁膜リークを増大させる。
一般に、図３６に示すように、正常に書き込みが行われるためには、トンネル絶縁膜に１０ＭＶ／ｃｍ以上の電界が印加され、電極間絶縁膜に印加される電界が３ＭＶ／ｃｍ以下に抑制されることが必要である。容量結合比が低くなると、トンネル絶縁膜と電極間絶縁膜との電界分配の関係が変化し、トンネル絶縁膜の電界が低下し、電極間絶縁膜の電界が増大する。このように、ＦＧフリンジがどのように容量結合比に影響を及ぼすかが重要な問題であることが判る。
ここで、ＦＧフリンジと微細化の関係について述べておく。トンネル絶縁膜の容量はゲート面積に比例しており、微細化と共にゲート長の２乗の割合で減少する。これはＦＧフリンジ結合の減少より遥かに早い割合である。したがって、線幅が５５ｎｍ以降の世代ではＦＧフリンジ結合の容量結合比における影響が無視できなくなる。
次に、ＦＧフリンジ以外の書き込み効率を低下させる要因について述べる。図３７に示すように、書き込み時には浮遊ゲートとトンネル絶縁膜との界面に空乏層ができ、これがトンネル絶縁膜の電界を低下させて書き込み効率を損なう一因となっている。
ここで、空乏層の影響について考えよう。図３８は、ｎ＋ポリゲートにおける空乏層を表したものである。シリコン基板と異なり、フェルミ準位が伝導帯中にあるため、ポリシリコン表面でバンドが曲がっても電子が完全にはなくならない領域（不完全空乏層(Incomplete depletion)）が残っている。そして、この不完全空乏層とトンネル絶縁膜との間に、完全に空乏化した完全空乏層(Complete depletion)が存在する。しかしながら、実際には、この完全空乏層幅が著しく小さいため、ｎ＋ポリシリコンの空乏層は、不完全空乏層に支配される（文献(H. Watanabe, IEEE TED52, 2265, 2005)参照）。ここで注意しなければならないことは、通常のシリコンで用いられる空乏近似は完全空乏化を仮定しているので、ｎ＋ポリシリコンの空乏層の幅を過小評価してしまうことである。このため、書き込み時に発生する浮遊ゲートの空乏層も過小評価されていたのである。つまり、図３７に示すように、浮遊ゲートの空乏層によるトンネル絶縁膜の電界の低下は、これまで無視されていたけれども、微細化によって書き込みマージンが小さくなると、きちんと取り除かねばならない危険因子となる。
続いて、蓄積層の影響について考える。ｎ＋ポリシリコンの浮遊ゲート（蓄積層）は、ボルツマン近似を基礎とした従来の考え方ではまったく無視されていた。これは、ｎ＋ポリシリコンのドナー濃度がきわめて高く、ｎ＋ポリシリコンの表面でバンドが少しでも曲れば、電荷が指数関数的に蓄積され、実際にはほとんど曲がらないだろうと考えられていたからである。しかしながら、本発明者達の一人が、文献(H. Watanabe et al, Ext. Abs. SSDM, 504, 2005)において、この考え方が間違っていたことを示した。図３９（ａ）、３９（ｂ）に示すように、ｎ＋ポリシリコンでは蓄積層幅が狭く、量子排他効果によって指数関数的な電子の蓄積は起こらない。その代わり、バンドの曲がりがこれまで予想されていたよりずっと大きくなり、バンドの曲がりに応じて電子の状態密度が平方根関数的に増大する。このように、指数関数ではなく、平方根関数で電荷が蓄積することから、ｎ＋ポリシリコン表面の蓄積層を弱い蓄積層と呼ぶことができる。図４０には、書き込み時に発生する浮遊ゲートと電極間絶縁膜との界面に形成される弱い蓄積層が、電極間絶縁膜のトンネルバリアを低下させることを示している。これは、電極間絶縁膜リークを指数関数的に増大させ、書き込み効率を大幅に低減する。
このように、不完全空乏層はトンネル絶縁膜の電界を低下させ、ＦＧフリンジは容量結合比を低下させ、書き込み時にトンネル絶縁膜を流れる注入電流が低下する。また、浮遊ゲートと電極間絶縁膜との界面に形成される弱い蓄積層は、電極間絶縁膜リークを増大させる。書き込みは、この注入電流と電極間絶縁膜リークの差で行われるので、どれも書き込み効率を著しく低下させる。すなわち、５５ｎｍ世代以降のＮＡＮＤ型フラッシュでは、微細化と共に書き込み効率の低減が深刻な問題である。
この問題を一気に解決する有力な手段は、トンネル絶縁膜を薄膜化することである。トンネル絶縁膜の薄膜化は、一見容量結合比を更に低下させるように思えるかもしれないが、それ以上にトンネル絶縁膜を流れる注入電流の増大の効果が大きく、微細化による書き込み効率の低下を抑制してくれる。その反面、消去時に基板界面付近に出来る電子トラップの影響で、図４１に示すように、エンデュランス特性が悪化する。
続いて、エンデュランスの悪化のメカニズムを、図４２を参照して説明する。消去時、浮遊ゲートからトンネル絶縁膜を介してシリコン基板に電子が抜けてゆく際に、（例えば、純粋なＳｉＯ２からなる）トンネル絶縁膜と基板との界面付近でトンネル電子が加速されてホットエレクトロンになる。このホットエレクトロンがＳｉ−Ｏ−Ｈ結合を切断してダングリングボンドを生成する。
従来は、トンネル絶縁膜を１０ｎｍ近くまで厚く保っておくことで、エンデュランス特性の悪化を防いでいた。しかし、上述したように、微細化と共にＦＧフリンジの影響の影響から容量結合比が減少し、書き込み効率が低下してくると、トンネル絶縁膜の薄膜化が要求されてくる。
本発明は、上記事情を考慮してなされたものであって、薄膜化しても書き込み／消去を繰り返したときの耐性（エンデュランス(endurance)特性）が悪化しないトンネル絶縁膜を有する半導体記憶装置およびその製造方法を提供することを目的とする。
本発明の第１の態様による半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、第１シリコン酸窒化層、シリコン窒化層、および第２シリコン酸窒化層の積層構造を有するシリコン酸窒化膜と、前記シリコン酸窒化膜上に形成されたシリコンリッチなシリコン酸化膜とを備えた第１絶縁膜と、前記第１絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御ゲートと、を備えたことを特徴とする。
また、本発明の第２の態様による半導体記憶装置は、半導体基板と、前記半導体基板上に形成され、第１シリコン酸窒化層、シリコン窒化層、および第２シリコン酸窒化層の積層構造を有するシリコン酸窒化膜と、前記シリコン酸窒化膜上に形成されたシリコン酸化膜とを備え、前記シリコン酸化膜と、前記第２シリコン酸窒化層と合わせた膜厚が、シリコンと水酸基の結合エネルギーを前記第１絶縁膜にかかる電界と素電荷とで割ったものに等しいか、若しくはより大きい第１絶縁膜と、前記第１絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御ゲートと、を備えたことを特徴とする。
また、本発明の第３の態様による半導体記憶装置の製造方法は、半導体基板の表面を窒化する第１窒化ガスと、製造中に前記半導体基板と実質的に反応しない第１希釈ガスとを含み、前記第１希釈ガスの分圧と前記第１窒化ガスの分圧の和と、前記第１窒化ガスの分圧との比が５以上でかつ全圧が４０Ｔｏｒｒ以下である雰囲気中に前記半導体基板を置き、前記半導体基板の表面に窒化層を形成する工程と、表面に前記窒化層が形成された前記半導体基板を、酸化ガスと、製造中に前記半導体基板と実質的に反応しない第２希釈ガスとを含む雰囲気中に置き、前記半導体基板と前記窒化層との間に第１酸窒化層を形成するとともに前記窒化層の表面に第２酸窒化層を形成する工程と、前記第２酸窒化層上にＣＶＤ法により酸化膜を堆積することにより、前記第１酸窒化層、前記窒化層、前記第２酸窒化層、および前記酸化膜の積層構造のトンネル絶縁膜を形成する形成する工程と、を備えたことを特徴とする。
本発明によれば、薄膜化しても書き込み／消去を繰り返したときの耐性（エンデュランス(endurance)特性）が悪化しないトンネル絶縁膜を有する半導体記憶装置およびその製造方法を提供することができる。
以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではなく種々工夫して用いることができる。なお、各実施形態においては、ＦＧ型およびＭＯＮＯＳ型のメモリデバイス単体について説明するが、本発明は、その他のエンデュランス特性が求められるメモリデバイス単体についても適用できる。また、これらメモリデバイスが集積化したメモリ回路や、メモリ回路に加えロジック回路等が混載されたシステムＬＳＩ等も本発明の範囲内である。
（第１実施形態）
本発明の第１実施形態による半導体記憶装置を、図１を参照して説明する。本実施形態の半導体記憶装置は、複数のメモリセルを有し、各メモリセルの断面を図１に示す。本実施形態に係るメモリセルは、シリコン基板２に離間して形成されたソース領域４ａおよびドレイン領域４ｂと、ソース領域４ａとドレイン領域４ｂとの間のシリコン基板上に形成されたトンネル絶縁膜６と、このトンネル絶縁膜６上に形成されたポリシリコンからなる浮遊ゲート１２と、この浮遊ゲート１２上に形成された電極間絶縁膜１４と、この電極間絶縁膜１４上に形成された制御ゲート１６とを備えている。トンネル絶縁膜６は、シリコン窒化層８ａおよびこのシリコン窒化層８ａを挟むように形成されたシリコン酸窒化層８ｂ、８ｃの積層構造のシリコン酸窒化膜８と、ＣＶＤ(Chemical Vapor Deposition)法によって形成されたシリコン酸化膜１０とを備えている。なお、シリコン酸化膜１０はＣＶＤ法によって形成されているため、そのままならシリコンリッチな酸化膜となっている。もちろん、更に酸化を進めてＳｉＯ２、あるいは酸素リッチなシリコン酸化膜とすることも可能である。また、浮遊ゲートは多結晶シリコンから形成されており、電荷を蓄積する。
浮遊ゲート１２およびトンネル絶縁膜６の膜面に垂直方向の断面におけるエネルギーバンドを図２（ａ）に示し、トンネル絶縁膜の窒素プロファイルを図２（ｂ）に示す。
本実施形態に係るトンネル絶縁膜６のシリコン窒化層８ａは、図２（ｂ）に示すように、シリコン基板との界面付近に存在し、窒素（Ｎ）のシャープなプロファイルを有している。このシリコン窒化層８ａには、Ｓｉ−Ｎ結合が形成されていて、Ｓｉ−Ｏ−Ｈ結合がほとんど存在しない。このため、書き込み／消去を繰り返してもダングリングボンドが形成されにくく、エンデュランス(endurance)特性）が悪化するのを防止することができる。また、このシリコン窒化層８ａは、層厚が０．３ｎｍ程度であって、窒素濃度が５５％〜５７％となっている。すなわち、シリコン窒化層８ａは、実質的にＳｉ３Ｎ４からなっており、シリコンの第１近接原子が窒素で第２近接原子がシリコンとなっている。また、シリコン酸窒化層８ｂ、８ｃの窒素濃度は最大でも１０％以下に抑えられている。これはシリコン窒化層８ａ中では強固なＳｉ−Ｎ結合が形成されているために、酸素はダングリングボンドの残っているシリコン窒化層８ａの表面（表面は理想的なバルクにおける構造とは異なっている為、欠陥が出来易い）、及びシリコン窒化層８ａをすり抜けてＳｉ基板と反応するためである。これにより、シリコン酸窒化層８ｂ、８ｃは実質的にシリコン酸化層（ＳｉＯ２層）となっている。
シリコン酸窒化膜８の原子配列の模式図を図３（ａ）に示し、Ｓｉ３Ｎ４層の基本ユニット構造を図３（ｂ）に示す。この図３（ａ）は膜面に垂直方向の断面における原子配列を示しているので、図３（ａ）中では、Ｓｉの結合手が３本しか表示されていない。また、Ｎの結合手が２本しか表示されていない原子もある。しかし、ＳｉまたはＮの残りの１本の結合手は紙面に垂直な方向に存在しており、図３（ａ）中には表示されていない。
また、シリコン窒化層８ａは、シリコン酸窒化膜８とシリコン基板２との界面に接していてはいけなく、シリコン基板２との間にシリコン酸窒化層８ｂが必要となる。なぜなら、シリコン酸窒化層８ｂがないと、シリコン酸窒化膜８中の固定電荷がチャネル（ソース領域４ａとドレイン領域４ｂ間のシリコン基板）を流れるキャリアをリモート・クーロン散乱するために、電子のモビリティが低下してしまうからである。これを、図４を参照して以下に説明する。
図４は、シリコン酸窒化膜８中の界面ＳｉＯ２層８ｂの層厚を一定にして、シリコン酸窒化膜８中の固定電荷密度を変えた場合の、単一のＳｉＯ２層からなるＳｉＯ２膜のＧｍｍａｘ（最大相互コンダクタンス：電子のモビリティを反映している）に対する上記シリコン酸窒化膜のＧｍｍａｘとの比（相対Ｇｍｍａｘ）の特性について示している。図４からわかるように、固定電荷密度が大きくなるにしたがって、最大相互コンダクタンスＧｍｍａｘが大きく低下していることがわかる。またさらに界面ＳｉＯ２層８ｂの層厚が薄くなるほどにその低下量が大きくなっていることがわかる。これは、シリコン酸窒化膜８中の固定電荷の分布が上記界面に近づくほど、キャリアに与える、固定電荷のリモート・クーロン散乱の影響が大きくなるためである。また、図４からわかるように、単一のＳｉＯ２層からなるＳｉＯ２膜と同じＧｍｍａｘ（すなわち、相対Ｇｍｍａｘが１００）を得るためには、ＳｉＯ２層の層厚が１ｎｍのとき、固定電荷密度が２×１０１１ｃｍ−２以下であることが必要である。これは、ＳｉＯ２層の層厚が１ｎｍのときの４つのデータ（白三角形で表示）から最小２乗法で求めた直線（図示せず）が、相対Ｇｍｍａｘが１００のときの固定電荷密度から得た値である。
また、図４の関係から、ある膜中固定電荷密度における界面ＳｉＯ２層の層厚と、その時の相対Ｇｍの値を求めることができる。例えば、膜中固定電荷密度が２×１０１１ｃｍ−２の際には、界面層厚が０．７ｎｍの時は９３％程度であるが、１ｎｍだと１００％程度となることが読み取れる。また、８×１０１１ｃｍ−２の時には、ＳｉＯ２層の層厚が０．７ｎｍの時には８８％程度となり、１ｎｍだと９５％程度となることが読み取れる。そしてこの傾向から、８×１０１１ｃｍ−２の時にＧｍを１００％にするためにはＳｉＯ２層の層厚として１．３ｎｍ程度必要であることが読み取れるわけである。
図５は、このようにして求めたシリコン酸窒化膜８中の固定電荷密度と、固定電荷のリモート・クーロン散乱の影響を排除するため（相互コンダクタンスの低下を排除するため）に必要な上記界面ＳｉＯ２層８ｂの層厚との関係を示したものである。リモート・クーロン散乱の影響を排除することは、単一のＳｉＯ２層からなるＳｉＯ２膜と同じＧｍｍａｘ（すなわち、相対Ｇｍｍａｘが１００）を得ることを意味する。この図から、膜中固定電荷密度が高いほど、リモート・クーロン散乱の影響を避けるための界面ＳｉＯ２層の層厚は厚くなることがわかる。しかし、書き込み電界の問題と、酸窒化膜中の固定電荷によるリモート・クーロン散乱の影響を排除するために、界面ＳｉＯ２層の層厚には上限と下限がある。それを次に述べる。
図４３に示すように、書き込まれた電子がＦＮトンネリングによって引き抜かれているとき（データが消去されているとき）には電界Ｆが加えられており、トンネル膜の膜厚をＴｏｘ、トンネル膜中のある位置を基板からＹ［ｎｍ］だとすると、位置ＹにおいてＦＮトンネルしてきた電子が持つ運動エネルギーはｑＦ（Ｔｏｘ−Ｙ）となる。Ｓｉ−ＯＨの結合エネルギーをΔとすると、ダングリングボンドができる条件はｑＦ（Ｔｏｘ−Ｙ）≧Δとなる。Ｙについて解くと、Ｙ≦Ｔｏｘ−Δ／（ｑＦ）となる。すなわち、界面からＴｏｘ−Δ／（ｑＦ）以内に存在するＳｉ−ＯＨ結合がダングリングボンドに変化するわけである。言い換えると、トンネル膜と浮遊ゲート（あるいは電荷蓄積層）との界面から、Δ／（ｑＦ）だけトンネル膜内部に入ったところから基板界面までが、その領域に存在するＳｉ−ＯＨ結合がダングリングボンドに変化しうるバイタルエリアとなる。従って、この領域内の結合を窒素で強化してやればよい。一方、Δ／（ｑＦ）は、シリコン酸化膜１０とシリコン酸窒化層８ｃと合わせた膜厚に等しいか、あるいは、小さい。したがって、シリコン窒化層８ａが、絶縁膜６と電荷蓄積層１２の界面から、少なくとも、シリコンと水酸基の結合エネルギーを絶縁膜６にかかる電界Ｆと素電荷ｑで割った分だけ、隔離されている。なお、シリコン酸窒化層８ｂまたはシリコン酸窒化層８ｃにＦ（フッ素）または重水素などが含まれていてもよい。
さて、結合を窒素で強化する領域は、電界（Ｆ）を弱くすると狭まる一方、電界を弱くするとそもそも書き込みができなくなるから、書き込みを実現する最低の電界Ｆｍｉｎを用いると、Ｙの上限がΔとＴｏｘのみの関数で求まることになる。こうして、例えば、Ｔｏｘを６ｎｍ、Δを３．６ｅＶ、Ｆｍｉｎを１０ＭＶ／ｃｍ２とすると、Ｙｍａｘは１．６ｎｍとなる。つまり、基板界面からＹｍａｘ＝１．６ｎｍの範囲がダングリングボンドの出来るバイタルエリアになるのでこの領域を全面的に窒化膜にすればよい。しかし、固定電荷によるリモート・クーロン散乱によってＧｍが減少するために極力界面のＳｉＯ２層の層厚は厚くする必要がある。窒化層は単位層厚が０．３ｎｍ程度なので、１．３ｎｍ（＝１．６−０．３）が界面ＳｉＯ２層の層厚の上限となる。そして、リモート・クーロン散乱の影響を抑えつつ１．３ｎｍ以下のＳｉＯ２層の層厚を実現する為には、図５から固定電荷密度の上限は８×１０１１ｃｍ−２以下ということになるわけである。これらの値は、もちろん、ＦｍｉｎやＴｏｘに応じて変化する。上述した値は、あくまで典型的な場合においての数値である。また、シリコンと水酸基の結合エネルギーは、この結合が存在する物質からの影響を受けて変化しうる。本実施形態のトンネル膜を製造するプロセス条件下では、おおよそ３．６ｅＶである。
次に、界面ＳｉＯ２層の層厚の下限について述べる。上述しているように希釈ガスの分圧と窒化ガスの分圧の和と、窒化ガスの分圧との比が５以上でかつ全圧が４０Ｔｏｒｒ以下である雰囲気中で形成した場合には（具体的には、希釈ガスとして分圧３０ＴｏｒｒのＮ２と、窒化ガスとして分圧０．０３ＴｏｒｒのＮＨ３との混合雰囲気とし、シリコン基板２の表面を７００℃に設定して１００秒間維持した場合には）、酸化後の酸窒化膜中の固定電荷密度を２．０×１０１１ｃｍ−２程度まで下げられることを我々は見出している。これは逆に、リモート・クーロン散乱を抑えるためには界面ＳｉＯ２層の層厚は０．８５ｎｍ必要であることを意味している。従って、０．８５ｎｍが界面ＳｉＯ２層の層厚の下限となるわけである。すなわち、シリコン窒化層８ａが、半導体基板２から０．８５ｎｍ以上隔離されていることになる。
ここで固定電荷密度の制御方法について述べておく。シリコン酸窒化膜８中の固定電荷密度は、Ｓｉ−Ｎ結合が切れて生成したダングリングボンドの密度に比例する。そして、ダングリングボンドの密度は、Ｓｉ−Ｎ結合の密度と、ダングリングボンドの生成率との積に比例する。特に、Ｓｉ−Ｎ結合の数があまり大きく変わらなければ、ダングリングボンドの生成率に大きく依存する。したがって、シリコン酸窒化膜８中の固定電荷密度を制御する場合、ダングリングボンドの生成率を制御すればよい。これを制御するためには、上述したように窒化時の温度と窒化ガスの圧力をコントロールすればよい。例えばＹｍａｘから求まる固定電荷密度の上限８×１０１１ｃｍ−２のときの生成率は２．０×１０−４（＝８．０×１０１１ｃｍ−２／４．０×１０１５ｃｍ−２）であるが、これを実現するための条件は窒化温度が７００℃、窒化ガスの分圧との比が５でかつ全圧が４０Ｔｏｒｒである雰囲気中で窒化膜を形成した場合である。ここで、値４．０×１０１５ｃｍ−２はシリコン窒化膜中のＳｉ−Ｎ結合の密度である。また、下限である固定電荷密度２．０×１０１１ｃｍ−２のときの生成率は０．５×１０−４ｃｍ−２（＝２．０×１０１１ｃｍ−２／４．０×１０１５ｃｍ−２）であるが、これを実現するための条件は窒化温度が７００℃、窒化ガスの分圧との比が１０００でかつ全圧が３０Ｔｏｒｒである雰囲気中で窒化膜を形成した場合である。すなわち、本実施例で実現している生成率（＝固定電荷密度／Ｓｉ−Ｎ結合の密度）が０．５×１０−４ｃｍ−２以上２．０×１０−４以下になるように固定電荷密度を制御するためには、窒化温度、そして窒化ガスの希釈比と全圧を制御することが有効である。
なお、シリコン酸窒化膜８中の固定電荷密度が２．０×１０１１ｃｍ−２のとき必要とされる界面ＳｉＯ２層８ｂの層厚は０．８５ｎｍ以上であることが必要と読み取れるわけであるが、このことからシリコン酸窒化膜８とシリコン基板２との界面からシリコン窒化層８ａの層厚の中心までの距離ｈ（図１参照）は、シリコン窒化層８ａの層厚が０．３ｎｍ程度であるから、１．０ｎｍ（＝０．８５ｎｍ＋０．１５ｎｍ）〜１．４５ｎｍ（１．３ｎｍ＋０．１５ｎｍ）となる。すなわち、シリコン酸窒化層８ｂとシリコン酸窒化層８ｃとの層厚が同じであればシリコン酸窒化膜８の膜厚は２．０ｎｍ〜２．９ｎｍとなる。
なお、本実施形態において、シリコン酸窒化膜８中の固定電荷密度ｘと、相互コンダクタンスの低下を排除するために必要な上記界面ＳｉＯ２層８ｂの層厚ｙとは、次の関係式を満たす。
ｙ＝α・Ｌｎ（ｘ）−β
ここで、Ｌｎは、自然対数であり、定数α、βは、α≦０．３５、β≦８である。この関係式を満たすような、シリコン酸窒化膜中の窒素濃度、界面における酸素濃度、界面酸窒化層の層厚を選択することが必要である。
本実施形態の半導体記憶装置の書き込み／消去を繰り返したときの耐性（エンデュランス特性）を図６のグラフｇ１に示し、消去におけるエンデュランス特性を図６のグラフｇ２に示す。破線は比較例のエンデュランス特性を示すグラフである。この比較例は、本実施形態の半導体記憶装置においてトンネル絶縁膜として単一のＳｉＯ２層からなるＳｉＯ２膜を用いたものである。この図６からわかるように、本実施形態の半導体記憶装置によれば、エンデュランス特性の悪化を防止することができる。
次に本実施形態の半導体記憶装置の製造方法を、図１を参照して説明する。
まず、所望の不純物をドーピングした基板２を準備する。次に、適当な表面処理を施した後、上述の良質なシリコン酸窒化膜８を形成する。この良質なシリコン酸窒化膜８の形成方法の詳細は後述する実施形態で説明する。本実施形態ではシリコン酸窒化膜８の膜厚は２ｎｍ程度にしている。続いて、ＣＶＤ法によりシリコン酸化膜１０を２ｎｍ〜６ｎｍほど形成する。ここで、ＣＶＤによって形成される酸化膜１０をあまり厚くしすぎると、従来のトンネル酸化膜（膜厚がおよそ１０ｎｍ）に比べて薄膜化できなくなる。また、あまり薄くし過ぎると、今度はデータ保持特性が悪化してしまうので、本実施形態では、２ｎｍ〜６ｎｍとした。このように、本実施形態では、ＣＶＤによる酸化膜１０を用いて、全体のトンネル絶縁膜６の膜厚を調整することができる。この膜厚の調整は現代の半導体プロセスにおいて、比較的簡単に行うことができる。したがって、本実施形態においては、トンネル絶縁膜６の好ましい膜厚は、４ｎｍ（＝２ｎｍ＋２ｎｍ）〜８．９ｎｍ（２．９ｎｍ＋６ｎｍ）となる。
続いて、浮遊ゲート用のポリシリコン膜１２を形成する。その後、通常のＮＡＮＤ型フラッシュメモリの製造プロセスを用い、電極間絶縁膜１４、制御ゲート１６を順次形成する。なお、電極間絶縁膜１４としては、酸化膜、窒化膜を含む積層膜、高誘電体膜、高誘電体を含む積層膜のいずれも使用することができる。また、制御ゲート１６として、ポリシリコン、シリサイド、メタルなど何れを使用しても良い。その後、トンネル絶縁膜６、浮遊ゲート１２、電極間絶縁膜１４、制御ゲート１６をゲート形状にパターニングし、その後、必要に応じ、ゲートの両側のシリコン基板に不純物を注入することにより、ソース領域４ａおよびドレイン領域４ｂを形成する。
本実施形態に係るシリコン酸窒化膜８の窒素濃度のプロファイルの測定結果を図７の黒丸で示す。本実施形態に係るシリコン酸窒化膜８の形成には後述するように、熱処理が必要である。比較のために、熱処理を行わなかった場合のシリコン酸窒化膜の窒素濃度のプロファイルの測定結果を図７の白四角で示す。図７からわかるように、本実施形態のシリコン酸窒化膜８においては、シリコン基板との界面から１ｎｍの間に、窒素の存在しない界面ＳｉＯ２層８ｂがあり、その後、酸素濃度がゼロの領域（シリコン窒化層８ａ）を挟んで、酸素の多い層が存在し、全体の物理膜厚が２ｎｍ〜２．９ｎｍ程度になっている。このように、本実施形態では、表面側（浮遊ゲート側）にも窒素のない酸化層が形成されていることが重要な点である。それは、この上にＣＶＤで形成する酸化膜１４との間で電子トラップを発生させないためである。
以上説明したように、本実施形態によれば、薄膜化しても書き込み／消去を繰り返したときの耐性（エンデュランス特性）が悪化しないトンネル絶縁膜を有する半導体記憶装置を提供することができる。
（第２実施形態）
次に、本発明の第２実施形態による半導体記憶装置の製造方法を説明する。本実施形態の製造方法によって製造される半導体記憶装置は、ＦＧ（フローティングゲート）型の不揮発性メモリあって、複数のメモリセルを備えている。本実施形態のメモリの製造方法について図８（ａ）乃至図１５（ｂ）を参照して説明する。図８（ａ）乃至図１５（ｂ）は、本実施形態の製造方法の製造工程断面図であって、各図の（ａ）と、図の（ｂ）は互いに直交する断面を示している。
まず、図８（ａ）、８（ｂ）に示すように、所望の不純物をドーピングしたシリコン基板３２を希ＨＦ処理し、シリコン基板３２の表面を水素により終端化する。その後、このシリコン基板３２を成膜装置のチャンバーに置く。続いて、チャンバー内の雰囲気を、製造プロセス中にシリコンと反応もしくはエッチングしないガス（例えば、窒素ガス）のみにした後、シリコン基板の温度を７００℃にまで上げ、シリコン基板から水素を完全に脱離させる。
次に、チャンバー内の雰囲気を、例えば分圧３０ＴｏｒｒのＮ２、分圧０．０３ＴｏｒｒのＮＨ３とし、シリコン基板の表面を７００℃にして１００秒間維持する。これにより、図９（ａ）、９（ｂ）に示すように、シリコン基板３２上にシリコン窒化層３４ａが形成される。すなわち、本実施形態の製造方法においては、シリコン窒化層３４ａの形成には、Ｎ２ガスによって希釈された窒化ガスＮＨ３が用いられている。このように窒化ガスＮＨ３を希釈ガスＮ２によって希釈することにより、欠陥がなく良質でかつ酸化後にＳｉ−Ｏ−Ｈ結合の起源となりうるＳｉ−Ｎ−Ｈ結合がほとんど存在しないシリコン窒化層３４ａを形成することができる。この形成方法は、本発明者等によって発明され、特許出願されている（特願２００６−１７６８６３号）。
次に、シリコン基板３２の温度を８５０℃まで上昇させてそのまま保持する。続いて、シリコン基板３２の温度を８５０℃に保持したまま、チャンバー内の雰囲気を、例えば分圧３０ＴｏｒｒのＮ２および分圧３ＴｏｒｒのＯ２とし、３００秒間維持する。これにより、図１０（ａ）、１０（ｂ）に示すように、シリコン基板３２とシリコン窒化層３４ａの間に酸素が含まれたシリコン酸窒化層３４ｂが、シリコン窒化層３４ａの表面に酸素が含まれたシリコン酸窒化層３４ｃが形成され、シリコン酸窒化層３４ｂ、シリコン窒化層３４ａ、シリコン酸窒化層３４ｃから成るトンネル絶縁膜３４が形成される。なお、このトンネル絶縁膜３４と同じ製法によって第１実施形態のシリコン酸窒化膜８は製造することができる。
その後、浮遊ゲート電極となる厚さ６０ｎｍのリンドープの多結晶シリコン層３６、素子分離加工のためのマスク材３７を順次、ＣＶＤ(Chemical Vapor Deposition)法で堆積した。その後、レジストマスク（図示せず）を用いたＲＩＥ(Reactive Ion Etching)法により、マスク材３７、多結晶シリコン層３６、トンネル絶縁膜３４を順次エッチング加工し、さらにシリコン基板１の露出領域をエッチングして、深さ１００ｎｍの素子分離溝３８を形成した（図１１（ａ）、１１（ｂ）参照）。
次に、全面に素子分離用のシリコン酸化膜３９を堆積して、素子分離溝３８を完全に埋め込み、その後、表面部分のシリコン酸化膜３９をＣＭＰ(Chemical Mechanical Polishing)法で除去して、表面を平坦化した。このとき、マスク材３７が露出する（図１２（ａ）、１２（ｂ）参照）。
次に、露出したマスク材３７を選択的にエッチング除去した後、シリコン酸化膜３９の露出表面を希フッ酸溶液でエッチング除去し、多結晶シリコン層３６の側面４０の一部を露出させた。その後、全面に電極間絶縁膜となる厚さ１５ｎｍのアルミナ膜をＡＬＤ(Atomic Layer Deposition)法で堆積した。このとき、ＡＬＤ法での成膜時の酸化剤により、アルミナ膜と多結晶シリコン層３６の界面には、極薄のシリコン酸化層が形成され、アルミナ膜／シリコン酸化層からなる２層構造の厚さ１６ｎｍの電極間絶縁膜４１が形成された（図１３（ａ）、１３（ｂ）参照）。
次に、制御ゲートとなるタングステンシリサイド層／多結晶シリコン層からなる２層構造の厚さ１００ｎｍの導電層４２をＣＶＤ法で順次堆積し、さらに、ＲＩＥのマスク材４３をＣＶＤ法で堆積した。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材４３、導電層４２、電極間絶縁膜４１、多結晶シリコン層３６、トンネル絶縁膜３４を順次エッチング加工して、ワード線方向のスリット部４４を形成した。これにより、浮遊ゲートとなる多結晶シリコン層３６および制御ゲートとなる導電層４２の形状が確定する（図１４（ａ）、１４（ｂ）参照）。
最後に、露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜４５を熱酸化法で形成後、イオン注入法を用いてソース／ドレイン拡散層４７を形成し、さらに、全面を覆うように層間絶縁膜４９をＣＶＤ法で形成した。その後は、周知の方法で配線層等を形成して不揮発性メモリセルが完成する（図１５（ａ）、１５（ｂ）参照）。
また、このようにして形成されたトンネル絶縁膜のシリコン窒化層３４ａにおいては、Ｓｉ−Ｎ結合が強くなっている。本実施形態の製造方法のように、Ｓｉ−Ｎ結合を強くするプロセスを用いることで、以下に示すように、電荷保持特性の改善も期待できる。例えば、図１６、図１７に、シリコン酸窒化膜の形成条件の相違によるＳＩＬＣ(Stress Induced Leakage Current)特性の差異について示す。図１６は膜厚が２ｎｍのシリコン酸窒化膜（ＳｉＯＮ膜）を作ったときの膜中窒素プロファイルを示し、「欠陥の多い窒化層ベース」とはシリコン基板を室温でプラズマ窒化して形成した欠陥の多いシリコン窒化層を酸化して形成したＳｉＯＮ膜のことであり、「欠陥の少ない窒化層ベース」とは、本実施形態で示したように、シリコン基板を７００℃、分圧３０ＴｏｒｒのＮ２、分圧０．０３ＴｏｒｒのＮＨ３で形成した欠陥の少ないシリコン窒化層を酸化して形成したＳｉＯＮ膜のことである。そして、このときＳｉＯＮ膜のＪ−Ｖ特性を図１７に示す。図１７の横軸はゲート電圧Ｖｇであり、縦軸はリーク電流Ｊｇである。図１７からわかるように、欠陥の少ないシリコン窒化層を形成することによって、全体的にリーク電流が減少している。
図１８は図１６、図１７で示した膜厚２ｎｍのＳｉＯＮ膜上に３ｎｍのＳｉＯ２膜を堆積した絶縁膜のＪ−Ｖ特性を示している。図１８からわかるように、シリコン基板を室温でプラズマ窒化して形成した欠陥の多いシリコン窒化層をベースとして形成したＳｉＯＮ膜よりも、本実施形態のように欠陥の少ないシリコン窒化層を形成し、それをベースとして形成したＳｉＯＮ膜を基板界面側に配置することによって、低電圧域でのリーク電流が急激に減少している。なお、図１８において、横軸は、ゲート電圧ＶＧとフラットバンド電圧ＶＦＢとの差をトランジスタの電気的実効膜厚Ｔｅｆｆで割った値を表し、縦軸はリーク電流Ｊｇを表す。横軸（ＶＧ−ＶＦＢ）/Ｔｅｆｆは絶縁膜に印加された電界を示している。このようにしたのは、トンネル絶縁膜中の固定電荷の影響を排除し、純粋にトンネル絶縁膜にかかっている電界強度で絶縁性を比較するためである。なぜならＶＦＢはトンネル絶縁膜中の固定電荷量に応じてシフトするため、ゲート電圧ＶＧだけで比較した場合、トンネル絶縁膜に印加されている電界を誤って見積もることになるからである。
図１９に、ＳＩＬＣ特性の変化によるメモリセルの電荷保持特性を示す。図１９からわかるように、欠陥の少ない高品質な窒化層を形成することによって低電圧ストレス下でのリーク電流が減少し、電荷保持特性が大幅に向上している。これらの結果は、ＳｉとＮのネットワークをしっかりと形成することによって書き込み／消去時の欠陥の発生が抑えられ、バルク中のリークパスの発生頻度が減少するためである。
すなわち、本実施形態の製造方法を利用することによって、欠陥が少なく信頼性が高いシリコン酸窒化膜（ＳｉＯＮ膜）を形成することが可能である。
また、本実施形態の製造方法によって製造されたＳｉＯＮ膜が非常に頑健なＳｉ−Ｎ結合を有することを示すもう一つの例を、図２０を参照して説明する。図２０は、第１乃至第３のＳｉＯＮ膜をトンネル絶縁膜として有するｐＭＯＳトランジスタにおいて、上記第１乃至第３のＳｉＯＮ膜にそれぞれのストレス電圧を印加したときの、しきい値電圧のストレス電圧印加時間依存性を観察したグラフ、すなわちＮＢＴＩ(Negative Bias Temperature Instability)特性を示すグラフである。ここで第１のＳｉＯＮ膜は、本実施形態と同様に、分圧３０ＴｏｒｒのＮ２、分圧０．０３ＴｏｒｒのＮＨ３、窒化温度７００℃でシリコン窒化層を形成し、その後８５０度で酸化することによって形成したＳｉＯＮ膜であり、第２のＳｉＯＮ膜は、分圧３０ＴｏｒｒのＮ２、分圧３０ＴｏｒｒのＮＨ３、窒化温度７００℃でシリコン窒化層を形成し、その後８５０度で酸化することによって形成したＳｉＯＮ膜であり、第３のＳｉＯＮ膜は、シリコン基板を室温でプラズマ窒化して形成した欠陥の多いシリコン窒化層を酸化して形成したＳｉＯＮ膜である。したがって、第１のＳｉＯＮ膜は、欠陥が少なく良質なシリコン窒化層を備えている。第２のＳｉＯＮ膜は、シリコン窒化層を形成する際の窒化ガスが希釈されているため、欠陥は減少しているが、本実施形態の製造方法に製造されたものに比べて欠陥が多く存在する。第３のＳｉＯＮ膜は例えばシリコン基板を室温でプラズマ窒化して形成した欠陥の多いシリコン窒化層をベースとして形成したＳｉＯＮ膜である。図２０からわかるように、欠陥の少ないシリコン窒化層を形成し、さらにシリコン窒化層膜越しに界面にＳｉＯ２層を形成し、膜中の欠陥を減少させることによって、ＮＢＴＩ特性が著しく改善している。これらの結果は、ＳｉとＮのネットワークをしっかりと形成することによってＳｉＯＮ膜中の欠陥が減少し、ストレス印加時の新たな欠陥の発生が抑えられるためである。すなわち、本実施形態の製造方法を利用することによって、欠陥が少なく信頼性が高いＳｉＯＮ膜を形成することが可能である。
以上説明したように、本実施形態によれば、シリコン窒化層３４ａには、Ｓｉ−Ｎ結合が形成されていて、酸化時にＳｉ−Ｏ−Ｈ結合の起源となりうるＳｉ−Ｎ−Ｈ結合がほとんど存在しない。このため、書き込み／消去を繰り返してもダングリングボンドが形成されにくく、エンデュランス(endurance)特性）が悪化するのを防止することができる。なお、このシリコン窒化層３４ａは、層厚が０．３ｎｍ程度であって、窒素濃度が５５％〜５７％となっている。すなわち、シリコン窒化層３４ａは、実質的にＳｉ３Ｎ４からなっており、シリコンの第１近接原子が窒素で第２近接原子がシリコンとなっている。また、シリコン酸窒化層３４ｂ、３４ｃの窒素濃度は最大でも１０％以下となっており、実質的にシリコン酸化層（ＳｉＯ２層）となっている。また、必要に応じ、酸窒化膜３４ｃ上にＣＶＤで２ｎｍ〜６ｎｍのシリコン酸化膜を形成してもよい。
（第３実施形態）
次に、本発明の第３実施形態による半導体記憶装置の製造方法を、図２１、図２２（ａ）、図２２（ｂ）、図２２（ｃ）を参照して説明する。本実施形態の製造方法は、図１で説明した第１実施形態による半導体記憶装置のシリコン酸窒化膜８の製造方法であって、シリコン基板上に窒化膜を形成する際に、希釈ガスを混ぜることによって従来よりも膜中の固定電荷の少ないシリコン酸窒化膜を形成するものである。図２１に本実施形態による製造方法の製造手順のフローチャートを示し、図２２に製造工程断面図を示す。
シリコン基板２を希ＨＦ処理し、シリコン基板２の表面を水素により終端化する（図２１のステップＳ１、図２２（ａ））。続いて、このシリコン基板２を成膜用チャンバーに導入する（ステップＳ２）。続いて、チャンバー内を、例えば希釈ガスとして分圧３０ＴｏｒｒのＮ２と、窒化ガスとして分圧０．０３ＴｏｒｒのＮＨ３との混合雰囲気とし、シリコン基板２の表面を７００℃に設定して１００秒間維持する。これにより、シリコン基板２上にシリコン窒化層８ａが形成される（ステップＳ４、図２２（ｂ））。
続いて、チャンバー内の雰囲気を、例えば分圧５０ＴｏｒｒのＮ２とし、シリコン基板２の表面を９５０℃に設定して３００秒間維持する（ステップＳ５、Ｓ６）。これにより、シリコン窒化層８ａ中のダングリングボンドが窒素原子と結合し、シリコン窒化層８ａ内において安定なＳｉ−Ｎ結合が構成される。
続いて、チャンバー内を、例えば希釈ガスとして分圧３０ＴｏｒｒのＮ２と、酸化ガスとして分圧３ＴｏｒｒのＯ２との混合雰囲気とし、シリコン基板１の表面を８５０℃に設定して３００秒間維持する（ステップＳ７、Ｓ８）。これにより、シリコン基板２とシリコン窒化層８ａとの間に酸素が含まれたシリコン酸窒化層８ｂが、シリコン窒化層８ａの表面に酸素が含まれたシリコン酸窒化層８ｃが形成される（図２２（ｃ））。
熱処理することの効果について説明する。シリコン窒化層を形成後、熱処理を行った後に酸化する場合と、熱処理を行わないで酸化する場合のシリコン酸窒化膜中の酸素分布の違いを図７に示す。熱処理を行うことによりシリコン酸窒化膜と／シリコン基板との界面の酸素量が増加するとともに、酸化後の膜厚は薄くなっていることがわかる。これは熱処理によってシリコン酸窒化膜中の欠陥が減少するために、欠陥によって酸素が解離される機会が減少し、シリコン酸窒化膜中で酸素が吸着しにくくなったためである。
一方で、シリコン酸窒化膜と／シリコン基板との界面は構造的ストレスによって結合が弱くなっているため、拡散してきた酸素を解離し酸化が進行するのである。これによって、酸素分布が界面側、窒素分布が表面側の理想的な分布をもったシリコン酸窒化膜を形成することが可能である。
図２３に、（ａ）シリコン窒化層を形成後、熱処理を行わずに酸化した物理膜厚２ｎｍのシリコン酸窒化膜と、（ｂ）シリコン窒化層を形成後、熱処理を行ってから酸化した物理膜厚２ｎｍのシリコン酸窒化膜の、ｐＭＯＳのフラットバンド電圧のシフト量ΔＶｆｂを示す。（ａ）と（ｂ）を比べると、熱処理を行うことにより、シフト量ΔＶｆｂが改善されていることがわかる。これは、（ｂ）では熱処理を行うことにより膜中の欠陥が減少したことに加え、表面および膜中の酸化が抑えられ、窒素が表面寄りの、つまり電荷分布が表面寄りの窒素分布が形成できたことに起因する。
以上説明したように、本実施形態によれば、窒化後に熱処理を行うことによって、界面が優先的に酸化されたシリコン酸窒化膜（ＳｉＯＮ膜）を形成することが可能となり、信頼性に優れたシリコン酸窒化膜（ＳｉＯＮ膜）を形成できる。そして、このシリコン酸窒化膜のシリコン窒化層８ａは、第１実施形態で説明したと同様に、Ｓｉ−Ｎ結合が形成されていて、Ｓｉ−Ｏ−Ｈ結合がほとんど存在しない。このため、本実施形態のシリコン酸窒化膜を例えばフラッシュメモリのトンネル絶縁膜に用いれば、書き込み／消去を繰り返してもダングリングボンドが形成されにくく、エンデュランス(endurance)特性）が悪化するのを防止することができる。また、このシリコン窒化層８ａは、層厚が０．３ｎｍ程度であって、窒素濃度が５５％〜５７％となっている。すなわち、シリコン窒化層８ａは、実質的にＳｉ３Ｎ４からなっており、シリコンの第１近接原子が窒素で第２近接原子がシリコンとなっている。また、シリコン酸窒化層８ｂ、８ｃの窒素濃度は最大でも１０％以下となっており、実質的にシリコン酸化層（ＳｉＯ２層）となっている。
（第４実施形態）
次に、本発明の第４実施形態による半導体記憶装置の製造方法を、図２４、図２２（ａ）、図２２（ｂ）、図２２（ｃ）を参照して説明する。本実施形態の製造方法は、図１で説明した第１実施形態による半導体記憶装置のシリコン酸窒化膜８の製造方法であって、シリコン基板上にシリコン窒化層を形成する際に、希釈ガスを混ぜることによって従来よりも膜中の固定電荷の少ないシリコン酸窒化膜を形成するものである。図２４に本実施形態による製造方法の製造手順のフローチャートを示す。
シリコン基板２を希ＨＦ処理し、シリコン基板２の表面を水素により終端化する（ステップＳ１１、図２２（ａ））。続いて、このシリコン基板２を成膜用チャンバーに導入する（ステップＳ１２）。その後、チャンバー内を、例えば希釈ガスとして分圧３０ＴｏｒｒのＮ２と、窒化ガスとして分圧０．０３ＴｏｒｒのＮＨ３との混合雰囲気とし、シリコン基板２の表面を７００℃に設定して１００秒間維持する。これにより、シリコン基板２上にシリコン窒化層８ａが形成される（ステップＳ１３、Ｓ１４、図２２（ｂ））。
次に、チャンバー内の雰囲気を、例えば分圧５０ＴｏｒｒのＮ２、とし、シリコン基板１の表面を９５０℃に設定して３００秒間維持する（ステップＳ１５）。これにより、シリコン窒化層８ａ中のダングリングボンドが窒素原子と結合し、シリコン窒化層８ａ内において安定なＳｉ−Ｎ結合が構成される。
次に、チャンバー内を、例えば希釈ガスとして分圧３０ＴｏｒｒのＮ２と、酸化ガスとして分圧３ＴｏｒｒのＯ２との混合雰囲気とし、シリコン基板２の表面を８５０℃に設定して３００秒間維持する（ステップＳ１６、Ｓ１７）。これにより、シリコン基板２とシリコン窒化層８ａとの間に酸素が含まれたシリコン酸窒化層８ｂが、シリコン窒化層８ａの表面に酸素が含まれたシリコン酸窒化層８ｃが形成される（図２２（ｃ））。すなわち、シリコン基板２上にシリコン酸窒化層８ｂ、シリコン窒化層８ａ、シリコン酸窒化層８ｃの順に積層されたシリコン酸窒化膜８が形成される。
続いて、チャンバー内の雰囲気を例えば分圧５０ＴｏｒｒのＮ２とし、シリコン基板２の表面を９５０℃に設定して３００秒間維持する（ステップＳ１８）。これにより、シリコン窒化層８ａ、シリコン酸窒化層８ｂ、８ｃ中のダングリングボンドがお互い再結合し、シリコン酸窒化膜８中の欠陥が減少する。
図２４のステップＳ１９の熱処理の効果について説明する。図２５に、（ａ）酸化膜の形成後、熱処理を行わない物理膜厚１．５ｎｍのシリコン酸窒化膜と、（ｂ）酸化膜の形成後、熱処理を行った物理膜厚１．５ｎｍのシリコン酸窒化膜の、フラットバンド電圧のシフト量ΔＶｆｂを示す。（ａ）と（ｂ）とを比べると、熱処理を行うことにより、シフト量ΔＶｆｂが改善されていることがわかる。これは、熱処理を行うことによりシリコン酸窒化膜中の欠陥が減少したことに起因する。
以上説明したように、本実施形態によれば、窒化後に熱処理を行うことによって、界面が優先的に酸化されたシリコン酸窒化膜（ＳｉＯＮ膜）を形成することが可能となり、信頼性に優れたシリコン酸窒化膜（ＳｉＯＮ膜）を形成できる。そして、このシリコン酸窒化膜のシリコン窒化層８ａは、第１実施形態で説明したと同様に、Ｓｉ−Ｎ結合が形成されていて、Ｓｉ−Ｏ−Ｈ結合がほとんど存在しない。このため、本実施形態のシリコン酸窒化膜を例えばフラッシュメモリのトンネル絶縁膜として用いれば、書き込み／消去を繰り返してもダングリングボンドが形成されにくく、エンデュランス(endurance)特性）が悪化するのを防止することができる。また、このシリコン窒化層８ａは、層厚が０．３ｎｍ程度であって、窒素濃度が５５％〜５７％となっている。すなわち、シリコン窒化層８ａは、実質的にＳｉ３Ｎ４からなっており、シリコンの第１近接原子が窒素で第２近接原子がシリコンとなっている。また、シリコン酸窒化層８ｂ、８ｃの窒素濃度は最大でも１０％以下となっており、実質的にシリコン酸化層（ＳｉＯ２層）となっている。
（第５実施形態）
次に、本発明の第５実施形態による半導体記憶装置の製造方法を、図２６、図２２（ａ）、図２２（ｂ）、図２２（ｃ）を参照して説明する。本実施形態の製造方法は、図１で説明した第１実施形態による半導体記憶装置のシリコン酸窒化膜８の製造方法であって、シリコン基板上にシリコン窒化層を形成する際に、希釈ガスを混ぜることによって従来よりも膜中の固定電荷の少ないシリコン酸窒化膜を形成するものである。本実施形態による製造方法の製造手順のフローチャートを図２６に示す。
まず、シリコン基板２を希ＨＦ処理し、シリコン基板２の表面を水素により終端化する（ステップＳ２１、図２２（ａ））。続いて、このシリコン基板２を成膜用チャンバーに導入する（ステップＳ２２）。次に、チャンバー内を、例えば希釈ガスとして分圧３０ＴｏｒｒのＮ２と、窒化ガスとして分圧０．０３ＴｏｒｒのＮＨ３との混合雰囲気とし、シリコン基板２の表面を７００℃に設定して１００秒間維持する（ステップＳ２３、Ｓ２４）。これにより、シリコン基板１上に窒化膜２が形成される（図２２（ｂ））。
次に、チャンバー内の雰囲気を例えば分圧５０ＴｏｒｒのＨｅとし、シリコン基板２の表面を９５０℃に設定して３００秒間維持する（ステップＳ２５、Ｓ２６）。これにより、シリコン窒化層８ａ中のダングリングボンドが窒素原子と結合し、シリコン窒化層８ａ内において安定なＳｉ−Ｎ結合が構成される。
次に、チャンバー内を、例えば希釈ガスとして分圧３０ＴｏｒｒのＮ２と、酸化ガスとして分圧３ＴｏｒｒのＯ２との混合雰囲気とし、シリコン基板２の表面を８５０℃に設定して３００秒間維持する（ステップＳ２７、Ｓ２８）。これにより、シリコン基板２とシリコン窒化層８ａとの間に酸素が含まれたシリコン酸窒化層８ｂが、シリコン窒化層８ａの表面に酸素が含まれたシリコン酸窒化層８ｃが形成される（図２２（ｃ））。すなわち、シリコン基板２上にシリコン酸窒化層８ｂ、シリコン窒化層８ａ、シリコン酸窒化層８ｃの順に積層されたシリコン酸窒化膜８が形成される。
次に、チャンバー内の雰囲気を、例えば分圧５０ＴｏｒｒのＨｅとし、シリコン基板２の表面を９５０℃に設定して３００秒間維持する。これにより、シリコン酸窒化層８ｂ、シリコン窒化層８ａ、シリコン酸窒化層８ｃからなるシリコン酸窒化膜８中のダングリングボンドがお互い再結合し、シリコン酸窒化膜８中の欠陥が減少する。
次に、図２７および図２８を参照して、本実施形態の効果を説明する。ゲート電圧Ｖｇに対するリーク電流Ｊｇの依存性を、ヘリウムガス雰囲気中で熱処理したシリコン酸窒化膜からなるゲート絶縁膜の場合（グラフｇ１）およびヘリウムガスに代えて窒素ガス雰囲気中で熱処理したシリコン酸窒化膜からなるゲート絶縁膜の場合（グラフｇ２）を、熱処理なしのシリコン酸窒化膜からなるゲート絶縁膜の場合（グラフｇ３）と比較した結果を図２７に示す。図２７からわかるように、リーク電流Ｊｇに関しては、ＨｅとＮ２の間で差がないことがわかる。
また、実効移動度μeffの実効電界Ｅeffに対する依存性を、ヘリウムガス雰囲気中で熱処理したシリコン酸窒化膜からなるゲート絶縁膜の場合（グラフｇ１）と、ヘリウムガスに代えて窒素ガス雰囲気中で熱処理したシリコン酸窒化膜からなるゲート絶縁膜の場合（グラフｇ２）とを、熱処理なしのシリコン酸窒化膜からなるゲート絶縁膜の場合（グラフｇ３）を基準として比較した結果を図２８に示す。実効移動度は、ゲート絶縁膜直下のシリコン基板を流れる電子またはホールの実効移動度である。実効移動度が高いことは、半導体装置の信号処理速度が速いことを意味する。図２８からわかるように、ヘリウムガス雰囲気中で熱処理したゲート絶縁膜は、窒素ガス雰囲気中で熱処理したゲート絶縁膜よりも高電界側の実効移動度の低下が抑制されていることがわかる。
本実施形態において、実効移動度の低下が抑制された理由は次の通りである。ヘリウムがクエンチ効果により、ゲート絶縁膜とシリコン基板との界面の原子振動エネルギーを奪うため、ゲート絶縁膜のＳｉＯ２とシリコン基板のＳｉとの反応が抑制される。よって、シリコン基板側のシリコン酸化層とシリコン基板との界面の表面粗さが熱処理前と同程度に小さく抑制され得る。その結果、本実施形態では、実効移動度の低下が抑制された。
以上説明したように、本実施形態によれば、窒化処理後に熱処理を行うことによって、界面が優先的に酸化されたシリコン酸窒化膜を形成することが可能となり、信頼性に優れたシリコン酸窒化膜（ＳｉＯＮ膜）を形成できる。そして、このシリコン酸窒化膜のシリコン窒化層８ａは、第１実施形態で説明したと同様に、Ｓｉ−Ｎ結合が形成されていて、Ｓｉ−Ｏ−Ｈ結合がほとんど存在しない。このため、本実施形態のシリコン酸窒化膜を例えばフラッシュメモリのトンネル絶縁膜に用いれば、書き込み／消去を繰り返してもダングリングボンドが形成されにくく、エンデュランス(endurance)特性）が悪化するのを防止することができる。また、このシリコン窒化層８ａは、層厚が０．３ｎｍ程度であって、窒素濃度が５５％〜５７％となっている。すなわち、シリコン窒化層８ａは、実質的にＳｉ３Ｎ４からなっており、シリコンの第１近接原子が窒素で第２近接原子がシリコンとなっている。また、シリコン酸窒化層８ｂ、８ｃの窒素濃度は最大でも１０％以下となっており、実質的にシリコン酸化層（ＳｉＯ２層）となっている。
また、本実施形態によれば、酸化処理後にＨｅガスを用いて熱処理を行うことにより、高速で信頼性に優れたＳｉＯＮ膜を形成することができる。なお、本実施形態も第３および第４実施形態と同様に、フラットバンド電圧のシフト量ΔＶｆｂが改善することができることは云うまでもない。
なお、第２乃至第５実施形態においては、希釈ガスの一例としてＮ２ガスを用いたが、Ｓｉと質量が近く、かつ安定なガス、例えばＡｒを用いても良い。
また、第２乃至第５実施形態においては、窒化ガスとしてＮＨ３を用いたが、Ｓｉの窒化が可能な他のガス、例えば窒素のラジカルＮ＊、Ｎ２ ＊を用いても良い。また、窒化ガスＮＨ３の分圧は０．０３Ｔｏｒｒとしたが、０．０３Ｔｏｒｒ以外の圧力でも良く、より低いことが望ましい。また、希釈ガスＮ２の分圧は３０Ｔｏｒｒとしたが、３０Ｔｏｒｒ以外の圧力でも良い。なお、シリコン窒化層を形成する際の雰囲気温度は７００℃であったが、５００℃以上８５０℃以下の温度であってもよい。また、シリコン窒化層を形成する雰囲気は、本発明者等によって発明されて出願された前述の特願２００６−１７６８６３号に記載されているように、希釈ガスの分圧と窒化ガスの分圧の和と、窒化ガスの分圧との比が５以上でかつ全圧が４０Ｔｏｒｒ以下であることが好ましい。また、全圧３０Ｔｏｒｒ以下であることが更に好ましい。さらに、上記比が１００００以下でかつ全圧３Ｔｏｒｒ以上であることが更に好ましい。
また、第２乃至第５実施形態においては、酸化ガスとしてＯ２を用いたが、Ｓｉの酸化が可能な他のガス、例えば、Ｎ２Ｏ、ＮＯ、Ｏ＊、Ｏ３を用いても良い。また、酸化時の希釈ガスＮ２の分圧は３０Ｔｏｒｒとしたが、３０Ｔｏｒｒ以外の圧力でも良い。また、酸化時の雰囲気温度は８５０℃であったが、８００℃以上９５０℃以下の温度であってもよい。
（第６実施形態）
次に、本発明の第６実施形態による半導体記憶装置の製造方法を説明する。本実施形態の製造方法によって製造される半導体記憶装置は、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Siの積層構造）型の不揮発性メモリであって、複数のメモリセルを備えている。本実施形態のメモリの製造方法について図２９（ａ）乃至図３３（ｂ）を参照して説明する。図２９（ａ）乃至図３３（ｂ）においては、各図の（ａ）と、図の（ｂ）は互いに直交する断面を示している。
まず、第２実施形態と同様のプロセスを用いて、シリコン基板３２上にシリコン酸窒化層、シリコン窒化層、シリコン酸窒化層の積層構造からなるシリコン酸窒化膜と、このシリコン酸窒化膜上に形成されたＣＶＤ酸化膜を有するトンネル絶縁膜３４を形成する（図２９（ａ））。このトンネル絶縁膜は、第１実施形態の半導体記憶装置のトンネル絶縁膜６と同じ構成を有しており、このトンネル絶縁膜のシリコン酸窒化膜も欠陥の少ない窒化膜となる。
その後、電荷蓄積層となる厚さ６ｎｍの窒化膜５２をＣＶＤ法で堆積し、素子分離加工のためのマスク材５３を順次、ＣＶＤ法で堆積した。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材５３、窒化膜５２、トンネル絶縁膜３４を順次エッチング加工し、さらにシリコン基板３２の露出領域をエッチングして、図２９（ｂ）に示すように、深さ１００ｎｍの素子分離溝３８を形成した。
次に、全面に素子分離用のシリコン酸化膜３９を堆積して、素子分離溝３８を完全に埋め込み、その後、表面部分のシリコン酸化膜３９をＣＭＰ法で除去して、表面を平坦化した。このとき、マスク材５３が露出する（図３０（ａ）、３０（ｂ））。
次に、露出したマスク材５３を選択的にエッチング除去した後、シリコン酸化膜３９の露出表面を希フッ酸溶液でエッチング除去した。その後、全面に電極間絶縁膜となる厚さ１５ｎｍのアルミナ膜をＡＬＤ法で堆積した。このとき、ＡＬＤ法での成膜時の酸化剤により、アルミナ膜と窒化膜５２との界面には、極薄のシリコン酸化層が形成され、アルミナ膜／シリコン酸化層からなる２層構造の厚さ１６ｎｍの電極間絶縁膜５４が形成された（図３１（ａ）、３１（ｂ））。
次に、制御ゲートとなるタングステンシリサイド層／多結晶シリコン層からなる２層構造の厚さ１００ｎｍの導電層５６をＣＶＤ法で順次堆積し、さらに、ＲＩＥのマスク材５７をＣＶＤ法で堆積した。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材５７、導電層５６、電極間絶縁膜５４、電荷蓄積用窒化膜５２、トンネル絶縁膜３４を順次エッチング加工して、ワード線方向のスリット部４４を形成した（図３２（ａ）、３２（ｂ））。これにより、電荷蓄積層５２および制御ゲート５６の形状が確定する。
最後に、露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜５８を熱酸化法で形成後、イオン注入法を用いてソース／ドレイン拡散層５９を形成し、さらに、全面を覆うように層間絶縁膜６０をＣＶＤ法で形成した（図３３（ａ）、３３（ｂ））。その後は、周知の方法で配線層等を形成して不揮発性メモリセルが完成する。
図３３に、本実施形態の不揮発性メモリの一定電圧化における、ストレス時間と保持電荷量の変化による閾値Ｖｔｈの変化量（ΔＶｔｈ）の関係、つまりメモリセルの電荷保持特性について示している。欠陥の少ない高品質な窒化膜を形成することによって、蓄積電荷量の減少による閾値電圧のシフトが抑えられていることがわかる。これは電荷保持特性が大幅に向上したことを意味する。これらの結果は、ＳｉとＮのネットワークをしっかりと形成することによってバルク中のリークパスが減少し、リーク電流が減少するためである。すなわち、本実施形態によるＭＯＮＯＳ型不揮発性メモリは、信頼性の高いトンネル窒素高濃度ＳｉＯＮ膜を備えており、電荷保持特性が大幅に向上することができるとともにリーク電流を減少させることができる。
なお、電極間絶縁膜５４としては、より高誘電率であるＬａおよびＡｌを含む酸化物（例えばＬａＡｌＯ３）、ＺｒやＨｆを含む高誘電体膜などを用いてもよい。
本実施形態の製造方法によって製造されたメモリにおいては、トンネル絶縁膜を構成するシリコン酸窒化膜のシリコン窒化層は、第１実施形態で説明したと同様に、Ｓｉ−Ｎ結合が形成されていて、Ｓｉ−Ｏ−Ｈ結合がほとんど存在しない。このため、書き込み／消去を繰り返してもダングリングボンドが形成されにくく、エンデュランス(endurance)特性）が悪化するのを防止することができる。また、このシリコン窒化層は、第１実施形態と同様に層厚が０．３ｎｍ程度であって、窒素濃度が５５％〜５７％となっている。すなわち、シリコン窒化層は、実質的にＳｉ３Ｎ４からなっており、シリコンの第１近接原子が窒素で第２近接原子がシリコンとなっている。また、シリコン酸窒化層８ｂ、８ｃの窒素濃度は最大でも１０％以下となっており、実質的にシリコン酸化層（ＳｉＯ２層）となっている。
また、以上説明した上記実施形態の半導体記憶装置の各メモリセルは、ソース領域およびドレイン領域を有していたが、ソース領域およびドレイン領域を削除した構成としてもよい。例えば図４４に示すように、図１に示す第１実施形態の半導体記憶装置のメモリセルからソース領域およびドレイン領域を削除した構成としてもよい。
また、上記実施形態に共通していえることは、第１にトンネル絶縁膜中のシリコン窒化層の存在位置がシリコン基板との界面から１ｎｍ程度のところにあるため、消去時に発生するダングリングボンドの発生を抑制する効果がある。書き込み時のしきい値電圧Ｖｔｈと、消去時のしきい値電圧Ｖｔｈの差であるＶｔｈウィンドウを狭くするのは、消去時に発生するダングリングボンドが主であり、書き込み時に発生するダングリングボンドはその次である。
第２に、電極間絶縁膜の種類と、上記実施形態のトンネル絶縁膜の構造の間に、直接的な関係はなく、電極間絶縁膜の種類はどのようなものであってもかまわない。例えば、Ｎを含む絶縁膜、Ｈｆを含む絶縁膜、Ｚｒを含む絶縁膜、Ｐｒを含む絶縁膜、Ｅｒを含む絶縁膜、Ａｌを含む絶縁膜等、シリコンデバイスの製造プロセスとの整合性がよければ、どのような絶縁膜を用いてもよい。
なお、上記実施形態を説明する際に議論した絶縁膜厚は、一般によく知られている界面遷移層（H. Watanabe, D. Matsushita, and K. Muraoka, Determination of tunnel mass and physical thickness of gate oxide including poly-Si/SiO2 and Si/SiO2 interfacial transition layer”, IEEE Trans. ED vol. 53, no. 6, pp. 1323-1330, June, 2006.）を考慮に入れることでより正確な議論にすることも可能である。また、この傾向は、界面酸化層などの膜厚が薄くなるほど顕著になる。
第１実施形態による半導体記憶装置の断面図。 第１実施形態の半導体記憶装置の膜面に垂直な方向の断面におけるエネルギーバンドおよび窒素濃度プロファイルを示す図。 第１実施形態に係るシリコン酸窒化膜の原子配列を示す模式図。 シリコン酸窒化膜中の固定電荷密度と相対Ｇｍｍａｘとの関係を示す図。 シリコン酸窒化膜中の固定電荷密度と界面酸化層との厚さを示す図。 第１実施形態の効果を示す図。 第１実施形態に係るシリコン酸窒化膜の窒素濃度プロファイルを示す図。 第２実施形態による半導体記憶装置の製造方法の製造工程断面図。 第２実施形態による半導体記憶装置の製造方法の製造工程断面図。 第２実施形態による半導体記憶装置の製造方法の製造工程断面図。 第２実施形態による半導体記憶装置の製造方法の製造工程断面図。 第２実施形態による半導体記憶装置の製造方法の製造工程断面図。 第２実施形態による半導体記憶装置の製造方法の製造工程断面図。 第２実施形態による半導体記憶装置の製造方法の製造工程断面図。 第２実施形態による半導体記憶装置の製造方法の製造工程断面図。 シリコン酸窒化膜の形成条件の違いによる深さ方向の窒素濃度プロファイルを示す図。 シリコン酸窒化膜の形成条件の違いによるＪ−Ｖ特性を示す図。 形成条件の異なるシリコン酸窒化膜の上にシリコン酸化膜を形成した絶縁膜のＪ−Ｖ特性を示す図。 ＳＩＬＣ特性の変化によるメモリセルの電荷保持特性を示す図。 しきい値電圧のストレス電圧印加時間依存性を示す図。 第３実施形態による半導体記憶装置の製造方法の製造手順を示すフローチャート。 第３乃至第５実施形態による半導体記憶装置の製造方法の製造工程を示す断面図。 第３実施形態の効果を説明する図。 第４実施形態による半導体記憶装置の製造方法の製造手順を示すフローチャート。 第４実施形態の効果を説明する図。 第５実施形態による半導体記憶装置の製造方法の製造手順を示すフローチャート。 第５実施形態の効果を説明する図。 第５実施形態の効果を説明する図。 第６実施形態による半導体記憶装置の製造方法の製造工程断面図。 第６実施形態による半導体記憶装置の製造方法の製造工程断面図。 第６実施形態による半導体記憶装置の製造方法の製造工程断面図。 第６実施形態による半導体記憶装置の製造方法の製造工程断面図。 第６実施形態による半導体記憶装置の製造方法の製造工程断面図。 第６実施形態の効果を説明する図。 ＦＧフリンジの影響を説明する図。 書き込み方法を示す図。 不完全空乏層の影響を説明する図。 不完全空乏層を説明する図。 弱い蓄積層を説明する図。 弱い蓄積層の影響を説明する図。 エンデュランス特性の悪化を示す図。 エンデュランス特性の悪化のメカニズムを説明する図。 ダンリングボンドができる条件を説明する図。 本発明の一実施形態による半導体記憶装置の断面図。
符号の説明
２ シリコン基板
４ａ ソース領域
４ｂ ドレイン領域
６ トンネル絶縁膜
８ シリコン酸窒化膜
８ａ シリコン窒化層
８ｂ シリコン酸化層
８ｃ シリコン酸化層
１０ ＣＶＤ酸化膜
１２ 浮遊ゲート
１４ 電極間絶縁膜
１６ 制御ゲート
３２ シリコン基板
３４ シリコン酸窒化膜
３４ａ シリコン窒化層
３４ｂ シリコン酸化層
３４ｃ シリコン酸化層
３６ 多結晶シリコン層
３７ マスク材
３８ 素子分離溝
３９ シリコン酸化膜
４１ 電極間絶縁膜
４２ 導電層
４３ マスク材
４４ スリット部
４５ シリコン酸化膜
４７ ソース／ドレイン拡散層

Claims (19)

  1. 半導体基板と、
    前記半導体基板上に形成され、第１シリコン酸窒化層、シリコン窒化層、および第２シリコン酸窒化層の積層構造を有するシリコン酸窒化膜と、前記シリコン酸窒化膜上に形成されたシリコンリッチなシリコン酸化膜とを備えた第１絶縁膜と、
    前記第１絶縁膜上に形成された電荷蓄積層と、
    前記電荷蓄積層上に形成された第２絶縁膜と、
    前記第２絶縁膜上に形成された制御ゲートと、
    を備えたことを特徴とする半導体記憶装置。
  2. 半導体基板と、
    前記半導体基板上に形成され、第１シリコン酸窒化層、シリコン窒化層、および第２シリコン酸窒化層の積層構造を有するシリコン酸窒化膜と、前記シリコン酸窒化膜上に形成されたシリコン酸化膜とを備え、前記シリコン酸化膜と前記第２シリコン酸窒化層と合わせた膜厚が、シリコンと水酸基の結合エネルギーを前記第１絶縁膜にかかる電界と素電荷とで割ったものに等しいか、若しくはより大きい第１絶縁膜と、
    前記第１絶縁膜上に形成された電荷蓄積層と、
    前記電荷蓄積層上に形成された第２絶縁膜と、
    前記第２絶縁膜上に形成された制御ゲートと、
    を備えたことを特徴とする半導体記憶装置。
  3. 前記シリコン窒化層が、前記第１の絶縁膜と前記電荷蓄積層の界面から、少なくともシリコンと水酸基の結合エネルギーを前記第１の絶縁膜にかかる電界と素電荷で割った分だけ、隔離されていることを特徴とする請求項２記載の半導体記憶装置。
  4. 前記第１の絶縁膜に印加される電界が１０ＭＶ/ｃｍ以上であり、前記第１の絶縁膜中におけるシリコンと水酸基の結合エネルギーが３．６ｅＶであることを特徴とする請求項２記載の半導体記憶装置。
  5. 前記電荷蓄積層は、多結晶シリコンからなる浮遊ゲートであることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
  6. 前記電荷蓄積層は絶縁膜から形成されていることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
  7. 前記シリコン酸窒化膜の膜厚は２．０ｎｍ以上２．９ｎｍ以下であることを特徴とする請求項１乃至６のいずれかに記載の半導体記憶装置。
  8. 前記シリコン窒化層が、前記半導体基板から０．８５ｎｍ以上隔離されていることを特徴とする請求項７記載の半導体記憶装置。
  9. 前記シリコン酸窒化膜中の固定電荷密度は、２．０×１０１１ｃｍ−２以上８．０×１０１２ｃｍ−２以下であることを特徴とする請求項１乃至８のいずれかに記載の半導体記憶装置。
  10. 前記シリコン酸窒化膜中の固定電荷密度とＳｉ−Ｎ結合の密度との比が、０．５×１０−４以上２．０×１０−４以下であることを特徴とする請求項１乃至８のいずれかに記載の半導体記憶装置。
  11. 前記シリコン窒化層は窒素濃度が５５％以上５７％以下であることを特徴とする請求項１乃至１０のいずれかに記載の半導体記憶装置。
  12. 前記第１および第２シリコン酸窒化層は窒素濃度が１０％以下であることを特徴とする請求項１乃至１１のいずれかに記載の半導体記憶装置。
  13. 半導体基板の表面を窒化する第１窒化ガスと、製造中に前記半導体基板と実質的に反応しない第１希釈ガスとを含み、前記第１希釈ガスの分圧と前記第１窒化ガスの分圧の和と、前記第１窒化ガスの分圧との比が５以上でかつ全圧が４０Ｔｏｒｒ以下である雰囲気中に前記半導体基板を置き、前記半導体基板の表面に窒化層を形成する工程と、
    表面に前記窒化層が形成された前記半導体基板を、酸化ガスと、製造中に前記半導体基板と実質的に反応しない第２希釈ガスとを含む雰囲気中に置き、前記半導体基板と前記窒化層との間に第１酸窒化層を形成するとともに前記窒化層の表面に第２酸窒化層を形成する工程と、
    前記第２酸窒化層上にＣＶＤ法により酸化膜を堆積することにより、前記第１酸窒化層、前記窒化層、前記第２酸窒化層、および前記酸化膜の積層構造のトンネル絶縁膜を形成する工程と、
    を備えたことを特徴とする半導体記憶装置の製造方法。
  14. 前記窒化層の形成は５００℃以上８５０℃以下の温度で行うことを特徴とする請求項１３記載の半導体記憶装置の製造方法。
  15. 前記第１窒化ガスは、ＮＨ３、Ｎ＊、Ｎ２ ＊のいずれかであることを特徴とする請求項１３または１４記載の半導体記憶装置の製造方法。
  16. 前記第１および第２酸窒化層を形成する工程は、８００℃以上９５０℃以下の温度で行うことを特徴とする請求項１３乃至１５のいずれかに記載の半導体記憶装置の製造方法。
  17. 前記酸化ガスは、Ｏ２、Ｎ２Ｏ、ＮＯ、Ｏ2 ＊のいずれかであることを特徴とする請求項１３乃至１６のいずれかに記載の半導体記憶装置の製造方法。
  18. 前記窒化層を形成する工程と前記第１酸窒化層を形成する工程との間に、表面に前記窒化層が形成された前記半導体基板を、前記半導体基板と実質的に反応しないガスの雰囲気中に置き、熱処理する工程を更に備えたことを特徴とする請求項１３乃至１７のいずれかに記載の半導体記憶装置の製造方法。
  19. 前記半導体基板と実質的に反応しないガスはＮ２ガスまたはＨｅガスのいずれかであることを特徴とする請求項１８記載の半導体記憶装置の製造方法。
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