KR101512494B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 제조 방법을 제공한다. 이 방법은 전하 저장막을 형성하는 것 그리고 전하 저장막을 형성한 후 열처리 공정을 수행하여 전하 저장막을 덮는 제 1 터널 절연막을 형성하는 것을 포함한다.
전하 저장막, 터널 절연막, 블록킹 절연막

Description

반도체 장치의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 장치의 터널 절연막의 형성 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 메모리 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 메모리 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 메모리 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위한 대안으로, 메모리 셀들을 3차원적으로 형성하는 기술들이 연구되고 있다.
본 발명의 이루고자 하는 기술적 과제는 터널 절연막을 포함하는 반도체 장 치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체 장치의 제조 방법을 제공한다. 이 방법은 전하 저장막을 형성하고; 그리고 상기 전하 저장막을 형성한 후 열처리 공정을 수행하여 상기 전하 저장막을 덮는 제 1 터널 절연막을 형성하는 것을 포함한다.
본 발명의 실시예에 따르면, 상기 전하 저장막은 실리콘 질화막 또는 폴리 실리콘막을 포함할 수 있다. 상기 열처리 공정은 산화 공정 또는 질화 공정을 포함할 수 있다.
본 발명의 실시예에 따르면, 상기 열 처리 공정은 상기 전하 저장막을 덮는 제 1 반도체막을 증착한 후 수행하는 것을 포함할 수 있다. 상기 제 1 반도체막은 비정질 실리콘 또는 결정질 실리콘를 포함할 수 있다.
본 발명의 실시예에 따르면, 이 방법은 게이트막을 형성하고; 그리고 상기 게이트막을 덮는 블로킹 절연막을 형성하는 것을 더 포함하되, 상기 전하 저장막은 상기 블로킹 절연막을 덮을 수 있다.
본 발명의 변형 실시예에 따르면, 이 방법은 상기 제 1 터널 절연막을 덮는 활성막을 형성하고; 그리고 상기 제 1 터널 절연막과 상기 활성막 사이에 개재되는 제 2 터널 절연막 및 상기 제 2 터널 절연막 상의 제 3 터널 절연막을 형성하는 것을 더 포함할 수 있다.
본 발명의 변형 실시예에 따르면, 상기 제 2 터널 절연막은 상기 제 1 터널 절연막에 산화 공정 또는 질화 공정을 수행하거나, 상기 제 1 터널 절연막 상에 제 2 반도체막을 증착한 후 상기 제 2 반도체막에 산화 공정을 수행하여 형성할 수 있다.
본 발명의 변형 실시예에 따르면, 상기 제 2 터널 절연막은 실리콘 산화막, 실리콘 질화막 및 고유전막 중에 선택된 어느 하나를 증착하여 형성할 수 있다.
본 발명의 변형 실시예에 따르면, 상기 제 3 터널 절연막은 상기 제 2 터널 절연막에 산화 공정 또는 질화 공정을 수행하거나, 상기 제 2 터널 절연막 상에 제 3 반도체막을 증착한 후 상기 제 3 반도체막에 산화 공정을 수행하여 형성할 수 있다.
3차원 반도체 메모리 장치의 게이트 구조에 본 발명의 실시예들에 따른 터널 절연막의 형성 방법이 적용될 수 있다. 이 방법은 기판 상에 도전막들과 절연막들을 교대로 적층하고; 상기 도전막들 및 절연막들을 관통하는 개구부를 형성하고; 상기 개구부의 측벽에 블로킹 절연막 및 상기 블로킹 절연막을 덮는 전하 저장막을 형성하고; 상기 전하 저장막을 형성한 후, 열처리 공정을 수행하여 상기 전하 저장막을 덮는 터널 절연막을 형성하고; 그리고 상기 터널 절연막을 형성한 후, 상기 개구부를 채우는 활성 기둥을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따르면, 리버스 게이트 스택 구조(reverse gate stack structure)에서 적용되는 터널 절연막의 형성 방법을 제공할 수 있다.
게다가, 3차원 반도체 메모리 장치의 게이트 구조에 본 발명의 실시예들에 따른 터널 절연막의 형성 방법이 적용될 수 있다.
이하에서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 제공되는 것이다.
본 발명의 실시예에서 제 1, 제 2 등의 용어가 각각의 구성요소를 기술하기 위하여 설명되었지만, 각각의 구성요소는 이 같은 용어들에 의하여 한정되어서는 안 된다. 이러한 용어들은 단지 소정의 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다.
도면들에 있어서, 각각의 구성요소는 명확성을 기하기 위하여 과장되게 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
한편, 설명의 간략함을 위해 아래에서는 본 발명의 기술적 사상이 적용될 수 있는 몇가지 실시예을 예시적으로 설명하고, 다양한 변형된 실시예에 대한 설명은 생략한다. 하지만, 이 분야에 종사하는 통상의 지식을 가진 자는, 상술한 설명 및 예시될 실시예에 기초하여, 본 발명의 기술적 사상을 다양한 경우들에 대하여 변형 하여 적용할 수 있을 것이다.
도 1a, 도 1b 및 도 1c는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 보여주는 단면도들이다.
도 1a를 참조하면, 게이트막(110)을 형성한다. 게이트막(110)은 폴리 실리콘, 금속막 등 도전성 물질을 포함할 수 있다. 게이트막(110) 상에 블로킹 절연막(120)을 형성한다. 블로킹 절연막(120) 상에 전하 저장막(130)을 형성한다. 전하 저장막(130)은 전하를 트랩할 수 있는 실리콘 질화막 또는 폴리 실리콘을 포함할 수 있다.
도 1b를 참조하면, 전하 저장막(130)에 열처리 공정을 수행하여 터널 절연막(140)을 형성할 수 있다. 터널 절연막(140)은 실리콘 산화막 또는 실리콘 질화 산화막을 포함할 수 있다. 상기 열처리 공정은 산화 공정 또는 질화 공정일 수 있다.
다른 방법으로 전하 저장막(130) 상에 반도체막을 증착한 후 열처리 공정을 수행하여 반도체막을 터널 절연막(140)으로 전환할 수 있다. 반도체막은 비정질 실리콘 또는 결정질 실리콘 중 선택된 어느 하나를 포함할 수 있다. 터널 절연막(140)은 실리콘 산화막을 포함할 수 있다. 상기 열처리 공정은 산화 공정일 수 있다.
본 발명의 실시예는 2차원 메모리 반도체 장치의 게이트 스택 구조에서 실리콘 기판에 산화 공정 또는 질화 공정을 수행하여 터널 절연막을 형성하는 방법과 달리, 리버스 게이트 스택 구조(reverse gate stack structure)에서 적용되는 터널 절연막(140)의 형성 방법을 제공한다. 상기 리버스 게이트 스택 구조는 차례로 적층된 게이트막(110), 블로킹 절연막(120), 전하 저장막(130) 및 터널 절연막(140)으로 이루어질 수 있다.
도 1c를 참조하면, 터널 절연막(140) 상에 활성막(160)을 형성한다. 활성막(160)은 결정질 실리콘을 포함한다.
도 2a, 도 2b 및 도 2c는 본 발명의 변형 실시예에 따른 반도체 장치의 제조 방법을 보여주는 단면도들이다. 상기 변형 실시예는 앞서 설명한 실시예와 유사하다. 따라서, 설명의 간결함을 위해, 아래에서는 앞서 설명한 실시예와 중복되는 기술적 특징에 대한 설명은 개략적으로 언급되거나 생략된다.
도 2a를 참조하면, 도 1a 및 도 1b의 방법으로 차례로 적층된 게이트막(110), 블로킹 절연막(120), 전하 저장막(130) 및 제 1 터널 절연막(142)을 형성할 수 있다.
도 2b를 참조하면, 제 1 터널 절연막(142) 상에 제 2 터널 절연막(144)을 형성할 수 있다. 제 2 터널 절연막(144)은 제 1 터널 절연막(142)에 산화 공정 또는 질화 공정을 수행하여 형성할 수 있다. 제 2 터널 절연막(144)은 실리콘 산화막 또는 실리콘 질화 산화막을 포함할 수 있다.
다른 방법으로, 제 1 터널 절연막(142) 상에 제 1 반도체막을 증착한 후, 상기 제 1 반도체막에 산화 공정을 수행하여 제 2 터널 절연막(144)으로 전환할 수 있다. 제 1 반도체막은 비정질 실리콘 또는 결정질 실리콘 중 선택된 어느 하나로 형성될 수 있다.
또 다른 방법으로, 제 2 터널 절연막(144)은 제 1 터널 절연막(142) 상에 실리콘 산화막, 실리콘 질화막 및 고유전막 중에 선택된 어느 하나를 증착하여 형성될 수 있다.
도 2c를 참조하면, 제 2 터널 절연막(144) 상에 제 3 터널 절연막(146)을 형성할 수 있다. 제 3 터널 절연막(146)은 제 2 터널 절연막(144)에 산화 공정 또는 질화 공정을 수행하여 형성될 수 있다. 제 3 터널 절연막(146)은 실리콘 산화막 또는 실리콘 질화산화막을 포함할 수 있다.
다른 방법으로, 제 3 터널 절연막(146) 상에 제 2 반도체막을 증착한 후 상기 제 2 반도체막에 산화 공정을 수행하여 제 3 터널 절연막(146)으로 전환할 수 있다. 제 2 반도체막은 비정질 실리콘 또는 결정질 실리콘 중 선택된 어느 하나로 형성될 수 있다.
또 다른 방법으로, 제 3 터널 절연막(146)은 제 2 터널 절연막(144) 상에 실리콘 산화막 및 실리콘 질화막 중 선택된 어느 하나를 증착하여 형성될 수 있다.
제 1 내지 제 3 터널 절연막들(142, 144, 146)은 일체로 전하가 터널링할 수 있는 막(148)으로 사용될 수 있다. 제 1 내지 제 3 터널 절연막들(142, 144, 146) 중 선택된 어느 하나의 막 또는 두개의 막들의 조합이 전하가 터널링할 수 있는 막으로 사용될 수 있다. 본 발명의 변형 실시예에 따르면, 제 1 내지 제 3 터널 절연막들(142, 144, 146)은 서로 다른 산소 농도 또는/및 질소 농도의 구배(gradient)를 가질 수 있다. 게다가, 제 2 터널 절연막(144)은 제 1 터널 절연막(142)과 제 3 터널 절연막(146)에 비해 유전율이 높은 막으로 형성될 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 장치를 도시한 사시도이다.
도 3을 참조하면, 본 발명 실시예의 반도체 장치(1)는 메모리 셀들이 포함되는 셀 영역(2)과, 메모리 셀들을 동작시키는 주변 회로가 포함되는 주변 영역(3)을 포함할 수 있다. 후술한 본 발명 실시예의 반도체 장치(1)의 구성은 본 발명의 일례이며 본 발명을 이에 한정하는 것이 아니며 다양한 변경예가 가능하다. 변경예의 일태양으로서 미국공개특허 2007/0252201에 개시된 것일 수 있으며, 이 문헌은 본 명세서에 참조문헌으로 결합될 수 있다.
셀 영역(2)은 반도체 기판(20) 상에서 Z 방향으로 수직 적층되고 X-Y 평면을 이루는 플레이트 형상의 복수개의 제어 게이트(27), 복수개의 제어 게이트(27)의 상하부에 각각 적층된 상부 선택 게이트(25)와 하부 선택 게이트(23), 상부 선택 게이트(25) 상에 적층되고 Y 방향으로 연장된 복수개의 비트라인(21), 그리고 반도체 기판(20) 상에서 Z 방향으로 수직 연장된 복수개의 활성 기둥(29: active pillar 또는 active bar)를 포함할 수 있다. 활성 기둥(29) 각각은 반도체 기판(20)에서부터 비트라인(21)까지 연장되어 상하부 선택 게이트(23,25)와 제어 게이트(27)를 관통하도록 제공될 수 있다. 반도체 기판(20)은 P 형 실리콘 기판일 수 있는데, 활성 기둥(29)은 상기 P 형 실리콘 기판에 형성된 N+ 영역 상에 형성될 수 있다. 다른 예로서, 반도체 기판(29)과 활성 기둥(29) 사이에 N+ 영역이 형성되지 않을 수 있다.
하부 선택 게이트(23)와 상부 선택 게이트(25) 중 어느 하나는 X-Y 평면을 이루는 플레이트 형태로 제공될 수 있고 다른 하나는 X 방향으로 연장된 분리형의 라인 형태로 제공될 수 있다. 다른 예로, 하부 선택 게이트(23)와 상부 선택 게이트(25) 각각은 X 방향으로 연장된 분리형의 라인 형태로 제공될 수 있다. 본 실시예에서는 하부 선택 게이트(23)는 X-Y 평면을 이루는 플레이트형 구조이고, 상부 선택 게이트(25)는 X 방향으로 연장된 분리형의 라인 형태인 경우를 예로 들어 설명한다.
주변 영역(3)은 복수개의 상부 선택 게이트(25)에 연결된 상부 선택 라인 구동 회로(32)와, 복수개의 제어 게이트(27)에 연결된 워드라인 구동 회로(34)와, 반도체 기판(20)의 소오스(20a)에 연결된 공통 소오스 라인(36)을 포함할 수 있다. 소오스(20a)는 반도체 기판(20)과 다른 도전형, 가령 반도체 기판(20)이 P 도전형인 경우 소오스(20a)는 N 도전형일 수 있다.
도 4는 도 3의 셀 영역을 도시한 사시도이고, 도 5는 도 4의 메모리 트랜지스터를 도시한 사시도이다.
도 4 및 5를 참조하면, 활성 기둥(29)과 제어 게이트(27)는 메모리 트랜지스터(28)를 정의하고, 활성 기둥(29)과 하부 선택 게이트(23)는 하부 선택 트랜지스터(24)를 정의하고, 활성 기둥(29)과 상부 선택 게이트(25)는 상부 선택 트랜지스터(26)를 정의할 수 있다. 본 발명 실시예의 반도체 장치는 하나의 활성 기둥(29)에 형성된 복수개의 메모리 트랜지스터(28)와 상하부 트랜지스터(26,24)가 직렬로 연결되어 하나의 셀 스트링(22)을 구성하는 이른바 낸드 플래시(NAND Flash) 메모리 소자일 수 있다. 본 실시예에서 하나의 셀 스트링(22)은 4개의 메모리 트랜지스터(28)를 가지는데, 하나의 셀 스트링(22)의 메모리 트랜지스터(28)의 수는 이에 한정되지 아니하며, 메모리 용량에 의존하여 임의의 갯수로 변경될 수 있다. 활성 기둥(29)은 그 단면이 원형인 원기둥 형상일 수 있고, 또는 그 단면이 사각형인 사각기둥 형상 등 그 기둥 형상은 임의적일 수 있다.
메모리 트랜지스터(28) 및 상하부 선택 트랜지스터(26,24)는 활성 기둥(29)에 소오스/드레인이 존재하지 않는 이른바 공핍형(depletion) 트랜지스터로 제공될 수 있다. 다른 예로, 메모리 트랜지스터(28) 및 상하부 선택 트랜지스터(26,24)는 활성 기둥(29)에 소오스/드레인이 존재하는 이른바 증가형(enhancement) 트랜지스터로 제공될 수 있다.
복수개의 활성 기둥(29)은 복수개의 제어 게이트(27)를 관통하는 Z 방향의 축을 갖고, 이에 따라 복수개의 제어 게이트(27)와 복수개의 활성 기둥(29) 사이의 교점들은 3차원적으로 분포될 수 있다. 본 발명 실시예의 반도체 장치의 메모리 트랜지스터(28)는 이러한 3차원적으로 분포된 교점들에 각각 형성될 수 있다. 복수개의 활성 기둥(29)과 복수개의 제어 게이트(27) 사이에는 게이트 절연막(30)이 배치될 수 있다. 게이트 절연막(30)은 본 발명의 실시예에 따른 블로킹 절연막(22), 전하 저장막(32) 및 터널 절연막(42)을 포함할 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 장치의 일부를 도시한 등가회로도이다.
도 1 내지 6을 참조하면, 본 발명 실시예의 반도체 장치(1)에 있어서 복수개의 제어 게이트(27)는 복수개의 워드라인(WL1 내지 WL4)으로 사용되고, 복수개의 상부 선택 게이트(25)는 복수개의 상부 선택 라인(USL1 내지 USL3)으로 사용되고, 하부 선택 게이트(23)는 하부 선택 라인(LSL)으로 사용된다. 셀 스트링(22)은 복수개의 비트라인(BL1 내지 BL3) 각각에 복수개 연결될 수 있다.
복수개의 제어 게이트(27) 각각은 2차원적으로 펼쳐져 있는 평판형 구조를 이룰 수 있으므로 복수개의 워드라인(WL1 내지 WL4) 각각은 평면 구조를 가지며 셀 스트링(22)에 대해 실질적으로 수직일 수 있다. 복수개의 워드라인(WL1 내지 WL4)에는 복수개의 메모리 트랜지스터(28)가 3차원적으로 분포될 수 있다.
상부 선택 게이트(25)는 X 방향으로 연장된 분리형 배선 구조를 이룰 수 있으므로 복수개의 상부 선택 라인(USL1 내지 USL3)은 복수개의 비트라인(BL1 내지 BL3)을 가로지도록 배치될 수 있다. 복수개의 상부 선택 라인(USL1 내지 USL3) 각각은 복수개의 비트라인(BL1 내지 BL3) 각각과 전기적으로 연결되므로 하나의 셀 스트링(22)이 독립적으로 선택될 수 있다.
하부 선택 게이트(23)는 2차원적으로 펼쳐져 있는 평판평 구조를 이룰 수 있으므로 하부 선택 라인(LSL)은 평면 구조를 가지며 셀 스트링(22)에 대해 실질적으로 수직일 수 있다. 하부 선택 라인(LSL)은 활성 기둥(29)과 반도체 기판(20) 사이의 전기적 연결을 제어할 수 있다.
본 발명 실시예의 반도체 장치(1)에 있어서 프로그램 동작은 선택된 워드라인(WL)과 활성 기둥(29) 사이에 전압차를 설정하여 전하를 전하저장막에 주입함으로써 구현될 수 있다. 일례로, 선택된 워드라인(WL)에 프로그램 전압(Vprog)을 인가하므로써 파울러-노던하임 터널링 현상을 이용하여 활성 기둥(29)으로부터 프로그램하고자 하는 워드라인(WL)에 속한 메모리 트랜지스터(28)의 전하저장막으로 전 자를 주입하여 프로그램을 구현할 수 있다. 선택된 워드라인(WL)에 인가된 프로그램 전압은 비선택 워드라인에 속한 메모리 트랜지스터를 프로그램시킬 수 있으므로, 부스팅 기술을 이용하여 의도되지 않는 프로그램을 방지할 수 있다.
판독 동작은 판독하고자 하는 메모리 트랜지스터(28)가 연결된 워드라인(WL)에 가령 OV 로 설정하고 다른 워드라인에는 읽기 전압(Vread)을 설정한다. 그 결과, 판독하고자 하는 메모리 트랜지스터(28)의 문턴 전압(Vth)이 기존 전압보다 큰지 또는 작은지에 의존하여 비트라인(BL)에 전류가 충전되는지가 결정되며, 이에 따라 비트라인(BL)의 전류를 감지하므로써 판독하고자 하는 메모리 트랜지스터(28)의 데이터 정보가 판독될 수 있다.
소거 동작은 이른바 "게이트 유도 드레인 누설전류(GIDL)"를 이용하여 블록 단위로 수행될 수 있다. 일례로, 선택된 비트라인(BL)과 기판(20)에 소거 전압(Verase)을 인가하므로써 활성 기둥(29)의 전위를 상승시킨다. 이때, 활성 기둥(29)의 전위는 약간 지연되면서 상승되도록 할 수 있다. 이에 수반하여, 하부 선택 게이트(24)의 단자에서 GIDL이 발생하고, GIDL에 의해 생성된 전자는 기판(20)으로 방출되고 생성된 정공은 활성 기둥(29)으로 방출된다. 이로 인해 소거 전압(Verase) 근처의 전위가 메모리 트랜지스터(28)의 채널, 즉 활성 기둥(29)으로 전달될 수 있다. 이때, 워드라인(WL)의 전위를 OV 로 설정되면 메모리 트랜지스터(28)에 축적된 전자들이 빠져나오게 되어 데이터 소거가 구현될 수 있다. 한편, 의도되지 않은 소거 동작이 행해지지 않도록 비선택 블록의 워드라인을 플로팅시킬 수 있다.
본 발명의 실시예에 따른 반도체 장치(1)의 동작 방법은 본 발명의 기술적 사상을 예시적으로 설명하기 위한 것이며, 본 발명의 기술적 특징이 이에 한정되는 것은 아니다. 따라서, 이 분야에 종사하는 통상의 지식을 가진 자라면, 공지된 기술들에 기초하여 이러한 변형을 구현하는 것은 용이하다는 것은 자명하므로, 동작 방법과 관련된 본 발명의 기술적 특징은 공지된 기술들에 기초하여 다양하게 변형되어 구현될 수 있다. 일례로, 본 명세서에 참조문헌으로 결합된 미국공개특허 2007/0252201에 개시된 방법으로 반도체 장치(1)의 동작이 구현될 수 있다.
도 7a, 도 7b, 도 7c 및 도 7d는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 보여주는 단면도들이다.
도 7a를 참조하면, 반도체 기판(200)이 준비된다. 반도체 기판(200)은 제 1 도전형을 갖는 단결정 구조의 반도체, 가령 p형 실리콘 웨이퍼로 형성될 수 있다. 반도체 기판(200)은 다른 도전형의 불순물 영역들에 의해 전기적으로 분리된 영역, 즉 웰 영역을 구비할 수 있다. 웰 영역은 포켓 웰 또는 삼중 웰 구조로 형성될 수 있다. 반도체 기판(200) 상에 식각 저지막(205)을 형성할 수 있다. 식각 저지막(205)은 실리콘 산화막일 수 있다. 식각 저지막(205)은 커패시터 유전막으로 사용될 수 있다.
식각 저지막(205) 상에 도전막 그룹(210) 및 절연막 그룹(250)을 형성할 수 있다. 도전막 그룹(210)은 복수개의 도전막들(211, 212, 213, 214, 215, 216)을 포함한다. 절연막 그룹(250)은 복수개의 절연막들(251, 252, 253, 254, 255, 256)을 포함한다. 도전막들(211~216)과 절연막들(251~256)은 교대로 형성된다. 도전막 들(211~216)은 도핑된 다결정 실리콘 또는 금속을 증착하여 형성될 수 있다. 최하부 도전막(211)은 하부 선택 게이트로 사용될 수 있다. 최상부 도전막(216)은 상부 선택 게이트로 사용될 수 있다. 상부 및 하부 선택 게이트들로 사용되는 도전막들(216, 211) 사이의 도전막들(212, 213, 214, 215)은 제어 게이트로 사용될 수 있다. 상기 도전막들(212~215)은 서로 같은 두께로 증착될 수 있다. 상기 도전막들(212~215)의 두께는 채널 길이를 결정할 수 있으므로 상기 도전막들(212~215)의 두께는 단채널에 따른 전기적 특성의 문제점을 해결할 수 있는 범위에서 선택될 수 있다.
절연막들(251~256)은 실리콘 산화막을 증착하여 형성할 수 있다. 다른 예로, 절연막들(251~256)은 고유전막으로 형성할 수 있다. 일례로, 절연막들(251~256)은 실리콘 산화막에 비해 높은 유전 상수를 갖는 물질(예: 실리콘 질화막, 실리콘 산화질화막)을 증착하여 형성할 수 있다.
절연막 그룹(250)과 도전막 그룹(210)을 구성하는 박막들의 수, 그들의 두께, 그 들의 물질은 메모리 트랜지스터의 전기적 특성 및 이들을 패터닝하는 공정에서의 기술적 어려움을 고려하여 다양하게 변경될 수 있다. 절연막 그룹(250)과 도전막 그룹(210)은 계단 형상을 이루도록 형성할 수 있다.
도 7b를 참조하면, 도전막 그룹(210) 및 절연막 그룹(250)를 패터닝하여, 상기 반도체기판(100)을 노출시키는 개구부(290)를 형성한다. 이미 언급한 바와 같이, 트랜지스터의 균일한 전기적 특성을 구현하기 위해 개구부(290)는 수직한 측벽을 갖도록 가령 드라이 에칭 기술을 사용하여 형성할 수 있다. 상기 패터닝 공정은 식각 저지막(205)이 제거될 때까지 수행될 수 있다. 개구부(290)는 반도체기판(100)의 상부면(202)을 노출할 수 있다. 개구부(290)의 측벽은 도전막 그룹(210)의 도전막들(211, 212, 213, 214, 215, 216)의 노출된 측면을 포함한다.
개구부(290)의 측벽에 도전막들(211, 212, 213, 214, 215, 216)의 노출된 측면을 덮는 게이트 절연막(280)을 형성한다. 게이트 절연막(280)은 블로킹 절연막(220), 전하 저장막(230) 및 터널 절연막(240)으로 구성된다. 도 1a 및 도 1b를 참조하여 설명한 것과 동일 또는 유사하는 공정을 실시하여, 측면 방향으로 적층되는 블로킹 절연막(220), 전하 저장막(230) 및 터널 절연막(240)을 형성할 수 있다. 즉, 3 차원 반도체 메모리 장치의 게이트 구조에 본 발명의 실시예들에 따른 터널 절연막의 형성 방법이 적용될 수 있다.
도 7c를 참조하면, 상기 개구부(290)의 측벽에 스페이서(262)가 형성될 수 있다. 스페이서(262)를 식각 마스크로 사용하여 게이트 절연막(280)의 일부를 식각하여 반도체 기판(200)을 노출할 수 있다. 스페이서(262)는 개구부(290) 내에서 게이트 절연막(280)의 내측벽을 덮도록 형성되어, 반도체 기판(200)의 상부면(202)을 노출하기 위한 식각 공정에서 게이트 절연막(280)에 대한 식각 손상을 감소시킨다.
개구부(290)를 채우는 활성 기둥(260)을 형성한다. 활성 기둥(260)은 반도체 기판(200)과 동일한 물질로 형성될 수 있다. 활성 기둥(260)은 에피택시얼 공정을 수행하여 상기 노출된 반도체 기판(200)으로부터 성장하여 형성될 수 있다. 이 경우 반도체 기판(200)과 활성 기둥(260)은 결정 결함없이 연속적으로 이어지는 단결정 구조의 실리콘일 수 있다. 스페이서(262)가 실리콘으로 형성되는 경우, 스페이 서(262)는 상기 에피택시얼 공정 동안 단결정화되어 상기 활성 기둥(260)의 일부를 구성할 수 있다. 활성 기둥(260)은 반도체 기판(200)과 동일한 도전형을 갖도록 형성될 수 있다. 일례로, 반도체 기판(200)과 활성 기둥(260)은 P형일 수 있다. 이러한 결과, 활성 기둥(260)과 반도체 기판(200) 사이에는 다이오드를 구성하지 않기 때문에 활성 기둥(260)과 반도체 기판(200)과 등전위를 가질 수 있다.
도 7d를 참조하면, 활성 기둥(260) 상에 활성 기둥(260)과 전기적으로 연결되는 비트라인(270)을 형성할 수 있다. 비트라인(610)은 상부 선택 게이트를 가로지는 방향으로 연장된 형태로 형성할 수 있다.
도 8는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 나타내는 블럭도이다.
도 8을 참조하면, 전자 시스템(400)은 제어기(410), 입출력 장치(420) 및 기억 장치(430)를 포함할 수 있다. 상기 제어기(410), 입출력 장치(420) 및 기억 장치(430)는 버스(450, bus)를 통하여 서로 커플링(coupling)될 수 있다. 상기 버스(450)는 데이터들 및/또는 동작 신호들이 이동하는 통로에 해당한다. 상기 제어기(410)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(420)는 키패드, 키보드 및 표시 장치(display device)등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(430)는 데이터를 저장하는 장치이다. 상기 기억 장치(430)는 데이터 및/또는 상기 제어기(410)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(430)는 상술한 실 시예 또는 변형 실시예에 따른 반도체 메모리 장치를 포함할 수 있다. 상기 전자 시스템(400)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(440)를 더 포함할 수 있다. 상기 인터페이스(440)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(440)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
상기 전자 시스템(400)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 또는 정보 전송/수신 시스템 등일 수 있다. 상기 전자 시스템(400)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(400)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 9는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 카드를 나타내는 블럭도이다.
도 9를 참조하면, 메모리 카드(500)는 기억 장치(510) 및 메모리 제어기(520)를 포함한다. 상기 기억 장치(510)는 데이터를 저장할 수 있다. 상기 기억 장치(510)는 전원 공급이 중단될지라도 저장된 데이터를 그대로 유지하는 비휘발성 특성을 갖는 것이 바람직하다. 상기 기억 장치(510)는 상술한 실시예 또는 변형 실 시예에 따른 반도체 메모리 장치를 포함할 수 있다. 상기 메모리 제어기(520)는 호스트(host)의 판독/쓰기 요청에 응답하여 상기 기억 장치(510)에 저장된 데이터를 독출하거나, 상기 기억 장치(510)에 데이터를 저장할 수 있다.
본 발명의 실시예들에 따른 플래시 메모리 또는 플래시 메모리 시스템은 다양한 형태의 패키지로 실장될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 플래시 메모리 또는 플래시 메모리 시스템은 패키지 온 패키지(Package on Package), 볼 그리드 어레이(Ball Grid Arrays), 칩 스케일 패키지(Chip scale packages), 플라스틱 리드 칩 캐리어(Plastic Leaded Chip Carrier), 플라스틱 듀얼 인라인 패키지(Plastic Dual In-Line Package), 멀티 칩 패키지(Multi Chip Package), 웨이퍼 레벨 패키지(Wafer Level Package), 웨이퍼 레벨 제조 패키지(Wafer Level Fabricated Package), 웨이퍼 레벨 프로세스 스택 패키지(Wafer Level Processed Stack Package), 다이 온 와플 패키지(Die On Waffle Package), 다이 인 웨이퍼 폼(Die in Wafer Form), 칩 온 보오드(Chip On Board), 세라믹 듀얼 인라인 패키지(Ceramic Dual In-Line Package), 플라스킥 메트릭 쿼드 플랫 패키지(Plastic Metric Quad Flat Pack), 씬 쿼드 플랫 패키지(Thin Quad Flat Pack), 스몰 아웃라인 패키지(Small Outline Package), 축소 스몰 아웃라인 패키지(Shrink Small Outline Package), 씬 스몰 아웃라인 패키지(Thin Small Outline Package), 씬 쿼드 플랫 패키지(Thin Quad Flat Package), 시스템 인 패키지(System In Package) 등과 같은 방식으로 패키징될 수 있다.
도 1a, 도 1b 및 도 1c는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 보여주는 단면도들이다.
도 2a, 도 2b 및 도 2c는 본 발명의 변형 실시예에 따른 반도체 장치의 제조 방법을 보여주는 단면도들이다.
도 3은 본 발명의 실시예에 따른 반도체 장치를 도시한 사시도이다.
도 4는 도 3의 셀 영역을 도시한 사시도이고, 도 5는 도 4의 메모리 트랜지스터를 도시한 사시도이다.
도 6은 본 발명의 실시예에 따른 반도체 장치의 일부를 도시한 등가회로도이다.
도 7a, 도 7b, 도 7c 및 도 7d는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 보여주는 단면도들이다.
도 8는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 나타내는 블럭도이다.
도 9는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 카드를 나타내는 블럭도이다.

Claims (26)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 기판 상에 반복하여 교대로 적층된 도전막들 및 절연막들;
    상기 도전막들 및 절연막들을 관통하여 상기 기판에 연결되는 활성 기둥;
    상기 도전막들로부터 상기 활성 기둥까지 차례로 제공되는 블로킹 절연막, 전하 저장막, 및 전하 터널링막을 포함하고,
    상기 전하 터널링막은 상기 전하 저장막으로부터 상기 활성 기둥까지 차례로 배치되는 제 1 터널 절연막, 제 2 터널 절연막, 및 제 3 터널 절연막을 포함하고,
    상기 제 2 터널 절연막은 상기 제 1 및 제 3 터널 절연막보다 높은 유전상수를 가지며,
    상기 제 1 터널 절연막, 상기 제 2 터널 절연막, 및 상기 제 3 터널 절연막은 각각 실리콘산화막, 실리콘산화질화막, 및 실리콘산화막을 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 제 1 터널 절연막 및 상기 제 2 터널 절연막 각각은 산화물 및 산화질화물 중 적어도 하나를 포함하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 제 1 터널 절연막은 상기 제 2 터널 절연막과 다른 산소 농도 또는 다른 질소 농도를 갖는 반도체 장치.
  14. 제 11 항에 있어서,
    상기 전하 저장막은 실리콘질화막을 포함하는 반도체 장치.
  15. 제 11 항에 있어서,
    상기 제 1 터널 절연막, 상기 제 2 터널 절연막 및 상기 제 3 터널 절연막은 서로 다른 산소 농도 또는 서로 다른 질소 농도의 구배를 갖는 반도체 장치.
  16. 제 11 항에 있어서,
    상기 활성 기둥은 상기 기판과 직접 접촉하는 반도체 장치.
  17. 제 11 항에 있어서,
    상기 도전막들 및 상기 절연막들을 관통하여 상기 기판의 적어도 일부를 노출하는 오프닝을 더 포함하고,
    상기 블로킹 절연막, 상기 전하 저장막, 및 상기 전하 터널링막 중 적어도 하나는 상기 오프닝 내에 제공되는 반도체 장치.
  18. 제 11 항에 있어서,
    상기 도전막들은 상기 기판 상에 차례로 제공되는 하부 선택 게이트, 복수의 제어 게이트들, 및 상부 선택 게이트를 포함하는 반도체 장치.
  19. 제 11 항에 있어서,
    상기 도전막들은 파울러-노던하임 터널링 현상을 이용하여 전자들을 상기 활성 기둥으로부터 상기 전하 저장막으로 주입하는 반도체 장치.
  20. 삭제
  21. 활성 기둥;
    상기 활성 기둥의 측면을 둘러싸는 게이트 절연막; 및
    상기 게이트 절연막의 측면을 둘러싸는 제어 게이트를 포함하고,
    상기 게이트 절연막은 상기 제어 게이트로부터 상기 활성 기둥까지 차례로 배치되는 블로킹 절연막, 전하 저장막, 및 전하 터널링막을 포함하고,
    상기 전하 터널링막은 상기 전하 저장막으로부터 상기 활성 기둥까지 차례로 배치되는 제 1 터널 절연막, 제 2 터널 절연막, 및 제 3 터널 절연막을 포함하고,
    상기 제 2 터널 절연막은 상기 제 1 및 제 3 터널 절연막보다 높은 유전상수를 갖는 반도체 장치.
  22. 제 21 항에 있어서,
    상기 제어 게이트는 파울러-노던하임 터널링 현상을 이용하여 전자들을 상기 활성 기둥으로부터 상기 전하 저장막으로 주입하는 반도체 장치.
  23. 제 21 항에 있어서,
    상기 제 1 터널 절연막, 상기 제 2 터널 절연막, 및 상기 제 3 터널 절연막은 각각 실리콘산화막, 실리콘산화질화막, 및 실리콘산화막을 포함하는 반도체 장치.
  24. 제 21 항에 있어서,
    상기 제 1 터널 절연막, 상기 제 2 터널 절연막 및 상기 제 3 터널 절연막은 서로 다른 산소 농도 또는 서로 다른 질소 농도의 구배를 갖는 반도체 장치.
  25. 제 21 항에 있어서,
    상기 제 1 터널 절연막 및 상기 제 2 터널 절연막 각각은 산화물 및 산화질화물 중 적어도 하나를 포함하는 반도체 장치.
  26. 제 21 항에 있어서,
    상기 제 1 터널 절연막은 상기 제 2 터널 절연막과 다른 산소 농도 또는 다른 질소 농도를 갖는 반도체 장치.
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