KR101660243B1 - 비휘발성 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

비휘발성 메모리 장치가 제공된다. 비휘발성 메모리 장치는 기판에 정의되는 다수의 액티브 영역으로서, 다수의 액티브 영역은 제1 방향으로 나란하게 연장되어 형성된 다수의 액티브 영역, 기판 상부에 제1 방향과 수직인 제2 방향으로 연장되어 형성된 선택라인, 기판 상부에 제2 방향으로 연장되어 형성된 제1 및 제2 유전층 패턴, 제1 및 제2 유전층 패턴 하부에 각각 제1 및 제2 유전층 패턴에 정렬되게 형성된 제1 및 제2 플로팅 게이트 패턴, 및 제1 및 제2 유전층 패턴 상부에 각각 제1 및 제2 유전층 패턴에 정렬되게 형성된 제1 및 제2 워드라인을 포함하되, 제1 유전층 패턴과 제1 플로팅 게이트 패턴이 접촉하는 제1 접촉 면적은 제2 유전층 패턴과 제2 플로팅 게이트 패턴이 접촉하는 제2 접촉 면적보다 작다.

Description

비휘발성 메모리 장치 및 그 제조방법{Non-volatile memory device and fabricating method the device}
본 발명은 비휘발성 메모리 장체 및 그 제조방법에 관한 것이다.
메모리 소자는 마이크로 컨트롤러, 크레디트 카드 등의 장치에서 다양하게 적용되고 있다. 메모리 소자는 DRAM, SRAM 등과 같이 데이터의 입출력이 빠른 반면 시간이 경과됨에 따라 데이터가 소실되는 휘발성 메모리 소자와, ROM과 같이 데이터의 입출력이 상대적으로 느리지만 데이터를 영구적으로 저장할 수 있는 비휘발성 메모리 소자로 구분될 수 있다. 최근에는 상기 비휘발성 메모리 소자로서 전기적으로 데이터의 입출력이 가능한 EEPROM, 플래쉬 메모리 소자 등이 개발되어 있다.
이러한 EEPROM이나 플래쉬 메모리 소자는 예를 들어 반도체 기판 위에 터널링층, 플로팅 게이트, 게이트간 유전막 구조체 및 컨트롤 게이트 전극이 순차적으로 형성된 구조를 갖는다. 플로팅 게이트는 컨트롤 게이트 전극으로부터 커플링 전압이 인가되어, 반도체 기판과 전위차를 가짐으로써, 반도체 기판으로부터 전자가 주입되도록 설계된다.
그런데 소자 미세화가 진행됨에 따라, 소자를 구성하는 배선간 간격이 점점 좁아지게 되고, 좁아진 배선 간격은 배선간 커플링(coupling)을 증가 시키게 된다.
본 발명이 해결하고자 하는 기술적 과제는 배선간 커플링을 저감시킨 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 배선간 커플링을 저감시킨 비휘발성 메모리 장치의 제조방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 일 태양(aspect)은, 기판에 정의되는 다수의 액티브 영역으로서, 다수의 액티브 영역은 제1 방향으로 나란하게 연장되어 형성된 다수의 액티브 영역, 기판 상부에 제1 방향과 수직인 제2 방향으로 연장되어 형성된 선택라인, 기판 상부에 제2 방향으로 연장되어 형성된 제1 및 제2 유전층 패턴, 제1 및 제2 유전층 패턴 하부에 각각 제1 및 제2 유전층 패턴에 정렬되게 형성된 제1 및 제2 플로팅 게이트 패턴, 및 제1 및 제2 유전층 패턴 상부에 각각 제1 및 제2 유전층 패턴에 정렬되게 형성된 제1 및 제2 워드라인을 포함하되, 제1 유전층 패턴과 제1 플로팅 게이트 패턴이 접촉하는 제1 접촉 면적은 제2 유전층 패턴과 제2 플로팅 게이트 패턴이 접촉하는 제2 접촉 면적보다 작다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 다른 태양은, 기판, 기판 내부 및 상부에 제1 방향으로 나란하게 연장되어 형성된 다수의 소자분리층 패턴, 기판 및 소자분리층 패턴 상부에 형성되되 제1 방향과 수직인 제2 방향으로 연장되어 형성된 선택라인, 및 기판 및 소자분리층 패턴 상부에 형성되되 제2 방향으로 연장되어 형성된 제1 및 제2 워드라인을 포함하되, 각 소자분리층 패턴은 소자분리층 패턴과 제1 워드라인과 교차하는 영역에 형성된 제1 소자분리층 패턴과 소자분리층 패턴과 제2 워드라인과 교차하는 영역에 형성된 제2 소자분리층 패턴을 포함하고, 제1 소자분리층 패턴의 두께는 제2 소자분리층 패턴의 두께보다 크다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치의 제조방법의 일 태양은, 기판 상부에 터널링층을 형성하고, 터널링층 상부에 플로팅 게이트층을 형성하고, 기판, 터널링층 및 플로팅 게이트층을 식각하여 제1 및 제2 플로팅 게이트 패턴과 소자분리영역을 형성하고, 소자분리영역에 소자분리층을 형성하고, 소자분리층을 식각하여 제1 및 제2 소자분리층 패턴을 형성하되, 소자분리층 중 그 상부에 제1 워드라인이 형성될 영역에는 제1 소자분리층 패턴을 형성하고, 그 상부에 제2 워드라인이 형성될 영역에는 제2 소자분리층 패턴을 형성하고, 제1 및 제2 플로팅 게이트 패턴 및 제1 및 제2 소자분리층 패턴 상부에 각각 제1 및 제2 유전층 패턴을 형성하고, 제1 및 제2 유전층 패턴 상부에 각각 제1 및 제2 워드라인을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 단위 셀스트링의 레이아웃이다.
도 2 및 도 3은 각각 도 1의 A-A′ 및 B-B′선을 따라 절단한 단면도이다.
도 4 내지 도 7은 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 제조방법을 설명하기 위한 도면들이다.
도 8 내지 도 10은 본 발명의 기술적 사상에 의한 실시예들에 따라 제조된 비휘발성 메모리 장치의 이용예를 설명하는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하 도 1 내지 도 3을 참조하여, 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치에 대해 설명한다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 단위 셀스트링의 레이아웃이고, 도 2 및 도 3은 각각 도 1의 A-A′ 및 B-B′선을 따라 절단한 단면도이다. 이하에서는 비휘발성 메모리 장치의 일예로 플래쉬 메모리(flash memory)를 예로 들어 설명하나, 본 발명이 이에 한정되는 것은 아니다.
도 1 내지 도 3을 참조하면, 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치는 기판(100), 터널링층(110), 제1 및 제2 플로팅 게이트 패턴(120, 121), 제1 및 제2 소자분리층 패턴(20, 21), 제1 및 제2 유전층 패턴(130, 131), 선택라인(30), 제1 및 제2 워드라인(40, 50)을 포함할 수 있다.
기판(100)은, 예를 들어 실리콘 기판, SOI (Silicon On Insulator) 기판, 실리콘 게르마늄 기판 등을 사용할 수 있다. 다만, 이는 예시적인 것에 불과하고 사용 목적에 따라 다른 물질이 사용될 수도 있다. 도 1을 참조하면, 기판(100)에는 다수의 액티브 영역(10)과 다수의 소자분리 영역(22)이 정의될 수 있다. 이러한 다수의 액티브 영역(10) 및 소자분리 영역(22)은 도 1에 도시된 바와 같이 제1 방향(예를 들어, Y방향)으로 나란하게 연장되어 형성될 수 있다.
기판(100)의 각 액티브 영역(10) 내에는 서로 이격된 소스/드레인 영역(미도시)이 형성될 수 있다. 소스/드레인 영역(미도시)에는 p형 또는 n형 불순물이 도핑될 수 있으며, 마주하는 한쌍의 소스/드레인 영역(미도시) 사이에는 채널 영역(미도시)이 형성될 수 있다. 도면에 도시하지는 않았으나, 소스/드레인 영역(미도시)은 DDD(Double Diffused Drain) 또는 LDD(Lightly Doped Drain) 등의 구조로 형성될 수 있다.
그리고, 기판(100)의 각 소자분리 영역(22) 내에는 제1 소자분리층 패턴(20)과 제2 소자분리층 패턴(21)을 포함하는 소자분리층 패턴(20, 21)이 형성될 수 있다. 구체적으로 소자분리 영역(22)이 제1 워드라인(40)과 교차하는 영역에는 제1 소자분리층 패턴(20)이 형성될 수 있고, 소자분리 영역(22)이 제2 워드라인(50)과 교차하는 영역에는 제2 소자분리층 패턴(21)이 형성될 수 있다.
기판(100) 상부에는 터널링층(110), 제1 및 제2 플로팅 게이트 패턴(120, 121), 제1 및 제2 유전층 패턴(130, 131), 선택라인(30), 및 제1 및 제2 워드라인(40, 50)이 형성될 수 있다.
터널링층(110)은 기판(100)과 제1 및 제2 플로팅 게이트 패턴(120, 121) 사이에 개재되어 전자의 터널링에 따른 에너지 장벽을 제공할 수 있다. 즉, 터널링층(110)은 프로그래밍 및 소거 동작시의 전하의 이동 통로를 제공할 수 있다. 예를 들어, 터널링층(110)은 실리콘 산화막 또는 실리콘 산질화막일 수 있으며, 열산화 공정을 통해 형성될 수 있다. 이러한 터널링층(110)의 두께는 예를 들어, 약 60 Å 이상일 수 있다.
제1 및 제2 플로팅 게이트 패턴(120, 121)은 기판(100)으로부터 터널링층(110)을 통과하여 주입된 전자를 보유(retention)할 수 있다. 즉, 제1 및 제2 플로팅 게이트 패턴(120, 121)는 정보를 저장하기 위한 전도체일 수 있다. 예를 들어, 제1 및 제2 플로팅 게이트 패턴(120, 121)은 전도성을 가진 폴리실리콘으로 형성될 수 있으며, 더욱 구체적으로, n형 또는 p형 불순물이 도핑된 폴리실리콘막일 수 있다. 그러나, 이는 하나의 예시에 불과할 뿐, 상기 물질에 한정되지 않음은 물론이다.
도 1을 참조하면, 이러한 제1 및 제2 플로팅 게이트 패턴(120, 121)은 제2 방향(예를 들어, X방향)으로 형성될 수 있다. 구체적으로 제1 및 제2 플로팅 게이트 패턴(120, 121)은 각각 후술할 제1 및 제2 유전층 패턴(130, 131) 및 제1 및 제2 워드라인(40, 50)과 제2 방향(예를 들어, X방향)으로 정렬되게 형성될 수 있다.
제1 및 제2 플로팅 게이트 패턴(120, 121) 및 제1 및 제2 소자분리층 패턴(20, 21) 상부에는 각각 제1 및 제2 유전층 패턴(130, 131)이 형성될 수 있다. 구체적으로 제1 플로팅 게이트 패턴(120) 및 제1 소자분리층 패턴(20) 상부에는 제1 유전층 패턴(130)이 형성될 수 있고, 제2 플로팅 게이트 패턴(121) 및 제2 소자분리층 패턴(21) 상부에는 제2 유전층 패턴(131)이 형성될 수 있다. 이러한, 제1 및 제2 유전층 패턴(130, 131)은 전술한 바와 같이 제2 방향(예를 들어, X방향)으로 연장되어 형성될 수 있다.
제1 및 제2 유전층 패턴(130, 131)은 제1 및 제2 플로팅 게이트 패턴(120, 121)와 제1 및 제2 워드라인(40, 50) 사이에 게재되어, 제1 및 제2 플로팅 게이트 패턴(120, 121)와 제1 및 제2 워드라인(40, 50)를 전기적으로 절연시킬 수 있다. 즉, 제1 및 제2 유전층 패턴(130, 131)은 제1 및 제2 플로팅 게이트 패턴(120, 121)에 저장되어있는 전자들이 제1 및 제2 워드라인(40, 50)로 방출되거나, 제1 및 제2 워드라인(40, 50)의 전자들이 제1 및 제2 플로팅 게이트 패턴(120, 121)으로 주입되는 것을 방지할 수 있다. 이러한, 제1 및 제2 유전층 패턴(130, 131)은 각각 하부 산화막 패턴(미도시), 질화막 패턴(미도시) 및 상부 산화막 패턴(미도시)(Oxide-Nitride-Oxide) 구조로 이루어질 수 있다.
제1 및 제2 워드라인(40, 50)은 각각 제1 및 제2 유전층 패턴(130, 131) 상부에 형성될 수 있다. 구체적으로 제1 워드라인(40)은 제1 유전층 패턴(130) 상부에 형성될 수 있고, 제2 워드라인(50)은 제2 유전층 패턴(131) 상부에 형성될 수 있다. 이러한, 제1 및 제2 워드라인(40, 50)은 전술한 바와 같이 제2 방향(예를 들어, X방향)으로 연장되어 형성될 수 있다. 이러한 제1 및 제2 워드라인(40, 50)은 단위 메모리 셀에서 컨트롤 게이트 역할을 할 수 있다. 한편, 선택라인(30)은 도 1에 도시된 바와 같이 제2 방향(예를 들어, X방향)으로 연장되어 제1 및 제2 워드라인(40, 50)과 나란하게 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 선택라인(30)은 예를 들어, 스트링 선택라인(SSL)일 수 있다. 이 경우, 제1 워드라인(40)은 더미(dummy) 워드라인일 수 있고, 제2 워드라인(50)은 (n-1)번째 워드라인(WL(n-1))일 수 있다. 여기서 n은 비휘발성 메모리 장치의 단위 셀 스트링에 포함되는 워드라인의 개수일 수 있다.
또한, 선택라인(30)은 예를 들어, 접지 선택 선택라인(GSL)일 수 있다. 이 경우, 제1 워드라인(40)은 더미(dummy) 워드라인일 수 있고, 제2 워드라인(50)은 0번째 워드라인(WL0)일 수 있다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 READ 동작 시, 선택라인(30)에는 Vread 전압이 인가되게 된다. 이 때, 제1 워드라인(40)은 선택라인(30)에 인가된 Vread 전압에 의해 커플링(coupling)이 발생하여 소프트 프로그래밍(soft programming)되게 되는데, 이렇게 소프트 프로그래밍된 제1 워드라인(40)은 제2 워드라인(50)에 마찬가지로 커플링을 일으키게 된다. 따라서, READ 동작 시, 제2 워드라인(50)에 저장되어 있는 데이터가 잘못 읽히는 현상이 발생하게 되고, 이는 장치의 신뢰성 결함을 야기하게 된다. 따라서, 선택라인(30)과 제1 워드라인(40)의 커플링 비율을 저감하는 것이 중요하게 된다.
이하에서는 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 제1 워드라인(40)과 선택라인(30)의 커플링 비율 저감에 대해 보다 구체적으로 설명하도록 한다.
일반적으로, 플로팅 게이트형 비휘발성 메모리 장치에서 컨트롤 게이트(본 실시예에서는 제1 및 제2 워드라인(40, 50))에 인가되는 전압 중 터널링층(110)에 인가되는 비율을 커플링 비율(coupling ratio, γ)로 나타내며, 하기의 식 1로 나타낼 수 있다.
[식 1]
Figure 112010037830567-pat00001
여기서, CIPD는 유전층 패턴(130, 131)의 커패시턴스(capacitance)를 의미하고, CTu-ox는 터널링층(110)의 커패시턴스를 의미할 수 있다. 상기 식 1로 미루어, 커플링 비율을 줄이기 위해서는 유전층 패턴(130, 131)의 커패시턴스를 줄여야 함을 알 수 있다.
도 2 및 도 3을 참조하면, 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 경우 제1 워드라인(40) 하부에 형성된 제1 유전층 패턴(130)과 제1 플로팅 게이트 패턴(120)의 접촉 면적(S1)이 제2 워드라인(50) 하부에 형성된 제2 유전층 패턴(131)과 제2 플로팅 게이트 패턴(121)의 접촉 면적(S2)보다 작다. 따라서, 제1 워드라인(40)(예를 들어, 더미 워드라인)의 커플링 비율이 제2 워드라인(50)(예를 들어, WL(n-1) 또는 WL0)의 커플링 비율보다 작기 때문에, 선택라인(30)과 제1 워드라인(40)의 커플링이 줄어들 수 있다.
한편, 도 2 및 도 3을 참조하면, 제1 워드라인(40) 하부에 형성된 제1 유전층 패턴(130)과 제1 플로팅 게이트 패턴(120)의 접촉 면적(S1)이 제2 워드라인(50) 하부에 형성된 제2 유전층 패턴(131)과 제2 플로팅 게이트 패턴(121)의 접촉 면적(S2)보다 작은 것은, 제1 소자분리층 패턴(20)의 두께(T3)가 제2 소자분리층 패턴(21)의 두께(T4)보다 크기 때문인 것을 알 수 있다. 구체적으로, 도 2 및 도 3에 도시된 바와 같이 기판(100)의 상면으로부터 제1 플로팅 게이트 패턴(120)의 상면까지 측정한 거리(L1)는 기판(100)의 상면으로부터 제2 플로팅 게이트 패턴(121)의 상면까지 측정한 거리(L2)와 서로 동일할 수 있고, 제1 유전층 패턴(130)의 두께(T1)는 제2 유전층 패턴(131)의 두께(T2)와 서로 동일할 수 있기 때문에, 제1 및 제2 유전층 패턴(130, 131)과 제1 및 제2 플로팅 게이트 패턴(120, 121)의 접촉 면적(S1, S2)은 제1 및 제2 소자분리층 패턴(20, 21)의 두께에 좌우됨을 알 수 있다. 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 경우 제1 소자분리층 패턴(20)의 두께(T3)가 제2 소자분리층 패턴(21)의 두께(T4)보다 크기 때문에, 제1 유전층 패턴(130)과 제1 플로팅 게이트 패턴(120)의 접촉 면적(S1)은 제2 유전층 패턴(131)과 제2 플로팅 게이트 패턴(121)의 접촉 면적(S2)보다 작다.
한편, 도 2 및 도 3을 제1 및 제2 유전층 패턴(130, 131)의 관점에서 살펴보면, 기판(100)의 상면으로부터 제1 유전층 패턴(130)의 하면까지 측정한 최단 거리(L3)는 기판(100)의 상면으로부터 제2 유전층 패턴(131)의 하면까지 측정한 최단 거리(L4)보다 큼을 알 수 있다. 그리고, 제1 워드라인(40)을 제2 방향(예를 들어, X방향)으로 절단한 단면적(S3)은 제2 워드라인(50)을 제2 방향(예를 들어, X방향)으로 절단한 단면적(S4)보다 작음을 알 수 있다.
도 1에는 선택라인(30), 제1 및 제2 워드라인(40, 50)만 도시하고 있으나, 제2 워드라인(20)의 하부에는 제3, 제4 워드라인(미도시)등이 더 형성될 수 있다. 이러한 제3, 제4 워드라인(미도시)등은 제2 워드라인(50)과 동일한 구조를 가질 수 있다.
이하, 도 4 내지 도 7을 참조하여, 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 제조방법에 대해 설명한다.
도 4 내지 도 7은 본 발명의 기술적 사상에 의한 일 실시예에 따른 비휘발성 메모리 장치의 제조방법을 설명하기 위한 도면들이다.
먼저 도 4를 참조하면, 기판(100a) 상부에 터널링층(110a)을 형성하고, 터널링층(110a) 상부에 플로팅 게이트층(120a)을 형성한다.
다음 도 4 및 도 5를 참조하면, 기판(100a), 터널링층(110a) 및 플로팅 게이트층(120a)을 식각하여, 제1 및 제2 플로팅 게이트 패턴(120, 121)과 소자분리영역(22)을 형성하고, 소자분리영역(22)에 소자분리층(20a)을 형성한다. 여기서 소자분리층(20a)은 소자분리영역(22)에 예를 들어, 산화막을 증착한 후 이를 평탄화하여 형성된 층일 수 있다.
다음 도 5 및 도 6을 참조하면, 소자분리층(20a)을 식각하여 제1 및 제2 소자분리층 패턴(20, 21)을 형성한다.
구체적으로, 소자분리층(20a) 중 그 상부에 제1 워드라인(도 1의 40)이 형성될 영역과 그 상부에 제2 워드라인(도 1의 50)이 형성될 영역을 제 1식각하여 제1 소자분리층 패턴(20)을 형성한다. 그 후, 제1 소자분리층 패턴(20) 상부를 마스크로 마스킹하고, 소자분리층(20a) 중 그 상부에 제2 워드라인(도 1의 50)이 형성될 영역만을 제2 식각하여 제2 소자분리층 패턴(21)을 형성한다. 이와 같은 방법으로 형성된 제1 소자분리층 패턴(20)의 두께는 제2 소자분리층 패턴(21)의 두께보다 크게 된다.
다음 도 6 및 도 7을 참조하면, 제1 및 제2 플로팅 게이트 패턴(120, 121) 및 제1 및 제2 소자분리층 패턴(20, 21) 상부에 각각 제1 및 제2 유전층 패턴(130, 131)을 형성한다. 제1 및 제2 유전층 패턴(130, 131)은 동일한 두께로 제1 및 제2 플로팅 게이트 패턴(120, 121) 및 제1 및 제2 소자분리층 패턴(20, 21) 상부에 컨포멀(conformal)하게 형성한다.
그리고, 제1 및 제2 유전층 패턴(130, 131) 상부에 각각 제1 및 제2 워드라인(40, 50)을 형성한다.
다음 도 8 내지 도 10을 참조하여 본 발명의 기술적 사상에 의한 실시예들에 따라 제조된 비휘발성 메모리 장치의 이용예에 대해 설명한다.
도 8 내지 도 10은 본 발명의 기술적 사상에 의한 실시예들에 따라 제조된 비휘발성 메모리 장치의 이용예를 설명하는 도면들이다.
도 8를 참조하면, 본 발명의 일 실시예에 따른 시스템은 메모리(510)와 메모리(510)에 연결된 메모리 제어부(520)를 포함한다. 여기서, 메모리(510)는 앞에서 설명한 실시예들에 따라 형성된 비휘발성 메모리 장치로서, 앞에서 설명한 바와 같이 배선간 커플링이 저감된 메모리 장치일 수 있다. 메모리 제어부(520)는 메모리(510)의 동작을 제어하는 것에 대응하는 입력 신호, 예컨대, 리드 동작 및 라이트 동작을 제어하는 커맨드(command) 신호와 어드레스 신호를 메모리(510)에 제공할 수 있다.
이러한 메모리(510) 및 메모리 제어부(520)를 포함하는 시스템은 예컨대, 메모리 카드와 같은 카드에 임바디(embody)될 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 시스템은 휴대 전화기, 양방향 라디오 커뮤니케이션 시스템(two-way communication system), 일방향 페이저(one way pager), 양방향 페이저(two-way pager), 개인용 커뮤니케이션 시스템(personal communication system), 휴대용 컴퓨터(portable computer), 개인 정보 관리기(PDA; Personal Data Assistance), 오디오 및/또는 비디오 플레이어, 디지털 및/또는 비디오 카메라, 네비게이션 시스템(navigation system), GPS(Global Positioning System) 등의 전자 장치에 사용되는 소정의 산업 표준(industry standard)을 충족하는 카드에 임바디되어 사용될 수 있다. 하지만 이에 한정하는 것은 아니며 본 발명의 일 실시예에 따른 시스템은 예컨대, 메모리 스틱(stick)과 같은 다양한 형태로 임바디될 수도 있다.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 시스템은 메모리(510), 메모리 제어부(520) 및 호스트 시스템(530)을 포함할 수 있다. 여기서, 호스트 시스템(530)은 버스 등을 통하여 메모리 제어부(520)에 연결되며, 메모리 제어부(520)에 제어 신호를 제공하여 메모리 제어부(520)가 메모리(510)의 동작을 제어할 수 있도록 할 수 있다. 이러한 호스트 시스템(530)은 예컨대, 휴대 전화기, 양방향 라디오 커뮤니케이션 시스템, 일방향 페이저, 양방향 페이저, 개인용 커뮤니케이션 시스템, 휴대용 컴퓨터, 개인 정보 관리기, 오디오 및/또는 비디오 플레이어, 디지털 및/또는 비디오 카메라, 네비게이션 시스템, GPS 등에서 사용되는 프로세싱 시스템일 수 있다.
한편, 도 9에서는 메모리(510)와 호스트 시스템(530) 사이에 메모리 제어부(520)가 개재되어 있으나, 이에 한정하는 것은 아니며, 본 발명의 또 다른 실시예에 따른 시스템에서 메모리 제어부(520)는 선택적으로 생략될 수도 있다.
도 10을 참조하면, 본 발명의 또 다른 실시예에 따른 시스템은 CPU(Central Processing Unit)(540)와 메모리(510)를 포함하는 컴퓨터 시스템(560)일 수도 있다. 컴퓨터 시스템(560)에서 메모리(510)는 CPU(540)와 직접 연결되거나 통상적인 컴퓨터 버스 아키텍쳐(architecture)를 이용하여 연결되며, OS(Operation System) 인스트럭션(instruction) 세트, BIOS(Basic Input/Output Start up) 인스트럭션 세트, ACPI(Advanced Configuration and Power Interface) 인스트럭션 세트 등을 저장하거나, SSD(Solid State Disk)와 같은 대용량 저장 장치로 사용될 수 있다.
한편, 도 10에서는 설명의 편의를 위하여, 컴퓨터 시스템(560)에 포함되는 모든 구성 요소를 도시하지 않았으나 이에 한정하는 것은 아니다. 또한, 도 10에서는 설명의 편의를 위하여 메모리(510)와 CPU(540) 사이에 메모리 제어부(520)가 생략되어 있으나, 본 발명의 또 다른 실시예에서 메모리(510)와 CPU(540) 사이에 메모리 제어부(520)가 개재될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 액티브 영역 22: 소자분리 영역
30: 선택라인 40, 50: 제1 및 제2 워드라인
20, 21: 제1 및 제2 소자분리층 패턴
100: 기판 110: 터널링층
120, 121: 제1 및 제2 플로팅 게이트 패턴
130, 131: 제1 및 제2 유전층 패턴

Claims (10)

  1. 기판에 정의되는 다수의 액티브 영역으로서, 상기 다수의 액티브 영역은 제1 방향으로 나란하게 연장되어 형성된 다수의 액티브 영역;
    상기 기판 상부에 상기 제1 방향과 수직인 제2 방향으로 연장되어 형성된 선택라인;
    상기 기판 상부에 상기 제2 방향으로 연장되어 형성된 제1 및 제2 유전층 패턴;
    상기 제1 및 제2 유전층 패턴 하부에 각각 제1 및 제2 유전층 패턴에 정렬되게 형성된 제1 및 제2 플로팅 게이트 패턴; 및
    상기 제1 및 제2 유전층 패턴 상부에 각각 상기 제1 및 제2 유전층 패턴에 정렬되게 형성된 제1 및 제2 워드라인을 포함하되,
    상기 제1 유전층 패턴과 상기 제1 플로팅 게이트 패턴이 접촉하는 제1 접촉 면적은 상기 제2 유전층 패턴과 상기 제2 플로팅 게이트 패턴이 접촉하는 제2 접촉 면적보다 작은 비휘발성 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 워드라인은 상기 선택라인과 상기 제2 워드라인 사이에 형성되는 비휘발성 메모리 장치.
  3. 제 2항에 있어서,
    상기 선택라인은 스트링 선택라인(SSL)을 포함하고,
    상기 제1 워드라인 더미(dummy) 워드라인을 포함하는 비휘발성 메모리 장치.
  4. 제 2항에 있어서,
    상기 선택라인은 접지 선택라인(GSL)을 포함하고,
    상기 제1 워드라인 더미 워드라인을 포함하는 비휘발성 메모리 장치.
  5. 제 2항에 있어서,
    상기 선택라인, 제1 및 제2 워드라인은 하나의 단위 셀스트링을 구성하는 비휘발성 메모리 장치.
  6. 제 1항에 있어서,
    상기 기판과 상기 제1 및 제2 플로팅 게이트 패턴 사이에 형성된 터널링층을 더 포함하되,
    상기 제1 워드라인에 인가되는 전압 중 상기 터널링층에 인가되는 전압의 비율인 제1 커플링 비율은 상기 제2 워드라인에 인가되는 전압 중 상기 터널링층에 인가되는 전압의 비율인 제2 커플링 비율보다 작은 비휘발성 메모리 장치.
  7. 기판;
    상기 기판 내부 및 상부에 제1 방향으로 나란하게 연장되어 형성된 다수의 소자분리층 패턴;
    상기 기판 및 상기 소자분리층 패턴 상부에 형성되되 상기 제1 방향과 수직인 제2 방향으로 연장되어 형성된 선택라인; 및
    상기 기판 및 상기 소자분리층 패턴 상부에 형성되되 상기 제2 방향으로 연장되어 형성된 제1 및 제2 워드라인을 포함하되,
    상기 각 소자분리층 패턴은 상기 소자분리층 패턴과 상기 제1 워드라인과 교차하는 영역에 형성된 제1 소자분리층 패턴과 상기 소자분리층 패턴과 상기 제2 워드라인과 교차하는 영역에 형성된 제2 소자분리층 패턴을 포함하고,
    상기 제1 소자분리층 패턴의 두께는 상기 제2 소자분리층 패턴의 두께보다 큰 비휘발성 메모리 장치.
  8. 제 7항에 있어서,
    상기 기판의 상면으로부터 상기 제1 워드라인의 하면까지 측정한 최단 거리는 상기 기판의 상면으로부터 상기 제2 워드라인의 하면까지 측정한 최단 거리보다 큰 비휘발성 메모리 장치.
  9. 기판 상부에 터널링층을 형성하고,
    상기 터널링층 상부에 플로팅 게이트층을 형성하고,
    상기 기판, 터널링층 및 플로팅 게이트층을 식각하여 제1 및 제2 플로팅 게이트 패턴과 소자분리영역을 형성하고,
    상기 소자분리영역에 소자분리층을 형성하고,
    상기 소자분리층을 식각하여 제1 및 제2 소자분리층 패턴을 형성하되, 상기 소자분리층 중 그 상부에 제1 워드라인이 형성될 영역에는 상기 제1 소자분리층 패턴을 형성하고, 그 상부에 제2 워드라인이 형성될 영역에는 상기 제2 소자분리층 패턴을 형성하고,
    상기 제1 및 제2 플로팅 게이트 패턴 및 상기 제1 및 제2 소자분리층 패턴 상부에 각각 제1 및 제2 유전층 패턴을 형성하고,
    상기 제1 및 제2 유전층 패턴 상부에 각각 상기 제1 및 제2 워드라인을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조방법.
  10. 제 9항에 있어서,
    상기 제1 소자분리층 패턴을 형성하는 것은 상기 소자분리층을 제1 식각하여 상기 제1 소자분리층 패턴을 형성하는 것을 포함하고,
    상기 제2 소자분리층 패턴을 형성하는 것은 상기 소자분리층을 상기 제1 식각 및 제2 식각하여 상기 제2 소자분리층 패턴을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조방법.
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