KR20140043526A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

박막 트랜지스터 표시판을 제공한다. 본 발명의 일실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하는 게이트 전극, 상기 게이트 전극 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 반도체층, 상기 반도체층 위에 위치하고 서로 마주보는 소스 전극 및 드레인 전극, 상기 소스 전극과 상기 드레인 전극 사이에 위치하는 플로팅 금속층 그리고 상기 소스 전극, 상기 드레인 전극, 및 상기 플로팅 금속층을 덮는 보호막을 포함하고, 상기 플로팅 금속층은 전기적으로 부유되어 있다

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display) 및 전기 영동 표시 장치(electrophoretic display), 플라즈마 표시 장치(plasma display) 등의 평판 표시 장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기 광학(electro??optical) 활성층을 포함한다. 액정 표시 장치는 전기 광학 활성층으로 액정층을 포함하고, 유기 발광 표시 장치는 전기 광학 활성층으로 유기 발광층을 포함한다. 한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가 받고, 전기 광학 활성층은 이러한 전기 신호를 광학 신호로 변환함으로써 영상을 표시한다.
평판 표시 장치에는 박막 트랜지스터가 형성되는 표시판이 포함될 수 있다. 박막 트랜지스터 표시판에는 여러 층의 전극, 반도체 등이 패터닝되며, 일반적으로 패터닝 공정에 마스크(mask)를 이용한다.
한편, 반도체는 박막 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체는 비정질 실리콘(amorphous silicon)이 많이 사용되고 있지만, 전하 이동도가 낮기 때문에, 고성능 박막 트랜지스터를 제조하는데 한계가 있다. 또한, 다결정 실리콘(polysilicon)을 사용하는 경우, 전하 이동도가 높아 고성능 박막 트랜지스터의 제조가 용이하지만, 원가가 비싸고 균일도가 낮아 대형의 박막 트랜지스터 표시판을 제조하는데 한계가 있다.
이에 따라, 비정질 실리콘보다 전자 이동도가 높고 전류의 ON/OFF 비율이 높으면서, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 박막 트랜지스터에 대한 연구가 진행되고 있다.
산화물 반도체를 이용하는 박막 트랜지스터에서 채널 길이를 짧게 하면 높은 드레인 바이어스(high drain bias)에 의한 프린지 필드(Fringing field)의 영향으로 전하이동도가 저하되는 문제가 있다. 또한, 소스/드레인 전극의 식각 공정시 백 채널부의 표면에 손상이 가해지기 때문에 박막 트랜지스터 표시판의 신뢰성이 떨어질 수 있다.
본 발명이 해결하고자 하는 과제는 채널부 주변의 프린지 필드 영향을 줄이고, 전하이동도를 향상할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는데 있다.
본 발명의 일실시예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하는 게이트 전극, 상기 게이트 전극 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하는 반도체층, 상기 반도체층 위에 위치하고 서로 마주보는 소스 전극 및 드레인 전극, 상기 소스 전극과 상기 드레인 전극 사이에 위치하는 플로팅 금속층 그리고 상기 소스 전극, 상기 드레인 전극, 및 상기 플로팅 금속층을 덮는 보호막을 포함하고, 상기 플로팅 금속층은 전기적으로 부유되어 있다.
상기 플로팅 금속층은 상기 반도체층의 채널부와 중첩할 수 있다.
상기 플로팅 금속층은 상기 반도체층 바로 위에 위치할 수 있다.
상기 플로팅 금속층은 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 위치할 수 있다.
상기 플로팅 금속층은 섬형으로 형성될 수 있다.
상기 반도체층 내에서 전류 이동 경로는 W 모양을 형성할 수 있다.
상기 플로팅 금속층과 상기 반도체층 사이에 위치하는 식각 방지막을 더 포함할 수 있다.
상기 식각 방지막의 양쪽 가장자리에서 각각 상기 소스 전극과 상기 드레인 전극과 중첩할 수 있다.
상기 플로팅 금속층은 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 위치할 수 있다.
상기 플로팅 금속층은 섬형으로 형성될 수 있다.
상기 반도체층 내에서 전류 이동 경로는 W 모양을 형성할 수 있다.
상기 반도체층은 산화물 반도체로 형성할 수 있다.
상기 플로팅 금속층은 상기 반도체층의 페르미 레벨보다 높은 레벨을 갖는 물질일 수 있다.
본 발명의 일실시예에 다른 박막 트랜지스터 표시판 제조 방법은 기판 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 산화물 반도체층을 형성하는 단계, 상기 산화물 반도체층 위에 서로 마주보도록 소스 전극, 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이에 플로팅 금속층을 형성하는 단계, 상기 소스 전극, 상기 드레인 전극, 및 상기 플로팅 금속층을 덮도록 보호막을 형성하는 단계를 포함하고, 상기 플로팅 금속층은 전기적으로 부유되도록 형성한다.
상기 플로팅 금속층은 상기 산화물 반도체층의 채널부와 중첩하도록 형성할 수 있다.
상기 플로팅 금속층은 상기 산화물 반도체층 바로 위에 형성할 수 있다.
상기 플로팅 금속층은 상기 소스 전극 및 상기 드레인 전극과 동일한 공정 단계에서 형성할 수 있다.
상기 플로팅 금속층과 상기 산화물 반도체층 사이에 식각 방지막을 형성하는 단계를 더 포함할 수 있다.
상기 플로팅 금속층은 상기 소스 전극 및 상기 드레인 전극과 동일한 공정 단계에서 형성할 수 있다.
상기 식각 방지막의 양쪽 가장자리에 각각 상기 소스 전극과 상기 드레인 전극이 중첩하도록 형성할 수 있다.
이와 같이 본 발명의 한 실시예에 따르면, 반도체층 상부에 전기적으로 부유된 금속층을 형성함으로써 프린지 필드의 영향을 줄이고, 전하이동도를 향상시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판을 나타내는 평면도이다.
도 2는 도 1의 절단선 II-II를 따라 자른 단면도이다.
도 3 내지 도 5는 본 발명의 일실시예에 따른 박막 트랜지스터 표시판 제조 방법을 나타내는 단면도들이다.
도 6은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판을 나타내는 단면도이다.
도 7 내지 도 11은 본 발명의 일실시예에 다른 박막 트랜지스터 표시판 제조 방법을 나타내는 단면도들이다.
도 12는 본 발명의 일실시예에 따른 전류의 흐름을 나타내는 단면도이다.
도 13은 도 12의 A 영역을 나타내는 확대도이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판을 나타내는 평면도이다. 도 2는 도 1의 절단선 II??II를 따라 자른 단면도이다.
도 1 및 도 2를 참고하면, 투명한 유리 또는 플라스틱 따위로 만들어진 기판(110) 위에 복수의 게이트선(121)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 게이트선(121)으로부터 돌출한 복수의 게이트 전극(124)을 포함한다.
게이트선(121) 및 게이트 전극(124)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중 선택된 하나로 이루어질 수 있다.
본 실시예에서 게이트선(121) 및 게이트 전극(124)이 단일막으로 형성되는 것으로 설명하였으나, 이에 한정되지 않고, 이중막 또는 삼중막 형태 등으로 형성될 수 있다.
이중막 구조를 갖는 경우, 게이트선(121) 및 게이트 전극(124)은 하부막 및 상부막으로 형성될 수 있고, 하부막은 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 크롬 합금, 티타늄(Ti), 티타늄 합금, 탄탈늄(Ta), 탄탈늄 합금, 망간(Mn), 망간 합금 중에서 선택된 하나로 이루어질 수 있다. 상부막은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중 선택된 하나로 이루어질 수 있다. 삼중막 구조의 경우, 서로 물리적 성질이 다른 막들이 조합되어 형성될 수 있다.
게이트선(121) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 산화 규소 또는 질화 규소로 형성될 수 있다. 본 실시예에서는 게이트 절연막(140)이 단일막 형태로 형성되는 것으로 설명하였으나, 이중막 형태 등으로 형성될 수 있다.
구체적으로, 게이트 절연막(140)은 제1 절연막 및 제1 절연막 위에 위치하는 제2 절연막을 포함할 수 있다. 제1 절연막은 대략 4000Å 두께의 질화 규소(SiNx)로 형성될 수 있고, 제2 절연막은 대략 500Å 두께의 산화 규소(SiO2)로 형성될 수 있다. 다른 실시예로 제1 절연막은 산질화 규소(SiON)이고, 제2 절연막은 산화 규소(SiO2)로 형성될 수 있다.
게이트 절연막(140) 위에는 산화물 반도체로 만들어진 복수의 반도체층(151)이 형성되어 있다. 반도체층(151)은 주로 세로 방향으로 뻗으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection; 154)를 포함한다.
본 실시예에 따른 산화물 반도체는 탄탈늄(Ta), 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga), 및 하프늄(Hf) 중에서 적어도 하나를 포함한다.
반도체층(151) 위에는 데이터선(171), 데이터선(171)과 연결되어 있는 소스 전극(173) 및 소스 전극(173)과 마주보는 위치에 드레인 전극(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗어 U자 형상을 가지는 소스 전극(173)과 연결되어 있다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 소스 전극(173)의 U자 형상의 가운데에서 상부를 향하여 연장되어 있다. 이러한 소스 전극(173) 및 드레인 전극(175)의 형상은 하나의 예시이며 다양하게 변형될 수 있다.
본 실시예에서는 소스 전극(173)과 드레인 전극(175) 사이에 플로팅 금속층(TFM)이 형성되어 있다. 플로팅 금속층(TFM)은 소스 전극(173) 및 드레인 전극(175)과 일정 거리 이격되어 있고, 평면적으로 볼 때, 소스 전극(173)의 모양과 유사하게 U자 형태로 형성될 수 있다. 플로팅 금속층(TFM)은 소스 전극(173) 및 드레인 전극(175)과 동일한 물질로 형성될 수 있다. 반도체층의 돌출부(154)는 채널 영역이 형성되고, 플로팅 금속층(TFM)은 반도체층(154)의 채널 영역과 중첩하는 위치에서 섬형으로 형성될 수 있다. 본 실시예에서 플로팅 금속층(TFM)은 섬형으로 형성되어 전기적으로 고립되어 있고, 전기적으로 부유(Floated)되어 있다. 본 실시예에서 플로팅 금속층(TFM)은 반도체층의 돌출부(154) 바로 위에 위치할 수 있다. 또한, 플로팅 금속층(TFM)은 반도체층(151, 154)의 페르미 레벨보다 높은 레벨을 갖는 물질로 형성될 수 있다.
본 실시예에서는 플로팅 금속층(TFM)이 소스 전극(173) 및 드레인 전극(175)과 동일한 물질로 형성되는 것으로 설명하였으나, 동시에 패터닝 공정을 진행하지 않고, 다른 단계에서 각각 패터닝 공정을 진행하여 플로팅 금속층(TFM)과 소스 전극(173), 드레인 전극(175)이 서로 다른 물질로 형성되도록 할 수 있다.
데이터선(171), 플로팅 금속층(TFM), 소스 전극(173) 및 드레인 전극(175)을 포함하는 데이터 배선층은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 크롬 합금, 티타늄(Ti), 티타늄 합금, 탄탈늄(Ta), 탄탈늄 합금, 망간(Mn), 망간 합금 중에서 선택된 하나로 이루어질 수 있다.
본 실시예에서 데이터선(171), 소스 전극(173) 및 드레인 전극(175)이 단일막으로 형성되는 것으로 설명하였으나, 이에 한정되지 않고, 이중막 또는 삼중막 형태 등으로 형성될 수 있다.
이중막 구조를 갖는 경우, 데이터선(171), 소스 전극(173) 및 드레인 전극(175)은 하부막 및 상부막으로 형성될 수 있고, 하부막은 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 크롬 합금, 티타늄(Ti), 티타늄 합금, 탄탈늄(Ta), 탄탈늄 합금, 망간(Mn), 망간 합금 중에서 선택된 하나로 이루어질 수 있고, 상부막은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속 중에서 선택된 하나로 이루어질 수 있다. 삼중막 구조의 경우, 서로 물리적 성질이 다른 막들이 조합되어 형성될 수 있다.
반도체층(151)의 돌출부(154)에는 소스 전극(173)과 플로팅 금속층(TFM) 및 드레인 전극(175)과 플로팅 금속층(TFM) 사이에 소스 전극(173), 플로팅 금속층(TFM) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다. 반도체층(151)은 돌출부(154)의 노출된 부분을 제외하고 데이터선(171), 소스 전극(173), 플로팅 금속층(TFM) 및 드레인 전극(175)과 실질적으로 동일한 평면 패턴을 가진다. 다시 말해, 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 측벽들은 이들 아래에 있는 반도체층(151)의 측벽들과 실질적으로 동일하게 정렬될 수 있다. 이러한 패턴을 형성하는 것은 데이터선(171), 소스 전극(173) 및 드레인 전극(175)을 포함하는 데이터 배선층과 반도체층(151, 154)을 동일한 마스크를 사용하고, 동일한 식각액을 사용하여 형성하기 때문이다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체층의 돌출부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널 영역은 소스 전극(173)과 드레인 전극(175) 사이의 반도체층 돌출부(154)에 형성된다. 본 실시예에서는 반도체층의 채널 영역에 대응하는 위치에 플로팅 금속층(TFM)이 형성되어 있다.
데이터선(171), 소스 전극(173), 플로팅 금속층(TFM), 드레인 전극(175) 및 노출된 반도체층의 돌출부(154) 부분 위에는 보호막(180a, 180b)이 형성되어 있다.
보호막은 하부 보호막(180a)과 상부 보호막(180b)을 포함하고, 하부 보호막(180a)은 산화 규소, 질화 규소, 산질화 규소(SiON) 또는 유기막 등으로 형성할 수 있고, 상부 보호막(180b)은 유기막으로 형성할 수 있다. 상부 보호막(180b)은 생략될 수 있다.
보호막(180a, 180b) 위에는 화소 전극(191)이 형성되어 있다. 화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적 또는 전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
이하에서는 도 3 내지 도 5를 참고하여 본 발명의 일실시예에 따른 박막 트랜지스터 표시판 제조 방법에 대해 설명하기로 한다. 여기서 설명하는 제조 방법은 도 1 및 도 2에서 설명한 박막 트랜지스터 표시판을 제조하는 경우에 적용될 수 있다.
도 3 내지 도 5는 본 발명의 일실시예에 따른 박막 트랜지스터 표시판 제조 방법을 나타내는 단면도들이다.
도 3을 참고하면, 투명한 유리 또는 플라스틱 따위로 만들어진 기판(110) 위에 게이트 전극(124)을 형성한다. 게이트 전극(124)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈늄(Ta), 망간(Mn) 등으로 이루어질 수 있다. 여기서는 단일막 형태로 설명하였으나, 게이트 전극(124)은 서로 물리적 성질이 다른 막들이 조합되어 이중막 또는 삼중막 형태로 형성될 수 있다.
게이트 전극(124)을 덮도록 기판(110) 위에 게이트 절연막(140)을 형성한다. 게이트 절연막(140)은 산화 규소, 질화 규소 또는 산질화 규소(SiON)로 형성할 수 있고, 스퍼터링 방법 등으로 형성할 수 있다. 여기서는 단일막 형태로 설명하였으나, 게이트 절연막(140)은 산화 실리콘과 질화 실리콘 또는 산화 실리콘과 산질화 실리콘의 이중막으로 형성될 수 있다. 이 때, 산화 실리콘으로 형성되는 막은 하기 설명할 반도체층(151, 154)에 인접한 층이 될 수 있다.
게이트 절연막(140) 위에 반도체 물질층(150)을 형성한다. 반도체 물질층(150)은 산화물 반도체로 형성할 수 있다. 본 실시예에서 산화물 반도체는 탄탈늄(Ta), 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga), 및 하프늄(Hf) 중에서 적어도 하나를 포함한다.
반도체 물질층(150)은 화학 기상 증착법, 스퍼터링 방법, 펄스 레이저 증착법(Pulsed laser deposition), 원자층 증착법(Atomic layer deposition), 스핀 코팅법, 잉크젯 프린팅, 롤투롤 방법, 나노 임프린팅 방법 등을 사용하여 형성할 수 있다. 그리고, 규소 계열의 산화물 또는 질화물을 포함하는 게이트 절연막(140)은 플라즈마 상태에서 증착 가능한 화학 기상 증착법, 스퍼터링 방법, 원자층 증착법으로 형성할 수 있다.
본 발명에 따른 실시예에서 산화물 반도체는 비정질 구조 또는 결정질 구조를 가질 수 있다.
도 4를 참고하면, 반도체 물질층(150) 위에 금속 물질층을 형성한 이후 패터닝 공정을 통해 반도체층(151, 154) 및 게이트 전극(124)을 기준으로 서로 마주하는 소스 전극(173) 및 드레인 전극(175)을 형성한다. 이 때, 본 실시예에서 소스 전극(173)과 드레인 전극(175) 사이에 위치하는 플로팅 금속층(TFM)이 형성될 수 있다. 플로팅 금속층(TFM)은 금속 물질층을 패터닝하여 소스 전극(173)과 드레인 전극(175)을 형성할 때 함께 형성되기 때문에 소스 전극(173) 및 드레인 전극(175)과 동일한 물질로 형성될 수 있다. 플로팅 금속층(TFM)이 반도체층의 돌출부(154)의 채널 영역과 중첩되는 부분에 형성함으로써 금속 물질층을 패터닝할 때 채널 영역에 가해지는 손상을 감소시켜 소자의 신뢰성을 향상시킬 수 있다.
소스 전극(173), 플로팅 금속층(TFM) 및 드레인 전극(175)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 크롬 합금, 티타늄(Ti), 티타늄 합금, 탄탈늄(Ta), 탄탈늄 합금, 망간(Mn), 망간 합금 중에서 선택된 하나로 만들어질 수 있다.
도 5를 참고하면, 소스 전극(173), 플로팅 금속층(TFM) 및 드레인 전극(175)을 덮도록 게이트 절연막(140) 위에 하부 보호막(180a)을 형성한다. 하부 보호막(180a)은 산화 규소, 질화 규소, 또는 산질화 규소(SiON) 등으로 형성할 수 있다.
이후 하부 보호막(180a) 위에 상부 보호막(180b)을 형성하고, 상부 보호막(180b)과 하부 보호막(180a)을 관통하는 접촉 구멍(185)을 형성하고, 화소 전극(191)을 형성한다. 화소 전극(191)은 접촉 구멍(185)을 통해 드레인 전극(175)과 연결된다. 이 때, 도 2와 같은 박막 트랜지스터 표시판이 형성될 수 있다.
도 6은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판을 나타내는 단면도이다.
도 6을 참고하면, 본 실시예에 따른 박막 트랜지스터 표시판은 도 2에서 설명한 실시예와 대부분의 구성이 동일하다. 다만, 반도체층의 돌출부(154)와 소스 전극(173)의 일단부 사이, 반도체층의 돌출부(154)와 플로팅 금속층(TFM) 사이 및 반도체층의 돌출부(154)와 드레인 전극(175)의 일단부 사이에 식각 방지막(ES)이 위치한다. 식각 방지막(ES)은 실리콘 계열의 산화물 또는 질화물로 형성될 수 있다. 식각 방지막(ES)은 이후 공정에서 발생할 수 있는 산화 규소(SiO2)나 수증기가 반도체층의 돌출부(154)의 채널 영역에 침투하는 것을 방지하는 역할을 할 수 있다. 식각 방지막(ES)은 반도체층의 돌출부(154)의 채널 영역에 대응하도록 형성한다.
도 6을 다시 참고하면, 식각 방지막(ES)의 가장자리와 중첩하도록 소스 전극(173)의 일단부와 드레인 전극(175)의 일단부가 위치한다. 소스 전극(173) 및 드레인 전극(175)이 이격된 위치에서 식각 방지막(ES)은 부분적으로 노출되어 있고, 이 노출된 부분에 플로팅 금속층(TFM)이 형성되어 있다.
본 실시예와 같은 구조는 이중 게이트 구조로 활용할 수 있다. 이중 게이트 구조는 탑게이트와 바텀 게이트에 동일한 전압을 걸어주어 백 채널과 프런트 채널의 전류 흐름을 형성시키는 점에서 본 실시예와 메커니즘에 차이가 있다. 본 실시예에 따른 박막 트랜지스터 구조는 이중 게이트 구조와 달리 전압을 별도로 인가하지 않은 상태에서 전류를 상승시킬 수 있고, 또한 신뢰성을 개선할 수 있다.
이하에서는 도 7 내지 도 11을 참고하여 본 발명의 일실시예에 따른 박막 트랜지스터 표시판 제조 방법에 대해 설명하기로 한다. 여기서 설명하는 제조 방법은 도 6에서 설명한 박막 트랜지스터 표시판을 제조하는 경우에 적용될 수 있다.
도 7 내지 도 11은 본 발명의 일실시예에 다른 박막 트랜지스터 표시판 제조 방법을 나타내는 단면도들이다.
도 7을 참고하면, 투명한 유리 또는 플라스틱 따위로 만들어진 기판(110) 위에 게이트 전극(124)을 형성한다. 게이트 전극(124)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈늄(Ta), 망간(Mn) 등으로 이루어질 수 있다. 여기서는 단일막 형태로 설명하였으나, 게이트 전극(124)은 서로 물리적 성질이 다른 막들이 조합되어 이중막 또는 삼중막 형태로 형성될 수 있다.
게이트 전극(124)을 덮도록 기판(110) 위에 게이트 절연막(140)을 형성한다. 게이트 절연막(140)은 산화 규소, 질화 규소 또는 산질화 규소(SiON)로 형성할 수 있고, 스퍼터링 방법 등으로 형성할 수 있다. 여기서는 단일막 형태로 설명하였으나, 게이트 절연막(140)은 산화 실리콘과 질화 실리콘 또는 산화 실리콘과 산질화 실리콘의 이중막으로 형성될 수 있다. 이 때, 산화 실리콘으로 형성되는 막은 하기 설명할 반도체층(154)에 인접한 층이 될 수 있다.
도 8을 참고하면, 게이트 절연막(140) 위에 반도체 물질층을 형성한 후 패터닝하여 반도체층(154)을 형성한다. 반도체층(154)은 산화물 반도체로 형성할 수 있다. 본 실시예에서 산화물 반도체는 탄탈늄(Ta), 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga), 및 하프늄(Hf) 중에서 적어도 하나를 포함한다.
반도체층(154)은 화학 기상 증착법, 스퍼터링 방법, 펄스 레이저 증착법(Pulsed laser deposition), 원자층 증착법(Atomic layer deposition), 스핀 코팅법, 잉크젯 프린팅, 롤투롤 방법, 나노 임프린팅 방법 등을 사용하여 형성할 수 있다. 그리고, 규소 계열의 산화물 또는 질화물을 포함하는 게이트 절연막(140)은 플라즈마 상태에서 증착 가능한 화학 기상 증착법, 스퍼터링 방법, 원자층 증착법으로 형성할 수 있다.
본 발명에 따른 실시예에서 산화물 반도체는 비정질 구조 또는 결정질 구조를 가질 수 있다.
도 9를 참고하면, 반도체층(154)의 채널 영역에 대응하는 위치에 식각 방지막(ES)을 형성한다. 식각 방지막(ES)은 실리콘 계열의 산화물 또는 질화물로 형성될 수 있다. 식각 방지막(ES)은 이후 공정에서 발생할 수 있는 산화 규소(SiO2)나 수증기가 반도체층(154)의 채널부를 침투하는 것을 방지하는 역할을 할 수 있다.
도 10을 참고하면, 식각 방지막(ES)의 가장자리와 중첩하도록 소스 전극(173) 및 드레인 전극(175)을 형성하고, 식각 방지막(ES)의 중심 부분에 대응하는 위치에 플로팅 금속층(TFM)을 형성한다. 소스 전극(173) 및 드레인 전극(175)은 게이트 전극(124)을 중심으로 서로 마주본다. 소스 전극(173) 및 드레인 전극(175)이 이격된 위치에서 식각 방지막(ES)은 부분적으로 노출되어 있고, 이 노출된 부분에 플로팅 금속층(TFM)이 형성된다.
데이터선(171), 플로팅 금속층(TFM), 소스 전극(173) 및 드레인 전극(175)을 포함하는 데이터 배선층은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 크롬 합금, 티타늄(Ti), 티타늄 합금, 탄탈늄(Ta), 탄탈늄 합금, 망간(Mn), 망간 합금 중에서 선택된 하나로 이루어질 수 있다.
본 실시예에서 데이터선(171), 소스 전극(173) 및 드레인 전극(175)이 단일막으로 형성되는 것으로 설명하였으나, 이에 한정되지 않고, 이중막 또는 삼중막 형태 등으로 형성될 수 있다.
도 11을 참고하면, 소스 전극(173), 플로팅 금속층(TFM) 및 드레인 전극(175)을 덮도록 게이트 절연막(140) 위에 하부 보호막(180a)을 형성한다. 하부 보호막(180a)은 산화 규소, 질화 규소, 또는 산질화 규소(SiON) 등으로 형성할 수 있다.
이후 하부 보호막(180a) 위에 상부 보호막(180b)을 형성하고, 상부 보호막(180b)과 하부 보호막(180a)을 관통하는 접촉 구멍(185)을 형성하고, 화소 전극(191)을 형성한다. 화소 전극(191)은 접촉 구멍(185)을 통해 드레인 전극(175)과 연결된다. 이 때, 도 6과 같은 박막 트랜지스터 표시판이 형성될 수 있다.
이하에서는 본 발명의 실시예에 따른 박막 트랜지스터 표시판에서 플로팅 금속층에 대해 도 12 및 도 13을 참고하여 상세히 설명하기로 한다.
도 12는 본 발명의 일실시예에 따른 전류의 흐름을 나타내는 단면도이다. 도 13은 도 12의 A 영역을 나타내는 확대도이다.
도 12 및 도 13을 참고하면, 본 실시예에서 플로팅 금속층(TFM)은 실제로 전기적으로 플로팅되어 있으나 게이트 전극(124) 및 드레인 전극(175)에 걸리는 전압 조건에 따라 형성되는 커패시턴스 성분(C1, C2, C3, C4)의 커플링 효과에 의해 전압이 걸리게 된다. 이러한 전압에 의해 플로팅 금속층(TFM)에 실질적으로 소스 전극 및 드레인 전극 역할을 하는 가상 소스부(S') 및 가상 드레인부(D')가 형성되어 전류가 W모양과 유사하게 흐른다. 다시 말해, 도 13에 표기한 바와 같이 박막 트랜지스터에서 흐르는 전류가 제1 경로(P)를 따라 흐르게 된다. 이러한 전류 경로로 인해 유효 채널 길이(Effective Channel Length)를 감소시킬 수 있어 온 전류(On current)를 크게 할 수 있다.
또한, 플로팅 금속층(TFM)의 폭이 커질수록 유효 채널 길이가 감소하고, 커패시턴스 C1과 커패시턴스 C2의 증가로 인해 플로팅 금속층(TFM)에 걸리는 전압(VTFM)이 커질수록 온 전류를 크게 할 수 있다. 여기서, 플로팅 금속층(TFM)의 폭은 도 13에 표기된 소스 전극(173)과 드레인 전극(175)을 연결하는 가상선에 평행한 방향으로의 플로팅 금속층(TFM)의 길이를 가리킬 수 있다.
그리고, 본 실시예에 따른 박막 트랜지스터 구조에서 전류가 흐르는 경로가 채널 영역 전체가 이나고, 제1 경로(P)이기 때문에 전자가 트랩(Trapping)될 수 있는 구간이 도 13에서 제1 영역(B) 및 제2 영역(C)으로 표시된 구간뿐인 점에서 소자의 안정성이 우수하다. 또한, 플로팅 금속층(TFM)의 폭이 커질수록 전자가 트랩될 수 있는 구간이 작아지므로 소자의 안정성이 더 좋아질 수 있다.
플로팅 금속층(TFM)의 폭은 플로팅 금속층(TFM)을 가로지르는 소스 전극(173)과 드레인 전극(175)을 최단 거리로 연결한 선이 뻗어 있는 방향을 기준으로 측정할 수 있다. 플로팅 금속층(TFM)의 폭은 공정 마진을 고려할 때 1.5um 또는 2.0um 이상일 수 있다. 플로팅 금속층(TFM)의 폭이 1.5um 또는 2.0um 보다 작은 경우에는 플로팅 금속층(TFM)을 패터닝하기 어렵다.
소스 전극(173)과 플로팅 금속층(TFM)과의 직선 거리 및 드레인 전극(175)과 플로팅 금속층(TFM)과의 직선 거리는 공정 마진을 고려할 때 1.5um 또는 2.0um 이상일 수 있다. 채널의 길이는 소스 전극(173)과 플로팅 금속층(TFM)과의 직선 거리, 플로팅 금속층(TFM)의 폭 및 드레인 전극(175)과 플로팅 금속층(TFM)과의 직선 거리를 합한 값이 될 수 있고, 플로팅 금속층(TFM)의 폭은 채널 길이 범위 내에서 공정 마진이 허용하는 범위에서 최대로 늘리는 것이 바람직하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110 기판 121 게이트선
151 반도체층 154 반도체층의 돌출부
171 데이터선 173 소스 전극
175 드레인 전극 180 보호막
TFM 플로팅 금속층

Claims (20)

  1. 기판,
    상기 기판 위에 위치하는 게이트 전극,
    상기 게이트 전극 위에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하는 반도체층,
    상기 반도체층 위에 위치하고 서로 마주보는 소스 전극 및 드레인 전극,
    상기 소스 전극과 상기 드레인 전극 사이에 위치하는 플로팅 금속층 그리고
    상기 소스 전극, 상기 드레인 전극, 및 상기 플로팅 금속층을 덮는 보호막을 포함하고,
    상기 플로팅 금속층은 전기적으로 부유되어 있는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 플로팅 금속층은 상기 반도체층의 채널부와 중첩하는 박막 트랜지스터 표시판.
  3. 제2항에서,
    상기 플로팅 금속층은 상기 반도체층 바로 위에 위치하는 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 플로팅 금속층은 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 위치하는 박막 트랜지스터 표시판.
  5. 제4항에서,
    상기 플로팅 금속층은 섬형으로 형성된 박막 트랜지스터 표시판.
  6. 제5항에서,
    상기 반도체층 내에서 전류 이동 경로는 W 모양을 형성하는 박막 트랜지스터 표시판.
  7. 제2항에서,
    상기 플로팅 금속층과 상기 반도체층 사이에 위치하는 식각 방지막을 더 포함하는 박막 트랜지스터 표시판.
  8. 제7항에서,
    상기 식각 방지막의 양쪽 가장자리에서 각각 상기 소스 전극과 상기 드레인 전극과 중첩하는 박막 트랜지스터 표시판.
  9. 제8항에서,
    상기 플로팅 금속층은 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 위치하는 박막 트랜지스터 표시판.
  10. 제9항에서,
    상기 플로팅 금속층은 섬형으로 형성된 박막 트랜지스터 표시판.
  11. 제10항에서,
    상기 반도체층 내에서 전류 이동 경로는 W 모양을 형성하는 박막 트랜지스터 표시판.
  12. 제1항에서,
    상기 반도체층은 산화물 반도체로 형성하는 박막 트래지스터 표시판.
  13. 제12항에서,
    상기 플로팅 금속층은 상기 반도체층의 페르미 레벨보다 높은 레벨을 갖는 물질인 박막 트랜지스터 표시판.
  14. 기판 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 산화물 반도체층을 형성하는 단계,
    상기 산화물 반도체층 위에 서로 마주보도록 소스 전극, 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이에 플로팅 금속층을 형성하는 단계,
    상기 소스 전극, 상기 드레인 전극, 및 상기 플로팅 금속층을 덮도록 보호막을 형성하는 단계를 포함하고,
    상기 플로팅 금속층은 전기적으로 부유되도록 형성하는 박막 트랜지스터 표시판 제조 방법.
  15. 제14항에서,
    상기 플로팅 금속층은 상기 산화물 반도체층의 채널부와 중첩하도록 형성하는 박막 트랜지스터 표시판 제조 방법.
  16. 제15항에서,
    상기 플로팅 금속층은 상기 산화물 반도체층 바로 위에 형성하는 박막 트랜지스터 표시판 제조 방법.
  17. 제16항에서,
    상기 플로팅 금속층은 상기 소스 전극 및 상기 드레인 전극과 동일한 공정 단계에서 형성하는 박막 트랜지스터 표시판 제조 방법.
  18. 제15항에서,
    상기 플로팅 금속층과 상기 산화물 반도체층 사이에 식각 방지막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판 제조 방법.
  19. 제18항에서,
    상기 플로팅 금속층은 상기 소스 전극 및 상기 드레인 전극과 동일한 공정 단계에서 형성하는 박막 트랜지스터 표시판 제조 방법.
  20. 제19항에서,
    상기 식각 방지막의 양쪽 가장자리에 각각 상기 소스 전극과 상기 드레인 전극이 중첩하도록 형성하는 박막 트랜지스터 표시판 제조 방법.
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