KR102239843B1 - 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예는 서로 인접하는 제1 및 제2 픽셀을 포함하는 표시 장치에 있어서, 상기 제1 픽셀의 구동 트랜지스터의 제1 채널 영역은 U자형 패턴을 포함하고, 상기 제2 픽셀의 구동 트랜지스터의 제2 채널 영역은 상기 제1 채널 영역의 패턴이 좌우 반전 및 상하 반전된 패턴을 갖는 것을 특징으로 하는 표시 장치를 개시한다.

Description

표시 장치{Display apparatus}
본 발명의 실시예들은 표시 장치에 관한 것이다.
표시 장치의 백플레인은 수많은 미세 패턴으로 이루어지며, 이와 같은 미세 패턴들은 포토리소그래피(photolithography) 공정을 통해 형성된다. 포토리소그래피 공정은 패터닝하려는 대상막 위에 포토레지스트막을 코팅하고, 포토마스크를 이용한 노광 및 현상 공정을 진행하여 대상막의 일부 표면을 노출시키는 포토레지스트막 패턴을 형성한다. 이후에 이 포토레지스트막 패턴을 마스크로 대상막의 노출부분을 식각하여 제거한 다음 포토레지스트막 패턴은 스트립(strip) 함으로써 타겟 패턴을 형성한다.
한편, 고해상도의 표시 장치를 구현하기 위해 백플레인 회로의 집적도가 높아지면서, 박막 패턴들 사이의 간격이 좁아지고, 공간 마진이 부족해지는 문제가 발생하고 있다. 이와 같이 공간 마진이 부족한 패턴을 포토리소그래피 공정을 통해 형성하게 되면, 서로 분리되어야 하는 패턴들이 쇼트되는 등의 결함이 발생할 수 있다.
본 발명의 실시예들은 표시 장치를 제공한다.
본 발명의 일 실시예는 서로 인접하는 제1 및 제2 픽셀을 포함하는 표시 장치에 있어서, 상기 제1 픽셀의 구동 트랜지스터의 제1 채널 영역은 U자형 패턴을 포함하고, 상기 제2 픽셀의 구동 트랜지스터의 제2 채널 영역은 상기 제1 채널 영역의 패턴이 좌우 반전 및 상하 반전된 패턴을 갖는 것을 특징으로 하는 표시 장치를 개시한다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 관한 표시 장치는 백플레인 박막 패턴의 공간 마진이 확보되어 수율(yield)이 증대된다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 픽셀 회로도를 도시한 것이다.
도 3은 인접하는 제1 픽셀과 제2 픽셀의 구조의 일 예를 도시한 것이다.
도 4는 도 3에 도시된 전원 전극을 상세히 도시한 것이다.
도 5는 인접하는 제1 픽셀과 제2 픽셀의 구조의 다른 예를 도시한 것이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. 이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다. 도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, 행 방향 또는 열 방향은 서로 반대로도 적용 가능하다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 것이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 스캔 구동부(120), 데이터 구동부(130), 및 제어부(140)를 포함한다.
일 실시예에 따른 표시 패널(110)은 픽셀들(P), 스캔 라인들(‘SL’로 통칭함), 데이터 라인들(‘DL’로 통칭함) 및 전원 배선들(‘VL’로 통칭함)을 포함한다.
픽셀(P)은 행 방향과 열 방향을 따라 매트릭스로 배열된다. 데이터 라인들(DL) 각각은 동일 열의 픽셀들(P)에 연결되어, 동일 열의 픽셀들(P)에 데이터 신호를 전달한다. 스캔 라인들(SL) 각각은 동일 행의 픽셀들(P)에 연결되어, 동일 행의 픽셀들(P)에 스캔 신호를 전달한다. 전원 배선들(power line)(VL) 각각은 픽셀(P) 열마다 구비되어 동일 열의 픽셀들(P)에 전원 전압을 전달한다. 도 1의 예에서는 전원 배선들(VL)이 픽셀 열마다 구비된 것으로 도시되었으나, 전원 배선들(VL)은 픽셀 행마다 구비될 수도 있으며, 이 경우 전원 배선들(VL) 각각은 동일 행의 픽셀들(P)에 연결되어, 동일 행의 픽셀들(P)에 전원 전압을 전달할 수 있다. 픽셀(P)은 표시 영역에 구비된다. 전원 배선(VL)은 표시 영역(DA) 외곽에 구비된 글로벌 전원 배선(global power line)(GVL)으로부터 전원 전압을 공급받을 수 있다. 글로벌 전원 배선(GVL)은 전원 공급부(150)로부터 전원 전압을 공급받고, 이를 전원 배선(VL)에 전달할 수 있다. 글로벌 전원 배선(GVL)의 형태는 특별히 한정하지 않으며, 필름배선, 와이어배선 등이 적용될 수 있다.
픽셀(P) 각각은 픽셀 회로를 포함할 수 있다. 일 실시예에 따른 표시 장치가 자발광 표시장치, 예컨대 유기발광 표시장치인 경우 픽셀(P)각각은 픽셀 회로 및 이에 연결되는 발광소자를 포함할 수 있다. 픽셀(P)에 대하여서는 도 2를 참조로 자세히 후술하기로 한다.
도 1을 참조하면, 제어부(140)는 외부로부터 영상 데이터를 수신하고, 스캔 구동부(120) 및 데이터 구동부(130)를 제어한다. 제어부(140)는 복수의 제어 신호들(SCS, DCS) 및 디지털 데이터(DATA)를 생성한다. 제어부(140)는 제1 제어 신호(SCS)를 스캔 구동부(120)에 제공하고, 제2 제어 신호(DCS)와 디지털 데이터(DATA)를 데이터 구동부(130)에 제공한다. 이하에서 제1 제어 신호(SCS)는 스캔 제어 신호라고 지칭될 수 있고, 제2 제어 신호(DCS)는 데이터 제어 신호라고 지칭될 수 있다.
스캔 구동부(120)는 제1 제어 신호(SCS)에 응답하여 미리 결정된 순서에 따라 스캔 라인들(SL)을 구동한다. 예를 들어 스캔 구동부(120)는 스캔 신호(S)를 생성하여 스캔 라인(SL)을 통해 픽셀들(P)에 스캔 신호를 제공할 수 있다.
데이터 구동부(130)는 제2 제어 신호(DCS) 및 디지털 데이터(DATA)에 응답하여 데이터 라인들(DL)을 구동한다. 데이터 구동부(130)는 데이터 라인들(DL) 각각에 대응하는 데이터 신호를 생성하여 데이터 라인들(DL)을 통해 픽셀(P)에 데이터 신호를 제공할 수 있다.
도 2는 본 발명의 일 실시예에 따른 픽셀 회로도를 도시한 것이다.
도 2에는, 도 1의 픽셀(P)의 회로도가 개략적으로 도시되었다. 도 2를 참조하면 픽셀(P)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 커패시터(Cst), 및 발광소자(OLED)를 포함한다. 발광소자(OLED)는 제1 전극, 제2 전극 및 이들 사이에 게재된 중간층으로 구성될 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 일 실시예에 따른 표시 장치에 별도의 백라이트가 구비되는 경우에는 픽셀의 발광소자(OLED)가 생략되거나 다른 구성요소로 대체될 수 있다.
도 2를 참조하면, 픽셀은 동일 행의 스캔 라인(SL) 및 동일 열의 데이터 라인(DL)에 연결된다. 상세히, 제1 트랜지스터(T1)는 게이트 전극이 제1 배선(SL)에 연결되고, 제1 전극이 제2 배선(DL)에 연결되고, 제2 전극이 제2 트랜지스터(T2)에 연결된다. 제2 트랜지스터(T2)는 제1 전원(ELVDD)과 발광소자(OLED)의 사이에 연결되어, 발광소자(OLED)의 구동전류를 공급한다. 제2 트랜지스터(T2)의 게이트 전극은 제1 트랜지스터(T1)에 연결되고, 제1 전극이 제1 전원(ELVDD)을 인가받고, 제2 전극이 발광소자(OLED)의 화소 전극에 연결된다. 커패시터(Cst)는 제1 전극이 제1 트랜지스터(T1)와 제2 트랜지스터(T2)의 사이에 연결되고, 제2 전극이 제1 전원(ELVDD)을 인가받는다.
도 2에서는, 하나의 화소에 2개의 트랜지스터와 1개의 커패시터를 구비하는 2Tr-1Cap 구조를 도시하고 있지만, 본 발명이 이에 한정되지 않는다. 따라서 하나의 화소에 2개 이상의 복수의 박막 트랜지스터와 하나 이상의 커패시터를 구비할 수 있으며, 별도의 배선이 더 형성되거나 기존의 배선이 생략되어 다양한 구조를 갖도록 형성될 수도 있다. 도 2에서는 제2 트랜지스터(T2)가 발광소자(OLED)에 직접 연결된 구조가 도시되었으나, 제2 트랜지스터(T2)와 발광소자(OLED)의 사이에 별도의 회로 소자가 더 포함될 수도 있다.
예를 들어, 일 실시예에 따른 픽셀(P)은 7개의 트랜지스터와 1개의 커패시터를 구비하는 7Tr-1Cap구조를 채용할 수도 있다.
도 3은 인접하는 제1 픽셀과 제2 픽셀의 구조의 일 예를 도시한 것이다.
도 3에는, 제1 픽셀(P1)과 이에 인접하는 제2 픽셀(P2)의 평면도 일부가 도시되었다. 먼저 도 3을 참조하면, 제1 픽셀(P1)의 구동 트랜지스터의 제1 채널 영역(11)이 도시되었다. 제2 픽셀(P2)의 구동 트랜지스터는 제2 채널 영역(21)을 포함한다.
여기서, 구동 트랜지스터는 픽셀의 발광소자(OLED)에 구동 전류를 공급하는 트랜지스터를 의미한다. 표시 장치가 유기발광 표시 장치가 아닌 경우, 예컨대 액정 표시장치인 경우에는 구동 트랜지스터는 액정층에 구동 전압을 공급하는 트랜지스터를 의미한다. 구동 트랜지스터의 채널 영역은 게이트 전극(미도시)과 중첩되어 게이트 전극의 전압에 따라 전류가 흐르는 영역이다.
도 3을 참조하면, 제1 채널 영역(11)은 U자형 패턴(111)을 포함하고, 제2 채널 영역(21)은 U자형 패턴(211)을 포함한다. 제1 채널 영역(11)과 제2 채널 영역(21)은 구동 트랜지스터에 요구되는 반도체 특성을 만족시키기 위해 복수의 U자형 패턴, 지그재그형 패턴 등 다양한 패턴을 포함할 수 있다. 제1 채널 영역(11)의 패턴은 좌우 대칭일 수 있고, 제2 채널 영역(21)의 패턴 역시 좌우 대칭일 수 있다.
도 3을 참조하면, 제2 채널 영역(21)의 패턴은, 제1 채널 영역(11)의 패턴이 좌우 반전 및 상하 반전된 패턴을 갖는다.
이에 대하여 상세히 설명하기로 한다. 먼저 제1 채널 영역(11)과 제2 채널 영역(21) 각각은 구동 전류를 공급하기 위해 전원 전압을 공급받게 되는데, 일 실시예에 따른 표시 장치는 하나의 전원 전극을 이용하여 인접하는 두 픽셀(P1, P2)에 전원 전압을 공급할 수 있다.
도 3에서는, 제1 픽셀(P1)에 전원을 공급하는 제1 전극(31)과 제2 픽셀(P2)에 전원을 공급하는 제2 전극(32)이, 제1 픽셀(P1)과 제2 픽셀(P2)의 사이에서 서로 대향하여 형성된 예가 도시되었다. 제1 전극(31)과 제2 전극(32)은 평행하게 형성될 수 있다. 제1 전극(31)과 제2 전극(32)은 각각의 단부가 서로 연결되어, 하나의 전원 전극(30)으로써 구비될 수 있으며, 동일한 전원전압을 공급받는다.
제1 채널 영역(11)은 제1 전극(31) 상의 제1 노드(311)에 연결되고, 제2 채널 영역(21)은 제2 전극(32) 상의 제2 노드(321)에 연결된다. 제1 노드(311)와 제2 노드(321)의 위치는 서로 대향하지 않도록 형성된다.
전원 전극(30)은 U자형으로 구비될 수 있다. 전원 전극(30)의 U자형 패턴의 중간부(33)에는 전원 배선(미도시)이 연결될 수 있고, 전원 전극(30)은 전원 배선으로부터 전원 전압을 공급받아 제1 채널 영역(11) 및 제2 채널 영역(21)에 공급한다. 전원 전극(30)의 패턴은 좌우 대칭일 수 있다. 전술한 전원 전극(30)의 구조에 의하면, 하나의 전원 배선을 이용하여 두 픽셀 열의 전원 전압을 공급할 수 있으므로, 모든 픽셀 열마다 전원 배선을 형성하는 경우와 비교할 때 전원 배선이 차지하는 공간을 줄일 수 있으며, 더 높은 개구율을 확보할 수 있게 된다.
도 3에 도시된 것과 같이 제1 픽셀(P1)과 제2 픽셀(P2)의 사이에 구비되는 전원 배선으로부터 제1 픽셀(P1)과 제2 픽셀(P2)의 전원 전압이 공급되는 경우, 제1 픽셀(P1)은 픽셀 우측에서 전원 전압을 공급받고, 제2 픽셀(P2)은 픽셀 좌측에서 전원 전압을 공급받는다. 따라서, 제1 채널 영역(11)의 패턴과 제2 채널 영역(21)의 패턴은 서로 좌우 대칭으로 형성될 수 있다.
그러나 만약 제1 채널 영역(11)의 패턴과 제2 채널 영역(21)의 패턴이 좌우 대칭으로 형성되고, 상하 대칭으로는 형성되지 않는다면, 패턴의 밀도가 특정 영역에 집중되는 문제가 발생할 수 있다. 예를 들어, 제1 채널 영역(11)의 패턴과 제2 채널 영역(21)의 패턴이 좌우 대칭으로만 형성된다면, 제1 채널 영역(11)이 제1 전극(31)에 연결되는 제1 노드(311)와 제2 채널 영역(22)이 제2 전극(32)에 연결되는 제2 노드(321)는 서로 대향하게 되며, 제1 노드(311) 및 제2 노드(321)의 근처에 패턴이 밀집될 수 있다. 이와 같이 패턴이 특정 영역에 밀집되면 패터닝을 형성하는 과정에서 일부 영역에는 식각이 부족하게 되고, 다른 일부 영역에는 식각이 과다하게 이루어져, 회로에 불량이 발생할 수 있다. 예컨대, 회로에 단락(short)이 발생하거나, 회로가 끊어질(cut) 수 있다.
본 발명의 일 실시예에 따르면, 제1 채널 영역(11)의 패턴과 제2 채널 영역(21)의 패턴은, 좌우 대칭으로 형성될 뿐 아니라 상하 대칭으로 형성될 수 있다. 도 3을 참조하면, 제1 채널 영역(11)은 상하 반전된 U자형 패턴(111)을 포함하고, 제2 채널 영역(21)은 반전되지 않은 U자형 패턴(211)을 포함한다.
이와 같이 인접하는 두 픽셀(P1, P2)의 채널 영역 패턴이 서로 좌우 반전 및 상하 반전되어 형성됨으로써, 제1 노드(311)와 제2 노드(321)가 서로 마주보지 않도록 형성되며, 픽셀의 박막 패턴이 특정 영역에 집중되는 것이 방지되며, 패턴 공정에서의 불량률이 저감된다. 또한 두 픽셀(P1, P2)의 채널 영역 패턴은 좌우 및 상하 반전되었을 뿐 채널의 길이와 폭은 동일하므로, 본 발명의 일 실시예에 따르면 두 픽셀(P1, P2)의 채널 영역에 대하여 동일한 채널 길이와 폭을 확보할 수 있고, 두 픽셀(P1, P2)에 대하여 동일한 특성을 갖는 구동 트랜지스터를 형성할 수 있다.
도 4는 도 3에 도시된 전원 전극을 상세히 도시한 것이다.
도 4를 참조하면, 도 3의 전원 전극(30)이 자세히 도시되었다. 도 4를 참조하면, 전원 전극(30)은 중간부(33)에서 전원 배선(41)과 연결되어, 전원 배선(41)으로부터 전원 전압을 공급받는다. 전원 전극(30)과 전원 배선(41)은 콘택 홀을 통해 연결될 수 있으나, 이에 한정되지 않는다.
전원 전극(30)은 제1 노드(311)에서 제1 픽셀의 채널 영역(11)과 연결되어, 제1 픽셀의 전원 전압을 공급하고, 제2 노드(321)에서 제2 픽셀의 채널 영역(21)과 연결되어 제2 픽셀의 전원 전압을 공급한다.
전원 전극(30)은 중간부(33)와 제1 노드(311) 사이에 구비되는 제1 트랜지스터(34) 및 중간부(33)와 제2 노드(321) 사이에 구비되는 제2 트랜지스터(35)를 포함할 수 있다. 이를 위하여 게이트 전극(42)이 전원 전극(30)을 가로지르며 전원 전극(30)의 일부를 덮도록 형성될 수 있다. 제1 트랜지스터(34)는 제1 노드(311)에 전원 전압이 공급되는 것을 제어하고, 제2 트랜지스터(35)는 제2 노드(321)에 전원 전압이 공급되는 것을 제어할 수 있다.
전원 전극(30)과 제1 채널 영역(11) 및 제2 채널 영역(21)은 동일 층으로 형성될 수 있다. 전원 전극(30)과 전원 배선(41)은 다른 층으로 형성될 수 있고, 전원 전극(30)과 게이트 전극(42)은 다른 층으로 형성될 수 있다.
도 5는 인접하는 제1 픽셀과 제2 픽셀의 구조의 다른 예를 도시한 것이다.
도 5에 도시된 제2 픽셀(P2)은 도 3에 도시된 제2 픽셀(P2)과 동일한 픽셀일 수 있다. 도 5를 참조하면, 서로 인접하는 제1 픽셀(P1)과 제2 픽셀(P2)의 사이에 서로 대향하도록 형성된 제1 전극(51)과 제2 전극(52)이 형성된다. 제1 채널 영역(11)은 제1 전극(51) 상의 제1 노드(511)에 연결되고, 제2 채널 영역(21)은 제2 전극(52) 상의 제2 노드(521)에 연결된다.
일 실시예에 따른 표시 장치가 유기발광 표시 장치인 경우, 제1 픽셀(P1)의 구동 트랜지스터에 흐르는 구동전류는 제1 전극(51)을 통해 발광소자에 공급될 수 있고, 제2 픽셀(P2)의 구동 트랜지스터에 흐르는 구동전류는 제2 전극(52)을 통해 발광소자에 공급될 수 있다.
도 5를 참조하면, 제1 채널 영역(11)의 패턴과 제2채널 영역(21)의 패턴은 서로 좌우 반전 및 상하 반전되었음을 볼 수 있으며, 이에 따라, 제1 노드(511)와 제2 노드(521)의 위치가 서로 대향하지 않도록 형성된 것을 볼 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 표시 장치
110: 표시 패널
120: 스캔 구동부
130: 데이터 구동부
140: 제어부
P1: 제1 픽셀
P2: 제2 픽셀
11, 21: 채널 영역
111, 211: U자형 패턴
30: 전원 전극

Claims (9)

  1. 서로 인접하는 제1 및 제2 픽셀을 포함하는 표시 장치에 있어서,
    상기 제1 픽셀의 구동 트랜지스터의 제1 채널 영역은 U자형 패턴을 포함하고,
    상기 제2 픽셀의 구동 트랜지스터의 제2 채널 영역은 상기 제1 채널 영역의 패턴이 좌우 반전 및 상하 반전된 패턴을 갖고,
    상기 표시 장치는 상기 제1 픽셀과 상기 제2 픽셀의 사이에 형성된 전원 전극을 포함하고,
    상기 전원 전극은 상기 제1 채널 영역에 연결되는 제1 전극과, 상기 제2 채널 영역에 연결되는 제2 전극을 포함하고, 상기 제1 전극의 일단과 상기 제2 전극의 일단은 서로 연결되는 것을 특징으로 하는
    표시 장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 서로 대향하도록 형성되고,
    상기 제1 전극과 상기 제1 채널 영역이 연결되는 제1 노드, 및 상기 제2 전극과 상기 제2 채널 영역이 연결되는 제2 노드의 위치는 서로 대향하지 않도록 형성된
    표시 장치.
  4. 제3 항에 있어서,
    상기 전원 전극은,
    U자형 패턴으로 형성되고, 상기 U자형 패턴의 중간부에 전원 배선이 연결되어 상기 전원 배선으로부터 전원 전압을 공급받는
    표시 장치.
  5. 제4 항에 있어서,
    상기 전원 전극은
    상기 제1 노드와 상기 중간부의 사이에 구비된 제1 트랜지스터 및 상기 제2 노드와 상기 중간부의 사이에 구비된 제2 트랜지스터를 포함하는
    표시 장치.
  6. 제5 항에 있어서,
    상기 제1 트랜지스터는, 상기 제1 노드에 상기 전원 전압이 공급되는 것을 제어하고,
    상기 제2 트랜지스터는, 상기 제2 노드에 상기 전원 전압이 공급되는 것을 제어하는
    표시 장치.
  7. 제1 항에 있어서,
    상기 전원 전극의 패턴은 좌우 대칭인
    표시 장치.
  8. 제1 항에 있어서,
    상기 표시 장치는 상기 제1 픽셀과 상기 제2 픽셀의 사이에 서로 대향하도록 형성된 제1 전극 및 제2 전극을 포함하고,
    상기 제1 채널 영역은 상기 제1 전극 상의 제1 노드에 연결되고, 상기 제2 채널 영역은 상기 제2 전극 상의 제2 노드에 연결되고,
    상기 제1 노드와 상기 제2 노드의 위치는 서로 대향하지 않도록 형성된
    표시 장치.
  9. 제1 항에 있어서,
    상기 제1 픽셀의 채널 영역의 패턴은 좌우 대칭이고, 상기 제2 픽셀의 채널 영역의 패턴은 좌우 대칭인
    표시 장치.
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