KR102103960B1 - 박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법 - Google Patents

박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법 Download PDF

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Abstract

본 발명의 일 실시예는 기판 상에 활성층을 형성하는 단계; 상기 활성층을 덮도록 상기 기판 상에 제1 절연층을 형성하고, 상기 제1 절연층 상의 상기 활성층에 대응되는 영역에 제1 게이트 전극을 형성하는 단계; 상기 활성층을 타겟으로 하여 불순물을 도핑하는 단계; 상기 제1 게이트 전극을 덮도록 상기 제1 절연층 상에 제2 절연층을 형성하는 단계; 상기 활성층에 도핑된 불순물을 활성화하기 위하여 열처리를 수행하는 단계; 상기 제2 절연층 상에 커패시터의 하부 전극을 형성하는 단계; 상기 하부 전극을 덮도록 상기 제2 절연층 상에 상기 제1 절연층 및 상기 제2 절연층보다 높은 유전 상수(k) 값을 갖는 제3 절연층을 형성하는 단계; 및 상기 제3 절연층 상에 상기 커패시터의 상부 전극을 형성하는 단계;를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법을 개시한다.

Description

박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법{Thin-film transistor array substrate, display apparatus including thereof and method for manufacturing of the thin-film transistor array substrate}
본 발명의 실시예들은 박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법에 관한 것이다.
유기 발광 표시 장치, 액정 표시 장치 등과 같은 표시 장치는 박막 트랜지스터(Thin-Film Transistor: TFT), 커패시터, 및 복수의 배선을 포함한다.
표시 장치가 제작되는 기판은 TFT, 커패시터, 및 배선 등의 미세 패턴으로 이루어지고, 상기 TFT, 커패시터 및 배선 간의 복잡한 연결에 의해 표시 장치가 작동된다.
최근 콤팩트하고 해상도가 높은 디스플레이에 대한 요구가 증가함에 따라, 표시 장치에 포함된 TFT, 커패시터 및 배선들 간의 효율적인 공간 배치와 연결 구조에 대한 요구가 높아지고 있다.
본 발명의 실시예들은 박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법을 제공한다.
본 발명의 일 실시예는 기판 상에 활성층을 형성하는 단계; 상기 활성층을 덮도록 상기 기판 상에 제1 절연층을 형성하고, 상기 제1 절연층 상의 상기 활성층에 대응되는 영역에 제1 게이트 전극을 형성하는 단계; 상기 활성층을 타겟으로 하여 불순물을 도핑하는 단계; 상기 제1 게이트 전극을 덮도록 상기 제1 절연층 상에 제2 절연층을 형성하는 단계; 상기 활성층에 도핑된 불순물을 활성화하기 위하여 열처리를 수행하는 단계; 상기 제2 절연층 상에 커패시터의 하부 전극을 형성하는 단계; 상기 하부 전극을 덮도록 상기 제2 절연층 상에 상기 제1 절연층 및 상기 제2 절연층보다 높은 유전 상수(k) 값을 갖는 제3 절연층을 형성하는 단계; 및 상기 제3 절연층 상에 상기 커패시터의 상부 전극을 형성하는 단계;를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법을 개시한다.
본 실시예에 있어서, 상기 활성층을 형성하는 단계는, 제1 활성층과 제2 활성층을 형성하는 단계를 포함할 수 있다.
본 실시예에 있어서, 상기 커패시터의 하부 전극을 형성하는 단계는, 상기 제2 절연층 상의 상기 제2 활성층에 대응되는 영역에 제2 게이트 전극, 상기 커패시터의 하부 전극을 동시에 형성하는 단계를 포함할 수 있다.
본 실시예에 있어서, 상기 제1 게이트 전극을 형성하는 단계는, 상기 제1 활성층 및 상기 제2 활성층에 각각 대응되는 영역에 제1-1 게이트 전극 및 제1-2 게이트 전극을 형성하는 단계를 포함하며,
상기 활성층을 타겟으로 하여 불순물을 도핑하는 단계는, 상기 제1 활성층 및 상기 제2 활성층을 타겟으로 하여 불순물을 도핑하는 단계를 포함할 수 있다.
본 실시예에 있어서, 상기 1-2 게이트 전극을 형성하는 단계는, 상기 1-2 게이트 전극을 플로팅(floating) 게이트 전극으로 형성하는 단계를 포함할 수 있다.
본 실시예에 있어서, 상기 제1-1 게이트 전극 및 상기 제1-2 게이트 전극을 형성하는 단계는, 상기 제1-1 게이트 전극에 대응되는 영역에는 투과 영역, 상기 제1-2 게이트 전극에 대응되는 영역에는 반투과 영역을 갖는 하프톤 마스크를 이용하여 상기 제1-2 게이트 전극 및 상기 제1-2 게이트 전극을 형성하는 단계를 포함할 수 있다.
본 실시예에 있어서, 상기 제1-1 게이트 전극 및 상기 제1-2 게이트 전극을 형성하는 단계는, 상기 제1 절연층 상에 게이트 전극 물질을 형성하는 단계; 상기 하프톤 마스크를 이용하여, 상기 제1-1 게이트 전극 및 상기 1-2 게이트 전극을 형성하는 단계; 상기 제1-1 게이트 전극 및 상기 1-2 게이트 전극을 각각 마스크로 하여 상기 제1 활성층 및 상기 제2 활성층에 불순물을 도핑하는 단계; 상기 1-2 게이트 전극을 에칭(etching)에 의해 제거하는 단계;를 포함할 수 있다.
본 실시예에 있어서, 상기 커패시터의 상부 전극을 형성하는 단계는, 상기 제3 절연층 상의 상기 활성층에 대응되는 영역에 소스 전극 및 드레인 전극, 상기 커패시터의 상부 전극을 동시에 형성하는 단계를 포함할 수 있다.
본 실시예에 있어서, 상기 제3 절연층을 형성하는 단계는, 유전 상수(k) 값이 15 내지 40인 절연 물질로 상기 제3 절연층을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 실시예는 기판 상에 배치되는 활성층; 상기 활성층을 덮도록 상기 기판 상에 배치된 제1 절연층; 상기 제1 절연층 상의 상기 활성층에 대응되는 영역에 배치된 제1 게이트 전극; 상기 제1 게이트 전극을 덮도록 상기 제1 절연층 상에 배치된 제2 절연층; 상기 제2 절연층 상에 배치된 커패시터의 하부 전극; 상기 하부 전극을 덮도록 상기 제2 절연층 상에 배치되며 상기 제1 절연층 및 상기 제2 절연층보다 높은 유전 상수(k) 값을 갖는 제3 절연층; 및 상기 제3 절연층 상에 배치된 상기 커패시터의 상부 전극;을 포함하는 박막 트랜지스터 어레이 기판을 개시한다.
본 실시예에 있어서, 상기 활성층은 제1 활성층 및 제2 활성층을 포함할 수 있다.
본 실시예에 있어서, 상기 제2 절연층 상의 상기 제2 활성층에 대응되는 영역에 배치된 제2 게이트 전극을 더 포함하고, 상기 제2 게이트 전극은 상기 하부 전극와 동일층에 배치될 수 있다.
본 실시예에 있어서, 상기 제1 게이트 전극은 상기 제1 활성층에 대응되는 영역에 배치된 제1-1 게이트 전극 및 상기 제2 활성층에 대응되는 영역에 배치된 제1-2 게이트 전극을 포함하며, 상기 제1-2 게이트 전극은 플로팅 게이트 전극일 수 있다.
본 실시예에 있어서, 상기 활성층은 불순물이 도핑된 소스 영역 및 드레인 영역, 상기 소스 영역과 상기 드레인 영역을 연결하는 채널 영역을 포함하며, 상기 제3 절연층 상의 상기 활성층에 대응되는 영역에 상기 소스 영역 및 상기 드레인 영역과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 더 포함하고, 상기 소스 전극 및 상기 드레인 전극은 상기 상부 전극과 동일층에 배치될 수 있다.
본 발명의 또 다른 실시예는 하나 이상의 박막 트랜지스터와 하나 이상의 커패시터를 포함하고 복수의 배선에 연결된 화소 회로와, 상기 화소 회로와 연결된 표시 소자를 포함하는 복수의 화소; 상기 화소에 위치하고, 상기 박막 트랜지스터에 포함되며 기판 상에 배치된 활성층; 상기 활성층을 덮도록 상기 기판 상에 배치된 제1 절연층; 상기 제1 절연층 상의 상기 활성층에 대응되는 영역에 배치된 제1 게이트 전극; 상기 제1 게이트 전극을 덮도록 상기 제1 절연층 상에 배치된 제2 절연층; 상기 제2 절연층 상에 배치된 상기 커패시터의 하부 전극; 상기 하부 전극을 덮도록 상기 제2 절연층 상에 배치되며 상기 제1 절연층 및 상기 제2 절연층보다 높은 유전 상수(k) 값을 갖는 제3 절연층; 및 상기 제3 절연층 상에 배치된 상기 커패시터의 상부 전극;을 포함하는 표시 장치를 개시한다.
본 실시예에 있어서, 상기 활성층은 제1 활성층 및 제2 활성층을 포함할 수 있다.
본 실시예에 있어서, 상기 제2 절연층 상의 상기 제2 활성층에 대응되는 영역에 배치된 제2 게이트 전극을 더 포함하고, 상기 제2 게이트 전극은 상기 하부 전극와 동일층에 배치될 수 있다.
본 실시예에 있어서, 상기 제1 게이트 전극은 상기 제1 활성층에 대응되는 영역에 배치된 제1-1 게이트 전극 및 상기 제2 활성층에 대응되는 영역에 배치된 제1-2 게이트 전극을 포함하며, 상기 제1-2 게이트 전극은 플로팅 게이트 전극일 수 있다.
본 실시예에 있어서, 상기 활성층은 불순물이 도핑된 소스 영역 및 드레인 영역, 상기 소스 영역과 상기 드레인 영역을 연결하는 채널 영역을 포함하며, 상기 제3 절연층 상의 상기 활성층에 대응되는 영역에 상기 소스 영역 및 상기 드레인 영역과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 더 포함하고, 상기 소스 전극 및 상기 드레인 전극은 상기 상부 전극과 동일층에 배치될 수 있다.
본 실시예에 있어서, 상기 표시 소자는, 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 소자일 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 관한 박막 트랜지스터 어레이 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법은 개선된 용량을 가지며 제조 과정에서 손상되지 않는 커패시터를 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 도 2의 화소를 개략적으로 도시한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 도 3의 표시 장치의 일부를 개략적으로 도시한 단면도이다.
도 5 내지 도 9는 도 4의 표시 장치를 제조하는 방법을 순차적으로 도시한 단면도들이다.
도 10은 높은 유전 상수를 가지는 절연층에 열처리를 했을 때 발생하는 절연 파괴 현상을 도시한 그래프이다.
도 11은 본 발명의 다른 실시예에 따른 표시 장치의 일부를 개략적으로 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 블록도이고, 도 2는 본 발명의 다른 실시예에 따른 표시 장치의 하나의 화소의 등가 회로도이다.
본 발명의 일 실시예에 의한 표시 장치(100)는 복수의 화소를 포함하는 표시부(10), 주사 구동부(20), 데이터 구동부(30), 발광 제어 구동부(40), 제어부(50), 표시장치에 외부 전압을 공급하는 전원 공급부(60)를 포함한다.
표시부(10)는 복수의 주사선(SL0 내지 SLn), 복수의 데이터선(DL1 내지 DLm), 및 복수의 발광 제어선(EL1 내지 ELn)의 교차부에 위치되어, 대략 행렬 형태로 배열된 복수의 화소를 포함한다. 복수의 화소는 전원 공급부(60)로부터 제1 전원전압(ELVDD), 제2 전원전압(ELVSS), 초기화 전압(Vint) 등 외부 전압을 공급받는다. 제1 전원전압(ELVDD)은 소정의 하이 레벨 전압일 수 있고, 제2 전원전압(ELVSS)은 상기 제1 전원전압(ELVDD)보다 낮은 전압이거나 접지 전압일 수 있다.
각 화소는 표시부(10)에 전달되는 복수의 주사선(SL0 내지 SLn) 중 두 개의 주사선에 연결되어 있다. 도 1에서 화소는 해당 화소 라인에 대응하는 주사선과 그 이전 라인의 주사선에 연결되어 있으나, 이에 반드시 제한되는 것은 아니다.
또한 각 화소는 표시부(10)에 전달되는 복수의 데이터선(DL1 내지 DLm) 중 하나의 데이터선, 표시부(10)에 전달되는 복수의 발광 제어선(EL1 내지 ELn) 중 하나의 발광 제어선에 연결되어 있다.
주사 구동부(20)는 복수의 주사선(SL0 내지 SLn)을 통해 각 화소에 두 개의 대응하는 주사 신호를 생성하여 전달한다. 즉, 주사 구동부(20)는 각 화소가 포함되는 화소 라인에 대응하는 주사선을 통해 제1 주사 신호를 전달하고, 해당 화소 라인의 이전 화소 라인에 대응하는 주사선을 통해 제2 주사 신호를 전달한다. 예를 들어, 주사 구동부(20)는 n번째 화소 라인의 m번째 열에 배치된 화소에 n번째 주사선(SLn)을 통해 제1 주사 신호(Sn)를 전달하고, n-1번째 주사선(SLn-1)을 통해 제2 주사 신호(Sn-1)를 전달한다.
데이터 구동부(30)는 복수의 데이터선(DL1 내지 DLm)을 통해 각 화소에 데이터 신호(D1 내지 Dm)를 전달한다.
발광 구동부(40)는 복수의 발광 제어선(EL1 내지 ELn)을 통해 각 화소에 발광 제어 신호(E1 내지 En)를 생성하여 전달한다.
제어부(50)는 외부에서 전달되는 복수의 영상 신호(R, G, B)를 복수의 영상 데이터 신호(DR, DG, DB)로 변경하여 데이터 구동부(30)에 전달한다. 또한 제어부(50)는 수직동기신호(Vsync), 수평동기신호(Hsync), 및 클럭신호(MCLK)를 전달받아 상기 주사 구동부(20), 데이터 구동부(30), 및 발광 제어 구동부(40)의 구동을 제어하기 위한 제어 신호를 생성하여 각각에 전달한다. 즉, 제어부(50)는 주사 구동부(20)를 제어하는 주사 구동 제어 신호(SCS), 데이터 구동부(30)를 제어하는 데이터 구동 제어 신호(DCS), 및 발광 제어 구동부(40)를 제어하는 발광 구동 제어 신호(ECS)를 각각 생성하여 전달한다.
복수의 화소 각각은 복수의 데이터선(DL1 내지 DLm)을 통해 전달된 데이터 신호(D0 내지 Dm)에 따라 유기 발광 소자(OLED)로 공급되는 구동 전류(Ioled)에 의해 소정 휘도의 빛을 발광한다.
도 2에 도시된 화소(1)는 n번째 화소 라인에 포함된 복수의 화소 중 하나로서, n번째 화소 라인에 대응하는 주사선(SLn)과 n번째 화소 라인 이전의 n-1번째 화소 라인에 대응하는 주사선(SLn-1)에 연결되어 있다.
본 발명의 일 실시예에 따른 표시 장치의 하나의 화소(1)는 복수의 박막 트랜지스터(T1 내지 T7) 및 스토리지 커패시터(storage capacitor, Cst)를 포함하는 화소 회로(2)를 포함한다. 그리고 화소(1)는 화소 회로(2)를 통해 구동 전압을 전달받아 발광하는 유기 발광 소자(organic light emitting diode, OLED)를 포함한다.
박막 트랜지스터는 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 제1 발광 제어 박막 트랜지스터(T5), 발광 제어 박막 트랜지스터(T6) 및 바이패스 박막 트랜지스터(T7)를 포함한다.
화소(1)는 스위칭 박막 트랜지스터(T2) 및 보상 박막 트랜지스터(T3)에 제1 주사 신호(Sn)를 전달하는 제1 주사선(SLn), 초기화 박막 트랜지스터(T4)에 이전 주사 신호인 제2 주사 신호(Sn-1)를 전달하는 제2 주사선(SLn-1), 제1 발광 제어 박막 트랜지스터(T5) 및 제2 발광 제어 박막 트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어선(ELn), 제1 주사선(SLn)과 교차하며 데이터 신호(Dm)를 전달하는 데이터선(DLm), 제1 전원전압(ELVDD)을 전달하며 데이터선(DLm)과 거의 평행하게 형성되어 있는 구동 전압선(PL), 구동 박막 트랜지스터(T1)를 초기화하는 초기화 전압(Vint)을 전달하는 초기화 전압선(VL) 및 바이패스 박막 트랜지스터(T7)에 바이패스 신호(BP)를 전달하는 바이패스 제어선(BPL)을 포함한다.
구동 박막 트랜지스터(T1)의 게이트 전극(G1)은 스토리지 커패시터(Cst)의 하부 전극(Cst1)과 연결되어 있다. 구동 박막 트랜지스터(T1)의 소스 전극(S1)은 제1 발광 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(PL)과 연결되어 있다. 구동 박막 트랜지스터(T1)의 드레인 전극(D1)은 제2 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode) 전극과 전기적으로 연결되어 있다. 구동 박막 트랜지스터(T1)는 스위칭 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 소자(OLED)에 구동 전류(Ioled)를 공급한다.
스위칭 박막 트랜지스터(T2)의 게이트 전극(G2)은 제1 주사선(SLn)과 연결되어 있다. 스위칭 박막 트랜지스터(T2)의 소스 전극(S2)은 데이터선(DLm)과 연결되어 있다. 스위칭 박막 트랜지스터(T2)의 드레인 전극(D2)은 구동 박막 트랜지스터(T1)의 소스 전극(S1)과 연결되어 있으면서 제1 발광 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(PL)과 연결되어 있다. 이러한 스위칭 박막 트랜지스터(T2)는 제1 주사선(SLn)을 통해 전달받은 제1 주사 신호(Sn)에 따라 턴 온되어 데이터선(DLm)으로 전달된 데이터 신호(Dm)를 구동 박막 트랜지스터(T1)의 소스 전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막 트랜지스터(T3)의 게이트 전극(G3)은 제1 주사선(SLn)에 연결되어 있다. 보상 박막 트랜지스터(T3)의 소스 전극(S3)은 구동 박막 트랜지스터(T1)의 드레인 전극(D1)과 연결되어 있으면서 제2 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode) 전극과 연결되어 있다. 보상 박막 트랜지스터(T3)의 드레인 전극(D3)은 스토리지 커패시터(Cst)의 하부 전극(Cst1), 초기화 박막 트랜지스터(T4)의 드레인 전극(D4) 및 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있다. 보상 박막 트랜지스터(T3)는 제1 주사선(SLn)을 통해 전달받은 제1 주사 신호(Sn)에 따라 턴 온되어 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 드레인 전극(D1)을 서로 연결하여 구동 박막 트랜지스터(T1)를 다이오드 연결시킨다.
초기화 박막 트랜지스터(T4)의 게이트 전극(G4)은 제2 주사선(SLn-1)과 연결되어 있다. 초기화 박막 트랜지스터(T4)의 소스 전극(S4)은 초기화 전압선(VL)과 연결되어 있다. 초기화 박막 트랜지스터(T4)의 드레인 전극(D4)은 스토리지 커패시터(Cst)의 하부 전극(Cst1), 보상 박막 트랜지스터(T3)의 드레인 전극(D3) 및 구동 박막 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있다. 초기화 박막 트랜지스터(T4)는 제2 주사선(SLn-1)을 통해 전달받은 제2 주사 신호(Sn-1)에 따라 턴 온되어 초기화 전압(Vint)을 구동 박막 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 구동 박막 트랜지스터(T1)의 게이트 전극(G1)의 전압을 초기화시키는 초기화 동작을 수행한다.
제1 발광 제어 박막 트랜지스터(T5)의 게이트 전극(G5)은 발광 제어선(ELn)과 연결되어 있다. 제1 발광 제어 박막 트랜지스터(T5)의 소스 전극(S5)은 구동 전압선(PL)과 연결되어 있다. 제1 발광 제어 박막 트랜지스터(T5)의 드레인 전극(D5)은 구동 박막 트랜지스터(T1)의 소스 전극(S1) 및 스위칭 박막 트랜지스터(T2)의 드레인 전극(D2)과 연결되어 있다.
제2 발광 제어 박막 트랜지스터(T6)의 게이트 전극(G6)은 발광 제어선(ELn)과 연결되어 있다. 제2 발광 제어 박막 트랜지스터(T6)의 소스 전극(S6)은 구동 박막 트랜지스터(T1)의 드레인 전극(D1) 및 보상 박막 트랜지스터(T3)의 소스 전극(S3)과 연결되어 있다. 제2 발광 제어 박막 트랜지스터(T6)의 드레인 전극(D6)은 유기 발광 소자(OLED)의 애노드(anode) 전극과 전기적으로 연결되어 있다. 제1 발광 제어 박막 트랜지스터(T5) 및 제2 발광 제어 박막 트랜지스터(T6)는 발광 제어선(34)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온되어 제1 전원전압(ELVDD)이 유기 발광 소자(OLED)에 전달되어 유기 발광 소자(OLED)에 구동 전류(Ioled)가 흐르게 된다.
바이패스 박막 트랜지스터(T7)의 게이트 전극(G7)은 바이패스 제어선(BPL)과 연결되어 있고, 바이패스 박막 트랜지스터(T7)의 소스 전극(S7)은 제2 발광 제어 박막 트랜지스터(T6)의 드레인 전극(D6) 및 유기 발광 소자(OLED)의 애노드와 연결되어 있고, 바이패스 박막 트랜지스터(T7)의 드레인 전극(D7)은 초기화 전압선(VL) 및 초기화 박막 트랜지스터(T4)의 소스 전극(S4)과 연결되어 있다.
바이패스 박막 트랜지스터(T7)는 유기 발광 소자(OLED) 방향으로 흐르는 구동 전류(Id)의 일부(Ibp)를 바이패스 박막 트랜지스터(T7)를 통해 흐르도록 함으로써, 구동 박막 트랜지스터(T1)가 오프되어 있는 조건에서 유기 발광 소자(OLED)에 흐르는 전류를 더욱 작게 하여 블랙 영상을 확실히 표현할 수 있도록 한다.
스토리지 커패시터(Cst)의 상부 전극(Cst2)은 구동 전압선(PL)과 연결되어 있다. 스토리지 커패시터(Cst)의 하부 전극(Cst1)은 구동 박막 트랜지스터(T1)의 게이트 전극(G1), 보상 박막 트랜지스터(T3)의 드레인 전극(D3) 및, 초기화 박막 트랜지스터(T4)의 드레인 전극(D4)에 연결되어 있다.
유기 발광 소자(OLED)의 캐소드(cathode) 전극은 제2 전원전압(ELVSS)과 연결되어 있다. 유기 발광 소자(OLED)는 구동 박막 트랜지스터(T1)로부터 구동 전류(Ioled)를 전달받아 발광함으로써 화상을 표시한다.
도 3은 본 발명의 일 실시예에 따른 도 2의 화소를 개략적으로 도시한 평면도이고, 도 4는 본 발명의 다른 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치의 화소(1)는 제1 주사 신호(Sn), 제2 주사 신호(Sn-1), 발광 제어 신호(En) 및 제3 주사 신호(Sn+1)을 각각 인가하며 행 방향을 따라 형성되어 있는 제1 주사선(SLn), 제2 주사선(SLn-1), 발광 제어선(ELn) 및 제3 주사선(Sn+1)을 포함하고, 제1 주사선(SLn), 제2 주사선(SLn-1), 발광 제어선(ELn) 및 제3 주사선(Sn+1) 모두와 교차하고 있으며 화소에 데이터 신호(Dm) 및 제1 전원전압(ELVDD)을 각각 인가하는 데이터선(DLm) 및 구동 전압선(PL)을 포함한다.
본 실시예의 이 실시예에 따른 표시 장치의 배선들은 서로 다른 층에 배치된 제1 게이트 배선과 제2 게이트 배선을 포함할 수 있다. 도 3의 개시된 제1 주사선(SLn), 제2 주사선(SLn-1), 발광 제어선(ELn), 및 제3 주사선(SLn+1)은 모두 제1 게이트 배선에 포함될 수 있다. 그러나 본 발명은 이에 제한되지 않으며, 상기 배선들 중 적어도 하나는 제2 게이트 배선에 포함될 수 있다.
제1 게이트 배선과 제2 게이트 배선은 서로 다른 층에 위치함으로써, 서로 다른 층에 위치하는 이웃하는 게이트 배선들 간의 거리를 좁게 형성할 수 있기 때문에, 동일한 면적에 보다 많은 화소를 형성할 수 있다. 즉, 고해상도의 표시 장치를 형성할 수 있다.
데이터선(DLm) 및 구동 전압선(PL)은 제2 게이트 배선들 상에 위치하는 제2 신호 배선들이다. 제2 신호 배선들은 제1 게이트 배선과 제2 게이트 배선을 포함하는 제1 신호 배선들과 서로 교차한다. 제2 신호 배선들은 저저항 배선으로 형성한다.
또한, 본 발명의 일 실시예에 따른 표시 장치의 화소(1)에는 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 제1 발광 제어 박막 트랜지스터(T5), 제2 발광 제어 박막 트랜지스터(T6), 바이패스 박막 트랜지스터(T7), 및 스토리지 커패시터(Cst)가 형성되어 있으며, 도 4를 참조하면, 비아홀(VIA)에 대응되는 영역에 제1 전극(141), 유기 발광층(143), 및 제2 전극(145)을 포함하는 유기 발광 소자(OLED)가 형성될 수 있다.
한편, 유기 발광 소자(OLED)가 풀 컬러 유기 발광 소자(OLED)일 경우, 유기 발광층은 적색 부화소, 녹색 부화소 및 청색 부화소에 따라 각각 적색 발광층, 녹색 발광층 및 청색 발광층으로 패터닝될 수 있다.
한편, 유기 발광층은 백색광을 방출할 수 있도록 적색 발광층, 녹색 발광층 및 청색 발광층이 적층된 다층 구조를 갖거나, 적색 발광 물질, 녹색 발광 물질 및 청색 발광 물질을 포함한 단일층 구조를 가질 수 있다. 이와 같은 유기 발광층을 구비한 유기 발광 소자(OLED)는 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터를 추가로 구비함으로써, 풀 컬러를 방출할 수 있다.
도 3 및 도 4를 참조하면, 구동 박막 트랜지스터(T1)는 제2 활성층(122), 제2 게이트 전극(126), 제2 소스 전극(128) 및 제2 드레인 전극(129)을 포함한다. 이때, 제2 게이트 전극(126)은 제2 게이트 배선에 포함될 수 있다.
스위칭 박막 트랜지스터(T2)는 제1 활성층(112), 제1 게이트 전극(114), 제1 소스 전극(118) 및 제1 드레인 전극(119)을 포함한다. 이때, 제1 게이트 전극(114)은 제1 게이트 배선에 포함될 수 있다.
즉, 제1 게이트 전극(114)과 제2 게이트 전극(126)은 서로 다른 층에 배치될 수 있다.
도 4에서는, 구동 박막 트랜지스터(T1)와 스위칭 박막 트랜지스터(T2)를 도시하였지만, 이는 하나의 예시에 불과하며 상기 박막 트랜지스터들(T1, T2)은 다른 기능을 수행하는 다른 박막 트랜지스터들일 수 있다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110) 상에 배치된 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2) 및 커패시터(Cst)를 포함할 수 있다.
이하 상기 표시 장치(100)의 단면 구조를 적층된 순서대로 설명한다.
기판(110) 상에는 활성층(112, 122)이 배치되며, 활성층(112, 122)은 제1 소스 영역(112a), 제1 드레인 영역(112b) 및 제1 채널 영역(112c)을 포함하는 제1 활성층(112)과, 제2 소스 영역(122a), 제2 드레인 영역(122b) 및 제2 채널 영역(122c)을 포함하는 제2 활성층(122)을 포함할 수 있다.
상기 활성층(112, 122)은 다결정 실리콘(poly-silicon)과 같은 반도체 물질일 수 있으며, 소스 영역(112a, 122a) 및 드레인 영역(112b, 122b)에는 이온 불순물이 도핑되어 있다.
기판(110)과 활성층(112, 122) 사이에는 불순 원소의 침투를 방지하며 표면을 평탄화하는 역할을 하는 버퍼층(111)이 배치될 수 있다. 그러나, 버퍼층(111)은 필수 구성요소는 아니며, 필요에 따라서는 구비되지 않을 수도 있다.
활성층(112, 122) 상에는 제1 절연층(113)이 배치되며, 제1 절연층(113) 상의 제1 활성층(112)에 대응되는 영역에 제1 게이트 전극(114)이 배치된다.
제1 게이트 전극(114) 상에는 제2 절연층(115)이 배치될 수 있으며, 제2 절연층(115) 상의 제2 활성층(122)에 대응되는 영역에 제2 게이트 전극(126)이 배치될 수 있다.
또한, 제2 절연층(115) 상의 상기 활성층(112, 122)과 중첩되지 않는 영역에는 커패시터(Cst)의 하부 전극(136)이 배치된다. 즉, 제2 게이트 전극(126)과 커패시터(Cst)의 하부 전극(136)은 동일층에 배치될 수 있다.
제2 게이트 전극(126) 및 커패시터(Cst)의 하부 전극(136) 상에는 제3 절연층(117)이 배치된다. 제3 절연층(117)은 커패시터(Cst)의 유전층으로 기능하며, 제3 절연층(117)은 제1 절연층(113) 및 제2 절연층(115)보다 높은 유전 상수(k) 값을 갖는다. 이때, 유전 상수(k) 값은 15 이상일 수 있다.
제3 절연층(117) 상에는, 콘택홀을 통해 제1 활성층(112)의 소스 영역(112a) 및 드레인 영역(112b)과 각각 전기적으로 연결되는 제1 소스 전극(118) 및 제1 드레인 전극(119), 제2 활성층(122)의 소스 영역(122a) 및 드레인 영역(122b)과 각각 전기적으로 연결되는 제2 소스 전극(128) 및 제2 드레인 전극(129), 커패시터(Cst)의 하부 전극(136)과 대향되도록 배치된 커패시터(Cst)의 상부 전극(138)이 배치된다.
즉, 소스 전극(118, 128) 및 드레인 전극(119, 129)과 상부 전극(138)은 동일층에 배치될 수 있다.
소스 전극(118, 128), 드레인 전극(119, 129), 및 상부 전극(138) 상에는 제4 절연층(130)이 배치되며, 제4 절연층(130) 상에는 제4 절연층(130)에 형성된 비아홀(VIA)을 통해 구동 박막 트랜지스터(T1)의 드레인 전극(129)과 전기적으로 연결된 유기 발광 소자(OLED)의 제1 전극(141)이 배치된다.
제1 전극(141) 상에는 유기 발광층(143)이 배치되며, 유기 발광층(143) 상에는 제2 전극(145)이 배치될 수 있다. 이때, 제1 전극(141)의 양단에는 발광 영역을 정의하는 화소 정의막(131)이 배치될 수 있다.
즉, 유기 발광 소자(OLED)는 제1 전극(141), 유기 발광층(143), 및 제2 전극(145)을 포함할 수 있으며, 제1 전극(141)과 제2 전극(145) 사이에는 유기 발광층(143) 이외에 정공 주입층(HIL:hole injection layer), 정공 수송층(hole transport layer), 전자 수송층(electron transport layer) 및 전자 주입층(electron injection layer) 중 적어도 하나를 더 구비할 수 있다. 본 실시예는 이에 한정되지 아니하고 제1 전극(141)과 제2 전극(145) 사이에는 기타 다양한 기능층이 더 배치될 수 있다.
본 발명의 일 실시예에 다른 표시 장치(100)는 고해상도의 표시 장치를 구현하기 위하여, 제1 게이트 전극(114)과 제2 게이트 전극(126)을 서로 다른 층에 배치시킴으로써 이웃하는 게이트 배선들 간의 거리를 좁게 형성할 수 있다.
또한, 좁은 영역에 충분한 정전 용량(C, capacity)을 갖는 커패시터(Cst)를 제공하기 위하여, 커패시터(Cst)의 하부 전극(136)가 상부 전극(138) 사이에 개재된 제3 절연층(117)을 높은 유전 상수(k, dielectric constant)를 갖는 물질로 형성한다.
커패시터(Cst)의 정전 용량은 하부 전극(136) 및 상부 전극(138)의 면적에 비례하는데, 고해상도의 표시 장치의 경우 각 화소의 크기가 작아 커패시터(Cst)가 배치되는 공간을 충분히 확보하기 어렵다. 따라서, 하부 전극(136) 및 상부 전극(138)의 면적이 줄어들 수 있어 정전 용량 또한 감소할 수 있다.
따라서, 본 실시예의 표시 장치(100)는 커패시터(Cst)의 유전층으로 기능하는 제3 절연층(117)을 유전 상수(k)가 큰 물질로 형성함으로서 커패시터(Cst)의 정전 용량을 개선할 수 있다.
상기 제1 절연층(113) 및 제2 절연층(115)은 여러 공정 과정에서 쉽게 손상되지 않는 SiO2, SiNx, SiON 등의 유전 상수 값이 낮은 물질을 포함할 수 있다.
상기 물질들은 10 이하의 유전 상수 값을 갖기 때문에 커패시터(Cst)의 정전 용량을 증가시키는 데 한계가 있다. 따라서, 제3 절연층(117)은 일반적으로 유전 상수 값이 큰 ZrO2, Ta2O5, Nb2O5, 및 HfO2 등의 금속 산화물을 포함할 수 있으며, 유전 상수(k) 값은 15 내지 40일 수 있다.
그러나, 유전 상수(k)가 큰 물질의 경우, 유전 상수(k)가 큰 물질에 온도가 높은 열이 가해졌을 때 절연 파괴 현상이 발생할 수 있다. 따라서, 본 실시예의 표시 장치(100)에 포함된 제3 절연층(117)은 열처리가 수행된 후에 형성된다. 이에 관해서는 후술한다.
도 5 내지 도 9는 도 4의 표시 장치를 제조하는 방법을 순차적으로 도시한 단면도들이고, 도 10은 높은 유전 상수를 가지는 절연층에 열처리를 했을 때 발생하는 절연 파괴 현상을 도시한 그래프이다.
도 5를 참조하면, 기판(110) 상에 버퍼층(111)을 형성하고, 버퍼층(111) 상에 반도체 물질을 도포한 후, 포토리소그래피(photolithography) 공정을 통해 제1 활성층(112)과 제2 활성층(122)을 형성한 후, 제1 활성층(112)과 제2 활성층(122)을 덮도록 버퍼층(111) 상에 제1 절연층(113)을 형성한다.
제1 절연층(113) 상에 제1 게이트 전극 물질(14)을 도포한다. 제1 게이트 전극 물질(14)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속 물질을 포함할 수 있으며, 단층 또는 다층으로 형성할 수 있다.
제1 게이트 전극 물질(14) 상에 포토레지스트(PR, photo-resist)를 도포한 후, 마스크(M)를 이용하여 광을 조사한다. 마스크(M)는 광투과부(M1)과 반투과부(M2)를 포함하는 하프톤 마스크(halfton mask)일 수 있다.
본 실시예의 포토레지스트는 광이 조사된 영역만 포토레지스트가 남는 네가티브형 포토레지스트인 경우를 예시하고 있지만, 본 발명은 이에 제한되지 않으며, 포토레지스트는 광이 조사되지 않은 영역의 포토레지스트가 남는 포지티브형 포토레지스트일 수 있다. 이 경우, 도 5의 마스크(M)에 포함된 광투과부(M1)는 광이 차단되는 영역이 되고, 광이 차단되는 영역은 광투과부가 될 수 있다. 이 경우에도 반투과부(M2)는 여전히 반투과부일 수 있다.
도 6을 참조하면, 도 5의 마스크(M)를 통해 광을 조사한 후, 에칭(etching)을 통해 광이 조사되지 않은 영역의 제1 게이트 전극 물질을 제거함으로써 제1 게이트 전극(114)과 추가 게이트 전극(124)을 형성한다. 상기 에칭은 드라인 에칭일 수 있다. 이때, 제1 게이트 전극(114)과 추가 게이트 전극(124) 상에는 광에 의해 불용화(insolubilization)된 포토레지스트(PL)가 남는다.
광조사 시, 하프톤 마스크를 사용하였으므로, 마스크(M)의 반투과부(M2)에 대응되는 추가 게이트 전극(124) 상에 남은 제2 포토레지스트(PL2)는 마스크(M)의 광투과부(M1)에 대응되는 제1 게이트 전극(114) 상에 남은 제1 포토레지스트(PL1)보다 얇을 수 있다.
제1 게이트 전극(114)과 추가 게이트 전극(124)을 형성한 후, 제1 게이트 전극(114)과 제1 포토레지스트(PL1)를 마스크로 하여, 제1 활성층(112)에 이온 불순물을 도핑하고, 추가 게이트 전극(124)과 제2 포토레지스트(PL2)를 마스크로 하여 제2 활성층(122)에 이온 불순물을 도핑한다.
도 7을 참조하면, 이온 불순물을 도핑한 후에 에칭을 통해 제1 포토레지스트(PL1), 제2 포토레지스트(PL2), 및 추가 게이트 전극(124)을 제거한 후, 제2 절연층(115)을 형성한다. 즉, 포토레지스트(PL)와 추가 게이트 전극(124)은 드라이 에칭을 통해 동시에 제거될 수 있다.
즉, 포토레지스트(PL1)는 제2 포토레지스트(PL2)보다 두껍게 형성되므로, 에칭을 수행한 후 제2 포토레지스트(PL2)와 추가 게이트 전극(124)은 모두 제거되지만, 제1 게이트 전극(114)은 제거되지 않고 남게 된다.
남은 제1 게이트 전극(114) 상에 제2 절연층(115)을 형성한 후, 급속 열처리(RTA; rapid thermal annealing)를 수행한다. 열처리는 활성층(112, 122)에 도핑된 불순물을 활성화시키기 위한 것으로, 500도 이상, 바람직하게는 580도 이상의 온도에서 이루어질 수 있다.
도 8을 참조하면, 제2 절연층(115) 상의 제2 활성층(122)에 대응되는 영역에 제2 게이트 전극(126)을 형성하고, 제1 활성층(112) 및 제2 활성층(122)과 중첩되지 않는 영역에 커패시터(Cst)의 하부 전극(136)을 형성한다.
즉, 제2 게이트 전극(126)과 하부 전극(136)은 동일층에 동일 물질로 형성될 수 있다. 제2 게이트 전극(126)과 하부 전극(136)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속 물질을 포함할 수 있으며, 단층 또는 다층으로 형성할 수 있다.
도 9를 참조하면, 제2 게이트 전극(126) 및 하부 전극(136) 상에 제3 절연층(117)을 형성한 후, 제1 절연층(113), 제2 절연층(115), 및 제3 절연층(117)에 컨택홀을 형성한 후, 제3 절연층(117) 상에 제1 소스 전극(118), 제1 드레인 전극(119), 제2 소스 전극(128), 제2 드레인 전극(129), 및 커패시터(Cst)의 상부 전극(138)을 형성한다.
상기 제3 절연층(117)은 유전 상수(k)가 큰 물질로 형성되며, 유전 상수(k) 값은 15 내지 40일 수 있다. 예를 들면, 제3 절연층(117)은 ZrO2, Ta2O5, Nb2O5, 및 HfO2 등의 금속 산화물을 포함할 수 있다.
커패시터(Cst)의 정전 용량은 하부 전극(136) 및 상부 전극(138)의 면적 및 제3 절연층(117)의 유전 상수 값에 비례하므로, 제3 절연층(117)을 유전 상수가 큰 물질로 형성함으로써 커패시터(Cst)의 정전 용량을 증가시킬 수 있다. 이러한 구성은, 하부 전극(136)과 상부 전극(138)이 배치되는 면적을 충분히 확보하기 어려운 고해상도의 표시 장치에 더욱 적합할 수 있다.
소스 전극(118, 128), 드레인 전극(119, 129), 및 상부 전극(138)은 동일층에 동일 물질로 형성될 수 있으며, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속 물질을 포함하며, 단층 또는 다층으로 형성될 수 있다.
도시하진 않았지만, 소스 전극(118, 128), 드레인 전극(119, 129), 및 상부 전극(138) 상에는 제4 절연층(도 4, 130) 및 유기 발광 소자(OLED)가 형성될 수 있다.
도 10은 커패시터의 하부 전극을 몰리브덴(Mo)으로 형성하고, 하부 전극 상에 유전 상수가 높은 ZrO2를 형성하고, 600도에서 급속 열처리를 수행한 후, 몰리브덴(Mo)으로 상부 전극을 형성한 후, 전압[V]에 따른 전류 밀도[A/cm2]를 측정한 그래프이다.
그래프에서 볼 수 있듯이, 전압의 절대값이 커짐에 따라 전류 밀도가 급격히 증가하는 절연 파괴 현상이 발생한다.
즉, 커패시터(Cst)의 정전 용량을 증가시키기 위해, 유전 상수가 높은 절연 물질을 사용하는 경우, 열처리 과정에서 절연 물질의 특성이 변하는 현상일 발생할 수 있다.
이에, 본 발명의 실시예에 따른 표시 장치(100)는, 활성층(112, 122)에 도핑된 불순물 활성화를 위해 필수적으로 필요한 공정인 열처리 과정 후에 커패시터(Cst)의 유전체로 기능하는 제3 절연층(117)을 형성함으로써, 높은 유전 상수 값을 갖는 제3 절연층(117)이 열에 의해 변성되어, 커패시터(Cst)가 손상되는 문제를 해결할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 표시 장치를 개략적으로 도시한 단면도이다.
도 11의 실시예에 따른 표시 장치(200)의 기판(210) 상에는 활성층(212, 222)이 배치되며, 활성층(212, 222)은 제1 소스 영역(212a), 제1 드레인 영역(212b) 및 제1 채널 영역(212c)을 포함하는 제1 활성층(212)과, 제2 소스 영역(222a), 제2 드레인 영역(222b) 및 제2 채널 영역(222c)을 포함하는 제2 활성층(212)을 포함할 수 있다.
기판(210)과 활성층(212, 222) 사이에는 불순 원소의 침투를 방지하며 표면을 평탄화하는 역할을 하는 버퍼층(211)이 배치될 수 있다.
활성층(212, 222) 상에는 제1 절연층(213)이 배치되며, 제1 절연층(213) 상의 제1 활성층(212)에 대응되는 영역에는 제1-1 게이트 전극(214)이 배치되고, 제2 활성층(222)에 대응되는 영역에는 제1-2 게이트 전극(224)이 배치될 수 있다.
제1-2 게이트 전극(224)은 다른 전극 또는 배선 들과 전기적으로 연결되지 않은 플로팅 게이트 전극일 수 있으며, 공정 과정에서 제2 활성층(222)의 제2 소스 영역(222a) 및 드레인 영역(222b)에 이온 불순물을 도핑할 때 마스크로서의 역할을 수행한다.
제1-1 게이트 전극(214) 및 제1-2 게이트 전극(224) 상에는 제2 절연층(215)이 배치될 수 있으며, 제2 절연층(215) 상의 제2 활성층(222)에 대응되는 영역에 제2 게이트 전극(226)이 배치될 수 있다.
또한, 제2 절연층(215) 상의 상기 활성층(212, 222)과 중첩되지 않는 영역에는 커패시터(Cst)의 하부 전극(236)이 배치된다. 즉, 제2 게이트 전극(226)과 커패시터(Cst)의 하부 전극(236)은 동일층에 배치될 수 있다.
제2 게이트 전극(226) 및 커패시터(Cst)의 하부 전극(236) 상에는 제3 절연층(217)이 배치된다. 제3 절연층(217)은 커패시터(Cst)의 유전층으로 기능하며, 제3 절연층(217)은 제1 절연층(213) 및 제2 절연층(215)보다 높은 유전 상수(k) 값을 갖는다. 이때, 유전 상수(k) 값은 15 이상일 수 있다.
제3 절연층(217) 상에는, 콘택홀을 통해 제1 활성층(212)의 소스 영역(212a) 및 드레인 영역(212b)과 각각 전기적으로 연결되는 제1 소스 전극(218) 및 제1 드레인 전극(219), 제2 활성층(222)의 소스 영역(222a) 및 드레인 영역(222b)과 각각 전기적으로 연결되는 제2 소스 전극(228) 및 제2 드레인 전극(229), 커패시터(Cst)의 하부 전극(236)과 대향되도록 배치된 커패시터(Cst)의 상부 전극(238)이 배치된다.
즉, 소스 전극(218, 228) 및 드레인 전극(219, 229)과 상부 전극(238)은 동일층에 배치될 수 있다.
본 실시예의 표시 장치(200)는 제조 과정에서, 제2 활성층(222)에 불순물을 도핑하기 위한 마스크로 사용된 제1-2 게이트 전극(224)을 제거할 필요가 없기 때문에, 도 4의 표시 장치(100)를 제조하기 위해 필요한 하프톤 마스크 및 불순물 도핑 후 에칭을 통해 추가 게이트 전극(124)을 제거하는 공정을 생략할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100, 200: 표시 장치 110, 210: 기판
112, 212: 제1 활성층 122, 222: 제2 활성층
113, 213: 제1 절연층 114: 제1 게이트 전극
115, 215: 제2 절연층 117, 217: 제3 절연층
118, 218: 제1 소스 전극 119, 219: 제1 드레인 전극
124: 추가 게이트 전극 126: 제2 게이트 전극
128, 228: 제2 소스 전극 129, 229: 제2 소스 전극
130: 제4 절연층 136, 236: 하부 전극
138, 238: 상부 전극 141: 제1 전극
143: 유기 발광층 145: 제2 전극
214: 제1-1 게이트 전극 224: 제1-2 게이트 전극

Claims (20)

  1. 기판 상에 활성층을 형성하는 단계;
    상기 활성층을 덮도록 상기 기판 상에 제1 절연층을 형성하고, 상기 제1 절연층 상의 상기 활성층에 대응되는 영역에 제1 게이트 전극을 형성하는 단계;
    상기 활성층을 타겟으로 하여 불순물을 도핑하는 단계;
    상기 기판을 향하는 하면과 상기 하면에 대향하는 상면을 포함하도록, 상기 제1 게이트 전극을 덮도록 상기 제1 절연층 상에 제2 절연층을 형성하는 단계;
    상기 활성층에 도핑된 불순물을 활성화하기 위하여 열처리를 수행하는 단계;
    상기 제2 절연층 상에, 상기 제2 절연층의 상면에 접촉하도록 커패시터의 하부 전극을 형성하는 단계;
    상기 하부 전극을 덮도록 상기 제2 절연층 상에 상기 제1 절연층 및 상기 제2 절연층보다 높은 유전 상수(k) 값을 갖는 제3 절연층을 형성하는 단계; 및
    상기 제3 절연층 상에 상기 커패시터의 상부 전극을 형성하는 단계;를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  2. 제1 항에 있어서,
    상기 활성층을 형성하는 단계는, 제1 활성층과 제2 활성층을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  3. 제2 항에 있어서,
    상기 커패시터의 하부 전극을 형성하는 단계는, 상기 제2 절연층 상의 상기 제2 활성층에 대응되는 영역에 제2 게이트 전극, 상기 커패시터의 하부 전극을 동시에 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  4. 제2 항에 있어서,
    상기 제1 게이트 전극을 형성하는 단계는, 상기 제1 활성층 및 상기 제2 활성층에 각각 대응되는 영역에 제1-1 게이트 전극 및 제1-2 게이트 전극을 형성하는 단계를 포함하며,
    상기 활성층을 타겟으로 하여 불순물을 도핑하는 단계는, 상기 제1 활성층 및 상기 제2 활성층을 타겟으로 하여 불순물을 도핑하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  5. 제4 항에 있어서,
    상기 제1-2 게이트 전극을 형성하는 단계는, 상기 제1-2 게이트 전극을 플로팅(floating) 게이트 전극으로 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  6. 제4 항에 있어서,
    상기 제1-1 게이트 전극 및 상기 제1-2 게이트 전극을 형성하는 단계는, 상기 제1-1 게이트 전극에 대응되는 영역에는 투과 영역, 상기 제1-2 게이트 전극에 대응되는 영역에는 반투과 영역을 갖는 하프톤 마스크를 이용하여 상기 제1-2 게이트 전극 및 상기 제1-2 게이트 전극을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  7. 제6 항에 있어서,
    상기 제1-1 게이트 전극 및 상기 제1-2 게이트 전극을 형성하는 단계는,
    상기 제1 절연층 상에 게이트 전극 물질을 형성하는 단계;
    상기 하프톤 마스크를 이용하여, 상기 제1-1 게이트 전극 및 상기 제1-2 게이트 전극을 형성하는 단계;
    상기 제1-1 게이트 전극 및 상기 제1-2 게이트 전극을 각각 마스크로 하여 상기 제1 활성층 및 상기 제2 활성층에 불순물을 도핑하는 단계;
    상기 제1-2 게이트 전극을 에칭(etching)에 의해 제거하는 단계;를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  8. 제1 항에 있어서,
    상기 커패시터의 상부 전극을 형성하는 단계는, 상기 제3 절연층 상의 상기 활성층에 대응되는 영역에 소스 전극 및 드레인 전극, 상기 커패시터의 상부 전극을 동시에 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  9. 제1 항에 있어서,
    상기 제3 절연층을 형성하는 단계는, 유전 상수(k) 값이 15 내지 40인 절연 물질로 상기 제3 절연층을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  10. 기판 상에 배치되는 활성층;
    상기 활성층을 덮도록 상기 기판 상에 배치된 제1 절연층;
    상기 제1 절연층 상의 상기 활성층에 대응되는 영역에 배치된 제1 게이트 전극;
    상기 제1 게이트 전극을 덮도록 상기 제1 절연층 상에 배치되고, 상기 기판을 향하는 하면과 상기 하면에 대향하는 상면을 포함하는 제2 절연층;
    상기 제2 절연층 상에 배치되고, 상기 제2 절연층의 상면에 접촉하는 커패시터의 하부 전극;
    상기 하부 전극을 덮도록 상기 제2 절연층 상에 배치되며 상기 제1 절연층 및 상기 제2 절연층보다 높은 유전 상수(k) 값을 갖는 제3 절연층; 및
    상기 제3 절연층 상에 배치된 상기 커패시터의 상부 전극;을 포함하는 박막 트랜지스터 어레이 기판.
  11. 제10 항에 있어서,
    상기 활성층은 제1 활성층 및 제2 활성층을 포함하는 박막 트랜지스터 어레이 기판.
  12. 제11 항에 있어서,
    상기 제2 절연층 상의 상기 제2 활성층에 대응되는 영역에 배치된 제2 게이트 전극을 더 포함하고, 상기 제2 게이트 전극은 상기 하부 전극와 동일층에 배치된 박막 트랜지스터 어레이 기판.
  13. 제11 항에 있어서,
    상기 제1 게이트 전극은 상기 제1 활성층에 대응되는 영역에 배치된 제1-1 게이트 전극 및 상기 제2 활성층에 대응되는 영역에 배치된 제1-2 게이트 전극을 포함하며, 상기 제1-2 게이트 전극은 플로팅 게이트 전극인 박막 트랜지스터 어레이 기판.
  14. 제10 항에 있어서,
    상기 활성층은 불순물이 도핑된 소스 영역 및 드레인 영역, 상기 소스 영역과 상기 드레인 영역을 연결하는 채널 영역을 포함하며,
    상기 제3 절연층 상의 상기 활성층에 대응되는 영역에 상기 소스 영역 및 상기 드레인 영역과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 더 포함하고, 상기 소스 전극 및 상기 드레인 전극은 상기 상부 전극과 동일층에 배치된 박막 트랜지스터 어레이 기판.
  15. 하나 이상의 박막 트랜지스터와 하나 이상의 커패시터를 포함하고 복수의 배선에 연결된 화소 회로와, 상기 화소 회로와 연결된 표시 소자를 포함하는 복수의 화소;
    상기 화소에 위치하고, 상기 박막 트랜지스터에 포함되며 기판 상에 배치된 활성층;
    상기 활성층을 덮도록 상기 기판 상에 배치된 제1 절연층;
    상기 제1 절연층 상의 상기 활성층에 대응되는 영역에 배치된 제1 게이트 전극;
    상기 제1 게이트 전극을 덮도록 상기 제1 절연층 상에 배치되고, 상기 기판을 향하는 하면과 상기 하면에 대향하는 상면을 포함하는 제2 절연층;
    상기 제2 절연층 상에 배치되고, 상기 제2 절연층의 상면에 접촉하는 상기 커패시터의 하부 전극;
    상기 하부 전극을 덮도록 상기 제2 절연층 상에 배치되며 상기 제1 절연층 및 상기 제2 절연층보다 높은 유전 상수(k) 값을 갖는 제3 절연층; 및
    상기 제3 절연층 상에 배치된 상기 커패시터의 상부 전극;을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 활성층은 제1 활성층 및 제2 활성층을 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제2 절연층 상의 상기 제2 활성층에 대응되는 영역에 배치된 제2 게이트 전극을 더 포함하고, 상기 제2 게이트 전극은 상기 하부 전극와 동일층에 배치된 표시 장치.
  18. 제16 항에 있어서,
    상기 제1 게이트 전극은 상기 제1 활성층에 대응되는 영역에 배치된 제1-1 게이트 전극 및 상기 제2 활성층에 대응되는 영역에 배치된 제1-2 게이트 전극을 포함하며, 상기 제1-2 게이트 전극은 플로팅 게이트 전극인 표시 장치.
  19. 제15 항에 있어서,
    상기 활성층은 불순물이 도핑된 소스 영역 및 드레인 영역, 상기 소스 영역과 상기 드레인 영역을 연결하는 채널 영역을 포함하며,
    상기 제3 절연층 상의 상기 활성층에 대응되는 영역에 상기 소스 영역 및 상기 드레인 영역과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 더 포함하고, 상기 소스 전극 및 상기 드레인 전극은 상기 상부 전극과 동일층에 배치된 표시 장치.
  20. 제15 항에 있어서,
    상기 표시 소자는, 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 유기 발광층을 포함하는 유기 발광 소자인 표시 장치.
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