KR102323359B1 - 디스플레이 장치 - Google Patents

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Abstract

본 발명의 일 실시예는 기판, 상기 기판 상의 제1스캔라인, 제2스캔라인, 제1전압라인, 제2전압라인, 제1유기발광소자, 상기 제1유기발광소자와 전기적으로 연결되고, 상기 제1전압라인에 전기적으로 연결된 제1박막트랜지스터, 상기 제1박막트랜지스터와 전기적으로 연결되고, 상기 제1스캔라인과 인접하게 위치하는 제2박막트랜지스터, 상기 제2박막트랜지스터 및 제2전압라인에 전기적으로 연결되고, 상기 제2스캔라인과 인접하게 위치하는 제3박막트랜지스터, 상기 제3박막트랜지스터 및 상기 제2전압라인에 전기적으로 연결되고, 상기 제2스캔라인에 인접하게 위치하는 제4박막트랜지스터, 상기 제1박막트랜지스터, 상기 제2박막트랜지스터, 상기 제3박막트랜지스터, 및 상기 제4박막트랜지스터는 활성층을 따라 형성되되, 상기 제1박막트랜지스터의 제1활성영역, 상기 제2박막트랜지스터의 제2활성영역, 상기 제3박막트랜지스터의 제3활성영역, 및 상기 제4박막트랜지스터의 제4활성영역은 서로 연결되고, 상기 활성층은 상기 제2스캔라인에 중첩된 세 개의 부분을 포함하는, 디스플레이 장치를 개시한다.

Description

디스플레이 장치 {Display apparatus}
본 발명의 실시예들은 디스플레이 장치에 관한 것이다.
근래에 디스플레이 장치는 그 용도가 다양해지고 있다. 또한, 디스플레이 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
특히 근래에 디스플레이 장치는 고해상도 요구가 커짐에 따라, 게이트 구동 신호나 데이터 구동 신호를 인가하는 신호 배선을 가늘고 길게 형성하고 있다. 신호 배선을 가늘고 길게 형성하는 경우 저항이 증가하여 RC 지연의 문제가 발생한다.
본 발명의 실시예들은 디스플레이 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예는, 제1 방향을 따라 연장되는 제1 배선; 제2 방향을 따라 연장되는 제2 배선; 및 상기 제1 배선 및 상기 제2 배선 중 적어도 어느 하나와 전기적으로 연결되는 스토리지 커패시터;를 포함하며, 상기 제1 배선은, 상기 제1 방향을 따라 연장되는 제1 금속패턴층; 중간절연층을 개재한 채 상기 제1 금속패턴층 상에 위치하고 상기 제1 방향을 따라 연장되는 제2 금속패턴층; 및 콘택홀을 통해 상기 제1 금속패턴층과 상기 제2 금속패턴층을 연결하는 제3 금속패턴층;을 포함하는, 디스플레이 장치를 개시한다.
본 실시예에서, 상기 제2 금속패턴층은 상기 제1 금속패턴층과 실질적으로 동일한 패턴을 가질 수 있다.
본 실시예에서,상기 중간절연층은 상기 제1 금속패턴층 및 상기 제2 금속패턴층과 실질적으로 동일한 패턴을 가질 수 있다.
본 실시예에서, 상기 제3 금속패턴층은 상기 제2 금속패턴층 상에 위치할 수 있다.
본 실시예에서, 상기 제3 금속패턴층은 상기 제2 배선과 동일층에 위치하고 상기 제2 배선과 동일물질을 포함할 수 있다.
본 실시예에서, 상기 콘택홀은 상기 중간절연층 및 상기 제2 금속패턴층을 관통할 수 있다.
본 실시예에서, 상기 콘택홀은 상기 제1 금속패턴층의 상부면을 노출시킬 수 있다.
본 실시예에서, 상기 제1 배선 및 상기 스토리지 커패시터를 덮는 절연층을 더 포함하고, 상기 절연층은 상기 콘택홀과 대응되는 관통홀을 포함할 수 있다.
본 실시예에서, 상기 관통홀의 내경은 상기 콘택홀의 외경과 같거나 그보다 클 수 있다.
본 실시예에서, 상기 제1 금속패턴층의 상부면 및 상기 제2 금속패턴층의 상부면은 상기 관통홀을 통해 노출될 수 있다.
본 실시예에서, 상기 제3 금속패턴층은 상기 제1 금속패턴층의 상부면의 적어도 일부, 및 상기 제2 금속패턴층의 상부면과 접촉할 수 있다.
본 실시예에서, 상기 스토리지 커패시터는 제1 전극, 상기 제1 전극 상에 위치하는 제2 전극 및 상기 제1 및 제2 전극 사이에 개재되는 유전층을 포함하며, 상기 제1 전극, 상기 유전층 및 상기 제2 전극은, 각각 상기 제1 금속패턴층, 상기 중간절연층, 및 상기 제2 금속패턴층과 동일층에 위치하고 동일물질을 포함할 수 있다.
본 실시예에서, 상기 제1 배선은 주사선 및 발광 제어선 중 적어도 어느 하나를 포함하며, 상기 제2 배선은 데이터선을 포함할 수 있다.
본 실시예에서, 상기 제3 금속패턴층은 아일랜드형일 수 있다.
본 발명의 또 다른 실시예는, 제1 방향을 향해 연장되는 제1 배선을 형성하는 단계; 제2 방향을 향해 연장되는 제2 배선을 형성하는 단계; 및 제1 전극, 유전층, 및 제2 전극을 포함하는 스토리지 커패시터를 형성하는 단계를 포함하고, 상기 제1 배선을 형성하는 단계는, 상기 제1 방향을 따라 연장되는 제1 금속패턴층을 형성하는 단계, 제1 금속패턴층 상에 중간절연층을 형성하는 단계, 상기 중간절연층 상에 상기 제1 방향을 따라 연장되는 제2 금속패턴층을 형성하는 단계; 및 콘택홀을 통해 상기 제1 금속패턴층과 상기 제2 금속패턴층을 연결하는 제3 금속패턴층을 형성하는 단계를 포함하는, 디스플레이 장치의 제조 방법을 개시한다.
본 실시예에서, 상기 제2 금속패턴층을 형성하는 단계에서, 상기 제2 금속패턴층은 상기 제1 금속패턴층과 실질적으로 동일한 패턴을 가질 수 있다.
본 실시예에서, 상기 제3 금속패턴층을 형성하는 단계에서, 상기 제3 금속패턴층은 상기 제1 금속패턴층의 상부면의 일부, 및 상기 제2 금속패턴층의 상부면과 접촉할 수 있다.
본 실시예에서, 상기 콘택홀은 상기 중간절연층 및 상기 제2 금속패턴층을 관통할 수 있다.
본 실시예에서, 상기 제3 금속패턴층을 형성하는 단계 이전에, 상기 제2 금속패턴층을 덮는 절연층을 형성하는 단계; 및 상기 절연층을 관통하며 상기 콘택홀과 대응되는 관통홀을 형성하는 단계를 더 포함할 수 있다.
본 실시예에서, 상기 제2 금속패턴층을 형성하는 단계에서 상기 제2 금속패턴층은 제1 홀을 포함하고, 상기 관통홀을 형성하는 단계는 상기 제1 홀과 대응되고 상기 중간절연층을 관통하는 제2 홀을 형성하는 단계를 포함하며, 상기 제1 홀과 상기 제2 홀은 상기 콘택홀을 형성할 수 있다.
본 실시예에서, 상기 관통홀의 내경은 상기 제1 콘택홀의 외경과 같거나 그 보다 클 수 있다.
본 실시예에서, 상기 제3 금속패턴층은 상기 제2 배선과 동일층에 동일물질로 형성될 수 있다.
본 실시예에서, 상기 제1 금속패턴층은 상기 제1 전극과 동일층에 동일물질로 형성되고, 상기 제2 금속패턴층은 상기 제2 전극과 동일층에 동일물질로 형성될 수 있다.
본 실시예에서, 상기 제3 금속패턴층은 아일랜드형일 수 있다.
본 실시예에서, 상기 제1 배선은 주사선 및 발광 제어선 중 적어도 어느 하나를 포함하며, 상기 제2 배선은 데이터선을 포함할 수 있다.
본 실시예에서, 상기 제1 금속패턴층을 형성하는 단계, 상기 중간절연층을 형성하는 단계 및 상기 제2 금속패턴층을 형성하는 단계는, 동일한 마스크 공정에서 동시에 수행될 수 있다.
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본 발명의 실시예들에 관한 디스플레이 장치 및 그 제조방법은 RC 지연을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 하나의 화소의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치에 포함된 하나의 화소를 나타낸 개략적인 평면도이다.
도 4는 본 발명의 일 실시예에 다른 디스플레이 장치의 단면도로서, 도 3의 A-A선, B-B선, 및 C-C선을 따라 취한 단면도이다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 디스플레이 장치의 공정 순서에 따른 단면도이다.
도 6은 본 발명의 또 다른 실시예에 다른 디스플레이 장치의 단면도로서, 도 3의 A-A선, B-B선, 및 C-C선을 따라 취한 단면도이다.
도 7a 내지 도 7g는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 공정 순서에 따른 단면도이다.
도 8 및 도 9는 본 발명의 또 다른 실시예에 다른 디스플레이 장치의 단면도로서, 도 3의 A-A선, B-B선, 및 C-C선을 따라 취한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 블록도이다.
본 발명의 일 실시예에 따른 디스플레이 장치는 복수의 화소(1)를 포함하는 표시부(10), 주사 구동부(20), 데이터 구동부(30), 및 제어부(40)를 포함한다.
표시부(10)는 복수의 주사선(SL1 내지 SLn+1), 복수의 데이터선(DL1 내지 DLm), 및 복수의 발광 제어선(EL1 내지 ELn)의 교차부에 위치되어, 대략 행렬 형태로 배열된 복수의 화소(1)를 포함한다. 복수의 주사선(SL1 내지 SLn+1) 및 복수의 발광 제어선(EL1 내지 ELn)은 행 방향인 제1 방향으로 연장되고, 복수의 데이터선(DL1 내지 DLm) 및 구동 전압선(PL)은 열 방향인 제2 방향으로 연장되어 있다. 하나의 화소 라인에서 복수의 주사선(SL1 내지 SLn+1)의 n 값은 복수의 발광 제어선(EL1 내지 ELn)의 n 값과 상이할 수 있다.
각 화소(1)는 표시부(10)에 전달되는 복수의 주사선(SL0 내지 SLn) 중 두 개의 주사선에 연결되어 있다. 도 1에서 화소(1)는 해당 화소 라인에 대응하는 주사선과 그 이전 화소 라인의 주사선에 연결되어 있으나, 이에 반드시 제한되는 것은 아니다.
각 화소(1)는 복수의 데이터선(DL1 내지 DLm) 중 하나의 데이터선, 복수의 발광 제어선(EL1 내지 ELn) 중 하나의 발광 제어선에 연결되어 있다. 그리고, 각 화소(1)는 초기화 전압을 공급하는 복수의 초기화 전압선(VL) 중 하나의 초기화 전압선과 제1 전원전압(ELVDD)을 공급하는 복수의 구동 전압선(PL) 중 하나와 연결된다. 도시되어 있지는 않지만, 일 실시예에서 다수의 화소들(1) 중 인접한 두개의 화소(1)는 초기화 전압선(VL)을 공유할 수 있다.
주사 구동부(20)는 복수의 주사선(SL0 내지 SLn)을 통해 각 화소(1)에 두 개의 대응하는 주사 신호를 생성하여 전달한다. 즉, 주사 구동부(20)는 각 화소(1)가 포함되는 행 라인에 대응하는 주사선을 통해 제1 주사 신호를 전달하고, 해당 행 라인의 이전 행 라인에 대응하는 주사선을 통해 제2 주사 신호를 전달한다. 예를 들어, 주사 구동부(20)는 n번째 행 라인의 m번째 열 라인에 배치된 화소에 n번째 주사선(SLn)을 통해 제1 주사 신호(Sn)를 전달하고, n-1번째 주사선(SLn-1)을 통해 제2 주사 신호(Sn-1)를 전달한다. 또한 주사 구동부(20)는 복수의 발광 제어선(EL1 내지 ELn)을 통해 각 화소(1)에 발광 제어 신호를 생성하여 전달한다.
본 실시예에서는 주사 신호 및 발광 제어신호가 동일한 주사 구동부(20)에서 생성되는 것으로 도시하였으나 이에 제한되는 것은 아니다. 또 다른 실시예로, 유기 발광 표시 장치는 발광 제어 구동부(미도시)를 더 포함하고, 발광 제어신호는 발광 제어 구동부(미도시)에서 생성될 수 있다.
데이터 구동부(30)는 복수의 데이터선(DL1 내지 DLm)을 통해 각 화소(1)에 데이터 신호를 전달한다.
제어부(40)는 외부에서 전달되는 복수의 영상 신호(R, G, B)를 복수의 영상 데이터 신호(DR, DG, DB)로 변경하여 데이터 구동부(30)에 전달한다. 또한 제어부(40)는 수직동기신호(Vsync), 수평동기신호(Hsync), 및 클럭신호(MCLK)를 전달받아 상기 주사 구동부(20) 및 데이터 구동부(30)의 구동을 제어하기 위한 제어 신호를 생성하여 각각에 전달한다. 즉, 제어부(50)는 주사 구동부(20)를 제어하는 주사 구동 제어 신호(SCS) 및 발광 구동 제어 신호(ECS), 데이터 구동부(30)를 제어하는 데이터 구동 제어 신호(DCS)를 각각 생성하여 전달한다.
각 화소(1)는 외부로부터 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS, 도 2 참조)을 공급받는다. 제1 전원전압(ELVDD)은 소정의 하이 레벨 전압일 수 있고, 제2 전원전압(ELVSS)은 상기 제1 전원전압(ELVDD)보다 낮은 전압이거나 접지 전압일 수 있다.
복수의 화소(1) 각각은 복수의 데이터선(DL1 내지 DLm)을 통해 전달된 데이터 신호(D0 내지 Dm)에 따라 유기 발광 소자(OLED)로 공급되는 구동 전류(Id: 도 2 참조)에 의해 소정 휘도의 빛을 발광한다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다.
하나의 화소(1)는 복수의 박막트랜지스터(T1 내지 T7) 및 스토리지 커패시터(storage capacitor, Cst)를 포함하는 화소 회로(2)를 포함한다. 그리고, 화소(1)는 화소 회로(2)를 통해 구동 전압을 전달받아 발광하는 유기 발광 소자(organic light emitting diode, OLED)를 포함할 수 있다.
복수의 박막트랜지스터는 구동 박막트랜지스터(T1), 및 데이터 전달 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 제1 발광 제어 박막트랜지스터(T5), 제2 발광 제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)를 포함하는 복수의 스위칭 박막트랜지스터들을 포함할 수 있다.
화소(1)는 데이터 전달 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)에 제1 주사 신호(Sn)를 전달하는 제1 주사선(14), 제1 초기화 박막트랜지스터(T4) 및 제2 초기화 박막트랜지스터(T7)에 제2 주사 신호(Sn-1)를 전달하는 제2 주사선(24), 제1 발광 제어 박막트랜지스터(T5) 및 제2 발광 제어 박막트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어선(15), 데이터 신호(Dm)를 전달하는 데이터선(16), 제1 전원전압(ELVDD)을 전달하는 구동 전압선(26), 구동 박막트랜지스터(T1)를 초기화하는 초기화 전압(VINT)을 전달하는 초기화 전압선(22)을 포함할 수 있다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1 전극(51)과 연결되어 있다. 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 제1 발광 제어 박막트랜지스터(T5)를 경유하여 구동 전압선(26)과 연결되어 있다. 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 제2 발광 제어 박막트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 화소(anode) 전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 데이터 전달 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 소자(OLED)에 구동 전류(Id)를 공급한다.
데이터 전달 박막트랜지스터(T2)의 데이터 전달 게이트전극(G2)은 제1 주사선(14)과 연결되어 있다. 데이터 전달 박막트랜지스터(T2)의 데이터 전달 소스전극(S2)은 데이터선(16)과 연결되어 있다. 데이터 전달 박막트랜지스터(T2)의 데이터 전달 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)과 연결되어 있으면서 제1 발광 제어 박막트랜지스터(T5)를 경유하여 구동 전압선(26)과 연결되어 있다. 이러한 데이터 전달 박막트랜지스터(T2)는 제1 주사선(14)을 통해 전달받은 제1 주사 신호(Sn)에 따라 턴 온되어 데이터선(16)으로 전달된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 제1 주사선(14)에 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)과 연결되어 있으면서 제2 발광 제어 박막트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode) 전극과 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 제1 전극(51), 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 함께 연결되어 있다. 보상 박막트랜지스터(T3)는 제1 주사선(14)을 통해 전달받은 제1 주사 신호(Sn)에 따라 턴 온(turn on)되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 서로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결(diode-connection)시킨다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트전극(G4)은 제2 주사선(24)과 연결되어 있다. 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4)은 초기화 전압선(22)과 연결되어 있다. 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4)은 스토리지 커패시터(Cst)의 제1 전극(51), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 함께 연결되어 있다. 제1 초기화 박막트랜지스터(T4)는 제2 주사선(24)을 통해 전달받은 제2 주사 신호(Sn-1)에 따라 턴 온되어 초기화 전압(VINT)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화 동작을 수행한다.
제1 발광 제어 박막트랜지스터(T5)의 제1 발광 제어 게이트전극(G5)은 발광 제어선(15)과 연결되어 있다. 제1 발광 제어 박막트랜지스터(T5)의 제1 발광 소스전극(S5)은 구동 전압선(26)과 연결되어 있다. 제1 발광 제어 박막트랜지스터(T5)의 제1 발광 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 데이터 전달 박막트랜지스터(T2)의 데이터 전달 드레인전극(D2)과 연결되어 있다.
제2 발광 제어 박막트랜지스터(T6)의 제2 발광 제어 게이트전극(G6)은 발광 제어선(15)과 연결되어 있다. 제2 발광 제어 박막트랜지스터(T6)의 제2 발광 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)과 연결되어 있다. 제2 발광 제어 박막트랜지스터(T6)의 제2 발광 제어 드레인전극(D6)은 유기 발광 소자(OLED)의 애노드(anode) 전극과 전기적으로 연결되어 있다. 제1 발광 제어 박막트랜지스터(T5) 및 제2 발광 제어 박막트랜지스터(T6)는 발광 제어선(15)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온되어 제1 전원전압(ELVDD)이 유기 발광 소자(OLED)에 전달되어 유기 발광 소자(OLED)에 구동 전류(Id)가 흐르게 된다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트전극(G7)은 제2 주사선(24)에 연결되어 있다. 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7)은 유기 발광 소자(OLED)의 애노드(anode) 전극과 연결되어 있다. 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)은 초기화 전압선(22)과 연결되어 있다. 제2 초기화 박막트랜지스터(T7)는 제2 주사선(24)을 통해 전달받은 제2 주사신호(Sn-1)에 따라 턴 온되어 유기 발광 소자(OLED)의 애노드(anode) 전극을 초기화시킨다.
본 실시예에서는 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)가 제2 주사선(24)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제1 초기화 박막트랜지스터(T4)는 제2 주사선(24)에 연결되어 제2 주사신호(Sn-1)에 따라 구동하고, 제2 초기화 박막트랜지스터(T7)는 별도의 제3 주사선(미도시)에 연결되어 제3 주사신호(Sn+1)에 따라 구동할 수 있다.
스토리지 커패시터(Cst)의 제2 전극(52)은 구동 전압선(26)과 연결되어 있다. 스토리지 커패시터(Cst)의 제1 전극(51)은 구동 박막트랜지스터(T1)의 구동 게이트전극(G1), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3) 및, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4)에 함께 연결되어 있다.
유기 발광 소자(OLED)의 캐소드(cathode) 전극은 제2 전원전압(ELVSS)과 연결되어 있다. 유기 발광 소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동 전류(Id)를 전달받아 발광함으로써 화상을 표시한다.
도 3은 본 발명의 일 실시예에 따른 유기 발광 표시 장치에 포함된 하나의 화소(1)를 나타낸 개략적인 평면도이다.
도 3을 참조하면, 화소(1)는 복수의 배선들(14, 15, 16, 22, 24, 26), 구동 박막트랜지스터(T1), 복수의 스위칭 박막트랜지스터(A2 내지 A7), 스토리지 커패시터(Cst), 및 화소전극(210)을 포함할 수 있다.
복수의 배선들은 제1 방향을 따라 연장된 제1 배선 및 제1 배선과 교차하도록 제2 방향을 따라 연장된 제2 배선을 포함한다. 제1 배선은 제1 및 제2 주사선(14, 24), 발광 제어선(15) 및 초기화 전압선(22)을 포함할 수 있고, 제2 배선은 데이터선(16) 및 구동 전압선(26)을 포함할 수 있다.
제1 및 제2 주사선(14, 24) 및 발광 제어선(15) 중 적어도 어느 하나는 제1 콘택홀(Cnt1)을 통해 전기적으로 연결된 복수의 금속패턴층들(241, 242)을 포함하여 저항을 감소시킬 수 있다. 제1 콘택홀(Cnt1)을 통해 전기적으로 연결된 제1 및 제2 주사선(14, 24) 및 발광 제어선(15)의 구조는 도 4를 참조하여 해당 부분에서 자세히 설명한다.
구동 박막트랜지스터(T1)는 구동 활성층(A1), 구동 게이트전극(G1), 구동 소스전극(S1) 및 구동 드레인전극(D1)을 포함한다. 구동 소스전극(S1)은 구동 활성층(A1)에서 불순물이 도핑된 구동 소스 영역에 해당하고, 구동 드레인전극(D1)은 구동 활성층(A1)에서 불순물이 도핑된 구동 드레인 영역에 해당한다. 구동 활성층(A1)에서 구동 소스 영역과 구동 드레인전극 사이의 영역은 구동 채널 영역에 해당한다. 구동 게이트전극(G1)은 스토리지 커패시터(Cst), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3), 및 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4)과 연결된다. 예컨대, 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1 전극(51)으로의 기능을 동시에 수행할 수 있다.
데이터 전달 박막트랜지스터(T2)는 데이터 전달 활성층(A2), 데이터 전달 게이트전극(G2), 데이터 전달 소스전극(S2) 및 데이터 전달 드레인전극(D2)을 포함한다. 데이터 전달 소스전극(S2)은 데이터 전달 활성층(A2)에서 불순물이 도핑된 스위칭 소스 영역에 해당하고, 데이터 전달 드레인전극(D2)은 데이터 전달 활성층(A2)에서 불순물이 도핑된 스위칭 드레인 영역에 해당한다. 데이터 전달 소스전극(S2)은 제4 콘택홀(Cnt4)을 통해 데이터선(16)과 연결된다. 데이터 전달 드레인전극(D2)은 구동 박막트랜지스터(T1) 및 제1 발광 제어 박막트랜지스터(T5)와 연결되어 있다. 제1 주사선(14)의 일부는 데이터 전달 게이트전극(G2)이 된다.
보상 박막트랜지스터(T3)는 보상 활성층(A3), 보상 게이트전극(G3), 보상 소스전극(S3) 및 보상 드레인전극(D3)을 포함한다. 보상 소스전극(S3)은 보상 활성층(A3)에서 불순물이 도핑된 보상 소스 영역에 해당하고, 보상 드레인전극(D3)은 보상 활성층(A3)에서 불순물이 도핑된 보상 드레인 영역에 해당한다. 제1 주사선(14)의 일부와 제1 주사선(14)으로부터 돌출되어 연장된 배선의 일부에 의해 듀얼 게이트전극으로 형성된 보상 게이트전극(G3)은 누설 전류(leakage current)를 방지한다.
제1 초기화 박막트랜지스터(T4)는 제1 초기화 활성층(A4), 제1 초기화 게이트전극(G4), 제1 초기화 소스전극(S4) 및 제1 초기화 드레인전극(D4)을 포함한다. 제1 초기화 소스전극(S4)은 제1 초기화 활성층(A4)에서 불순물이 도핑된 제1 초기화 소스 영역에 해당하고, 제1 초기화 드레인전극(D4)은 제1 초기화 활성층(A4)에서 불순물이 도핑된 제1 초기화 드레인 영역에 해당한다. 제1 초기화 드레인전극(D4)은 제2 초기화 박막트랜지스터(T7)와 연결될 수 있고, 제1 초기화 소스전극(S4)은 연결 배선(27)을 통해 구동 게이트전극(G1)과 연결될 수 있다. 제2 주사선(24)의 일부는 제1 초기화 게이트전극(G4)이 된다.
연결 배선(27)은 제2 방향을 향해 연장되며, 제2, 및 제3 콘택홀(Cnt2, Cnt3)을 통해 제1 초기화 박막트랜지스터(T4)와 구동 박막트랜지스터(T1)를 전기적으로 연결한다. 연결 배선(27)은 데이터선(16) 및 구동 전압선(26)과 동일층에 동일물질로 형성될 수 있다.
제1 발광 제어 박막트랜지스터(T5)는 제1 발광 제어 활성층(A5), 제1 발광 제어 게이트전극(G5), 제1 발광 제어 소스전극(S5) 및 제1 발광 제어 드레인전극(D5)을 포함한다. 제1 발광 제어 소스전극(S5)은 제1 발광 제어 활성층(A5)에서 불순물이 도핑된 제1 발광 제어 소스 영역에 해당하고, 제1 발광 제어 드레인전극(D5)은 제1 발광 제어 활성층(A5)에서 불순물이 도핑된 제1 발광 제어 드레인 영역에 해당한다. 제1 발광 제어 소스전극(S5)은 제5 콘택홀(Cnt5)을 통해 구동 전압선(26)과 연결될 수 있다. 발광 제어선(15)의 일부는 제1 발광 제어 게이트전극(G5)이 된다.
제2 발광 제어 박막트랜지스터(T6)는 제2 발광 제어 활성층(A6), 제2 발광 제어 게이트전극(G6), 제2 발광 제어 소스전극(S6) 및 제2 발광 제어 드레인전극(D6)을 포함한다. 제2 발광 제어 소스전극(S6)은 제2 발광 제어 활성층(A6)에서 불순물이 도핑된 제2 발광 제어 소스 영역에 해당하고, 제2 발광 제어 드레인전극(D6)은 제2 발광 제어 활성층(A6)에서 불순물이 도핑된 제2 발광 제어 드레인 영역에 해당한다. 제2 발광 제어 드레인전극(D6)은 제6 콘택홀(Cnt6)을 통해 제1 커버메탈(CM1)과 연결되고, 제1 커버메탈(CM1)은 제1 비아홀(via1)을 통해 유기 발광 소자(OLED)의 화소전극(321)과 연결된다. 발광 제어선(15)의 일부는 제2 발광 제어 게이트전극(G6)이 된다. 제1 커버메탈(CM1)은 데이터선(16) 및 구동 전압선(26)과 동일층에 동일물질로 형성될 수 있다.
제2 초기화 박막트랜지스터(T7)는 제2 초기화 활성층(A7), 제2 초기화 게이트전극(G7), 제2 초기화 소스전극(S7) 및 제2 초기화 드레인전극(D7)을 포함한다. 제2 초기화 소스전극(S7)은 제2 초기화 활성층(A7)에서 불순물이 도핑된 제2 초기화 소스 영역에 해당하고, 제2 초기화 드레인전극(D7)은 제2 초기화 활성층(A7)에서 불순물이 도핑된 제2 초기화 드레인 영역에 해당한다. 제2 초기화 드레인전극(D7)은 제7 콘택홀(Cnt7)을 통해 제2 커버메탈(CM2)과 연결되고, 제2 커버메탈(CM2)은 제2 비아홀(via2)을 통해 초기화 전압선(22)과 연결될 수 있다. 제2 주사선(24)의 일부는 제2 초기화 게이트전극(G7)이 된다. 제2 초기화 소스전극(S7)은 제2 커버메탈(CM2)을 매개로 유기 발광 소자(OLED)의 화소전극(210)과 연결된다. 제2 커버메탈(CM2)은 데이터선(16) 및 구동 전압선(26)과 동일층에 동일물질로 형성될 수 있다.
스토리지 커패시터(Cst)의 제1 전극(51)은 구동 게이트전극(G1)과 직접 연결되며, 제1 전극(51)은 구동 활성층(A1)과 중첩하도록 배치될 수 있다. 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1 전극(51)으로의 기능을 동시에 수행할 수 있다. 제1 전극(51)은 제3 콘택홀(Cnt3)을 통해 접촉하는 연결 배선(27)을 통해 제1 초기화 박막트랜지스터(T4)와 연결된다. 제3 콘택홀(Cnt3)은 구동 게이트전극(G1)(또는 스토리지 커패시터(Cst)의 제1 전극(51)의 일부를 노출시키도록 구동 게이트전극(G1) 상에 형성된다.
스토리지 커패시터(Cst)의 제2 전극(52)은 제1 전극(51)과 중첩되도록 배치된다. 제2 전극(52)은 제8 콘택홀(Cnt8)을 통해 해당 화소(1)의 구동 전압선(26)의 브랜치 배선(26a) 및 이웃하는 화소(미도시)의 구동 전압선(미도시)에서 연장된 브랜치 배선(26a)과 전기적으로 접속되어 메쉬 구조를 형성할 수 있다.
화소전극(210)은 기판(100) 상에 형성된 평탄화막인 제4 절연층(105) 상에 형성되며, 제1 비아홀(via1)을 통해 제2 발광 제어 박막트랜지스터(T6)와 연결될 수 있다.
*초기화 전압선(22)은 화소전극(210)과 동일층에 형성될 수 있다. 본 실시예에서는 초기화 전압선(22)이 화소전극(210)과 동일층에 형성된 경우를 설명하였으나 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 초기화 전압선(22)은 제1 및 제2 주사선(14, 24) 및 발광 제어선(15)과 마찬가지로 복수의 금속패턴층들을 포함할 수 있다.
도 4는 본 발명의 일 실시예에 다른 디스플레이 장치의 단면도로서, 도 3의 A-A선, B-B선, 및 C-C선을 따라 취한 단면도이다.
도 4 를 참조하면, 기판(100) 상에 버퍼층(101)이 형성되고, 버퍼층(101) 상에 활성층들(A1 내지 A7, 도 3 참조)이 형성된다. 도 4는 불순물이 도핑되지 않은 구동 박막트랜지스터(T1)의 활성층(A1)의 일부, 불순물이 도핑된 제2 발광 제어 소스전극(S6) 및 제2 발광 제어 드레인전극(D6)을 도시한다.
활성층들(A1 내지 A7, 도 3 참조) 상에는 제1 게이트 절연막인 제1 절연층(102)이 형성되고, 제1 금속패턴층(241) 및 스토리지 커패시터(Cst)의 제1 전극(51)을 포함하는 제1 금속 패턴, 제2 게이트 절연막인 제2 절연층(103), 제2 금속패턴층(242) 및 스토리지 커패시터(Cst)의 제2 전극(52)을 포함하는 제2 금속 패턴, 층간절연막인 제3 절연층(104), 및 평탄화막인 제4 절연층(105)이 순차적으로 형성된다. 제1 내지 제4 절연층(102 내지 105)은 무기물 및/또는 유기물을 포함한다.
제2 주사선(24)은 제1 절연층(102) 상에 위치하는 제1 금속패턴층(241), 및 중간절연층(103a)을 개재한 채 제1 금속패턴층(241) 상에 위치하는 제2 금속패턴층(242)을 포함한다. 제1 및 제2 금속패턴층(241, 242)은 제3 금속패턴층(243)에 의하여 접속된다.
제1 금속패턴층(241)과 제2 금속패턴층(242)은 도 3에 도시된 바와 같이 제1 방향을 따라 연장되어 제2 주사선(24)을 형성할 수 있다. 제1 및 제2 금속패턴층(241, 242)은 실질적으로 동일한 패턴을 가지며, 제1 및 제2 금속패턴층(241, 242)으로 형성된 제2 주사선(24)은 제1 금속패턴층(241)의 단일층으로 형성된 제2 주사선에 비하여 저항이 감소한다. 제3 금속패턴층(243)은 아일랜드형이며, 제1 금속패턴층(241)과 제2 금속패턴층(242)을 전기적으로 연결할 수 있다.
제1 콘택홀(Cnt1)은 제1 금속패턴층(241)의 상부면을 노출시키도록 중간절연층(103a) 및 제2 금속패턴층(242)을 관통하고, 제3 금속패턴층(243)은 제1 콘택홀을 통해 제1 금속패턴층(241)과 제2 금속패턴층(242)을 전기적으로 연결한다. 예컨대, 제3 금속패턴층(243)은 제1 콘택홀을 통해 노출된 제1 금속패턴층(241)의 상부면의 일부, 제2 금속패턴층(242)의 측면 및 상부면과 접촉하여 제1 및 제2제1 및 제2 금속패턴층(241,242)을 전기적으로 연결할 수 있다.
제2 금속패턴층(242) 상에는 층간절연막인 제3 절연층(104)이 위치하며, 제3 절연층(104)은 제1 콘택홀(Cnt1)과 대응되는 관통홀(104h)을 포함한다. 관통홀(104h)의 내경(W2)은 제1 콘택홀(Cnt)의 외경(W1)보다 크게 형성되어 제1 금속패턴층(241)의 상부면 뿐만 아니라 제2 금속패턴층(242)의 상부면을 노출시킬 수 있다. 제2 금속패턴층(242)의 상부면이 노출되므로 제3 금속패턴층(243)은 제2 금속패턴층(242)의 측면뿐만 아니라 제2 금속패턴층(242)의 상부면과 접촉할 수 있어, 충분한 접촉면적을 확보할 수 있다.
도 4에서는 제3 금속패턴층(243)이 관통홀(104h)의 내부에 위치하는 것을 도시하였으나, 본 발명은 이에 한정되지 않는다. 본 발명의 또 다른 실시예로서, 제3 금속패턴층(243)의 단부는 관통홀(104h) 보다 크게 형성되어 제3 절연층(104) 상부까지 연장될 수 있다.
제1 금속패턴층(241)은 스토리지 커패시터(Cst)의 제1 전극(51)과 동일층에 위치할 수 있으며, 제1 전극(51)과 동일물질을 포함할 수 있다. 제2 금속패턴층(242)은 스토리지 커패시터(Cst)의 제2 전극(52)과 동일층에 위치할 수 있으며 제2 전극(52)과 동일물질을 포함할 수 있다. 중간절연층(103a)은 스토리지 커패시터(Cst)의 제1 및 제2 전극(51, 52) 사이에 개재되는 유전층(103b)과 동일층에 동일물질로 형성될 수 있다. 제3 금속패턴층(243)은 제2 배선과 동일층에 동일물질로 형성될 수 있다. 예컨대, 제3 금속패턴층(243)은 데이터선(16) 및 구동 전압선(26)과 동일층에 동일물질로 형성될 수 있다.
전술한 바와 같이 제2 주사선(24)을 구성하는 복수의 금속패턴층들(241, 424, 243)은 각각 스토리지 커패시터(Cst)의 제1 전극(51), 제2 전극(52) 및 데이터선(16)과 동일층에 동일물질로 형성된다. 따라서, 별도의 금속패턴층의 추가 없이 제2 주사선의 저항을 감소시킬 수 있다.
이상에서는 제2 주사선(24)의 구체적 구조에 대하여 설명하였으나, 제1 주사선(14), 및 발광 제어선(15)도 제2 주사선(24)과 동일한 구조를 가질 수 있다.
본 발명의 실시예들에 따르면, 제1 및 제2 주사선(14, 24) 및 발광 제어선(15)이 복수의 금속패턴층(241, 242)을 포함하므로 배선의 저항을 감소시킬 수 있고, 따라서 디스플레이 장치의 RC 지연(RC delay)를 방지하거나 최소화할 수 있다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 디스플레이 장치를 제조하는 방법을 설명하기 위한 단면도이다. 본 발명의 일 실시예에 따른 디스플레이 장치의 제조 방법의 이해를 돕기 위하여 각 공정에 따른 도 5a 내지 도 5f, 및 도 3을 참조하여 설명한다.
도 5a는 제1 마스크 공정을 나타낸 단면도이다.
도 5a 및 도 3을 참조하면, 버퍼층(101)이 형성된 기판(100) 상에 반도체층(미도시)을 형성하고 이를 패터닝하여 복수의 박막트랜지스터의 활성층들(A1 내지 A7)을 형성한다. 활성층들(A1 내지 A7)은 비정질 실리콘으로 형성되거나 다결정 실리콘층으로 형성되거나, G-I-Z-O층 [(In2O3)a(Ga2O3)b(ZnO)c층](a, b, c는 각각 a=0, b=0, c＞0의 조건을 만족시키는 실수)와 같은 산화물 반도체로 형성될 수 있다.
도 5b는 제2 마스크 공정을 나타낸 단면도이다.
도 5b 및 도 3을 참조하면, 제1 절연층(102)을 기판의 전면(全面)에 형성하고, 제1 금속층(미도시)을 형성한 후 이를 패터닝하여 제1 금속패턴층(241) 및 스토리지 커패시터(Cst)의 제1 전극(51)을 형성한다. 따라서, 제1 금속패턴층(241) 및 스토리지 커패시터(Cst)의 제1 전극(51)은 동일층에 동일물질로 형성된다.
제1 절연층(102)은 제1 게이트 절연막으로, 활성층들(A1 내지 A7)을 덮는다. 제1 절연층(102)은 유기 또는/및 무기 절연체로 이루어질 수 있다. 일 실시예로, 제1 절연층(102)은 실리콘질화막(SiNx), 실리콘산화막(SiO2), 하프늄(hafnium; Hf) 옥사이드, 알루미늄 옥사이드 등으로 이루어질 수 있다.
제1 금속층은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제1 금속패턴층(241)은 제2 주사선(24), 제1 주사선(14) 및 발광 제어선(15)과 대응되는 위치에 제1 방향(도 3 참조)을 따라 연장되도록 패터닝된다. 제2 주사선(24), 제1 주사선(14) 및 발광 제어선(15)의 일부는 스위칭 박막트랜지스터들(T2 내지 T7)의 게이트 전극(G1 내지 G7)이 된다.
스토리지 커패시터(Cst)의 제1 전극(51)은 플로팅 전극의 형태로 구동 박막트랜지스터(T1)의 활성층(A1)의 채널 영역과 중첩한다. 즉, 스토리지 커패시터(Cst)의 제1 전극(51)은 구동 박막트랜지스터의 구동 게이트전극(G1)으로서의 기능을 수행할 수 있다.
제1 금속패턴층(241) 및 스토리지 커패시터(Cst)의 제1 전극(51)을 마스크로하여 활성층들(A1 내지 A7)에 불순물을 주입함에 따라 소스전극들(S1 내지 S7), 및 드레인전극들(D1 내지 D7)을 형성할 수 있다. 불순물은 박막트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다.
도 5c는 제3 마스크 공정을 나타낸 단면도이다.
도 5c 및 도 3을 참조하면, 제2 절연층(103)을 기판의 전면(全面)에 형성하고, 제2 금속층(미도시)을 형성한 후 이를 패터닝하여 제2 금속패턴층(242) 및 스토리지 커패시터(Cst)의 제2 전극(52)을 형성한다. 따라서, 제2 금속패턴층(242) 및 스토리지 커패시터(Cst)의 제2 전극(52)은 동일층에 동일물질로 형성된다.
제2 절연층(103)은 제2 게이트절연막으로, 유기 또는/및 무기 절연체로 이루어질 수 있다. 일 실시예로, 제2 절연층(103)은 실리콘질화막(SiNx), 실리콘산화막(SiO2), 하프늄(hafnium; Hf) 옥사이드, 알루미늄 옥사이드 등으로 이루어질 수 있다. 제2 절연층(103)의 일부는 제1 금속패턴층(241) 상에 위치하는 중간절연층(103a)을 형성하고, 일부는 스토리지 커패시터(Cst)의 제1 전극(51) 상에 위치하는 유전층(103b)을 형성한다.
제2 금속층은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제2 금속패턴층(242)은 제1 방향(도 3 참조)을 따라 연장되며 제1 금속패턴층(241)과 실질적으로 동일한 패턴으로 형성될 수 있다. 제2 금속패턴층(242)은 제1 콘택홀이 형성될 부분과 대응되는 위치에 형성된 제1 홀(242h)을 포함한다. 제1 홀(242h)을 통해 제2 절연층(103)의 상부면이 노출된다. 스토리지 커패시터(Cst)의 제2 전극(52)은 플로팅 전극의 형태로 제1 전극(51)과 중첩된다.
도 5d는 제4 마스크 공정을 나타낸 단면도이다.
도 5d 및 도 3을 참조하면, 제3 절연층(104)을 기판의 전면(全面)에 형성하고 패터닝하여 관통홀(104h) 및 제1 내지 제8 콘택홀(Cnt1 내지 Cnt8)을 형성한다.
제3 절연층(104)은 층간절연막으로, 유기 또는/및 무기 절연체로 이루어질 수 있다. 일 실시예로, 제3 절연층(104)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZrO2) 등을 포함할 수 있다.
관통홀(104h) 형성 시, 제1 홀(242h)을 통해 노출된 중간절연층(103a)도 함께 제거되어 중간절연층(103a)에는 제1 금속패턴층(241)의 상부면을 노출시키는 제2 홀(103h)이 형성된다. 제1 홀(242h) 및 제2 홀(103h)은 중첩되며 실질적으로 동일한 크기로 제1 콘택홀(Cnt1)을 형성할 수 있다.
제3 절연층(104)의 관통홀(104h)의 크기는 제1 콘택홀(Cnt1)의 크기보다 크게 형성될 수 있다. 예컨대, 제3 절연층(104)의 관통홀(104h)의 내경(W2)은 제1 콘택홀(Cnt1)의 외경(W1)보다 크게 형성되어, 관통홀(104h)을 통해 제2 금속패턴층(242)의 상부면이 노출될 수 있다.
제2 콘택홀(Cnt2)은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4)을 노출시키고, 제3 콘택홀(Cnt3)은 스토리지 커패시터(Cst)의 제1 전극(51)을 노출시키고, 제4 콘택홀(Cnt4)은 데이터 전달 소스전극(S2)을 노출시키고, 제5 콘택홀(Cnt5)은 제1 발광 제어 소스전극(S5)을 노출시키며, 제6 콘택홀(Cnt6)은 제2 발광 제어 드레인전극(D6)을 노출시키고, 제7 콘택홀(Cnt7)은 제2 초기화 드레인전극(D7)을 노출시킨다. 제8 콘택홀(Cnt8)은 스토리지 커패시터(Cst)의 제2 전극(52)을 노출시킨다.
도 5e는 제5 마스크 공정을 나타낸 단면도이다.
도 5e 및 도 3을 참조하면, 제3 금속층(미도시)을 형성한 후 이를 패터닝하여 제3 금속패턴층(243), 데이터선(16), 구동 전압선(26), 연결 배선(27) 및 제1 및 제2 커버메탈(CM1, CM2)을 형성한다. 따라서, 제3 금속패턴층(243), 데이터선(16), 구동 전압선(26), 연결 배선(27) 및 제1 및 제2 커버메탈(CM1, CM2)은 동일층에 동일물질로 형성된다.
제3 금속층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 및 이들의 합금 가운데 선택된 금속층이 2층 이상 형성된 것일 수 있다.
제3 금속패턴층(243)은 아일랜드형이며, 제1 콘택홀(Cnt1) 및 관통홀(104h)을 통해 노출된 제1 금속패턴층(241) 및 제2 금속패턴층(242)과 접촉하여 제1 및 제2 금속패턴층(241, 242)을 전기적으로 연결한다. 예컨대, 제3 금속패턴층(243)은 제1 금속패턴층(241)의 상부면의 일부, 제2 금속패턴층(242)의 측면 및 상부면과 접촉할 수 있다.
제1 금속패턴층(241) 및 제2 금속패턴층(242)은 동일한 패턴을 가지고 제1 방향으로 연장되며, 제3 금속패턴층(243)에 의하여 전기적으로 연결된다. 제1 및 제2 금속패턴층(241, 242)의 이중층으로 형성된 제1 및 제2 주사선(14,24) 및 발광 제어선(15) 각각은 단일의 금속패턴층으로 형성된 경우에 비하여 저항이 감소되며, 저항 감소로 인하여 디스플레이 장치의 RC 지연(RC delay)을 최소화하거나 방지할 수 있다.
데이터선(16) 및 구동 전압선(26)은 제2 방향을 따라 연장된다. 데이터선(16)은 제4 콘택홀(Cnt4)을 통해 데이터 전달 소스전극(S2)에 연결된다. 구동 전압선(26)은 제5 콘택홀(Cnt5)을 통해 제1 발광 제어 소스전극(S5)과 연결되고 제8 콘택홀(Cnt8)을 통해 스토리지 커패시터(Cst)의 제2 전극(52)과 연결되어 메쉬 구조를 형성하며 스토리지 커패시터(Cst)의 제2 전극(52)이 일정한 레벨의 전위를 유지할 수 있게 한다.
연결 배선(27)은 제2, 및 제3 콘택홀(Cnt2, Cnt3)을 통해 제1 초기화 박막트랜지스터(T4)와 구동 박막트랜지스터(T1)를 전기적으로 연결한다.
제1 커버메탈(CM1)은 제6 콘택홀(Cnt6)을 통해 제2 발광 제어 드레인전극(D6)과 연결되고, 제2 커버메탈(CM2)은 제7 콘택홀(Cnt7)을 통해 제2 초기화 드레인전극(D7)과 연결된다.
도 5f는 제6, 및 제7 마스크 공정을 나타낸 단면도이다.
도 5f 및 도 3을 참조하면, 기판의 전면에 평탄화막인 제4 절연층(105)을 형성하고, 제4 절연층(105)을 관통하는 제1 및 제2 비아홀(via1, via2)을 형성한다(제6 마스크 공정). 제1 비아홀(via1)은 제6 콘택홀(Cnt6)과 대응되는 위치에 형성되어 제1 커버메탈(CM1)을 노출시키고, 제2 비아홀(via2)은 제7 콘택홀(Cnt7)과 대응되는 위치에 형성되어 제2 커버메탈(CM2)을 노출시킨다.
이 후, 화소전극(210)과 초기화 전압선(22)을 형성한다(제7 마스크 공정).
화소전극(210)은 제1 비아홀(via1)을 통해 제1 커버메탈(CM)과 접속하고, 제1 커버메탈(CM1)을 매개로 제2 발광 제어 박막트랜지스터(T6)와 연결된다. 초기화 전압선(22)은 제2 비아홀(via2)을 통해 제2 초기화 박막트랜지스터(T7)와 연결된다.
다음으로, 도시되지는 않았으나, 화소전극(210)의 상부면을 노출시키는 개구를 포함하는 화소정의막(미도시)을 형성하고(제8마스크 공정), 화소정의막의 개구에 유기발광층을 포함하는 중간층을 형성한 후, 복수의 화소들(1)을 덮는 대향 전극(미도시)을 기판의 전면(全面)에 형성하여 유기 발광 표시 장치를 형성할 수 있다.
본 실시예에서는 화소전극(210)과 대향전극 사이에 유기발광층이 개재된 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 화소전극(210)과 대향전극 사이에 액정층이 위치하는 액정 디스플레이 장치를 형성할 수 있다.
도 6은 본 발명의 또 다른 실시예에 다른 디스플레이 장치의 단면도로서, 도 3의 A-A선, B-B선, 및 C-C선을 따라 취한 단면도에 대응된다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따르면 제1 금속패턴층(241)과 제2 금속패턴층(242), 및 이들 사이에 개재되는 중간절연층(103a)은 실질적으로 동일한 패턴을 가질 수 있다. 그리고, 스토리지 커패시터(Cst)의 제1 및 제2 전극(51, 52) 및 이들 사이에 개재되며 중간절연층(103a)과 동일층에 동일물질로 형성되는 유전층(103b)은 실질적으로 동일한 패턴을 가질 수 있다.
도 4를 참조하여 설명한 디스플레이 장치와 달리 중간절연층(103a)과 유전층(103b)이 패터닝된 본 실시예에 따른 구조는, 디스플레이 장치의 제조 방법에 따른 차이로서 이하 그 구체적인 제조 방법을 살펴본다.
도 7a 내지 도 7g는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 공정 순서에 따른 단면도이다. 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 제조 방법의 이해를 돕기 위하여 각 공정에 따른 도 7a 내지 도 7g, 및 도 3을 참조하여 설명한다.
도 7a는 제1 마스크 공정을 나타낸 단면도이다.
도 7a 및 도 3을 참조하면, 버퍼층(101)이 형성된 기판(100) 상에 반도체층(미도시)을 형성하고 이를 패터닝하여 활성층들(A1 내지 A7)을 형성한다. 반도체층은 전술한 물질을 사용할 수 있다.
도 7b 내지 도 7e는 제2 마스크 공정을 나타낸 단면도이다.
도 7b를 참조하면, 기판의 전면(全面)에 순차적으로 제1 금속층(310), 제2 절연층(103) 및 제2금속층(320)을 형성한다. 제1 금속층(310), 제2 절연층(103) 및 제2금속층(320)은 전술한 물질을 사용할 수 있다. 이 후, 하프톤 마스크를 사용하여 패터닝이 필요한 영역에 포토레지스트(PR)를 형성한다. 도 7b의 포토레지스트(PR)에서 두께가 얇은 영역이 하프톤 마스크의 하프톤 영역과 대응된다.
도 7c를 참조하면, 포토레지스트(PR)를 마스크로 제1 금속층(310), 제2 절연층(103) 및 제2금속층(320)을 일괄적으로 패터닝한다. 패터닝은 건식 식각(dry etching)법을 이용할 수 있으나, 본 발명은 이에 한정되지 않는다. 패터닝 결과, 제1 금속패턴층(241), 중간절연층(103a), 제2 금속패턴층(242), 스토리지 커패시터의 제1 및 제2 전극(51,52) 및 유전층(103b)이 형성된다. 스토리지 커패시터의 제1 전극(51)은 구동 활성층(A1) 상에 형성되어 구동 게이트전극(G1)으로의 기능을 수행할 수 있다.
이 후, 애슁(ashing)공정을 수행하고(도 7d 참조), 남아있는 포토레지스트(PR)를 마스크로 패터닝을 수행한다(도 7e 참조). 패터닝은 건식 식각(dry etching)법을 이용할 수 있으나, 본 발명은 이에 한정되지 않는다. 패터닝 결과, 제2 금속패턴층(242)에는 제1 홀(242h)이 형성된다.
다음으로, 남은 포토레지스트(PR)를 제거하고 패터닝된 제1 및 제2 금속층들을 마스크로 불순물을 주입한다. 또는, 패터닝된 제1 및 제2 금속층들을 마스크로 불순물을 주입하고, 남은 포토레지스트(PR)를 제거한다. 불순물 주입에 따라 소스전극들(S1 내지 S7), 및 드레인전극들(D1 내지 D7)을 형성할 수 있다(도 3 참조).
도 7f는 제3 마스크 공정을 나타낸다.
도 7f 및 도 3을 참조하면, 제3 절연층(104)을 기판의 전면(全面)에 형성하고, 이를 패터닝하여 관통홀(104h) 및 제1 내지 제8 콘택홀(Cnt1 내지 Cnt8)을 형성한다.
관통홀(104h) 형성 시, 제1 홀(242h)을 통해 노출된 중간절연층(103a)도 함께 제거되어 중간절연층(103a)에는 제1 금속패턴층(241)의 상부면을 노출시키는 제2 홀(103h)이 형성된다. 제1 홀(242h) 및 제2 홀(103h)은 중첩되며, 실질적으로 동일한 크기를 가져 제1 콘택홀(Cnt1)을 형성할 수 있다.
도 7g은 제4 마스크 공정을 나타낸다.
도 7g 및 도 3을 참조하면, 제3 금속층(미도시)을 형성하고 이를 패터닝하여 제3 금속패턴층(243), 데이터선(16), 구동 전압선(26), 연결 배선(27) 및 제1 및 제2 커버메탈(CM1, CM2)을 형성한다.
제3 금속패턴층(243)은 아일랜드형이며, 제1 콘택홀(Cnt1)과 대응되는 위치에 형성된다. 제3 금속패턴층(243)은 제1 금속패턴층(241) 및 제2 금속패턴층(242)과 접촉하여 제1 및 제2 금속패턴층(241, 242)을 전기적으로 연결한다. 예컨대, 제3 금속패턴층(243)은 제1 콘택홀(Cnt1)을 통해 노출된 제1 금속패턴층(241)의 상부면의 일부, 제2 금속패턴층(242)의 측면 및 상부면과 접촉할 수 있다.
제1 금속패턴층(241) 및 제2 금속패턴층(242)은 동일한 패턴을 가지고 제1 방향으로 연장되며, 제3 금속패턴층(243)에 의하여 전기적으로 연결된다. 제1 및 제2 금속패턴층(241, 242)의 이중층으로 형성된 제1 및 제2 주사선(14,24) 및 발광 제어선(15) 각각은 단일의 금속패턴층으로 형성된 경우에 비하여 저항이 감소되며, 저항 감소로 인하여 디스플레이 장치의 RC 지연(RC delay)을 최소화하거나 방지할 수 있다.
데이터선(16), 구동 전압선(26), 연결 배선(27) 및 제1 및 제2 커버메탈(CM1, CM2)의 구성은 앞서 설명한 바와 같다.
도 7h는 제5 및 제6 마스크 공정을 나타낸다.
도 7h 및 도 3을 참조하면, 제4 절연층(105)을 형성하고 이를 관통하는 제1 및 제2 비아홀(via1, via2)을 형성한다(제5 마스크 공정). 제1 비아홀(via1)은 제6 콘택홀(Cnt6)과 대응되는 위치에 형성되어 제1 커버메탈(CM1)을 노출시키고, 제2 비아홀(via2)은 제7 콘택홀(Cnt7)과 대응되는 위치에 형성되어 제2 커버메탈(CM2)을 노출시킨다.
이 후, 화소전극(210)과 초기화 전압선(22)을 형성한다(제7 마스크 공정).
화소전극(210)은 제1 비아홀(via1)을 통해 제1 커버메탈(CM)과 접속하고, 제1 커버메탈(CM1)을 매개로 제2 발광 제어 박막트랜지스터(T6)와 연결된다. 초기화 전압선(22)은 제2 비아홀(via2)을 통해 제2 초기화 박막트랜지스터(T7)와 연결된다.
다음으로, 도시되지는 않았으나, 화소전극(210)의 상부면을 노출시키는 개구를 포함하는 화소정의막(미도시)을 형성하고(제8마스크 공정), 화소정의막의 개구에 유기발광층을 포함하는 중간층을 형성한 후, 복수의 화소들(1)을 덮는 대향 전극(미도시)을 기판의 전면(全面)에 형성하여 유기 발광 표시 장치를 형성할 수 있다.
본 실시예에서는 화소전극(210)과 대향전극 사이에 유기발광층이 개재된 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 화소전극(210)과 대향전극 사이에 액정층이 위치하는 액정 디스플레이 장치를 형성할 수 있다.
도 7a 내지 도 7h를 참조하여 설명한 본 실시예에 따른 디스플레이 장치의 제조 방법에 따르면, 도 5a 내지 도 5g를 참조하여 설명한 디스플레이 장치의 제조 방법에 비하여 마스크의 수를 줄일 수 있다.
도 8 및 도 9는 본 발명의 또 다른 실시예에 다른 디스플레이 장치의 단면도로서, 도 3의 A-A선, B-B선, 및 C-C선을 따라 취한 단면도이다.
도 8을 참조하면, 제1 콘택홀(Cnt1)은 도넛 형상으로 형성될 수 있다. 앞서 도 4를 참조하여 설명한 디스플레이 장치의 제1 콘택홀(Cnt1)은 제1 금속패턴층(241)의 중심을 노출시키는데 반하여 도 8에 도시된 디스플레이 장치의 제1 콘택홀(Cnt1)은 제1 금속패턴층(241)의 상부면의 가장자리를 노출하도록 도넛 형상으로 형성된다 이 경우, 제1 콘택홀(Cnt1)의 외경(W1)과 제3 절연층(104)의 관통홀(104h)의 내경(W2)은 실질적으로 동일할 수 있다.
도 8에 도시된 본 실시예에 따른 디스플레이 장치는 제1 콘택홀(Cnt1)이 다르다는 점을 제외하고는 도 4를 참조하여 설명한 디스플레이 장치와 실질적으로 동일하다. 한편, 본 실시예에 따른 디스플레이 장치는 제1 콘택홀(Cnt1)의 형상을 제외하고 앞서 도 5a 내지 도 5g를 참조하여 설명한 제조 방법과 실질적으로 동일한 공정에 의해 제조될 수 있다.
도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 중간절연층(103a) 및 유전층(103b)이 패터닝된 점에서 도8을 참조하여 설명한 디스플레이 장치와 다를 뿐 다른 구성은 실질적으로 동일하다.
도 9에 도시된 본 실시예에 따른 디스플레이 장치는 제1 콘택홀(Cnt1)이 도넛 형상으로 형성된 점을 제외하고는 도 6을 참조하여 설명한 디스플레이 장치와 실질적으로 동일하다. 한편, 본 실시예에 따른 디스플레이 장치는 제1 콘택홀(Cnt1)의 형상을 제외하고 앞서 도 7a 내지 도 7h를 참조하여 설명한 제조 방법과 실질적으로 동일한 공정에 의해 제조될 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
14: 제1 주사선
15: 발광 제어선
24: 제2 주사선
16: 데이터선
26: 구동 전압선
103a: 중간절연층
103b: 유전층
241: 제1 금속패턴층
242: 제2 금속패턴층
243: 제3 금속패턴층
51: 스토리지 커패시터의 제1 전극
52: 스토리지 커패시터의 제2 전극

Claims (24)

  1. 기판;
    상기 기판 상의 제1주사선;
    제2주사선;
    구동 전압선;
    초기화 전압선;
    제1유기발광소자;
    상기 제1유기발광소자와 전기적으로 연결되고, 상기 구동 전압선에 전기적으로 연결된 구동 박막트랜지스터;
    상기 구동 박막트랜지스터와 전기적으로 연결되고, 상기 제1주사선과 인접하게 위치하는 보상 박막트랜지스터;
    상기 보상 박막트랜지스터 및 초기화 전압선에 전기적으로 연결되고, 상기 제2주사선과 인접하게 위치하는 제1초기화 박막트랜지스터; 및
    상기 제1초기화 박막트랜지스터 및 상기 초기화 전압선에 전기적으로 연결되고, 상기 제2주사선에 인접하게 위치하는 제2초기화 박막트랜지스터;를 포함하고,
    상기 제1초기화 박막트랜지스터는 제1초기화 소스영역 및 제1초기화 드레인영역을 포함하는 제1초기화 활성층을 포함하며, 상기 제1초기화 박막트랜지스터의 제1초기화 게이트전극을 포함하는 상기 제2주사선은 상기 제1초기화 활성층과 중첩된 두 개의 부분을 포함하고,
    상기 제2초기화 박막트랜지스터는 제2초기화 소스영역 및 제2초기화 드레인영역을 포함하는 제2초기화 활성층을 포함하며, 상기 제2초기화 박막트랜지스터의 제2초기화 게이트전극을 포함하는 상기 제2주사선은 상기 제2초기화 활성층과 중첩하는 하나의 부분을 포함하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 보상 박막트랜지스터는 듀얼 게이트 전극을 갖는, 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제1주사선은 상기 보상 박막트랜지스터의 보상 활성층과 중첩하는 부분들을 포함하고, 상기 제1주사선의 상기 부분들은 상기 듀얼 게이트 전극에 대응하는, 디스플레이 장치.
  4. 제1항에 있어서,
    상기 제1주사선 또는 상기 제2주사선은,
    제1금속패턴층;
    제2금속패턴층;
    상기 제1금속패턴층과 상기 제2금속패턴층 사이에 개재된 절연층; 및
    상기 제1금속패턴층과 상기 제2금속패턴층을 전기적으로 연결하는 제3금속패턴층을 포함하는, 디스플레이 장치.
  5. 제1항에 있어서,
    상기 제1초기화 박막트랜지스터의 상기 제1초기화 활성층의 일부 영역은 상기 제2초기화 박막트랜지스터의 상기 제2초기화 활성층의 일부 영역과 연결되도록 만곡된, 디스플레이 장치.
  6. 제5항에 있어서,
    상기 보상 박막트랜지스터는 듀얼 게이트 전극을 포함하는, 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제1주사선은 상기 보상 박막트랜지스터의 보상 활성층과 중첩하는 부분들을 가지며, 상기 제1주사선의 상기 부분들은 상기 듀얼 게이트 전극에 대응하는, 디스플레이 장치.
  8. 제7항에 있어서,
    상기 제1주사선 또는 상기 제2주사선은,
    제1금속패턴층;
    제2금속패턴층;
    상기 제1금속패턴층과 상기 제2금속패턴층 사이에 개재된 절연층; 및
    상기 제1금속패턴층과 상기 제2금속패턴층을 전기적으로 연결하는 제3금속패턴층을 포함하는, 디스플레이 장치.
  9. 제1항에 있어서,
    상기 구동 박막트랜지스터는 상기 구동 박막트랜지스터의 구동 게이트 전극 아래에서 휘어진 구동 활성층을 포함하는, 디스플레이 장치.
  10. 제9항에 있어서,
    상기 보상 박막트랜지스터는 듀얼 게이트 전극을 포함하는, 디스플레이 장치.
  11. 제10항에 있어서,
    상기 제1주사선은 상기 보상 박막트랜지스터의 보상 활성층과 중첩하는 부분들을 포함하고, 상기 제1주사선의 상기 부분들은 상기 듀얼 게이트 전극에 대응하는, 디스플레이 장치.
  12. 제11항에 있어서,
    상기 제1주사선은 돌출된 부분을 포함하며 상기 돌출된 부분은 상기 제1주사선의 일 부분과 폭 또는 길이가 서로 다른, 디스플레이 장치.
  13. 제9항에 있어서,
    상기 제1초기화 박막트랜지스터의 상기 제1초기화 활성층의 일부 영역은 상기 제2초기화 박막트랜지스터의 상기 제2초기화 활성층의 일부 영역과 연결되도록 만곡된, 디스플레이 장치.
  14. 제13항에 있어서,
    상기 보상 박막트랜지스터는 듀얼 게이트 전극을 포함하는, 디스플레이 장치.
  15. 제14항에 있어서,
    상기 제1주사선은 상기 보상 박막트랜지스터의 보상 활성층과 중첩하는 부분들을 포함하고, 상기 제1주사선의 상기 부분들은 상기 보상 박막트랜지스터의 상기 듀얼 게이트 전극에 대응하는, 디스플레이 장치.
  16. 제1항에 있어서,
    상기 제1초기화 박막트랜지스터 및 상기 제2초기화 박막트랜지스터 중 하나에 인접하여 형성된 콘택홀을 더 포함하며,
    상기 제1초기화 박막트랜지스터 및 상기 제2초기화 박막트랜지스터 중 적어도 어느 하나는 상기 콘택홀을 이용하여 상기 초기화 전압선에 전기적으로 연결되는, 디스플레이 장치.
  17. 제16항에 있어서,
    상기 보상 박막트랜지스터는 듀얼 게이트 전극을 포함하는, 디스플레이 장치.
  18. 제17항에 있어서,
    상기 제1주사선은 상기 보상 박막트랜지스터의 보상 활성층과 중첩하는 부분들을 포함하고, 상기 제1주사선의 상기 부분들은 상기 듀얼 게이트 전극에 대응하는, 디스플레이 장치.
  19. 제18항에 있어서,
    상기 제1주사선은,
    제1금속패턴층;
    제2금속패턴층;
    상기 제1금속패턴층과 상기 제2금속패턴층 사이에 개재된 절연층; 및
    상기 제1금속패턴층과 상기 제2금속패턴층을 전기적으로 연결하는 제3금속패턴층을 포함하는, 디스플레이 장치.
  20. 제16항에 있어서,
    상기 구동 박막트랜지스터는 상기 구동 박막트랜지스터의 구동 게이트 전극 아래에서 휘어진 구동 활성층을 포함하는, 디스플레이 장치.
  21. 제20항에 있어서,
    상기 보상 박막트랜지스터는 듀얼 게이트 전극을 포함하는, 디스플레이 장치.
  22. 제21항에 있어서,
    상기 제1주사선은 상기 보상 박막트랜지스터의 보상 활성층과 중첩하는 부분들을 포함하고, 상기 제1주사선의 상기 부분들은 상기 듀얼 게이트 전극에 대응하는, 디스플레이 장치.
  23. 제22항에 있어서,
    상기 제1주사선 또는 상기 제2주사선은,
    제1금속패턴층;
    제2금속패턴층; 및
    상기 제1금속패턴층과 상기 제2금속패턴층 사이에 개재된 절연층을 포함하는, 디스플레이 장치.
  24. 제23항에 있어서,
    상기 제1초기화 박막트랜지스터의 상기 제1초기화 활성층의 일부 영역은 상기 제2초기화 박막트랜지스터의 상기 제2초기화 활성층의 일부 영역과 연결되도록 만곡된, 디스플레이 장치.
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