KR20160041154A - 박막 트랜지스터 어레이 기판, 및 이를 포함하는 유기 발광 표시 장치 - Google Patents

박막 트랜지스터 어레이 기판, 및 이를 포함하는 유기 발광 표시 장치 Download PDF

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Abstract

본 발명은 기판 상에 구비된 구동 박막 트랜지스터, 상기 구동 박막 트랜지스터의 구동 게이트 전극과 연결되는 제1 전극, 상기 제1 전극의 상부에 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하는 스토리지 캐패시터, 상기 제1 전극을 덮는 층간 절연막 및 상기 층간 절연막 상에 배치되며, 상기 구동 박막 트랜지스터에 전압을 공급하는 구동 전압선을 포함하며, 상기 구동 전압선은 상기 제2 전극과 동일한 층에 형성되는 박막 트랜지스터 어레이 기판을 개시한다.

Description

박막 트랜지스터 어레이 기판, 및 이를 포함하는 유기 발광 표시 장치{Thin film transistor array substrate and organic light-emitting display including the same}
본 발명의 실시예들은 박막 트랜지스터 어레이 기판, 및 이를 포함하는 유기 발광 표시 장치에 관한 것이다.
유기 발광 표시 장치는 정공 주입 전극과 전자 주입 전극 그리고 이들 사이에 형성되어 있는 유기 발광층을 포함하는 유기 발광 소자를 구비하며, 정공 주입 전극에서 주입되는 정공과 전자 주입 전극에서 주입되는 전자가 유기 발광층에서 결합하여 생성된 엑시톤(exciton)이 여기 상태(excited state)로부터 기저 상태(ground state)로 떨어지면서 빛을 발생시키는 자발광형 표시 장치이다.
자발광형 표시장치인 유기 발광 표시 장치는 별도의 광원이 불필요하므로 저전압으로 구동이 가능하고 경량의 박형으로 구성할 수 있으며, 넓은 시야각, 높은 콘트라스트(contrast) 및 빠른 응답 속도 등의 고품위 특성으로 인해 차세대 표시 장치로 주목받고 있다.
본 발명의 목적은, 박막 트랜지스터 어레이 기판, 및 이를 포함하는 유기 발광 표시 장치를 제공하는데 있다.
본 발명의 일 실시예는 기판 상에 구비된 구동 박막 트랜지스터, 상기 구동 박막 트랜지스터의 구동 게이트 전극과 연결되는 제1 전극, 상기 제1 전극의 상부에 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하는 스토리지 캐패시터, 상기 제1 전극을 덮는 층간 절연막 및 상기 층간 절연막 상에 배치되며, 상기 구동 박막 트랜지스터에 전압을 공급하는 구동 전압선을 포함하며, 상기 구동 전압선은 상기 제2 전극과 동일한 층에 형성되는 박막 트랜지스터 어레이 기판을 개시한다.
본 실시예에 있어서, 상기 층간 절연막 상에 배치되며, 상기 층간 절연막의 일부를 노출하는 제1 개구부 및 제2 개구부를 포함하는 제1 비아층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제2 전극은 상기 제1 개구부에 배치될 수 있다.
본 실시예에 있어서, 상기 구동 전압선은 상기 제2 개구부에 배치될 수 있다.
본 실시예에 있어서, 상기 기판 상에 구비되는 스위칭 박막 트랜지스터를 더 포함하며, 상기 제2 전극은 상기 스위칭 박막 트랜지스터의 소스 전극 및 드레인 전극과 동시에 형성될 수 있다.
본 실시예에 있어서, 상기 제1 비아층의 상부에 배치되며 제1 비아홀 및 제2 비아홀을 형성하는 제2 비아층을 더 포함하고, 상기 제2 비아층의 상부에 형성되며, 상기 제2 전극과 상기 구동 전압선을 연결하는 브릿지를 포함할 수 있다.
본 실시예에 있어서, 상기 층간 절연막은 유기물로 이루어질 수 있다.
본 실시예에 있어서, 상기 구동 게이트 전극과 상기 제1 전극은 동일한 층에 일체로 구비될 수 있다.
또한, 본 발명의 다른 실시예는, 기판 상에 구비된 구동 박막 트랜지스터 및 스위칭 박막 트랜지스터, 상기 구동 박막 트랜지스터의 구동 게이트 전극과 연결되는 제1 전극, 상기 제1 전극의 상부에 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하는 스토리지 캐패시터, 상기 제1 전극과 상기 스위칭 박막 트랜지스터의 스위칭 게이트 전극을 덮는 층간 절연막 및 상기 층간 절연막 상에 배치되며, 상기 층간 절연막의 일부를 노출하는 제1 개구부 및 제2 개구부를 포함하는 제1 비아층을 포함하며, 상기 제2 전극은 상기 제1 개구부에 배치되며, 상기 스위칭 박막 트랜지스터의 소스 전극 및 드레인 전극과 동시에 형성되는 박막 트랜지스터 어레이 기판을 개시한다.
본 실시예에 있어서, 상기 층간 절연막 상에 배치되며 상기 구동 박막 트랜지스터에 전압을 공급하는 구동 전압선을 더 포함하며, 상기 구동 전압선은 상기 제2 개구부에 배치될 수 있다.
본 실시예에 있어서, 상기 제2 전극과 상기 구동 전압선은 동일한 층에 형성될 수 있다.
본 실시예에 있어서, 상기 층간 절연막은 유기물로 이루어질 수 있다.
본 실시예에 있어서, 상기 구동 박막 트랜지스터와 상기 스토리지 캐패시터는 적어도 일부가 중첩되어 배치될 수 있다.
또한, 본 발명의 다른 실시예는, 복수의 화소를 포함하는 표시 영역과 상기 표시 영역의 주변에 배치된 비표시 영역을 포함하는 유기 발광 표시 장치에 있어서, 각 화소는, 기판 상에 구비된 구동 박막 트랜지스터, 상기 구동 박막 트랜지스터의 구동 게이트 전극과 연결되는 제1 전극, 상기 제1 전극의 상부에 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하는 스토리지 캐패시터, 상기 제1 전극을 덮는 층간 절연막 및 상기 층간 절연막 상에 배치되며, 상기 구동 박막 트랜지스터에 전압을 공급하는 구동 전압선을 포함하며, 상기 구동 전압선은 상기 제2 전극과 동일한 층에 형성되는 유기 발광 표시 장치를 개시한다.
본 실시예에 있어서, 상기 층간 절연막 상에 배치되며, 상기 층간 절연막의 일부를 노출하는 제1 개구부 및 제2 개구부를 포함하는 제1 비아층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제2 전극은 상기 제1 개구부에 배치되며 상기 구동 전압선은 상기 제2 개구부에 배치될 수 있다.
본 실시예에 있어서, 상기 층간 절연막은 유기물로 이루어질 수 있다.
본 발명의 일 실시예에 따르면, 추가적인 마스크 공정 없이 스토리지 캐패시터를 형성할 수 있는 유리한 효과가 있다. 또한, 크로스 톡 문제를 개선할 수 있는 유리한 효과가 있다.
본 발명의 효과는 상술한 내용 이외에도, 도면을 참조하여 이하에서 설명할 내용으로부터도 도출될 수 있음은 물론이다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치를 개략적으로 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 하나의 화소의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 유기 발광 표시 장치에 포함된 박막 트랜지스터 어레이 기판의 하나의 화소 회로의 단면을 개략적으로 도시한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도이다.
도 5a 내지 도 5e는 도 4에 도시된 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 순차적으로 도시한 단면도이다.
도 6은 본 발명의 일 실시에에 따른 유기 발광 표시 장치의 개략적인 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 다른 실시예에 도시되어 있다 하더라도, 동일한 구성요소에 대하여서는 동일한 식별부호를 사용한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부된 도면들에 도시된 본 발명에 관한 실시 예들을 참조하여 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1000)를 개략적으로 나타낸 블록도이다.
본 발명의 일 실시예에 의한 유기 발광 표시 장치(1000)는 복수의 화소(1)를 포함하는 표시부(10), 주사 구동부(20), 데이터 구동부(30), 발광 제어 구동부(40), 및 제어부(50)를 포함한다.
표시부(10)는 복수의 주사선(SL1 내지 SLn+1), 복수의 데이터선(DL1 내지 DLm), 및 복수의 발광 제어선(EL1 내지 ELn)의 교차부에 위치되어, 대략 행렬 형태로 배열된 복수의 화소(1)를 포함한다. 복수의 주사선(SL1 내지 SLn+1) 및 복수의 발광 제어선(EL1 내지 ELn)은 행 방향인 제2방향으로 연장되고, 복수의 데이터선(DL1 내지 DLm) 및 구동 전압선(ELVDDL)은 열 방향인 제1방향으로 연장되어 있다. 하나의 화소 라인에서 복수의 주사선(SL1 내지 SLn+1)의 n 값은 복수의 발광 제어선(EL1 내지 ELn)의 n 값과 상이할 수 있다.
각 화소(1)는 표시부(10)에 전달되는 복수의 주사선(SL1 내지 SLn+1) 중 세 개의 주사선에 연결되어 있다. 주사 구동부(20)는 복수의 주사선(SL1 내지 SLn+1)을 통해 각 화소(1)에 세 개의 주사 신호를 생성하여 전달한다. 즉, 주사 구동부(20)는 제1주사선(SL2~SLn), 제2주사선(SL1~SLn-1) 또는 제3주사선(SL3~ SLn+1)으로 주사 신호를 순차적으로 공급한다.
초기화 전압선(IL)은 외부의 전원 공급원(VINT)으로부터 표시부(10) 초기화 전압을 인가받을 수 있다.
또한, 각 화소(1)는 표시부(10)에 연결되는 복수의 데이터선(DL1 내지 DLm) 중 하나의 데이터선, 표시부(10)에 연결되는 복수의 발광 제어선(EL1 내지 ELn) 중 하나의 발광 제어선에 연결되어 있다.
데이터 구동부(30)는 복수의 데이터선(DL1 내지 DLm)을 통해 각 화소(1)에 데이터 신호를 전달한다. 데이터 신호는 제1주사선(SL2~SLn)으로 주사 신호가 공급될 때마다 주사 신호에 의해 선택된 화소(1)로 공급된다.
발광 제어 구동부(40)는 복수의 발광 제어선(EL1 내지 ELn)을 통해 각 화소에 발광 제어 신호를 생성하여 전달한다. 발광 제어 신호는 화소(1)의 발광 시간을 제어한다. 발광 제어 구동부(40)는 화소(1)의 내부 구조에 따라 생략될 수도 있다.
제어부(50)는 외부에서 전달되는 복수의 영상 신호(R, G, B)를 복수의 영상 데이터 신호(DR, DG, DB)로 변경하여 데이터 구동부(30)에 전달한다. 또한 제어부(50)는 수직동기신호(Vsync), 수평동기신호(Hsync), 및 클럭신호(MCLK)를 전달받아 상기 주사 구동부(20), 데이터 구동부(30), 및 발광 제어 구동부(40)의 구동을 제어하기 위한 제어 신호를 생성하여 각각에 전달한다. 즉, 제어부(50)는 주사 구동부(20)를 제어하는 주사 구동 제어 신호(SCS), 데이터 구동부(30)를 제어하는 데이터 구동 제어 신호(DCS), 및 발광 제어 구동부(40)를 제어하는 발광 구동 제어 신호(ECS)를 각각 생성하여 전달한다.
복수의 화소(1) 각각은 외부의 제1전원전압(ELVDD) 및 제2전원전압(ELVSS)을 공급받는다. 제1전원전압(ELVDD)은 소정의 하이 레벨 전압일 수 있고, 제2전원전압(ELVSS)은 상기 제1전원전압(ELVDD)보다 낮은 전압이거나 접지 전압일 수 있다. 제1전원전압(ELVDD)은 구동 전압선(ELVDDL)을 통해 각 화소(1)로 공급된다.
복수의 화소(1) 각각은 복수의 데이터선(DL1 내지 DLm)을 통해 전달된 데이터 신호에 따라 발광 소자로 공급되는 구동 전류에 의해 소정 휘도의 빛을 발광한다.
도 2는 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1000)의 하나의 화소(1)의 등가 회로도이다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치(1000)의 하나의 화소(1)는 복수의 박막 트랜지스터(T1 내지 T7) 및 적어도 하나의 스토리지 캐패시터(storage capacitor, Cst)를 포함하는 화소 회로(2)를 포함한다. 그리고 화소(1)는 화소 회로(2)를 통해 구동 전류를 전달받아 발광하는 유기 발광 소자(organic light emitting diode, OLED)를 포함할 수 있다.
복수의 박막 트랜지스터는 구동 박막 트랜지스터(T1), 데이터 전달 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 제1초기화 박막 트랜지스터(T4), 제1발광 제어 박막 트랜지스터(T5), 제2발광 제어 박막 트랜지스터(T6) 및 제2초기화 박막 트랜지스터(T7)를 포함한다.
화소(1)는 데이터 전달 박막 트랜지스터(T2) 및 보상 박막 트랜지스터(T3)에 제1주사 신호(Sn)를 전달하는 제1주사선(14), 제1초기화 박막 트랜지스터(T4)에 제2주사 신호(Sn-1)를 전달하는 제2주사선(24), 제2초기화 박막 트랜지스터(T7)에 제3주사신호(Sn+1)를 전달하는 제3주사선(34), 제1발광 제어 박막 트랜지스터(T5) 및 제2발광 제어 박막 트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어선(15), 데이터 신호(Dm)를 전달하는 데이터선(16), 제1전원전압(ELVDD)을 전달하는 구동 전압선(26), 구동 박막 트랜지스터(T1)를 초기화하는 초기화 전압(VINT)을 전달하는 초기화 전압선(22)을 포함한다.
구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)은 스토리지 캐패시터(Cst)의 제1 전극(C1)과 연결되어 있다. 보다 상세하게, 구동 게이트 전극(G1)은 제1전극과 동일한 층에 일체(一體)로 구비된다. 구동 박막 트랜지스터(T1)의 구동 소스 전극(S1)은 제1발광 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(26)과 연결되어 있다. 구동 박막 트랜지스터(T1)의 구동 드레인 전극(D1)은 제2발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 화소(anode) 전극과 전기적으로 연결되어 있다. 구동 박막 트랜지스터(T1)는 데이터 전달 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 소자(OLED)에 구동 전류(Id)를 공급한다.
데이터 전달 박막 트랜지스터(T2)의 데이터 전달 게이트 전극(G2)은 제1주사선(14)과 연결되어 있다. 데이터 전달 박막 트랜지스터(T2)의 데이터 전달 소스 전극(S2)은 데이터선(16)과 연결되어 있다. 데이터 전달 박막 트랜지스터(T2)의 데이터 전달 드레인 전극(D2)은 구동 박막 트랜지스터(T1)의 구동 소스 전극(S1)과 연결되어 있으면서 제1발광 제어 박막 트랜지스터(T5)를 경유하여 구동 전압선(26)과 연결되어 있다. 이러한 데이터 전달 박막 트랜지스터(T2)는 제1주사선(14)을 통해 전달받은 제1주사 신호(Sn)에 따라 턴 온되어 데이터선(16)으로 전달된 데이터 신호(Dm)를 구동 박막 트랜지스터(T1)의 구동 소스 전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막 트랜지스터(T3)의 보상 게이트 전극(G3)은 제1주사선(14)에 연결되어 있다. 보상 박막 트랜지스터(T3)의 보상 소스 전극(S3)은 구동 박막 트랜지스터(T1)의 구동 드레인 전극(D1)과 연결되어 있으면서 제2발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode) 전극과 연결되어 있다. 보상 박막 트랜지스터(T3)의 보상 드레인 전극(D3)은 스토리지 캐패시터(Cst)의 제1 전극(C1), 제1초기화 박막 트랜지스터(T4)의 제1초기화 소스 전극(S4) 및 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)과 함께 연결되어 있다. 보상 박막 트랜지스터(T3)는 제1주사선(14)을 통해 전달받은 제1주사 신호(Sn)에 따라 턴 온(turn on)되어 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)과 구동 드레인 전극(D1)을 서로 연결하여 구동 박막 트랜지스터(T1)를 다이오드 연결(diode-connection)시킨다.
제1초기화 박막 트랜지스터(T4)의 제1초기화 게이트 전극(G4)은 제2주사선(24)과 연결되어 있다. 제1초기화 박막 트랜지스터(T4)의 제1초기화 드레인 전극(D4)은 초기화 전압선(22)과 연결되어 있다. 제1초기화 박막 트랜지스터(T4)의 제1초기화 소스 전극(S4)은 스토리지 캐패시터(Cst)의 제1 전극(C1), 보상 박막 트랜지스터(T3)의 보상 드레인 전극(D3) 및 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)과 함께 연결되어 있다. 제1초기화 박막 트랜지스터(T4)는 제2주사선(24)을 통해 전달받은 제2주사 신호(Sn-1)에 따라 턴 온되어 초기화 전압(VINT)을 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)에 전달하여 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)의 전압을 초기화시키는 초기화 동작을 수행한다.
제1발광 제어 박막 트랜지스터(T5)의 제1발광 제어 게이트 전극(G5)은 발광 제어선(15)과 연결되어 있다. 제1발광 제어 박막 트랜지스터(T5)의 제1발광 소스 전극(S5)은 구동 전압선(26)과 연결되어 있다. 제1발광 제어 박막 트랜지스터(T5)의 제1발광 드레인 전극(D5)은 구동 박막 트랜지스터(T1)의 구동 소스 전극(S1) 및 데이터 전달 박막 트랜지스터(T2)의 데이터 전달 드레인 전극(D2)과 연결되어 있다.
제2발광 제어 박막 트랜지스터(T6)의 제2발광 제어 게이트 전극(G6)은 발광 제어선(15)과 연결되어 있다. 제2발광 제어 박막 트랜지스터(T6)의 제2발광 소스 전극(S6)은 구동 박막 트랜지스터(T1)의 구동 드레인 전극(D1) 및 보상 박막 트랜지스터(T3)의 보상 소스 전극(S3)과 연결되어 있다. 제2발광 제어 박막 트랜지스터(T6)의 제2발광 제어 드레인 전극(D6)은 유기 발광 소자(OLED)의 애노드(anode) 전극과 전기적으로 연결되어 있다. 제1발광 제어 박막 트랜지스터(T5) 및 제2발광 제어 박막 트랜지스터(T6)는 발광 제어선(15)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온되어 제1전원전압(ELVDD)이 유기 발광 소자(OLED)에 전달되어 유기 발광 소자(OLED)에 구동 전류(Id)가 흐르게 된다.
제2초기화 박막 트랜지스터(T7)의 제2초기화 게이트 전극(G7)은 제3주사선(34)에 연결되어 있다. 제2초기화 박막 트랜지스터(T7)의 제2초기화 소스 전극(S7)은 유기 발광 소자(OLED)의 애노드(anode) 전극과 연결되어 있다. 제2초기화 박막 트랜지스터(T7)의 제2초기화 드레인 전극(D7)은 초기화 전압선(22)과 연결되어 있다. 제2초기화 박막 트랜지스터(T7)는 제3주사선(34)을 통해 전달받은 제3주사신호(Sn+1)에 따라 턴 온되어 유기 발광 소자(OLED)의 애노드(anode) 전극을 초기화시킨다.
스토리지 캐피시터(Cst)의 제2 전극(C2)은 제1 전극(C1)과 적어도 일부 중첩되도록 배치된다. 제2 전극(C2)은 구동 전압선(26)과 같은 층에 형성될 수 있다. 스토리지 캐패시터(Cst)의 제1 전극(C1)은 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1), 보상 박막 트랜지스터(T3)의 보상 드레인 전극(D3) 및, 제1초기화 박막 트랜지스터(T4)의 제1초기화 소스 전극(S4)에 함께 연결되어 있다.
유기 발광 소자(OLED)의 캐소드(cathode) 전극은 제2전원전압(ELVSS)과 연결되어 있다. 유기 발광 소자(OLED)는 구동 박막 트랜지스터(T1)로부터 구동 전류(Id)를 전달받아 발광함으로써 화상을 표시한다.
도 3은 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1000)에 포함된 박막 트랜지스터 어레이 기판의 하나의 화소 회로(2)의 단면을 개략적으로 도시한 단면도이다.
박막 트랜지스터 어레이 기판은 기판(110) 상의 구동 박막 트랜지스터(T1), 스토리지 캐패시터(Cst), 층간 절연막(ILD), 제1 비아층(VIA1) 및 제2 비아층(VIA2)을 포함할 수 있다.
상기 스토리지 캐패시터(Cst)는 제1 전극(C1) 및 제2 전극(C2)를 포함할 수 있으며 제1 전극(C1)과 제2 전극(C2)의 사이에는 층간 절연막(ILD)이 배치될 수 있다.
상기 구동 게이트 전극(G1)과 동일층에는 제1 배선이 배치될 수 있으며 상기 제1 배선과 절연되면서 적어도 일부분 중첩되도록 구동 전압선(26)이 포함될 수 있다. 도면에서 제1 배선은 발광 제어선(15)에 대응되도록 도시하였으나, 본 발명의 실시예들은 이에 한정되지 않는다. 제1 배선은 제1주사선(14), 제2주사선(24), 제3주사선(34), 초기화 전압선(22), 및 메시 구동전압선(26') 등 구동 게이트 전극(G1)과 동일층에 배치되는 배선일 수 있다.
상기 구동 전압선(26)은 층간 절연막의 상면에 배치되는 것으로써 데이터선(16), 제1 컨택 메탈(CM1), 제2 컨택 메탈(CM2)과 동시에 형성될 수 있으며 제1 방향으로 연장될 수 있다.
또한, 박막 트랜지스터 어레이 기판은 구동 박막 트랜지스터(T1), 스토리지 캐패시터(Cst), 스위칭 박막 트랜지스터(T2 내지 T7), 층간 절연막(ILD) 및 제1 비아층(VIA1)을 포함할 수 있다.
본 명세서에서, 스위칭 박막 트랜지스터는 구동 박막 트랜지스터(T1)을 제외한 박막 트랜지스터로 주로 스위치 동작을 수행하는 박막 트랜지스터를 의미한다. 즉, 스위칭 박막 트랜지스터는 데이터 전달 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 제1초기화 박막 트랜지스터(T4), 제1발광 제어 박막 트랜지스터(T5), 제2발광 제어 박막 트랜지스터(T6), 및 제2초기화 박막 트랜지스터(T7) 등에 대응될 수 있다. 도면에서는 제2발광 제어 박막 트랜지스터(T6)가 상기 스위칭 박막 트랜지스터에 대응된다.
상기 스위칭 박막 트랜지스터의 상부에는 층간 절연막(ILD), 제1 비아층(VIA1)이 적층될 수 있다.
박막 트랜지스터 어레이 기판의 고성능화, 또는/및 고집적화를 위해서 다양한 배선들 및 다양한 박막 트랜지스터가 배치될 수 있으며, 상기 배선들간 또는 상기 배선과 상기 박막 트랜지스터는 서로 중첩되어 배치될 수 있다. 이에 따라, 박막 트랜지스터 어레이 기판은 기생 캐패시턴스 및/또는 신호 간섭이 존재할 수 있다.
일부 실시예에서, 상기 층간 절연막은 유기물(ILD)로 이루어질 수 있다. 상기 층간 절연막이 유기물로 이루어짐에 따라 층간 절연막의 유전율이 감소하게 되고 절연 효과가 증대될 수 있다. 이에 따라 기생 캐패시턴스 및/또는 신호 간섭이 발생이 줄어들고 표시 장치의 멍, 얼룩과 같은 문제의 원인이 되는 크로스 톡 문제를 개선할 수 있는 유리한 효과가 있다.
이하, 본 발명의 실시예들의 구성을 보다 자세히 설명하도록 한다.
다시 도 3을 참조하면, 기판(110) 상에는 버퍼층(111)이 형성될 수 있다. 버퍼층(111)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면을 평탄화하기 위한 베리어층, 및/또는 블록킹층으로 역할을 할 수 있다.
버퍼층(111) 상에는 구동 박막 트랜지스터(T1)의 구동 반도체층(A1), 및 제2발광 제어 박막 트랜지스터(T6)의 제2발광 제어 반도체층(A6)이 형성된다. 반도체층(A1, 및 A6)은 폴리 실리콘으로 이루어질 수 있으며, 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함할 수 있다. 여기서, 불순물은 박막 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다. 도시되지 않았으나, 데이터 전달 박막 트랜지스터(T2)의 데이터 전달 반도체층(A2), 보상 박막 트랜지스터(T3)의 보상 반도체층(A3), 제1초기화 박막 트랜지스터(T4)의 제1초기화 반도체층(A4), 제2초기화 박막 트랜지스터(T7)의 제2초기화 반도체층(A7), 제1발광 제어 박막 트랜지스터(T5)의 제1발광 제어 반도체층(A5) 또한 구동 반도체층(A1), 및 제2발광 제어 반도체층(A6)과 연결되어 동시에 형성될 수 있다.
반도체층들(A1 내지 A7)을 덮도록 게이트 절연막(GI)이 기판(110) 전면(全面) 에 적층된다. 게이트 절연막(GI)은 실리콘산화물 또는 실리콘질화물 등의 무기 물질로 이루어진 막이 다층 또는 단층으로 형성될 수 있다. 게이트 절연막(GI)은 반도체층과 게이트 전극들(G1 내지 G7)을 절연하는 역할을 한다.
게이트 절연막(GI) 상부에 제2발광 제어 박막 트랜지스터(T6)의 제2발광 제어 게이트 전극(G6), 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1), 스토리지 캐패시터(Cst)의 제1 전극(C1), 및 발광 제어선(15)이 형성된다. 구동 게이트 전극(G1)은 제1 전극(C1)과 일체로 형성될 수 있다.
또한, 도시되지 않았으나, 복수의 박막 트랜지스터들(T1 내지 T7)의 게이트 전극들(G1 내지 G7), 제1주사선(14), 제2주사선(24), 제3주사선(34), 메시(mesh) 구동 전압선(26'), 및 초기화 전압선(22)도 상기 구동 게이트 전극(G1), 제2발광 제어 게이트 전극(G6), 제1 전극(C1) 및 발광 제어선(15)과 동일한 층에 동일한 물질로 형성될 수 있다.
구동 게이트 전극(G1), 제2발광 제어 게이트 전극(G6), 제1 전극(C1), 및 발광 제어선(15)의 물질은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
본 발명의 일 실시예에 의하면, 스토리지 캐패시터(Cst)는 구동 박막 트랜지스터(T1)와 중첩하여 구비될 수 있다. 상세히, 구동 게이트 전극(G1)과 제1 전극(C1)이 일체(一體)로 형성되므로 스토리지 캐패시터(Cst)와 구동 박막 트랜지스터(T1)가 중첩하여 배치될 수 밖에 없다. 스토리지 캐패시터(Cst)는 구동 박막 트랜지스터(T1)와 중첩하여 배치하고 있어서, 제1 전극(C1) 및 제2 전극(C2)의 면적을 충분히 확보할 수 있다. 이에 따라, 스토리지 캐패시터(Cst)의 저장 용량을 충분히 확보할 수 있다.
상기 구동 게이트 전극(G1), 제2발광 제어 게이트 전극(G6), 제1 전극(C1), 및 발광 제어선(15)을 덮도록 층간 절연막(ILD)이 기판(110) 전면(全面)에 형성된다.
상술한 바와 같이 상기 층간 절연막(ILD)은 유기물로 형성될 수 있다. 예를 들면, 제2 층간 절연막(ILD2)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(poly phenylenesulfides resin), 및 벤조사이클로부텐(benzocyclobutene, BCB) 중 하나 이상의 물질로 형성될 수 있다.
이에 따라 기생 캐패시턴스 및/또는 신호 배선 간의 간섭이 줄어들어 크로스 톡 문제가 개선되는 유리한 효과가 있다.
제1 비아층(VIA1)은 상기 층간 절연막(ILD)의 상부에 배치되며, 층간 절연막(ILD)의 일부를 노출하는 제1 개구부(60) 및 제2 개구부(62)를 포함할 수 있다. 상기 제1 개구부(60)에는 스토리지 캐패시터(Cst)의 제2 전극(C2)이 배치될 수 있으며, 상기 제2 개구부(62)에는 구동 전압선(26)이 배치될 수 있다.
제2 전극(C2)는 제1 전극(C1)과 중첩되게 배치되므로, 상기 제1 개구부(60)는 제1 전극(C1)과 중첩되는 영역에 형성될 수 있다. 제2 전극(C2)는 상기 제1 개구부(60)에 배치되어, 층간 절연막(ILD)의 상면과 접촉하여 형성될 수 있다. 또한, 제2 전극(C2)는 제1 개구부(60)의 측벽을 따라 연장되어 비아층(VIA)의 상면까지 형성될 수 있다.
그러나, 이에 한정되지 않으며, 도3에 도시된 바와 같이 제2 전극(C2)는 제1 개구부(60)의 내부에만 형성될 수도 있다.
상기 구동 전압선(26)은 상기 제2 개구부(62)에 배치되어, 층간 절연막(ILD)의 상면과 접촉하여 형성될 수 있다. 도 3에 도시된 바와 같이 구동 전압선(26)은 제2 개구부(62)의 내부에만 형성될 수 있으나 물론 이에 한정되는 것은 아니다.
즉, 스토리지 캐패시터(Cst)의 제2 전극(C2)과 구동 전압선(26)은 동일한 층에 형성될 수 있다. 도 3에 도시된 바와 같이 제2 전극(C2)은 제1 개구부(60)의 내부에만 형성되고, 구동 전압선(26)은 제2 개구부(62)의 내부에만 형성될 수 있다.
이러한 경우 본 실시예에 따른 박막 트랜지스터 어레이 기판은 제2 전극(C2)과 구동 전압선(26)을 연결하는 브릿지(80)를 더 포함할 수 있다. 그러나, 이에 한정되지 않으며, 제2 전극(C2)과 구동 전압선(26)이 직접적으로 연결되도록 형성될 수도 있다. 즉, 구동 전압선(26)은 상기 스토리지 캐패시터(Cst)의 제2 전극(C2)로부터 연장되어 형성될 수 있다.
제1 비아층(VIA1)의 상부에는 제2 컨택 메탈(CM2)이 배치된다. 또한, 비록 도 3에는 도시되지 않았으나, 데이터선(16), 제1컨택 메탈(CM1)이 제1 비아층(VIA1)의 상부에 배치될 수 있다.
상기 구동 전압선(26)과 제2 컨택 메탈(CM2), 데이터선(16), 제1컨택 메탈(CM1)은 동시에 패터닝되어 형성될 수 있다.
데이터선(16), 구동 전압선(26), 제1컨택 메탈(CM1), 또는 제2컨택 메탈(CM2) 등의 배선을 덮도록 기판(110) 전면(全面)에 제2 비아층(VIA2)이 형성될 수 있다. 제2 비아층(VIA2)의 상부에는 화소 전극(121)이 형성될 수 있다. 화소 전극(121)은 제1 비아홀(70)을 통해 제2컨택 메탈(CM2)과 연결되어, 제2발광 제어 드레인 전극(D6) 및 제2초기화 소스 전극(S7)과 연결된다.
또한, 도 3에 도시된 바와 같이 제2 비아층(VIA2)에 형성되는 제2 비아홀(72)을 통해 스토리지 캐패시터(Cst)의 제2 전극(C2)과 구동 전압선(26)이 연결될 수 있다.
즉, 상술한 제2 전극(C2)과 구동 전압선(26)을 연결하는 브릿지(80)가 제2 비아층(VIA2) 상에 형성되어 제2 비아홀(72)을 통해 제2 전극(C2)과 구동 전압선(26)이 연결될 수 있다. 상기 브릿지(80)에 의해 제2 전극(C2)과 구동 전압선(26)이 연결됨에 따라 별도의 추가적인 마스크가 필요하지 않은 유리한 효과가 있다.
제2 비아층(VIA2)은 절연물질로 이루어질 수 있다. 예를 들면, 제2 비아층(VIA2)은 무기물, 유기물, 또는 유/무기 복합물로 단층 또는 복수층의 구조로 형성될 수 있으며, 다양한 증착방법에 의해서 형성될 수 있다. 일부 실시예에서, 제2 비아층(VIA2)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(poly phenylenesulfides resin), 및 벤조사이클로부텐(benzocyclobutene, BCB) 중 하나 이상의 물질로 형성될 수 있다.
한편, 도 3에서는 박막 트랜지스터의 소스 전극 및 드레인 전극 중 타 배선과 연결되지 않는 소스 전극 및 드레인 전극은 반도체층 각각과 동일한 층으로 형성되고 있다. 즉, 각 박막 트랜지스터의 소스 전극 및 드레인 전극은 선택적으로 도핑 물질이 도핑된 폴리 실리콘으로 형성될 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 본 발명의 다른 실시예에 따른 박막 트랜지스터의 소스 전극 및 드레인 전극 각각은 반도체층 각각과 다른 층으로 형성되고, 컨택홀에 의해 반도체층의 소스 영역 및 드레인 영역과 연결될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판의 단면도이다. 도 4에 있어서, 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
도 4는 상술한 바와 같이 박막 트랜지스터의 소스 전극 및 드레인 전극 각각이 반도체층 각각과 다른 층으로 형성되고, 컨택홀에 의해 반도체층의 소스 영역 및 드레인 영역과 연결된 실시예를 도시하고 있다.
즉, 도 4에 도시된 바와 같이 구동 박막 트랜지스터 및 스위칭 박막 트랜지스터의 상부에 배치되는 층간 절연막(ILD) 및 제1 비아층(VIA1)에 컨택홀(CNH)들이 형성될 수 있다. 또한, 제1 비아층(VIA1)의 상부에는 소스 전극(S1, S6) 및 드레인 전극(D1, D6)이 배치된다.
이에 따라, 소스 전극(S1, S6) 및 드레인 전극(D1, D6)이 컨택홀(CNH)을 통하여 구동 박막 트랜지스터 및 스위칭 박막 트랜지스터의 반도체층의 소스 영역 및 드레인 영역에 각각 연결될 수 있다.
본 실시예에 따르면 스토리지 캐패시터(Cst)의 제2 전극(C2)은 상기 소스 전극(S1, S6) 및 드레인 전극(D1, D6)이 형성될 때 동시에 패터닝되어 형성될 수 있다. 이로 인해 스토리지 캐패시터(Cst)의 제2 전극(C2)을 형성하기 위한 마스크 공정이 별도로 필요하지 않으므로 마스크 공정 수가 줄어드는 유리한 효과가 있다.
도 5a 내지 도 5d는 본 발명의 실시예들에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 순차적으로 도시한 단면도이다. 본 예에서는 도 4에서 개시한 박막 트랜지스터 어레이 기판의 제조과정을 예시한다.
도 5a를 참조하면, 기판(110) 상에 복수의 박막 트랜지스터(T1 내지 T7)를 형성한다.
먼저, 복수의 박막 트랜지스터들(T1 내지 T7)의 반도체층들(A1 내지 A7)을 형성하고, 그 상부에 게이트 절연막(GI)를 형성한다.
반도체층들(A1 내지 A7)은 비정질 실리콘 또는 결정질 실리콘을 포함하는 반도체로 형성될 수 있으며, 다양한 증착 방법에 의해 증착될 수 있다. 이 때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다. 반도체층들(A1 내지 A7)은 포토리소그라피(photolithography) 공정을 통해서 패터닝 될 수 있다.
게이트 절연막(GI)은 상기 반도체층들(A1 내지 A7)과 그 상부에 형성될 게이트 전극들(G1 내지 G7)을 절연하는 것으로, 상기 반도체층들(A1 내지 A7)을 덮으며 기판(110) 전면(全面)에 형성된다. 게이트 절연막(GI)은 유기 또는 무기 절연체로 이루어질 수 있다. 일부 실시예에서, 게이트 절연막(GI)은 실리콘질화막(SiNx), 실리콘산화막(SiO2), 하프늄(hafnium; Hf) 옥사이드, 알루미늄 옥사이드 등으로 이루어질 수 있다. 게이트 절연막(GI)은 스퍼터링, 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착방법에 의해서 형성할 수 있다.
그 다음, 게이트 절연막(GI) 상에 상기 반도체층들(A1 내지 A7)과 적어도 일부가 중첩되도록 게이트 전극들(G1 내지 G7)을 형성한다. 또한, 상기 게이트 전극들(G1 내지 G7)과 동시에 제1 내지 제3 주사선(14, 24, 34), 발광 제어선(15), 초기화 전압선(22), 메시 구동 전압선(26') 및 팬 아웃 배선(112) 등이 형성될 수 있다.
게이트 전극들(G1 내지 G7)의 물질은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
그 다음, 상기 게이트 전극들(G1 내지 G7)을 마스크로 하여 상기 반도체층들(A1 내지 A7)의 양끝단에 불순물을 주입함에 따라 소스 영역 및 드레인 영역을 형성할 수 있다. 불순물로 붕소(B) 등 3가 도펀트를 첨가하는 경우는 p-type 도전성을 띄게 되며, 인(P), 비소(As), 안티몬(Sb) 등 5가 도펀트를 첨가하는 경우는 n-type 도전성을 띄게된다.
도 5b를 참조하면, 상기 게이트 전극들(G1 내지 G7)을 덮도록 층간 절연막(ILD)을 기판 전면에 형성한다. 상기 층간 절연막(ILD)은 유기물으로 이루어질 수 있다.
그 다음, 층간 절연막(ILD)의 상부에 제1 개구부(60) 및 제2 개구부(62)를 포함하는 제1 비아층(VIA1)을 형성한다. 또한 층간 절연막(ILD) 및 제1 비아층(VIA1)에 컨택홀(CNH)을 형성할 수 있다. 상기 컨택홀(CNH)의 형성은 마스크를 통한 패터닝 공정 및 식각 공정에 의해서 수행될 수 있다. 상기 식각 공정은 습식 식각, 건식 식각, 또는 이들의 조합에 의한 다양한 식각 공정에 의해서 수행될 수 있다.
도 5c를 참조하면, 제1 비아층(VIA1)의 상부에 박막 트랜지스터 각각의 소스 전극들 (S1 내지 S7) 및 드레인 전극들(D1 내지 D7)을 형성한다. 이 때, 상기 소스 전극들 (S1 내지 S7) 및 드레인 전극들(D1 내지 D7)은 컨택홀(CNH)을 통하여 각각 반도체층들(A1 내지 A7)의 소스 영역들 및 드레인 영역들에 연결되도록 형성한다.
이와 동시에 제1 비아층(VIA1)의 제1 개구부(60) 내부에 스토리지 캐패시터(Cst)의 제2 전극(C2)을 형성하고, 제2 개구부(62) 내부에 구동 전압선(26)을 형성한다.
즉, 박막 트랜지스터 각각의 소스 전극들 (S1 내지 S7) 및 드레인 전극들(D1 내지 D7)과 스토리지 캐패시터(Cst)의 제2 전극(C2)은 동시에 형성될 수 있다. 또한, 상기 스토리지 캐패시터(Cst)의 제2 전극(C2)과 구동 전압선(26)은 같은 층에 형성된다.
도 5d를 참조하면, 상기 소스 전극들 (S1 내지 S7), 드레인 전극들(D1 내지 D7) 및 스토리지 캐패시터(Cst)를 덮는 제2 비아층(VIA2)을 형성할 수 있다. 또한, 소스 전극 또는 드레인 전극이 노출되는 제1 비아홀(70) 및 제2 전극(C2)과 구동 전압선(26)이 노출되는 제2 비아홀(72)을 형성한다.
도 5e를 참조하면, 상기 제1 비아홀(70)을 통하여 소스 전극 또는 드레인 전극과 연결되는 화소 전극(121)을 형성한다.
또한, 제2 비아홀(72)을 통하여 상기 스토리지 캐패시터(Cst)의 제2 전극(C2)과 구동 전압선(26)이 연결되는 브릿지(80)를 형성한다.
도 6은 본 발명의 일 실시에에 따른 유기 발광 표시 장치의 개략적인 단면도이다.
도 6을 참조하면, 유기 발광 표시 장치는 본 발명의 실시예들에 따른 박막 트랜지스터 어레이 기판을 포함한다. 도 6 에 있어서, 도 3 에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들의 중복 설명은 생략한다.
유기 발광 표시 장치에는 박막 트랜지스터 어레이 기판에 유기 발광 소자(OLED)가 구비된다. 유기 발광 소자(OLED)는 화소 전극(121), 유기 발광층을 포함하는 중간층(123), 및 대향 전극(125)을 포함한다. 또한, 유기 발광 표시 장치는 화소 정의막(130) 및 스페이서(140)를 더 포함할 수 있다.
화소 정의막(130)은 화소 영역과 비화소 영역을 정의하는 역할을 할 수 있다. 화소 정의막(130)은 화소 전극(121)을 노출하는 개구(130a)를 포함하며 박막 트랜지스터 어레이 기판을 전면적으로 덮도록 형성될 수 있다.
화소 전극(121), 중간층(123), 대향 전극(125)은 유기 발광 소자(OLED, organic light emitting device)를 이루게 된다. 유기 발광 소자(OLED)의 화소 전극(121)과 대향 전극(125)에서 주입되는 정공과 전자는 중간층(123)의 유기 발광층에서 결합하면서 빛이 발생할 수 있다.
도면에서는 하나의 유기 발광 소자(OLED)만을 도시하였으나, 표시 패널은 복수의 유기 발광 소자(OLED)를 포함할 수 있다. 각 유기 발광 소자(OLED) 마다 하나의 화소를 형성할 수 있으며, 각 화소별로 적색, 녹색, 청색 또는 백색의 색을 구현할 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.
T1 ~ T7: 박막 트랜지스터
GI: 게이트 절연막
ILD: 층간 절연막
VIA1: 제1 비아층
VIA2: 제2 비아층
Cst: 스토리지 캐패시터
CNH: 컨택홀
26: 구동 전압선
60: 제1 개구부
62: 제2 개구부
70: 제1 비아홀
72: 제2 비아홀
110: 기판
111: 버퍼층
80: 브릿지
121: 화소 전극

Claims (17)

  1. 기판 상에 구비된 구동 박막 트랜지스터;
    상기 구동 박막 트랜지스터의 구동 게이트 전극과 연결되는 제1 전극, 상기 제1 전극의 상부에 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하는 스토리지 캐패시터;
    상기 제1 전극을 덮는 층간 절연막; 및
    상기 층간 절연막 상에 배치되며, 상기 구동 박막 트랜지스터에 전압을 공급하는 구동 전압선;을 포함하며,
    상기 구동 전압선은 상기 제2 전극과 동일한 층에 형성되는 박막 트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 층간 절연막 상에 배치되며, 상기 층간 절연막의 일부를 노출하는 제1 개구부 및 제2 개구부를 포함하는 제1 비아층;을 더 포함하는 박막 트랜지스터 어레이 기판.
  3. 제2항에 있어서,
    상기 제2 전극은 상기 제1 개구부에 배치되는 박막 트랜지스터 어레이 기판.
  4. 제2항에 있어서,
    상기 구동 전압선은 상기 제2 개구부에 배치되는 박막 트랜지스터 어레이 기판.
  5. 제1항에 있어서,
    상기 기판 상에 구비되는 스위칭 박막 트랜지스터를 더 포함하며,
    상기 제2 전극은 상기 스위칭 박막 트랜지스터의 소스 전극 및 드레인 전극과 동시에 형성되는 박막 트랜지스터 어레이 기판.
  6. 제1항에 있어서,
    상기 제1 비아층의 상부에 배치되며 제1 비아홀 및 제2 비아홀을 형성하는 제2 비아층;을 더 포함하고,
    상기 제2 비아층의 상부에 형성되며, 상기 제2 전극과 상기 구동 전압선을 연결하는 브릿지;를 포함하는 박막 트랜지스터 어레이 기판.
  7. 제1항에 있어서,
    상기 층간 절연막은 유기물로 이루어지는 박막 트랜지스터 어레이 기판.
  8. 제1항에 있어서,
    상기 구동 게이트 전극과 상기 제1 전극은 동일한 층에 일체로 구비되는 박막 트랜지스터 어레이 기판.
  9. 기판 상에 구비된 구동 박막 트랜지스터 및 스위칭 박막 트랜지스터;
    상기 구동 박막 트랜지스터의 구동 게이트 전극과 연결되는 제1 전극, 상기 제1 전극의 상부에 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하는 스토리지 캐패시터;
    상기 제1 전극과 상기 스위칭 박막 트랜지스터의 스위칭 게이트 전극을 덮는 층간 절연막; 및
    상기 층간 절연막 상에 배치되며, 상기 층간 절연막의 일부를 노출하는 제1 개구부 및 제2 개구부를 포함하는 제1 비아층;을 포함하며,
    상기 제2 전극은 상기 제1 개구부에 배치되며, 상기 스위칭 박막 트랜지스터의 소스 전극 및 드레인 전극과 동시에 형성되는 박막 트랜지스터 어레이 기판.
  10. 제9항에 있어서,
    상기 층간 절연막 상에 배치되며 상기 구동 박막 트랜지스터에 전압을 공급하는 구동 전압선을 더 포함하며,
    상기 구동 전압선은 상기 제2 개구부에 배치되는 박막 트랜지스터 어레이 기판.
  11. 제10항에 있어서,
    상기 제2 전극과 상기 구동 전압선은 동일한 층에 형성되는 박막 트랜지스터 어레이 기판.
  12. 제9항에 있어서,
    상기 층간 절연막은 유기물로 이루어지는 박막 트랜지스터 어레이 기판.
  13. 제9항에 있어서,
    상기 구동 박막 트랜지스터와 상기 스토리지 캐패시터는 적어도 일부가 중첩되어 배치되는 박막 트랜지스터 어레이 기판.
  14. 복수의 화소를 포함하는 표시 영역과 상기 표시 영역의 주변에 배치된 비표시 영역을 포함하는 유기 발광 표시 장치에 있어서, 각 화소는,
    기판 상에 구비된 구동 박막 트랜지스터;
    상기 구동 박막 트랜지스터의 구동 게이트 전극과 연결되는 제1 전극, 상기 제1 전극의 상부에 구비되며 상기 제1 전극과 절연되는 제2 전극을 포함하는 스토리지 캐패시터;
    상기 제1 전극을 덮는 층간 절연막; 및
    상기 층간 절연막 상에 배치되며, 상기 구동 박막 트랜지스터에 전압을 공급하는 구동 전압선;을 포함하며,
    상기 구동 전압선은 상기 제2 전극과 동일한 층에 형성되는 유기 발광 표시 장치.
  15. 제14항에 있어서,
    상기 층간 절연막 상에 배치되며, 상기 층간 절연막의 일부를 노출하는 제1 개구부 및 제2 개구부를 포함하는 비아층;을 더 포함하는 유기 발광 표시 장치.
  16. 제15항에 있어서,
    상기 제2 전극은 상기 제1 개구부에 배치되며 상기 구동 전압선은 상기 제2 개구부에 배치되는 유기 발광 표시 장치.
  17. 제14항에 있어서,
    상기 층간 절연막은 유기물로 이루어지는 유기 발광 표시 장치.
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