KR20070038193A - 폴리 실리콘형 박막트랜지스터 기판 및 그 제조 방법 - Google Patents

폴리 실리콘형 박막트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 스토리지 캐패시터의 용량값 저하없이 개구율을 높일 수 있는 폴리 실리콘형 박막트랜지스터 기판 및 그 제조 방법에 관한 것이다.
본 발명에 따른 폴리 실리콘형 박막트랜지스터 기판은 폴리 실리콘형 제1 액티브층을 포함하는 박막트랜지스터와; 상기 박막트랜지스터와 접속되는 화소전극과; 상기 화소전극에 충전된 화소전압의 변동을 방지하기 위해 병렬로 연결된 다수개의 스토리지 캐패시터를 구비하며, 상기 다수개의 스토리지 캐패시터 중 적어도 어느 하나는 상기 화소전극과 접속되는 스토리지 상부 전극과; 상기 스토리지 상부 전극과 중첩되어 제1 스토리지 캐패시터를 형성하는 스토리지 하부 전극과; 상기 스토리지 하부 전극을 이루는 금속과 화학적으로 결합된 화합물로 형성되어 상기 스토리지 하부 전극과 상기 스토리지 상부 전극을 절연시키는 금속산화막을 구비하는 것을 특징으로 한다.

Description

폴리 실리콘형 박막트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE OF POLY SILICON TYPE AND FABRICATING METHOD THEREOF}
도 1은 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 2는 도 1에서 선"Ⅰ-Ⅰ'"을 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 3은 도 1에서 선"Ⅱ-Ⅱ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 4a 및 도 4b는 도 1 및 도 2에 도시된 액티브층의 제조공정을 설명하기 위한 단면도이다.
도 5a 및 도 5b는 도 1 및 도 2에 도시된 제1 도전 패턴군과 금속 산화막의 제조공정을 설명하기 위한 단면도이다.
도 6a 및 도 6b는 도 5a 및 도 5b에 도시된 제1 도전 패턴군과 금속산화막의 제조공정을 상세히 설명하기 위한 단면도이다.
도 7a 및 도 7b는 도 1 및 도 2에 도시된 소스 콘택홀, 드레인 콘택홀 및 절연 콘택홀을 가지는 층간 절연막의 제조공정을 설명하기 위한 단면도이다.
도 8a 및 도 8b는 도 1 및 도 2에 도시된 제2 도전 패턴군의 제조공정을 설명하기 위한 단면도이다.
도 9a 및 도 9b는 도 1 및 도 2에 도시된 화소 콘택홀을 가지는 보호막의 제조공정을 설명하기 위한 단면도이다.
도 10a 및 도 10b는 도 1 및 도 2에 도시된 제3 도전 패턴군의 제조공정을 설명하기 위한 단면도이다.
도 11은 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 12는 도 11에서 선"Ⅲ-Ⅲ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
102 : 게이트 라인 104 : 데이터 라인
106 : 게이트전극 108 : 소스전극
110 : 드레인전극 112 : 게이트절연막
114,138 : 액티브층 116 : 버퍼막
118 : 보호막 120,124,134 : 콘택홀
122 : 화소전극 126 : 층간 절연막
132,136 : 스토리지 전극 130 : 박막트랜지스터
140 : 스토리지캐패시터 150 : 금속 산화막
152 : 스토리지 라인
본 발명은 폴리 실리콘형 박막트랜지스터 기판 및 그 제조방법에 관한 것으로, 특히 스토리지 캐패시터의 용량값 저하없이 개구율을 높일 수 있는 폴리 실리콘형 박막트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 박막트랜지스터 기판과 칼라필터 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 전계에 의해 액정을 구동하게 된다.
액정 표시 장치는 서로 대향하여 합착된 박막트랜지스터 기판 및 칼라 필터 기판과, 두 기판 사이에서 셀갭을 일정하게 유지시키기 위한 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
칼라필터 기판은 칼러 구현을 위한 칼라 필터 및 빛샘 방지를 위한 블랙 매트릭스와, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 박막트랜지스터 기판은 다수의 신호 배선들 및 박막 트랜지스터와, 그 박막트랜지스터와 접속된 화소전극과, 그들 위에 액정 배향을 위해 도포된 배향막으로 구성된다. 또한, 박막트랜지스터 기판은 화소전극에 충전된 화소전압 신호가 다음 화소 전압 신호가 충전될 때까지 안정적으로 유지되게 하는 스토리지 캐패시터를 더 구비한다.
여기서, 박막 트랜지스터의 액티브층이 폴리 실리콘으로 이루어진 경우, 스토리지 캐패시터는 층간 절연막을 사이에 두고 두 스토리지 전극이 중첩되어 형성된다. 이 때, 층간 절연막은 스토리지 전극과 접속된 스토리지 라인 및 데이터라인 간의 누설 전류 발생을 방지하여야 하므로 두께를 낮추는데 한계가 있다. 이러한 층간 절연막의 두께에 의해 두 스토리지 전극 간 이격거리가 상대적으로 멀어져 스토리지 캐패시터의 용량값이 작아지는 문제점이 있다. 이 경우, 스토리지 캐패시터의 용량값을 키우기 위해 스토리지 전극의 면적을 넓히게 되면 스토리지 전극이 차지하는 면적만큼 개구율이 저하되는 문제점이 있다.
따라서, 본 발명의 목적은 스토리지 캐패시터의 용량값 저하없이 개구율을 높일 수 있는 폴리 실리콘형 박막트랜지스터 기판 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판은 폴리 실리콘형 제1 액티브층을 포함하는 박막트랜지스터와; 상기 박막트랜지스터와 접속되는 화소전극과; 상기 화소전극에 충전된 화소전압의 변동을 방지하기 위해 병렬로 연결된 다수개의 스토리지 캐패시터를 구비하며, 상기 다수개의 스토리지 캐패 시터 중 적어도 어느 하나는 상기 화소전극과 접속되는 스토리지 상부 전극과; 상기 스토리지 상부 전극과 중첩되어 제1 스토리지 캐패시터를 형성하는 스토리지 하부 전극과; 상기 스토리지 하부 전극을 이루는 금속과 화학적으로 결합된 화합물로 형성되어 상기 스토리지 하부 전극과 상기 스토리지 상부 전극을 절연시키는 금속산화막을 구비하는 것을 특징으로 한다.
여기서, 상기 스토리지 캐패시터는 상기 스토리지 하부 전극과 게이트 절연막을 사이에 두고 중첩되어 제2 스토리지 캐패시터를 형성하며 상기 제1 액티브층으로부터 신장된 폴리 실리콘형 제2 액티브층을 구비하는 것을 특징으로 한다.
또한, 상기 폴리 실리콘형 박막트랜지스터 기판은 상기 박막트랜지스터의 게이트 전극과 접속된 게이트라인과; 상기 게이트라인과 상기 금속산화막을 사이에 두고 중첩되며 상기 박막트랜지스터의 소스 전극과 접속된 데이터라인을 추가로 구비하는 것을 특징으로 한다.
또한, 상기 박막트랜지스터 기판은 상기 스토리지 하부 전극 상에 형성된 금속산화막을 노출시키며 상기 금속산화막과 데이터라인 사이에 형성되는 층간 절연막을 추가로 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판은 폴리 실리콘형 액티브층을 포함하는 박막트랜지스터와; 상기 박막트랜지스터의 게이트 전극과 접속되는 게이트 라인과; 상기 게이트라인과 나란하게 형성되는 스토리지 라인과; 상기 스토리지라인에 접속된 스토리지 하부 전극과; 상기 스토리지 라인, 상기 스토리지 하부 전극, 상기 게이트라인 및 상기 게이트 전극의 측면과 상부면 을 덮도록 형성된 금속산화막과; 상기 게이트 라인 및 스토리지 라인과 금속산화막을 사이에 두고 교차되게 형성되어 화소 영역을 마련하는 데이터라인과; 상기 박막트랜지스터의 드레인 전극과 접속되며 상기 화소영역에 형성된 화소전극과; 상기 화소전극과 접속되며 상기 금속산화막을 사이에 두고 상기 스토리지 하부 전극과 중첩되게 형성되어 스토리지 캐패시터를 이루는 스토리지 상부 전극을 구비하는 것을 특징으로 한다.
또한, 상기 박막트랜지스터 기판은 상기 액티브층으로부터 신장되어 형성되는 폴리 실리콘형 제2 액티브층과 상기 스토리지 하부 전극이 게이트 절연막을 사이에 두고 중첩되어 형성되며 상기 스토리지 캐패시터와 병렬로 연결된 제2 스토리지캐패시터를 추가로 구비하는 것을 특징으로 한다.
그리고, 상기 박막트랜지스터 기판은 상기 스토리지 하부 전극 상에 형성된 금속산화막을 노출시키며 상기 금속산화막과 데이터라인 사이에 형성되는 층간 절연막을 추가로 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 폴리 실리콘형 박막트랜지스터 기판의 제조방법은 기판 상에 폴리 실리콘형 제1 액티브층을 형성하는 단계와; 상기 제1 액티브층을 덮도록 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 게이트 라인, 상기 게이트라인과 접속된 게이트 전극, 상기 게이트라인과 나란한 스토리지 라인, 상기 스토리지 라인과 접속된 스토리지 하부 전극을 형성하는 단계와; 상기 게이트 라인, 게이트 전극, 스토리지 라인 및 스토리지 하부 전극 중 적어도 어느 하나의 측면과 상부면에 금속 산화막을 형성하는 단계와; 상기 스 토리지 하부 전극 상의 금속 산화막을 노출시키는 층간 절연막을 형성하는 단계와; 상기 금속 산화막을 사이에 두고 상기 스토리지 하부 전극과 중첩되어 스토리지 캐패시터를 이루는 스토리지 상부 전극, 상기 게이트라인과 교차하는 데이터라인, 상기 데이터라인과 접속되는 소스 전극, 상기 소스 전극과 마주보는 드레인 전극을 상기 층간 절연막 상에 형성하는 단계와; 상기 층간 절연막 상에 보호막을 형성하는 단계와; 상기 보호막 상에 상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 금속 산화막을 형성하는 단계는 상기 게이트 라인, 게이트 전극, 스토리지 라인 및 스토리지 하부 전극을 양극 산화법, 산소 또는 질소 증착법 또는 산화법으로 산화시켜 상기 금속 산화막을 형성하는 단계인 것을 특징으로 한다.
한편, 상기 기판 상에 폴리 실리콘형 제1 액티브층을 형성하는 단계는 상기 제1 액티브층으로부터 신장되며 상기 스토리지 하부 전극과 게이트 절연막을 사이에 두고 중첩되어 제2 스토리지 캐패시터를 형성하는 폴리 실리콘형 제2 액티브층을 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 1 내지 도 12를 참조하여 상세하게 설명하기로 한다.
도 1은 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면 도이고, 도 2는 도 1에서 선"Ⅰ-Ⅰ'", 선"Ⅱ-Ⅱ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 1 및 도 2에 도시된 박막트랜지스터 기판은 하부 기판(101) 위에 층간 절연막(126)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(130)와, 그 교차 구조로 마련된 화소 영역(105)에 형성된 화소 전극(122)과, 화소전극(122)에 충전된 화소 전압 신호의 변동을 방지하기 위한 스토리지 캐패시터(140)를 구비한다.
게이트 라인(102)은 박막 트랜지스터(130)의 게이트 전극(106)에 게이트 신호를 공급한다.
데이터 라인(104)은 박막 트랜지스터(130)의 소스 전극(108)에 화소 전압 신호를 공급한다. 이 데이터 라인(104)은 도 3에 도시된 바와 같이 금속산화막(150)과 층간 절연막(126)을 사이에 두고 게이트라인(102)과 교차되게 형성되어 화소 영역(105)을 정의한다.
층간 절연막(126)은 게이트 라인(102) 및 게이트 전극(106)을 포함하는 게이트 패턴과; 데이터라인(104), 소스 전극(108) 및 드레인 전극(110)을 포함하는 데이터 패턴을 절연시킨다. 그리고, 층간 절연막(126)은 스토리지 하부 전극(132)을 덮도록 형성되는 금속 산화막(150)을 노출시키도록 절연 콘택홀(136)을 포함한다.
박막 트랜지스터(130)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 전압 신호가 화소 전극(122)에 충전되어 유지되게 한다. 여기서, 박막트랜지스터(130)는 N형 또는 P형으로 형성되지만, 이하에서는 N형으로 형 성된 경우만을 설명하기로 한다.
이러한 박막트랜지스터(130)는 게이트 라인(102)과 접속된 게이트 전극(106), 데이터 라인(104)에 포함된 소스 전극(108), 보호막(118)을 관통하는 화소 콘택홀(120)을 통해 화소 전극(122)과 접속된 드레인 전극(110), 게이트 전극(106)에 의해 소스 전극(108) 및 드레인 전극(110) 사이에 채널을 형성하는 액티브층(114)를 구비한다.
액티브층(114)은 버퍼막(116)을 사이에 두고 하부 기판(101) 위에 형성된다. 게이트 라인(102)과 접속된 게이트 전극(106)은 액티브층(114)의 채널 영역(114C)과 게이트 절연막(112)을 사이에 두고 중첩되게 형성된다. 소스 전극(108) 및 드레인 전극(110)은 게이트 전극(106)과 층간 절연막(126)을 사이에 두고 절연되게 형성된다. 그리고, 데이터 라인(104)에 접속된 소스 전극(108)과, 드레인 전극(110)은 층간 절연막(126) 및 게이트 절연막(112)을 관통하는 소스 콘택홀(124S) 및 드레인 콘택홀(124D) 각각을 통해 n+ 불순물이 주입된 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속된다. 또한, 액티브층(114)은 오프 전류를 감소시키기 위하여 채널 영역(114C)과 소스 및 드레인 영역(114S, 114D) 사이에 n- 불순물이 주입된 엘디디(Lightly Doped Drain ; LDD) 영역(미도시)을 더 구비하기도 한다.
화소 전극(122)은 화소 영역(105)에 투명도전막으로 형성되어 박막 트랜지스터(130)의 드레인 전극(110)과 접속된다.
이에 따라, 박막 트랜지스터(130)를 통해 화소 신호가 공급된 화소 전극 (122)과 기준 전압이 공급된 공통 전극(도시하지 않음) 사이에는 수직전계가 형성된다. 이러한 전계에 의해 컬러 필터 기판과 박막트랜지스터 기판 사이의 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역(105)을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
스토리지 캐패시터(140)는 화소 전극(122)에 충전된 화소 전압 신호가 다음 화소 전압 신호가 충전될 때까지 안정적으로 유지되게 한다. 이러한 스토리지 캐패시터(140)는 금속산화막(150)을 사이에 두고 중첩되는 스토리지 하부 전극(132)과 스토리지 상부 전극(136)으로 구성된다. 스토리지 하부 전극(132)은 스토리지 전압을 공급하는 스토리지 라인(152)과 접속된다. 스토리지 상부 전극(136)은 드레인 전극(110)으로부터 신장되어 형성되므로 드레인 전극(110)을 통해 화소전극(122)과 접속된다.
한편, 본 발명에 따른 박막트랜지스터 기판은 스토리지 라인(152) 및 스토리지 하부 전극(132)을 덮도록 형성된 금속 산화막(150)을 구비한다. 금속 산화막(150)은 예를 들어 Al2O3, Ta2O3 등으로 형성된다. 이러한 금속 산화막(150)은 표 1과 같이 종래 게이트 절연막 및/또는 층간 절연막 등으로 사용된 질화실리콘(SiNx) 또는 산화실리콘(SiO2)에 비해 유전율이 높다.
재료 유전율
SiO2 3.9
SiNx 7
Al2O3 9~9.8
Ta2O3 26
이와 같이, 스토리지 캐패시터(140)의 용량값에 비례하는 유전율이 상대적으로 높은 금속 산화막(150)을 이용하여 스토리지 하부 전극(132)과 스토리지 상부 전극(136) 사이를 절연시킴으로써 스토리지 캐패시터(140)의 용량값이 상대적으로 커진다. 이 경우, 본 발명의 스토리지 캐패시터(140)의 용량값을 종래와 동일하게 하면, 스토리지 캐패시터(140)에 포함된 스토리지 하부 전극(132)과 스토리지 상부 전극(136)의 중첩면적을 줄일 수 있다. 줄어든 스토리지 캐패시터(140)의 전극 면적에 의해 개구율이 종래보다 향상된다.
또한, 금속 산화막(150)은 도 3에 도시된 바와 같이 게이트 라인(102) 및 게이트 전극(106)을 덮도록 형성된다. 이러한 금속 산화막(150)은 층간 절연막(126)과 함께 데이터라인(104) 및 게이트라인(102)을 절연시킨다. 이 경우, 금속 산화막(150) 및 층간 절연막(126)을 사이에 두고 중첩되는 본 발명에 따른 데이터 라인(104) 및 게이트 라인(102) 사이의 기생용량값은 층간 절연막을 사이에 두고 중첩되는 종래 데이터 라인 및 게이트 라인 사이의 기생 용량값보다 상대적으로 작아진다. 이에 따라, 상대적으로 작아진 기생용량값에 의해 화소 전압 신호 및 게이트 신호의 변동이 방지된다.
도 4a 내지 도 10b는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판의 제조방법을 설명하기 위한 평면도 및 단면도이다.
도 4a 및 도 4b를 참조하면, 하부 기판(101) 상에 버퍼막(116)이 형성되고, 그 위에 액티브층(114)이 형성된다.
버퍼막(116)은 하부 기판(101) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
액티브층(114)은 버퍼막(116) 상에 아몰퍼스-실리콘을 증착한 후 그 아몰퍼스-실리콘을 레이져로 결정화하여 폴리-실리콘이 되게 한 다음, 그 폴리-실리콘을 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 형성된다.
도 5a 및 도 5b를 참조하면, 액티브층(114)이 형성된 버퍼막(116) 상에 게이트 절연막(112)이 형성되고, 그 위에 게이트 전극(106), 게이트 라인(102), 스토리지 하부 전극(132) 및 스토리지 라인(152)을 포함하는 제1 도전 패턴군과, 그 제1 도전 패턴군을 덮도록 금속 산화막(150)이 형성된다.
게이트 절연막(112)은 액티브층(114)이 형성된 버퍼막(116) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
제1 도전 패턴군은 도 6a에 도시된 바와 같이 게이트 절연막(112)이 형성된 기판(101) 상에 Al, Ta, Mo, MoW, Cu, 이들의 합금 또는 이들을 포함하는 적어도 다층 구조인 게이트 금속층을 형성한 후, 그 게이트 금속층을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
금속 산화막(150)은 제1 도전 패턴군의 상부면과 측면을 덮도록 양극산화법, Oxide 또는 Nitride 증착법, 산화(Oxidation)법 등으로 형성된다.
여기서, 양극 산화법은 도 6b에 도시된 바와 같이 전해액(162)이 담긴 용기(164) 내에 제1 도전 패턴군을 양극으로 하고, 백금이나 탄소 등을 음극(160)으로 하여 전압을 인가시켜 금속산화막(150)을 형성한다. 즉, 전압을 인가하게 되면 양극인 제1 도전 패턴군의 표면이 산화되어 제1 도전 패턴군의 상부면과 측면을 덮도록 금속산화막(150)이 형성된다. 이 때, 금속산화막(150)의 두께는 전압의 크기가 클수록 두꺼워지므로 전압의 크기에 따라 결정된다.
Oxide 또는 Nitride 증착법은 제1 도전 패턴군의 표면을 N2 또는 O2 플라즈마 기체를 이용하여 산화시켜 금속산화막(150)을 형성한다.
산화법은 제1 도전 패턴군이 형성된 하부기판(101)을 O2, N2O, NO, O2+H2의 분위기를 갖는 진공챔버에 위치시킨 후 고온에서 소정시간 동안 열을 가하면 제1 도전 패턴군의 상부면과 측면을 덮도록 금속산화막(150)을 형성한다.
그런 다음, 게이트 전극(106) 및 금속산화막(150)을 마스크로 이용하여 액티브층(114)에 N형 불순물을 주입하여 게이트 전극(106)과 비중첩된 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)이 형성된다. 이러한 액티브층(114)의 소스 및 드레인 영역(114S, 114D)은 게이트 전극(106)과 중첩되는 채널 영역(114C)을 사이에 두고 마주하게 된다. 이 때, 소스 영역(114S) 및 채널 영역(114C)과, 드레인 영역(114D) 및 채널 영역(114C) 사이에는 소스 영역(114S) 및 드레인 영역(114D)에 비해 불순물 주입량이 적은 엘디디(LDD) 영역이 금속 산화막(150)에 의해 형성될 수도 있다.
도 7a 및 도 7b를 참조하면, 제1 도전패턴군이 형성된 게이트 절연막(112) 상에 층간 절연막(126)이 형성되고, 층간 절연막(126) 및 게이트 절연막(112)을 관통하는 소스 및 드레인 콘택홀(124S, 124D)과 층간 절연막(126)을 관통하는 절연 콘택홀(134)이 형성된다.
층간 절연막(126)은 게이트 라인(102) 및 게이트 전극(106)을 포함하는 제1 도전패턴군이 형성된 게이트 절연막(112) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
이어서, 포토리소그래피 공정 및 식각 공정으로 층간 절연막(126) 및 게이트 절연막(112)을 관통하여 액티브층(114)의 소스 및 드레인 영역(114S, 114D)을 각각 노출시키는 소스 및 드레인 콘택홀(124S, 124D)이 형성된다. 이와 동시에 층간 절연막(126)을 관통하여 스토리지 하부 전극(132)을 덮도록 형성된 금속 산화막(150)을 노출시키는 절연 콘택홀(134)이 형성된다.
도 8a 및 도 8b를 참조하면, 층간 절연막(126) 상에 데이터 라인(104), 소스 전극(108), 드레인 전극(110) 및 스토리지 상부 전극(136)을 포함하는 제2 도전패턴군이 형성된다.
데이터 라인(104), 드레인 전극(110), 소스 전극(108) 및 스토리지 상부 전극(136)을 포함하는 제2 도전 패턴군은 층간 절연막(126) 상에 소스/드레인 금속층을 형성한 후, 그 소스/드레인 금속층을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
소스 전극(108) 및 드레인 전극(110)은 소스 및 드레인 컨택홀(124S, 124D) 각각을 통해 제1 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속된다.
스토리지 상부 전극(136)은 절연 콘택홀(134)에 의해 노출된 금속산화막(150)을 사이에 두고 스토리지 하부 전극(132)과 중첩된다.
도 9a 및 도 9b를 참조하면, 제2 도전 패턴군이 형성된 층간 절연막(126) 상에 보호막(118)이 형성되고, 그 보호막(118)을 관통하는 화소 콘택홀(120)이 형성된다.
보호막(118)은 제2 도전 패턴군이 형성된 층간 절연막(126) 상에 무기 절연 물질 또는 포토 아크릴 등과 같은 유기 절연 물질이 전면 증착되어 형성된다
이어서, 포토리소그래피 공정 및 식각 공정으로 보호막(118)을 관통하는 화소 콘택홀(120)이 형성된다. 화소 콘택홀(120)은 보호막(118)을 관통하여 TFT(130)의 드레인 전극(110)을 노출시킨다.
도 10a 및 도 10b를 참조하면, 보호막(118) 상에 화소 전극(122)을 포함하는 제3 도전패턴군이 형성된다.
화소 전극(122)을 포함하는 제3 도전패턴군은 보호막(118) 상에 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO), 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 등의 투명 도전막을 증착한 후, 그 투명 도전막을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
도 11은 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이며, 도 12는 도 11에서 선"Ⅲ-Ⅲ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 11 및 도 12에 도시된 박막트랜지스터 기판은 도 1 및 도 2에 도시된 박막트랜지스터 기판과 대비하여 스토리지 캐패시터가 멀티 캐패시터 형태로 형성되는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
스토리지 캐패시터(140)는 스토리지 라인(152)과 화소전극(130) 사이에 병렬 접속된 제1 및 제2 스토리지 캐패시터(Cst1, Cst2)를 구비한다.
제1 스토리지 캐패시터(Cst1)는 스토리지 상부 전극(136)이 금속 산화막(150)을 사이에 두고 스토리지 하부 전극(132)과 중첩되어 형성된다. 스토리지 상부 전극(136)은 드레인 전극(110)으로부터 신장되어 형성되므로 드레인 전극(110)을 통해 화소전극(122)과 접속된다.
스토리지 하부 전극(132)은 스토리지 전압을 공급하는 스토리지 라인(152)과 접속된다.
제2 스토리지 캐패시터(Cst2)는 스토리지 하부 전극(132)이 박막트랜지스터의 채널을 형성하는 액티브층(114)으로부터 연장된 제2 액티브층(138)과 게이트 절연막(112)을 사이에 두고 중첩되어 형성된다. 제2 액티브층(138)은 N형 또는 P형 불순물이 주입되며 박막트랜지스터(130)를 통해 화소전극(122)과 접속된다.
이와 같이, 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판의 제1 스토리지 캐패시터(Cst1)는 유전율이 상대적으로 높은 금속 산화막(150)을 이용하여 스토리지 하부 전극(132)과 스토리지 상부 전극(136) 사이를 절연시킴으로써 스토리지 캐패시터(140)의 용량값이 상대적으로 커진다. 또한, 제1 및 제2 스토리지 캐패시터(Cst1, Cst2)는 병렬 연결되어 전체 스토리지 캐패시터의 용량값은 상대적으로 증가하게 된다.
이 경우, 본 발명의 스토리지 캐패시터(140)의 용량값이 종래와 동일해지면, 스토리지 캐패시터(140)에 포함된 제1 및 제2 스토리지 캐패시터(Cst1,Cst2)의 면적을 줄일 수 있다. 줄어든 스토리지 캐패시터(140)의 면적에 의해 개구율이 종래보다 향상된다.
한편, 본 발명에 따른 박막트랜지스터 기판은 제1 도전패턴군을 덮도록 금속산화막이 형성되는 것을 예로 들어 설명하였지만, 제1 도전패턴군에 포함된 스토리지 라인 및 스토리지 전극에만 선택적으로 금속산화막이 형성될 수도 있다.
스토리지 라인 및 스토리지 전극에만 선택적으로 금속 산화막이 형성되는 경우를 CMOS형 TFT를 예로 들어 설명하기로 한다. CMOS형 TFT는 NMOS형 TFT의 게이트 전극과, PMOS형 TFT의 게이트 전극의 패터닝공정을 별도로 작업함으로써 포토리소그래피공정의 추가 없이 금속 산화막을 형성할 수 있다. 구체적으로, 게이트 전극의 패터닝공정시 이용되는 포토레지스트 패턴은 금속 산화막 형성시 스토리지 라인 및 스토리지 전극을 노출시키고 NMOS형 TFT와 PMOS형 TFT의 게이트 전극 및 게이트라인을 덮도록 형성된다. 이에 따라, 금속 산화막은 스토리지 라인 및 스토리지 전극 상에 선택적으로 형성된다.
상술한 바와 같이, 본 발명에 따른 폴리 실리콘형 박막트랜지스터 기판 및 그 제조방법은 유전율이 상대적으로 높은 금속산화막을 사이에 두고 스토리지 캐패시터의 두 전극이 중첩되어 형성된다. 스토리지 캐패시터의 용량값에 비례하는 유전율이 상대적으로 커서 각 화소 영역 내에서의 스토리지 캐패시터의 면적을 줄일 수 있어 개구율이 향상된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (10)

  1. 폴리 실리콘형 제1 액티브층을 포함하는 박막트랜지스터와;
    상기 박막트랜지스터와 접속되는 화소전극과;
    상기 화소전극에 충전된 화소전압의 변동을 방지하기 위해 병렬로 연결된 다수개의 스토리지 캐패시터를 구비하며,
    상기 다수개의 스토리지 캐패시터 중 적어도 어느 하나는
    상기 화소전극과 접속되는 스토리지 상부 전극과;
    상기 스토리지 상부 전극과 중첩되어 제1 스토리지 캐패시터를 형성하는 스토리지 하부 전극과;
    상기 스토리지 하부 전극을 이루는 금속과 화학적으로 결합된 화합물로 형성되어 상기 스토리지 하부 전극과 상기 스토리지 상부 전극을 절연시키는 금속산화막을 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 스토리지 캐패시터는
    상기 스토리지 하부 전극과 게이트 절연막을 사이에 두고 중첩되어 제2 스토리지 캐패시터를 형성하며 상기 제1 액티브층으로부터 신장된 폴리 실리콘형 제2 액티브층을 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 박막트랜지스터의 게이트 전극과 접속된 게이트라인과;
    상기 게이트라인과 상기 금속산화막을 사이에 두고 중첩되며 상기 박막트랜지스터의 소스 전극과 접속된 데이터라인을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
  4. 제 3 항에 있어서,
    상기 스토리지 하부 전극 상에 형성된 금속산화막을 노출시키며 상기 금속산화막과 데이터라인 사이에 형성되는 층간 절연막을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
  5. 폴리 실리콘형 액티브층을 포함하는 박막트랜지스터와;
    상기 박막트랜지스터의 게이트 전극과 접속되는 게이트 라인과;
    상기 게이트라인과 나란하게 형성되는 스토리지 라인과;
    상기 스토리지라인에 접속된 스토리지 하부 전극과;
    상기 스토리지 라인, 상기 스토리지 하부 전극, 상기 게이트라인 및 상기 게이트 전극의 측면과 상부면을 덮도록 형성된 금속산화막과;
    상기 게이트 라인 및 스토리지 라인과 금속산화막을 사이에 두고 교차되게 형성되어 화소 영역을 마련하는 데이터라인과;
    상기 박막트랜지스터의 드레인 전극과 접속되며 상기 화소영역에 형성된 화 소전극과;
    상기 화소전극과 접속되며 상기 금속산화막을 사이에 두고 상기 스토리지 하부 전극과 중첩되게 형성되어 스토리지 캐패시터를 이루는 스토리지 상부 전극을 구비하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판.
  6. 제 5 항에 있어서,
    상기 액티브층으로부터 신장되어 형성되는 폴리 실리콘형 제2 액티브층과 상기 스토리지 하부 전극이 게이트 절연막을 사이에 두고 중첩되어 형성되며 상기 스토리지 캐패시터와 병렬로 연결된 제2 스토리지캐패시터를 추가로 구비하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판.
  7. 제 5 항에 있어서,
    상기 스토리지 하부 전극 상에 형성된 금속산화막을 노출시키며 상기 금속산화막과 데이터라인 사이에 형성되는 층간 절연막을 추가로 구비하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판.
  8. 기판 상에 폴리 실리콘형 제1 액티브층을 형성하는 단계와;
    상기 제1 액티브층을 덮도록 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에 게이트 라인, 상기 게이트라인과 접속된 게이트 전극, 상기 게이트라인과 나란한 스토리지 라인, 상기 스토리지 라인과 접속된 스토 리지 하부 전극을 형성하는 단계와;
    상기 게이트 라인, 게이트 전극, 스토리지 라인 및 스토리지 하부 전극 중 적어도 어느 하나의 측면과 상부면에 금속 산화막을 형성하는 단계와;
    상기 스토리지 하부 전극 상의 금속 산화막을 노출시키는 층간 절연막을 형성하는 단계와;
    상기 금속 산화막을 사이에 두고 상기 스토리지 하부 전극과 중첩되어 스토리지 캐패시터를 이루는 스토리지 상부 전극, 상기 게이트라인과 교차하는 데이터라인, 상기 데이터라인과 접속되는 소스 전극, 상기 소스 전극과 마주보는 드레인 전극을 상기 층간 절연막 상에 형성하는 단계와;
    상기 층간 절연막 상에 보호막을 형성하는 단계와;
    상기 보호막 상에 상기 드레인 전극과 접속되는 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판의 제조방법.
  9. 제 8 항에 있어서,
    상기 금속 산화막을 형성하는 단계는
    상기 게이트 라인, 게이트 전극, 스토리지 라인 및 스토리지 하부 전극을 양극 산화법, 산소 또는 질소 증착법 또는 산화법으로 산화시켜 상기 금속 산화막을 형성하는 단계인 것을 특징으로 하는 박막트랜지스터 기판의 제조방법.
  10. 제 8 항에 있어서,
    상기 기판 상에 폴리 실리콘형 제1 액티브층을 형성하는 단계는
    상기 제1 액티브층으로부터 신장되며 상기 스토리지 하부 전극과 게이트 절연막을 사이에 두고 중첩되어 제2 스토리지 캐패시터를 형성하는 폴리 실리콘형 제2 액티브층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판의 제조방법.
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