KR101113354B1 - 표시 장치 및 그 제조방법 - Google Patents
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Abstract
향상된 개구율 및 정전 용량을 갖는 표시 장치 및 그 제조방법에서, 표시 장치는 기판의 제1 영역에 위치하는 박막트랜지스터 및 제1 영역과 인접한 기판의 제2 영역에 위치하는 커패시터를 포함할 수 있다. 박막트랜지스터는 활성층, 활성층과 대응하여 이격하는 게이트 전극, 활성층과 전기적으로 연결되는 소스 및 드레인 전극 및 활성층과 게이트 전극 사이에 순차적으로 형성된 제1 내지 제3 절연층을 갖는 게이트 절연막을 포함할 수 있다. 제1 절연층의 두께에 대한 제2 절연층의 두께의 비는 약 0.1 내지 약 1.5이고, 제2 절연층의 두께에 대한 제3 절연층의 두께의 비는 약 2 내지 약 12일 수 있다.
Description
본 발명의 실시예들은 표시 장치 및 그 제조방법에 관한 것이다. 보다 구체적으로 본 발명의 실시예들은 액정 표시 장치, 유기발광표시 장치 등과 같이 평면적으로 이미지를 구현할 수 있는 표시 장치 및 그 제조방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이와 같은 액정 표시 장치는 박막트랜지스터가 형성된 하부기판과 컬러필터가 형성된 상부기판에 서로 대향하게 배치된 화소 전극과 공통전극 사이의 전계를 제어하여 액정을 구동한다.
이를 위해, 액정 표시 장치는 서로 대향되게 합착된 하부기판 및 상부기판과, 하부기판 및 상부기판 사이에서 셀갭을 일정하게 유지하기 위한 스페이서와, 셀갭에 채워진 액정을 구비한다.
상부기판은 컬러 구현을 위한 컬러필터, 빛샘 방지를 위한 블랙 매트릭스 및 전계를 제어하기 위한 공통전극과, 액정 배향을 위해 도포된 배향막으로 구성된다. 하부기판은 다수의 신호배선들 및 박막트랜지스터와, 박막트랜지스터와 접속된 화소 전극과, 액정 배향을 위해 도포된 배향막으로 구성된다. 또한, 하부기판은 화소 전극에 충전된 화소전압 신호가 다음 전압신호가 충전될 때까지 안정적으로 유지되도록 하는 스토리지 커패시터를 더 구비한다.
스토리지 커패시터는 절연층을 사이에 두고 스토리지 하부전극 및 스토리지상부전극이 중첩됨으로써 형성된다. 여기서, 스토리지 커패시터는 화소전압 신호를 안정적으로 유지함과 동시에 고해상도에 적용 가능하도록 큰 용량이 요구된다. 하지만, 스토리지 커패시터의 용량을 키우기 위해 스토리지 상/하부전극의 중첩면적을 넓히게 되면 상/하부전극이 차지하는 면적만큼 개구율이 저하되는 문제점이 있다.
본 발명의 실시예들은 개구율 및 정전 용량을 향상시키는 표시 장치 및 이의 제조 방법을 제공한다.
본 발명의 실시예들에 따른 표시 장치는 기판의 제1 영역에 위치하는 박막트랜지스터 및 제1 영역과 인접한 기판의 제2 영역에 위치하는 커패시터를 포함할 수 있다. 박막트랜지스터는 활성층, 활성층과 대응하여 이격하는 게이트 전극, 활성층과 전기적으로 연결되는 소스 및 드레인 전극 및 활성층과 게이트 전극 사이에 순차적으로 형성된 제1 내지 제3 절연층을 갖는 게이트 절연막을 포함할 수 있다. 제1 절연층의 두께에 대한 제2 절연층의 두께의 비는 약 0.1 내지 약 1.5이고, 제2 절연층의 두께에 대한 제3 절연층의 두께의 비는 약 2 내지 약 12일 수 있다.
본 발명의 실시예들에 따른 표시 장치는 기판의 제1 영역에 위치하는 박막트랜지스터 및 제1 영역과 인접한 기판의 제2 영역에 위치하는 커패시터를 포함할 수 있다. 박막트랜지스터는 활성층, 활성층과 대응하여 이격하는 게이트 전극, 활성층과 전기적으로 연결되는 소스 및 드레인 전극 및 활성층과 게이트 전극 사이에 순차적으로 형성된 제1 내지 제3 절연층을 갖는 게이트 절연막을 포함할 수 있다. 커패시터는 제1 전극, 제1 전극과 대향하는 제2 전극 및 제1 전극과 제2 전극의 사이에 위치한 유전막을 포함할 수 있다. 게이트 절연막과 유전막 사이에는 단차가 있을 수 있다.
본 발명의 실시예에 의하면, 박막트랜지스터에 포함된 게이트 절연층의 절연 효과를 상승시킴과 동시에 커패시터의 정전 용량을 향상시킬 수 있다.
또한, 박막트랜지스터 및 커패시터가 각 화소에 구비되는 경우 커패시터의 전극 면적을 줄여 높은 개구율을 실현할 수 있다.
또한, 박막트랜지스터의 게이트 절연막을 서로 다른 식각 선택비를 갖는 절연층들의 적층 구조로 구현하여 제조 공정의 신뢰성 향상하고 제조 공정을 단순화할 수 있다.
도 1은 본 발명의 실시예에 의한 표시 장치의 블록도이다.
도 2는 도 1에 도시된 화소의 등가 회로도이다.
도 3은 도 1에 도시된 유지 신호 생성부의 실시예에 대한 회로도이다.
도 4는 본 발명의 실시예에 의한 표시 장치의 단면도이다.
도 5는 본 발명의 실시예에 의한 표시 장치의 단면도이다.
도 6은 본 발명의 실시예에 의한 표시 장치의 단면도이다.
도 7은 본 발명의 실시예에 의한 표시 장치의 단면도이다.
도 8은 본 발명의 실시예에 의한 표시 장치의 단면도이다.
도 9a 내지 9d는 도 4에 도시된 표시 장치의 제조방법을 설명하기 위한 단면도들이다.
도 10a 내지 10d는 도 5에 도시된 표시 장치의 제조방법을 설명하기 위한 단면도들이다.
도 11a 내지 11f는 도 6에 도시된 표시 장치의 제조방법을 설명하기 위한 단면도들이다.
도 12a 내지 12f는 도 7에 도시된 표시 장치의 제조방법을 설명하기 위한 단면도들이다.
도 2는 도 1에 도시된 화소의 등가 회로도이다.
도 3은 도 1에 도시된 유지 신호 생성부의 실시예에 대한 회로도이다.
도 4는 본 발명의 실시예에 의한 표시 장치의 단면도이다.
도 5는 본 발명의 실시예에 의한 표시 장치의 단면도이다.
도 6은 본 발명의 실시예에 의한 표시 장치의 단면도이다.
도 7은 본 발명의 실시예에 의한 표시 장치의 단면도이다.
도 8은 본 발명의 실시예에 의한 표시 장치의 단면도이다.
도 9a 내지 9d는 도 4에 도시된 표시 장치의 제조방법을 설명하기 위한 단면도들이다.
도 10a 내지 10d는 도 5에 도시된 표시 장치의 제조방법을 설명하기 위한 단면도들이다.
도 11a 내지 11f는 도 6에 도시된 표시 장치의 제조방법을 설명하기 위한 단면도들이다.
도 12a 내지 12f는 도 7에 도시된 표시 장치의 제조방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예에 의한 표시 장치 및 그 제조방법을 설명한다. 여기서 i) 첨부된 도면들에 도시된 형상, 크기, 비율, 각도, 개수 등은 개략적인 것으로 다소 변경될 수 있다. ii) 도면은 관찰자의 시선으로 도시되기 때문에 도면을 설명하는 방향이나 위치는 관찰자의 위치에 따라 다양하게 변경될 수 있다. iii) 도면 번호가 다르더라도 동일한 부분에 대해서는 동일한 도면 부호가 사용될 수 있다. iv) '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. v) 단수로 설명되는 경우 다수로도 해석될 수 있다. vi) 형상, 크기의 비교, 위치 관계 등이 '약', '실질적' 등으로 설명되지 않아도 통상의 오차 범위가 포함되도록 해석된다. vii) '~후', '~전', '이어서', '그리고', '여기서', '후속하여', '이 때' 등의 용어가 사용되더라도 시간적 위치를 한정하는 의미로 사용되지는 않는다. viii) '제1', '제2', '제3' 등의 용어는 단순히 구분의 편의를 위해 선택적, 교환적 또는 반복적으로 사용되며 한정적 의미로 해석되지 않는다. ix) '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우 '바로'가 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. x)부분들이 '~또는' 으로 연결되는 경우 부분들 단독뿐만 아니라 조합도 포함되게 해석되나 '~또는 ~중 하나'로 연결되는 경우 부분들 단독으로만 해석된다.
표시 장치
도 1은 본 발명의 실시예에 의한 표시 장치의 구성 블록도이다. 도 2는 도 1에 도시된 화소의 등가 회로도이다. 도 3은 도 1에 도시된 유지 신호 생성부의 일 실시예에 대한 회로도이다.
도 1을 참고하면, 표시 장치는 복수의 신호선들, 화소부(100), 게이트 구동부(200: gate driver), 데이터 구동부(300: data driver), 유지 신호 생성부(400: storage signal generator) 및 타이밍 제어부(500)를 포함한다.
복수의 신호선들은 데이터 라인들(D1-Dm), 게이트 라인들(G1-Gn) 및 스토리지 라인들(S1-Sn)을 포함할 수 있다. 화소부(100)는 복수의 화소(110: PX)들을 포함할 수 있다. 게이트 구동부(200: gate driver)는 게이트 라인들(G1-Gn) 각각에 게이트 신호를 인가할 수 있다. 유지 신호 생성부(400: storage signal generator)는 스토리지 라인들(S1-Sn) 각각에 유지 신호를 인가할 수 있다. 타이밍 제어부(500)는 게이트 구동부(200), 데이터 구동부(300) 및 유지 신호 생성부(400)를 제어할 수 있다.
타이밍 제어부(500)는 게이트 구동부(200), 데이터 구동부(300) 및 유지 신호 생성부(400)를 제어하기 위해 각각의 제어신호(CS1, CS2, CS3)를 인가할 수 있다. 데이터 구동부(300)는 데이터 신호(DATA)를 인가할 수 있다.
도 2를 참조하면, 화소부(100)는 서로 마주하는 제1 및 2 기판(120, 150)들과 제1 및 2 기판(120, 150)들 사이에 위치하는 액정층(160)을 포함한다. 데이터 라인들(D1-Dm), 게이트 라인들(G1-Gn) 및 스토리지 라인들(S1-Sn)은 제1 기판(120)에 위치할 수 있다.
게이트 라인들(G1-Gn)은 게이트 신호를 전달할 수 있다. 스토리지 라인들(S1-Sn)은 게이트 라인들(G1-G2n)과 교대로 배치며 유지 신호(storage signal)를 전달할 수 있다. 데이터 라인들(D1-Dm)은 데이터 전압을 전달할 수 있다.
도 1을 참조하면, 게이트 라인들(G1-Gn) 및 스토리지 라인들(S1-Sn)은 제1 방향으로 배열될 수 있다. 데이터 라인들(D1-Dm)은 상기 제1 방향과 교차하는 제2 방향으로 배열될 수 있다.
복수의 화소(110)들 각각은 데이터 라인들(D1-Dm), 게이트 라인들(G1-Gn) 및 스토리지 라인들(S1-Sn)과 연결될 수 있다. 복수의 화소(110)들은 매트릭스 형태로 배열될 수 있다.
도 2를 참조하면, 일 예로 i번째 게이트 라인(Gi)과 j번째 데이터 라인(Dj)에 연결된 화소(PX)는 게이트 라인(Gi) 및 데이터 라인(Dj)에 연결되는 박막트랜지스터(TFT), 박막트랜지스터(TFT)에 연결된 액정 커패시터(Clc: liquid crystal capacitor), 및 박막트랜지스터(TFT)와 i번째 스토리지 라인(Si)에 연결된 스토리지 커패시터(Cst: storage capacitor)를 포함할 수 있다.
박막트랜지스터(TFT)의 게이트 전극은 게이트 라인(Gi)에 연결되고, 소스 전극은 데이터 라인(Dj)에 연결되며, 드레인 전극은 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)에 연결될 수 있다.
액정 커패시터(Clc)는 제1 기판(120)의 화소 전극(1221), 제2 기판(150)의 공통 전극(152) 및 액정층(160)을 포함할 수 있다. 화소 전극(1221) 및 공통 전극(152)은 각각 액정 커패시터(Clc)의 하부 전극 및 상부 전극으로 사용될 수 있다. 화소 전극(1221)과 공통 전극(152)의 사이에 위치하는 액정층(160)은 액정 커패시터(Clc)의 유전막으로 사용될 수 있다.
화소 전극(1221)은 박막트랜지스터(TFT)와 연결될 수 있다. 공통 전극(152)은 제2 기판(150)의 전면에 위치할 수 있다. 공통 전극(152)에는 공통 전압(Vcom)이 인가될 수 있다. 공통전압(Vcom)은 일정 크기를 갖는 직류(DC) 전압일 수 있다.
도 2에서 설명된 실시예와 달리 공통 전극(152)이 제1 기판(120)에 위치할 수도 있다. 이 경우, 화소 전극(1221) 및 공통 전극(152) 중 적어도 하나가 선형 또는 막대형의 모양을 가질 수 있다.
스토리지 커패시터(Cst)는 제1 전극, 제1 전극과 마주하는 제2 전극 및 제1 전극과 제2 전극의 사이에 위치하는 유전막을 포함할 수 있다. 이 경우, 제1 전극 또는 제2 전극은 스토리지 라인(S1-Sn)일 수 있다. 이와 다르게 제1 전극 또는 제2 전극은 스토리지 라인(S1-Sn)과 전기적으로 연결될 수 있다.
게이트 구동부(200)는 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트 구동부(200)에 연결된 게이트 라인들(G1-G2n)에 순차적으로 인가할 수 있다.
유지 신호 생성부(400)는 게이트 구동부(200)와 가까이 배치된다. 유지 신호 생성부(400)는 게이트 구동부(200)로부터 게이트 신호를 받아 하이 레벨 또는 로우 레벨의 유지 신호를 생성한 후 화소부(100)에 배열된 각각의 스토리지 라인에 인가할 수 있다.
도 3은 본 발명의 실시예에 따른 유지 신호 생성부(400)의 회로도이다. 도 3에 도시된 회로도는 하나의 예로서 본 발명의 실시예에 따른 유지 신호 생성부가 도 3에 한정되는 것은 아니다.
도 3을 참조하면, i번째 유지 신호를 생성할 경우 입력단(IP)은 (i+1)번째 게이트 라인(Gi+1)과 연결되어 (i+1)번째 게이트 신호를 받을 수 있다. 그리고 출력단(OP)은 i번째 스토리지 라인(Si)과 연결되어 i번째 유지 신호를 출력할 수 있다.
유지 신호 생성부(400)는 타이밍 제어부(500)로부터 유지 제어 신호(CS3)의 일종인 제1 및 2 클록 신호(CK1 CK1B)와 부스트 신호(CK2: boost signal)를 입력 받을 수 있다. 또한, 유지 신호 생성부(400)는 타이밍 제어부(500) 또는 외부에서 하이 레벨 전원(VDD)과 로우 레벨 전원(VSS)을 인가 받을 수 있다. 유지 신호 생성부(400)은 도 3에 도시된 바와 같이 5개의 박막트랜지스터(Tr1, Tr2, Tr3, Tr4, Tr5)와 2개의 커패시터(C1, C2)를 포함할 수 있다.
제1 박막트랜지스터(Tr1)의 게이트 전극, 소스 전극 및 드레인 전극은 각각 입력단(IP), 부스트 신호(CK2)와 연결되며 및 출력단(OP)과 연결될 수 있다. 제2 및 3 박막트랜지스터(Tr2, Tr3)들의 게이트 전극은 입력단(IP) 및 제1 및 2 클록 신호(CK1, CK1B)와 연결될 수 있다. 제2 및 3 박막트랜지스터(Tr2, Tr3)들의 소스 전극은 각각 제1 및 2 클록 신호(CK1, CK1B)와 연결될 수 있다. 제4 및 5 박막트랜지스터(Tr4, Tr5)들의 게이트 전극은 제2 및 3 박막트랜지스터(Tr2, Tr3)들의 드레인 전극과 연결될 수 있다. 제4 및 5 박막트랜지스터(Tr4, Tr5)의 소스 전극은 각각 로우 레벨 전원(VSS) 및 하이 레벨 전원(VDD)에 연결될 수 있다. 제4 및 5 박막트랜지스터(Tr4, Tr5)의 드레인 전극은 출력단(OP)과 연결될 수 있다. 제1 및 2 커패시터(C1, C2)들은 각각 제4 및 5 박막트랜지스터(Tr4, Tr5)의 게이트 전극과 로우 레벨 전원(VSS) 및 하이 레벨 전원(VDD) 사이에 연결될 수 있다.
도 1 내지 3에 도시된 바와 같이 본 발명의 실시예에 의한 표시 장치는 각 화소 및 유지 신호 생성부 등에서 박막트랜지스터 및 커패시터를 포함하고 있다.
특히 화소에 구비되는 커패시터는 앞서 언급한 바와 같이 스토리지 커패시터(Cst)로서 동작할 수 있다. 스토리지 커패시터(Cst)는 데이터 신호를 안정적으로 유지함과 동시에 고해상도에 적용 가능하도록 큰 용량이 요구된다.
스토리지 커패시터(Cst)의 용량을 키우기 위해 스토리지 커패시터의 면적을 넓힐 수 있다. 그러나 이 경우, 개구율이 저하될 수 있다. 이와 다르게, 스토리지 커패시터(Cst)를 구성하는 전극 사이의 유전막의 두께를 감소시켜 스토리지 캐패시터(Cst)의 용량을 증가시킬 수 있다. 그러나 이 경우, 박막트랜지스터(TFT)의 게이트 절연막도 얇아져 게이트 전극 및 소스 및 드레인 전극 간의 기생 캐패시턴스가 증가되어 구동 특성이 저하될 수 있다.
이에 본 발명의 실시예들은 박막트랜지스터(TFT)가 형성된 영역의 게이트 절연막의 두께와 스토리지 커패시터(Cst)가 형성된 유전막의 두께를 다르게 하여 박막트랜지스터(TFT)의 절연 효과를 상승시킴과 동시에 스토리지 커패시터(Cst)에 의한 정전 용량을 향상시킬 수 있다.
박막트랜지스터(TFT) 및 스토리지 커패시터(Cst)는 앞서 언급한 바와 같이 화소부(100) 및 유지 신호 생성부(400)에 위치한다. 화소부(100) 및 유지 신호 생성부(400)에 위치하는 박막트랜지스터(TFT) 및 스토리지 커패시터(Cst)는 제1 기판(120) 상에 동일한 공정을 통해 형성될 수 있다. 따라서 도면을 통해 설명되는 박막트랜지스터(TFT) 및 스토리지 커패시터(Cst)는 화소부(100) 뿐 아니라 유지 신호 생성부(400) 등 주변 회로 영역에 구비될 수 있다.
또한, 이하 설명되는 실시예들은 설명의 편의를 위하여 박막 박막트랜지스터인 박막트랜지스터(TFT) 와 스토리지 커패시터(Cst)가 형성된 제1 기판(120)의 일 영역에 대해 설명하도록 한다.
도 4는 본 발명의 실시예에 의한 표시 장치의 단면도이다.
도 4를 참조하면, 표시 장치는 제1 기판(120), 제1 기판(120)의 제1 영역에 위치하는 박막트랜지스터(TFT) 및 제2 영역에 위치하는 커패시터(C)를 포함한다.
박막트랜지스터(TFT)는 제1 기판(120) 상에 형성되는 게이트 전극(121), 게이트 전극(121) 상에 형성되는 게이트 절연막(1222a), 게이트 절연막(1222a) 상에 형성되는 활성층(124a), 활성층(124a) 상에 형성되는 소스 전극(126) 및 드레인 전극(128)을 구비한다. 그리고 활성층(124a)과 소스 및 드레인 전극(126, 128)의 사이에는 저항성 접촉층(124b)이 위치할 수 있다.
게이트 전극(121)은 게이트 라인(도시 안됨)과 전기적으로 연결된다. 그리고 게이트 전극(121)은 상기 게이트 라인으로부터 게이트 신호를 공급받는다.
게이트 절연막(1222a)은 제1 내지 3 절연층(122a, 122b, 122c)들이 게이트 전극(121) 상에 순차적으로 적층되어 형성된다.
제3 절연층(122c) 및 제2 절연층(122b)은 서로 다른 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 이 경우, 공정상 제2 절연층(122b)은 제3 절연층(122c)의 식각 공정에서 식각 저지막으로 사용될 수 있다. 따라서 제3 절연층(122c)에 대한 식각 공정에서 제2 절연층(122b)의 하부 구조물을 보호할 수 있으며 제3 절연층(122c)을 충분히 식각할 수 있다.
예를 들어, 제1 및 3 절연층(122a, 122c)은 실리콘 질화물(SiNx)을 포함하고, 제1 및 3 절연층(122a, 122c) 사이에 위치하는 제2 절연층(122b)은 실리콘 산화물을 포함할 수 있다. 여기서, 실리콘 산화물을 포함하는 제2 절연층(122b)과 실리콘 질화물을 포함하는 제3 절연층(122c)의 식각 선택비는 약 1:20 내지 약 1:8 정도로 상대적으로 높다. 따라서, 제3 절연층(122c)에 대한 식각 공정시 제2 절연층(122b)이 충분히 식각 저지막의 역할을 할 수 있다.
일반적으로 실리콘 산화물은 절연특성을 나타내는 수치인 BV(Break Voltage, 단위: MV/cm)가 실리콘 질화물보다 우수하다. 또한, 표면 거칠기(roughness)나 표면 균일도(uniformity)가 실리콘 질화물보다 우수하다. 그러나 실리콘 산화물은 두껍게 형성하기 어렵고 유전율 측면에서 실리콘 질화물보다 낮다. 또한, 수소를 포함하는 실란(SiH4) 가스를 사용하여 실리콘 질화막이 형성되기 때문에 표면 거칠기(roughness) 또는 표면 균일도(uniformity)가 실리콘 산화막보다 낮다.
게이트 절연막(1222a)은 게이트 전극(121) 상에 형성되어 게이트 전극(121)과 소스 및 드레인 전극(126, 128)을 전기적으로 절연한다. 본 발명의 실시예의 경우 게이트 절연막(1222a)이 실리콘 산화물을 포함하는 제2 절연층(122b)을 갖기 때문에 충분한 절연특성을 확보할 수 있다.
보다 구체적으로, 제1 절연층(122a)의 두께(T1)에 대한 제2 절연층(122b)의 두께(T2)의 비(T2/T1)가 약 0.1 미만인 경우, 제2 절연층(122b)의 두께가 상대적으로 얇아져서 화학 기상 증착 방법으로 증착되는 제2 절연층(122b)의 두께 균일도(thickness uniformity)가 낮아지며 누설 전류 특성(break down voltage characteristics)이 저하된다. 반면에 실리콘 산화물을 포함하는 제1 절연층(122a)의 두께(T1)에 대한 제2 절연층(122b)의 두께(T2)의 비(T2/T1)가 약 1.5를 초과하는 경우, 제1 절연층(122a)의 두께(T1)가 상대적으로 커져 질화물 채용시 높일 수 있는 캐패시턴스를 충분히 높일 수 없다.
또한, 제2 절연층(122b)의 두께(T2)에 대한 제3 절연층(122c)의 두께(T3)의 비(T3/T2)가 약 2 미만인 경우, 실리콘 산화물을 포함하는 제2 절연층(122b)의 두께(T2)가 상대적으로 얇아서 원하는 누설 전류 특성을 확보할 수 없다. 반면에 제1 절연층(122a)의 두께(T1)에 대한 제3 절연층(122c)의 두께(T3)의 비(T3/T1)가 약 12를 초과하는 경우, 제3 절연층(122c)의 두께(T3)가 과도하게 높아 박막트랜지스터(TFT)의 게이트 전극(121)에 걸리는 전압에 대한 민감도(sensitivity)가 낮아지고 소스 전극(126) 및 드레인 전극(128)이 제2 절연층(122b) 및 제3 절연층(122c) 간에 형성될 수 있는 단차를 효과적으로 도포할 수 없다.
따라서, 제1 절연층(122a)의 두께(T1)에 대한 제2 절연층(122b)의 두께(T2)의 비(T2/T1)는 약 0.1 내지 약 1.5이고, 제2 절연층(122b)의 두께(T2)에 대한 제3 절연층(122c)의 두께(T3)의 비(T3/T2)는 약 2 내지 약 12일 수 있다.
일 예로, 제1 절연층(122a), 제2 절연층(122b) 및 제3 절연층(122c)의 두께(T1, T2, T3)는 각각 약 400Å, 약 400Å 및 약 2000Å일 수 있다. 다른 예로, 제1 절연층(122a)의 두께(T1)은 약 800Å 내지 약 1000Å일 수 있고, 제2 절연층(122b)의 두께(T2) 및 제3 절연층(122c)의 두께(T3)은 각각 약 200 Å 및 약 2000 Å일 수 있다.
활성층(124a)은 소스 전극(126) 및 드레인 전극(128) 사이에 채널 영역을 가질 수 있다. 활성층(124a)과 소스 전극(126)의 사이와 활성층(124a)과 드레인 전극(128)의 사이에는 저항성 접촉층(124b)이 위치할 수 있다. 저항성 접촉층(124b)은 활성층(124a)이 비정질 실리콘을 포함하고 소스 전극(126) 및 드레인 전극(128)이 금속을 포함할 때 발생할 수 있는 접촉 저항을 줄일 수 있다. 활성층(124a)은 불순물이 도핑되지 않은 비정질실리콘(a-Si)을 포함할 수 있다. 저항성 접촉층(124b)은 N형 또는 P형 불순물이 도핑된 비정질 실리콘을 포함할 수 있다. 이와 같은 활성층(124a)은 게이트 전극(121)에 게이트 신호가 공급될 때 소스 전극(126)에 공급된 소정의 전압을 드레인 전극(128)으로 공급한다.
게이트 전극(121)은 활성층(124a)의 채널 영역과 대응하되 떨어져 위치한다. 도 4에 도시된 바와 같이, 소스 및 드레인 전극(126, 128) 중 적어도 하나의 전극이 활성층(124a)의 밖의 부분에서 제2 절연층(122b)과 직접 접촉하는 경우, 소스 및 드레인 전극(126, 128)과 게이트 전극(121) 사이에 활성층(124a) 및 저항성 접촉층(124b)의 두께만큼 거리가 감소한다. 따라서 거리에 반비례하는 소스 및 드레인 전극(126, 128)과 게이트 전극(121) 간의 기생 커패시턴스는 증가하게 된다. 또한, 본 발명의 실시예에 따르면, 유전율이 상대적으로 높은 제1 절연층(122a) 및 제2 절연층(122c)를 채용하기 때문에 기생 커패시턴스의 증가는 상대적으로 클 수 있다.
또한, 소스 및 드레인 전극(126, 128) 중 적어도 하나의 전극이 제2 절연층(122b)과 접하는 경우 소스 및 드레인 전극(126, 128)이 적어도 활성층(124a) 및 저항성 접촉층(124b)의 두께만큼의 단차를 도포하여야 하므로 소스 및 드레인 전극(126, 128)의 박리나 소스 및 드레인 전극(126, 128)의 부산물로 인한 쇼트 문제가 야기될 수 있다.
따라서, 비록 구체적으로 도시하지는 않았지만 소스 및 드레인 전극(126, 128)이 활성층(124a)의 위쪽 즉, 상기 활성층(124a) 및 저항성 접촉층(124b)과 중첩되는 영역에서만 위치하도록 하여 소스 및 드레인 전극(126, 128) 및 게이트 전극(121) 간의 기생 커패시턴스의 증가를 억제할 수 있다. 이 경우, 게이트 전극(121)과 소스 및 드레인 전극(126, 128) 사이에는 제1 내지 제3 절연층(122a, 122b, 122c), 활성층(124a), 저항성 접촉층(124b)까지 총 5개 층이 위치하므로 게이트 전극(121) 및 소스 및 드레인 전극(126, 128)에 의한 기생 커패시턴스 영향을 줄일 수 있다. 또한, 소스 및 드레인 전극(126, 128)의 단차 도포로 인한 문제를 없앨 수 있다.
또한, 본 실시예에서는 화소 영역의 박막트랜지스터만을 예로 들어 설명하고 있으나 유지 신호 생성부와 같은 주변 회로부에도 실질적으로 동일한 공정으로 동일한 형태의 박막트랜지스터 및 커패시터를 형성할 수 있다. 특히 주변 회로부의 경우 화소 영역에 비해 비교적 작은 기생 커패시턴스에도 신뢰성에 영향을 미치기 때문에 상술한 바와 같은 기생 커패시턴스를 줄이는 것이 요구될 수 있다.
제1 기판(120)의 제1 영역에 인접하여 위치한 제2 영역에 형성되는 커패시터(C)는 유전막(1222b)을 사이에 두고 제1 전극(123)과 제2 전극(129)이 중첩되어 형성된다.
여기서, 제1 전극(123)은 박막트랜지스터(TFT)의 게이트 전극(121)과 실질적으로 동일한 물질을 포함할 수 있다. 또한, 제1 전극(123)은 박막트랜지스터(TFT)의 게이트 전극(121)과 동일층에 위치할 수 있다. 여기서 동일층에 위치한다는 표현은 적어도 하나 이상의 막을 포함하는 기저 구조물 위에 동일한 증착 공정을 통해서 증착되고 패터닝되어 형성되는 경우를 의미한다.
제2 전극(129)은 박막트랜지스터(TFT)의 소스 및 드레인 전극(126, 128)과 동일한 물질을 포함할 수 있다. 또한, 제2 전극(129)은 박막트랜지스터(TFT)의 소스 및 드레인 전극(126, 128)과 동일층에 위치할 수 있다. 제2 전극(129)는 박막트랜지스터(TFT)의 드레인 전극(128)과 전기적으로 연결될 수 있다.
커패시터(C)가 화소에 구비되는 스토리지 커패시터(Cst)로 구현되는 경우 제1 전극(123)은 게이트 라인(도시 안됨)와 평행하게 제1 방향으로 배열되는 스토리지 라인(도시 안됨)과 일체로 형성될 수 있다. 이와 다르게 커패시터(C)는 스토리지 라인과 전기적으로 연결될 수 있다. 따라서, 제1 전극(123)으로는 스토리지 라인으로 제공되는 유지 신호가 인가된다. 액정 표시 장치의 경우 스토리지 라인을 통해 제1 전극(123)에 공통전압이 인가될 수 있다. 그러나 유기발광표시 장치의 경우에 공통전압이 반드시 필요한 것은 아니다.
본 발명의 실시예의 경우, 커패시터(C)의 유전막(1222b)은 제1 절연층(122a) 및 제2 절연층(122b)의 적층 구조를 갖는다. 즉, 박막트랜지스터(TFT)의 게이트 절연막(1222a)과 비교할 때 제3 절연층(122c)이 제거된 상태로 구현된다.
즉, 제1 절연층(122a) 및 제2 절연층(122b)은 각각 실리콘 질화물 및 실리콘 산화물을 포함하므로 유전막(1222b)은 실리콘 질화물과 실리콘 산화물의 적층 구조를 갖는다.
여기서, 제1 절연층(122a)의 두께(T1)에 대한 제2 절연층(122b)의 두께(T2)의 비(T2/T1)가 약 0.1 미만인 경우, 제2 절연층(122b)의 두께가 상대적으로 얇아져서 화학 기상 증착 방법으로 증착되는 제2 절연층(122b)의 두께 균일도(thickness uniformity)가 낮아지고 실리콘 산화물의 두께가 얇아져 제1 전극(123)과 제2 전극(129) 사이에서 발생할 수 있는 정전기를 효과적으로 방지할 수 없다. 반면에 실리콘 산화물을 포함하는 제1 절연층(122a)의 두께(T1)에 대한 제2 절연층(122b)의 두께(T2)의 비(T2/T1)가 약 1.5를 초과하는 경우, 제1 절연층(122a)의 두께(T1)가 상대적으로 커져 질화물 채용시 높일 수 있는 캐패시턴스를 충분히 높일 수 없다.
따라서, 제1 절연층(122a)의 두께(T1)에 대한 제2 절연층(122b)의 두께(T2)의 비(T2/T1)는 약 0.1 내지 약 1.5일 수 있다. 일 예로, 제1 절연층(122a) 및 제2 절연층(122b)의 두께(T1, T2, T3)는 각각 약 400Å 및 400Å일 수 있다. 다른 예로, 제1 절연층(122a)의 두께(T1)은 약 800Å 내지 약 1000Å이고, 제2 절연층(122b)의 두께(T2)는 약 200 Å일 수 있다.
이와 같이 본 발명의 실시예에서는 제2 영역에 형성된 게이트 절연막(1222a)의 소정 두께를 차지하는 제3 절연층(122c)을 제거하여 커패시터(C)의 유전막(1222b)을 구현함으로써 제1 전극(123)과 제2 전극(129) 사이의 거리를 감소시키고 커패시터의 정전 용량을 증가시킬 수 있다.
이는 커패시터(C)가 화소에 구비되는 스토리지 커패시터(Cst)로 구현될 경우, 정전 용량이 증대됨에 따라 제1 및 2 전극(123, 129)의 면적을 줄일 수 있게 되어 높은 개구율을 실현함과 동시에 스토리지 커패시터의 정전 용량을 확보할 수 있다.
즉, 도 4에 도시된 실시예에 의할 경우, 박막트랜지스터(TFT)가 형성된 제1 영역과 캐패시터(C)가 형성된 제2 영역은 제2 영역에서 제3 절연층(122c)이 제거되므로, 도 4에 도시된 바와 같이 상기 제3 절연층(122c)의 두께(d)만큼 단차진 구조로 구현되며, 이를 통해 상기 박막트랜지스터의 절연 효과를 상승시킴과 동시에 상기 커패시터에 의한 정전 용량을 향상시킬 수 있다.
도 5는 본 발명의 다른 실시예에 의한 표시 장치의 단면도이다.
단, 도 5에 도시된 실시예는 커패시터(C)가 형성된 제2 영역에서 유전막이 실리콘 질화물을 포함하는 제1 절연층(122a')으로 구현된다는 점을 제외하고 도 4에 도시된 실시예와 실질적으로 동일하다. 따라서 동일한 구성요소에 대해서는 동일한 도면부호를 사용하고 상세한 설명은 생략하도록 한다.
도 5를 참조하면, 표시 장치는 제1 기판(120), 제1 기판(120)의 제1 영역에 형성되는 박막트랜지스터(TFT) 및 제2 영역에 형성되는 커패시터(C)를 포함한다.
이 때, 박막트랜지스터(TFT)의 구조는 앞서 도 4에 도시된 실시예와 실질적으로 동일하다. 따라서 더 이상의 설명은 생략한다. 제1 기판(120)의 제1 영역에 인접하여 위치한 제2 영역에 형성되는 커패시터(C)는 유전막(122a')을 사이에 두고 제1 전극(123)과 제2 전극(129)이 중첩된다.
유전막(122a')은 제1 절연층(122a')의 단층 구조로 구현된다. 박막트랜지스터(TFT)의 게이트 절연막(1222a')과 비교할 때 제2 및 3 절연층(122b', 122c')이 제거된 상태로 구현된다. 일 예로, 유전막(122a')의 두께는 약 800Å 내지 1000Å일 수 있다. 다른 예로, 유전막(122')의 두께는 약 200Å일 수 있다.
본 발명의 실시예에서는 유전율이 높은 실리콘 질화물로 커패시터의 유전막(122a')을 구현함으로써, 제1 전극(123)과 제2 전극(129) 사이의 거리를 감소시킨다. 따라서 커패시터의 정전 용량을 증대시킬 수 있다.
커패시터가 화소에 구비되는 스토리지 커패시터(Cst)로 구현될 경우, 정전 용량이 증대됨에 따라 제1 및 2 전극(123, 129)의 면적을 줄일 수 있게 되어 높은 개구율을 실현함과 동시에 스토리지 커패시터의 정전 용량을 확보할 수 있다.
즉, 도 5에 도시된 실시예에 의할 경우, 박막트랜지스터(TFT)가 형성된 제1 영역과 커패시터(C)가 형성된 제2 영역은 제2 영역에서 제 2 및 3 절연층(122b', 122c')이 제거된다. 따라서 도 5에 도시된 바와 같이 제 2 및 3 절연층(122b', 122c')의 두께(d')만큼 단차진 구조로 구현된다. 결과적으로 박막트랜지스터(TFT)의 절연 효과를 상승시킴과 동시에 커패시터에 의한 정전 용량을 향상시킬 수 있다.
도 6은 본 발명의 다른 실시예에 의한 표시 장치의 단면도이다.
도 6에 도시된 실시예는 커패시터가 형성된 제2 영역에서 제1 전극 및 제2 전극과 각각 전기적으로 연결되는 투명 도전 전극이 더 형성되는 점을 제외하고 도 4에서 설명된 실시예에 실질적으로 동일하다. 따라서 동일한 구성요소에 대해서는 동일한 도면부호를 사용하고 상세한 설명은 생략하도록 한다.
도 6에 도시된 실시예는 커패시터(C)가 화소에 구비되는 스토리지 커패시터(Cst)로 구현되는 경우에 적용되는 것이다. 도 6에 도시된 바와 같이 커패시터의 제1 및 2 전극(123', 129')과 각각 전기적으로 연결되는 제1 및 2 투명 도전막(130, 132)이 형성된다.
제1 및 2 전극(123', 129')은 불투명 금속을 포함한다. 따라서 표시 장치의 투과 영역이 줄어들어 개구율이 저하될 수 있다. 개구율 저하를 방지하기 위하여 도 6에 도시된 실시예에서는 제1 및 2 전극(123', 129')의 면적을 최소화하는 동시에 제1 및 2 전극(123', 129')와 각각 연결되는 제1 및 2 투명 도전막(130, 132)의 면적을 넓혀 정전 용량을 확보한다. 따라서 개구율 저하 문제를 해결할 수 있다.
여기서 제1 및 2 투명 도전막(130, 132)은 ITO(indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등과 같은 투명 도전성 물질을 포함할 수 있다.
도 6에 도시된 바와 같이, 제1 및 2 투명 도전막(130, 132)이 각각 제1 및 2 전극(123', 129')의 끝단 상부에 일부 중첩되는 형태로 구현될 수 있다. 이와 다르게, 제1 및 2 투명 도전막(130, 132)은 각각 제1 및 2 전극(123', 129')을 완전히 덮는 형태로 구현될 수도 있다. 이와 또 다르게, 제1 및 2 투명 도전막(130, 132)이 각 화소의 투과 영역 상에 형성되고 제1 및 2 투명 도전막(130, 132)의 상부에 각각 제1 및 2 전극(123', 129')이 위치할 수도 있다.
도 7은 본 발명의 다른 실시예에 의한 표시 장치의 단면도이다.
도 7에 도시된 실시예는 커패시터가 형성된 제2 영역에서 제1 전극(123') 및 제2 전극(129')과 각각 전기적으로 연결되는 투명 도전막(130, 132)들이 더 형성되는 점을 제외하고 도 5의 실시예와 실질적으로 동일하다. 따라서 동일한 구성요소에 대해서는 동일한 도면부호를 사용하고 상세한 설명은 생략하도록 한다.
도 7에 도시된 실시예는 커패시터(C)가 화소에 구비되는 스토리지 커패시터(Cst)로 구현되는 경우에 적용되는 것으로, 도시된 바와 같이 커패시터의 제1 및 2 전극(123', 129')과 각각 전기적으로 연결되는 제1 및 2 투명 도전막(130, 132)이 형성됨을 특징으로 한다.
도 6의 실시예와 비교하여 제1 및 2 전극(123', 129') 사이에 형성되는 유전막이 실리콘 질화물로 구현되는 제1 절연층(122a')의 단층 구조로 구현되는 점에서 그 차이가 있으며, 제1 및 2 투명 도전막(130, 132)이 추가로 더 형성되는 목적은 도 6의 실시예와 동일하다.
즉, 제1 및 2 전극(123', 129')의 면적을 최소화하고, 제1 및 2 전극(123', 129')과 각각 연결되는 제1 및 2 투명 도전막(130, 132)의 면적을 넓혀 정전 용량을 확보하면서도 개구율 저하의 문제를 극복하기 위함이다. 이 때, 제1 및 2 투명 도전막(130, 132)에 포함된 투명 도전성 물질은 ITO(indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등을 포함할 수 있다.
도 8은 본 발명의 다른 실시예에 의한 표시 장치의 단면도이다.
단, 도 8에 도시된 실시예는 커패시터(C)가 형성된 제2 영역에서 유전막(1222b')이 제1 영역에 형성된 제1 내지 제3 절연층(122a, 122b, 122c)으로 구현되는 게이트 절연막(1222a)과 활성층(124a) 및 저항성 접촉층(124b)의 5개 층으로 구현된다는 점을 제외하고 도 4에 도시된 실시예와 실질적으로 동일하다. 따라서 동일한 구성요소에 대해서는 동일한 도면부호를 사용하고 상세한 설명은 생략하도록 한다.
도 8을 참조하면, 표시 장치는 제1 기판(120), 제1 기판(120)의 제1 영역에 형성되는 박막트랜지스터(TFT) 및 제2 영역에 형성되는 커패시터(C)를 포함한다.
이 때, 박막트랜지스터(TFT)의 구조는 앞서 도 4에 도시된 실시예와 실질적으로 동일하다. 따라서 더 이상의 설명은 생략한다. 제1 기판(120)의 제1 영역에 인접하여 위치한 제2 영역에 형성되는 커패시터(C)는 유전막(1222b')을 사이에 두고 제1 전극(123)과 제2 전극(129)이 중첩된다.
상기 유전막(1222b')은 앞서 언급한 바와 같이 박막트랜지스터(TFT)의 게이트 절연막(1222a)과 비교할 때 상기 게이트 절연막(1222a) 상부에 활성층(124a) 및 저항성 접촉층(124b)이 더 포함되어 구성된다.
표시 장치의 제조방법
도 9 내지 12는 본 발명의 실시예들에 의한 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 9a 내지 9d는 도 4에 도시된 실시예에 의한 표시 장치의 제조 공정을 나타내는 단면도이다.
도 9a를 참조하면, 박막트랜지스터(TFT)가 형성되는 제1 기판(120)의 제1 영역에 게이트 전극(121)을 형성한다. 그리고 제1 영역과 인접하여 위치하고 커패시터(C)가 형성되는 제2 영역에 제1 전극(123)을 형성한다.
게이트 전극(121) 및 제1 전극(123)은 도전성 물질을 포함할 수 있다. 도전성 물질의 예들은 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타늄, 텅스텐, 구리, 은 등의 금속 또는 이들의 합금 등을 포함할 수 있다. 게이트 전극(121) 및 제1 전극(123)은 단일층으로 형성될 수 있다. 이와 다르게, 게이트 전극(121) 및 제1 전극(123)은 물리적 성질이 다른 두 개 이상의 층을 포함할 수 있다.
보다 구체적으로 도전성 물질을 포함하는 도전막을 스퍼터링 공정, 물리 화학 기상 증착 공정 등의 증착 공정을 통해 제1 기판(120) 상에 형성한다. 그 후 도전막에 포토리소그래피 공정과 같은 패터닝 공정을 수행하여 게이트 전극(121) 및 제1 전극(123)을 형성한다.
도 9b를 참조하면, 게이트 전극(121) 및 제1 전극(123)이 형성된 제1 기판(120) 상에 게이트 절연막(1222a) 및 비정질 실리콘층(124a'), 불술물이 도핑된 비정질 실리콘층(124b')을 순차적으로 형성할 수 있다.
본 발명의 실시예에 따르면 게이트 절연막(1222a)은 제1 내지 제3 절연층(122a, 122b, 122c)을 포함할 수 있다. 제1 및 3 절연층(122a, 122c)은 실리콘 질화물을 포함한다. 제1 및 3 절연층(122a, 122c) 사이에 형성되는 제 2 절연층(122b)은 실리콘 산화물을 포함할 수 있다.
여기서, 제1 절연층(122a)의 두께(T1)에 대한 제2 절연층(122b)의 두께(T2)의 비(T2/T1)는 약 0.1 내지 약 1.5이고, 제2 절연층(122b)의 두께(T2)에 대한 제3 절연층(122c)의 두께(T3)의 비(T3/T2)는 약 2 내지 약 12일 수 있다. 이러한 두께의 비는 상술한 바와 같이 BV 특성, 정전기 특성, 두께 균일 특성, 정전 용량 등을 고려하여 결정되며 이에 대해서는 이미 상세히 기술하였는바 생략한다.
도 9c를 참조하면, 제1 영역 상에 형성된 비정질 실리콘층(124a') 및 도프트 비정질 실리콘층(124b')이 포토리소그래피 공정과 같은 패터닝 공정을 통해 각각 활성층(124a) 및 저항성 접촉층(124b)으로 변화시킨다.
제2 영역에 형성된 제3 절연층(122c)은 비정질 실리콘층(124a') 및 도프트 비정질 실리콘층(124b')을 패터닝할 때 제거될 수 있다. 이 경우, 게이트 절연막(1222a)에 포함된 제3 절연층(122c)은 활성층(124a)와 실질적으로 동일한 측부 식각면을 가질 수 있다. 이와 다르게, 별도의 식각 공정에 의해서도 제거될 수 있다.
여기서, 제3 절연층(122c) 및 제2 절연층(122b)는 서로 다른 식각 선택비(etching selectivity)를 갖는 절연 물질을 포함할 수 있다. 예를 들어, 제3 절연층(122c) 및 제2 절연층(122b)은 각각 실리콘 질화물 및 실리콘 산화물을 포함할 수 있다.
제2 절연층(122b)이 제3 절연층(122c)과 다른 식각 선택비를 갖기 때문에, 제2 영역에 형성된 제3 절연층(122c)이 제거될 때 제2 절연층(122b)은 식각 저지막으로 사용될 수 있다.
보다 구체적으로, 실리콘 질화물을 포함하는 제2 절연층 (122b)과 실리콘 산화물을 포함하는 제3 절연층(122c)과의 식각 선택비는 1:20 내지 1:8 정도로 상대적으로 높다. 따라서 제3 절연층(122c)의 식각시 제2 절연층(122b)이 충분히 식각 저지막으로 사용될 수 있다.
도 9d를 참조하면, 제1 영역의 활성층(124a) 및 저항성 접촉층(124b) 위에는 저항성 접촉층(124b)과 각각 접촉되는 소스/ 드레인 전극(126, 128)이 형성되고, 제2 영역에는 제1 전극(123)과 중첩되는 제2 절연층(122b) 상에 제2 전극(129)이 형성된다. 소스 전극(126), 드레인 전극(128) 및 제2 전극(129)은 스퍼터링, 화학 기상 증착 등의 증착 방법으로 형성될 수 있다.
구체적으로 소스 전극(126), 드레인 전극(128) 및 제2 전극(129)이 몰리브덴(Mo), 몰리브덴 텅스텐(MoW)) 등의 금속을 포함하는 경우, 스퍼터링 공정으로 도전막을 형성한다. 그 후, 도전막을 패터닝하여 소스 전극(126), 드레인 전극(128) 및 제2 전극(129)을 형성한다. 이 때, 소스 전극(126)과 드레인 전극(128)의 사이에 노출되는 저항성 접촉층(124b)은 활성층(124a)이 노출되도록 제거될 수 있다.
소스 및 드레인 전극(126, 128) 중 적어도 하나의 전극은 제2 절연막(122b)와 접촉할 수 있다. 그러나 이와 다르게, 소스 및 드레인 전극(126, 128)이 활성층(124a)의 위쪽에만 형성될 수도 있다. 이 경우, 게이트 전극(121)과 소스 및 드레인 전극(126, 128) 사이에는 제1 내지 제3 절연층(122a, 122b, 122c), 활성층(124a) 및 저항성 접촉층(124b)까지 총 5개 층이 위치된다. 따라서 게이트 전극(121) 및 소스 및 드레인 전극(126, 128)에 의한 기생 커패시턴스 영향을 최소화할 수 있게 된다.
본 발명의 실시예에서는 제2 영역에서 유전막(1222b)이 제3 절연층(122c)을 제외한 제2 절연층(122b) 및 제1 절연층(122a)만을 포함하여 커패시터를 구현함으로써 제1 전극(123)과 제2 전극(129) 사이의 거리를 감소시키며, 이를 통해 커패시터의 정전 용량을 증대 시킬 수 있다. 따라서 유전막(1222b)을 채용하는 커패시터(C)의 정전 용량을 증가시킬 수 있다. 결과적으로 정전 용량이 증대됨에 따라 제1 및 2 전극(121, 129)의 면적을 줄일 수 있게 되어 높은 개구율을 실현함과 동시에 스토리지 커패시터의 정전 용량을 확보할 수 있다.
도 9에 도시된 실시예에 의할 경우, 제2 영역에서 제3 절연층(122c)이 제거된다. 따라서 도 9d에 도시된 바와 같이 제1 영역 및 제2 영역이 제3 절연층(122c)의 두께(d)만큼 단차지게 된다. 이를 통해 박막트랜지스터의 절연 효과를 상승시킴과 동시에 커패시터에 의한 정전 용량을 향상시킬 수 있다.
도 10a 내지 10d 도 5에 도시된 표시 장치의 제조 공정을 나타내는 단면도들이다.
도 10에 도시된 실시예는 커패시터가 형성된 제2 영역에서 제3 절연층뿐 아니라 제2 절연층도 제거되어 제1 및 2 전극 사이에 형성되는 유전막이 제1 절연층만을 포함한다는 점만을 제외하고 도 9의 실시예와 실질적으로 동일하다. 따라서 동일한 구성요소에 대해서는 동일한 도면부호를 사용하고 상세한 설명은 생략하도록 한다.
도 10a는 도 10a의 공정과 동일하다. 즉, 박막트랜지스터(TFT)가 형성되는 제1 기판(120)의 제1 영역에 게이트 전극(121)이 형성된다. 그리고 제1 영역과 인접하여 위치하고 커패시터(C)가 형성되는 제2 영역에 제1 전극(123)이 형성된다.
도 10b를 참조하면, 게이트 전극(121) 및 제1 전극(123)을 포함하는 제1 기판(120) 상에 제1 절연층(122a'), 제2 절연층(122b'), 제3 절연층(122c'), 비정질 실리콘층(124a') 및 도프트 비정질 실리콘층(124b')이 순차적으로 형성한다. 제1 절연층(122a'), 제2 절연층(122b') 및 제3 절연층(122c')간의 두께 비에 대해서는 도 9에서 설명하였는바 생략한다.
도 10c를 참조하면, 제1 영역 상에 형성된 비정질 실리콘층(124a') 및 도프트 비정질 실리콘층(124b')에 포토리소그래피 공정과 같은 패터닝 공정을 수행하여 활성층(124a) 및 저항성 접촉층(124b)으로 변화시킨다. 상기 패터닝 공정에서 제2 영역에 형성된 제2 절연층(122b') 및 제3 절연층(122c')은 제거될 수 있다. 이 경우, 게이트 절연막(1222a')에 포함된 제2 절연층(122b') 및 제3 절연층(122c')은 활성층(124a)와 실질적으로 동일한 측부 식각면을 가질 수 있다. 이와 다르게, 제2 영역에 형성된 제2 절연층(122b') 및 제3 절연층(122c')은 별도의 식각 공정에 의해서 제거될 수도 있다.
제2 절연층(122b')과 제1 절연층(122a')은 다른 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(122b') 및 제1 절연층(122a')은 각각 실리콘 산화물 및 실리콘 질화물을 포함할 수 있다.
실리콘 산화물을 포함하는 제2 절연층(122b')과 실리콘 질화물을 포함하는 제1 절연층(122a')의 식각 선택비는 약 1:20 내지 약 1:8 정도로 상대적으로 높다. 따라서, 제2 영역에 위치하는 제2 절연층(122b')을 제거할 때 제1 절연층(122a')은 식각 저지막으로 사용될 수 있다. 따라서 제2 절연층(122b')을 충분히 제거할 수 있으며 제1 절연층(122a') 하부의 구조물을 효과적으로 보호할 수 있다.
도 10d를 참조하면, 활성층(124a)이 형성된 제1 영역에는 저항성 접촉층(124b)과 각각 접촉되는 소스/ 드레인 전극(126, 128)을 형성한다. 제2 영역에는 제1 전극(123)과 중첩되는 제1 절연층(122a') 상에 제2 전극(129)을 형성한다.
도 10d에 도시된 바와 같이 소스 및 드레인 전극(126, 128) 중 적어도 하나의 전극이 제1 절연막(122a')과 접촉할 수 있다. 이와 다르게, 소스 및 드레인 전극(126, 128)이 활성층(124a)의 위쪽에만 위치할 수 있다. 이 경우, 기생 커패시턴스를 줄일 수 있는 효과가 있다.
도 11a 내 11f 도 6에 도시된 표시 장치의 제조 공정을 나타내는 단면도이다.
본 실시예는 커패시터가 형성된 제2 영역에서 제1 전극 및 제2 전극과 각각 전기적으로 연결되는 투명 도전 전극이 더 형성한다는 것을 제외하고 도 9에서 설명된 실시예와 실질적으로 동일하다. 따라서 동일한 구성요소에 대해서는 동일한 도면부호를 사용하고 상세한 설명은 생략하도록 한다.
도 11a, 11c, 11d, 11e에 도시된 공정은 각각 도 9a, 도 9b, 도 9c, 도 9d에 도시된 공정과 실질적으로 동일하다. 그러나 본 발명의 실시예의 경우 제2 영역에 형성된 제1 전극(123')과 전기적으로 연결되는 제1 투명 도전막(130)과 제2 전극(129')과 전기적으로 연결되는 제2 투명 도전막(132)이 더 형성된다.
이와 같은 실시예는 커패시터가 화소에 구비되는 스토리지 커패시터(Cst)로 구현되는 경우에 적용되는 것으로, 제1 및 2 전극(121', 129')이 불투명 금속 재질로 구현됨에 의해 발생되는 단점인 표시 장치의 투과 영역이 줄어들어 개구율이 저하되는 문제를 극복할 수 있다.
구체적으로, 도 11b 및 도 11f 단계가 추가됨을 통해 제1 및 2 전극(121', 129')의 면적을 최소화할 수 있다. 또한, 제1 및 2 전극(121', 129')와 각각 연결되는 제1 및 2 투명 도전막(130, 132)의 면적을 넓혀 정전 용량을 확보하면서도 개구율 저하 문제를 극복할 수 있다.
여기서, 제1 및 2 투명 도전막(130, 132)에 포함된 투명 도전성 물질의 예들은 ITO(indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등을 포함할 수 있다.
도 11b 및 도 11f의 공정에서는 제1 및 2 투명 도전막(130, 132)이 각각 제1 및 2 전극(123', 129')의 끝단 상부에 일부 중첩되는 형태로 구현되나, 이는 하나의 실시예에 불과한 것으로 본 발명의 실시예가 이에 한정되는 것은 아니다.
예를 들어, 제1 및 2 투명 도전막(130, 132)은 각각 제1 및 2 전극(123', 129')을 완전히 덮는 형태로 구현될 수도 있고, 제1 및 2 투명 도전막(130, 132)이 각 화소의 투과 영역 상에 형성되고 그 상부의 일 영역에 각각 제1 및 2 전극(123', 129')이 형성될 수도 있는 것이다.
도 12a 내 12f 도 7에 도시된 실시예에 의한 표시 장치의 제조 공정을 나타내는 단면도이다.
도 12에 도시된 실시예는 도 10의 실시예와 비교할 때, 커패시터가 형성된 제2 영역에 있어서, 제1 전극 및 제2 전극과 각각 전기적으로 연결되는 투명 도전 전극이 더 형성되는 단계가 포함되는 점에서 그 차이가 있으므로, 동일한 구성요소에 대해서는 동일한 도면부호를 사용하고 상세한 설명은 생략하도록 한다.
즉, 도 12a, 12c, 12d, 12e에 도시된 공정은 각각 도 10a, 도 10b, 도 10c, 도 10d에 도시된 공정과 실질적으로 동일하다.
단, 본 발명의 실시예의 경우 제2 영역에 형성된 제1 전극(123')과 전기적으로 연결되는 제1 투명 도전막(130)이 형성되는 단계(도 11b)와, 제2 전극(129')과 전기적으로 연결되는 제2 투명 도전막(132)이 형성되는 단계(도 11f)가 더 추가된다.
이와 같은 실시예는 커패시터가 화소에 구비되는 스토리지 커패시터(Cst)로 구현되는 경우에 적용되는 것으로, 제1 및 2 전극(123', 129')이 불투명 금속 재질로 구현됨에 의해 발생되는 단점 즉, 표시 장치의 투과 영역이 줄어들어 개구율이 저하되는 문제를 극복할 수 있다.
즉, 도 12b 및 도 12f 단계가 추가됨을 통해 제1 및 2 전극(123', 129')의 면적을 최소화하고, 이와 각각 연결되는 제1 및 2 투명 도전막(130, 132)의 면적을 넓혀 정전 용량을 확보하면서도 개구율 저하 문제를 극복할 수 있게 된다.
이 때, 투명 도전성 물질은 ITO(indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등으로 구현될 수 있다.
또한, 도 12b 및 도 12f의 공정에서는 제1 및 2 투명 도전막(130, 132)이 각각 제1 및 2 전극(123', 129')의 끝단 상부에 일부 중첩되는 형태로 구현되나, 이는 하나의 실시예에 불과한 것으로 본 발명의 실시예가 이에 한정되는 것은 아니다.
즉, 제1 및 2 투명 도전막(130, 132)은 각각 제1 및 2 전극(123', 129')을 완전히 덮는 형태로 구현될 수도 있고, 제1 및 2 투명 도전막(130, 132)이 각 화소의 투과 영역 상에 형성되고 그 상부의 일 영역에 각각 제1 및 2 전극(123', 129')이 형성될 수도 있는 것이다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
120: 제1 기판 121: 게이트 전극
122a, 122a': 제1 절연층 122b, 122b': 제 2 절연층
122c, 122c': 제 3 절연층 123, 123': 제1 전극
124a: 활성층 124b: 저항성 접촉층
126: 소스 전극 128: 드레인 전극
129, 129': 제2 전극 130: 제1 투명 도전성 물질
132: 제2 투명 도전성 물질
122a, 122a': 제1 절연층 122b, 122b': 제 2 절연층
122c, 122c': 제 3 절연층 123, 123': 제1 전극
124a: 활성층 124b: 저항성 접촉층
126: 소스 전극 128: 드레인 전극
129, 129': 제2 전극 130: 제1 투명 도전성 물질
132: 제2 투명 도전성 물질
Claims (31)
- 기판의 제1 영역에 위치하는 박막트랜지스터; 및
상기 제1 영역과 인접한 기판의 제2 영역에 위치하는 커패시터를 포함하고,
상기 박막트랜지스터는:
활성층;
상기 활성층과 대응하여 이격하는 게이트 전극;
상기 활성층과 전기적으로 연결되는 소스 및 드레인 전극; 및
상기 활성층과 게이트 전극 사이에 순차적으로 형성된 제1 내지 제3 절연층을 갖는 게이트 절연막을 포함하고,
상기 제1 절연층의 두께에 대한 상기 제2 절연층의 두께의 비는 0.1 내지 1.5이고, 상기 제2 절연층의 두께에 대한 상기 제3 절연층의 두께의 비는 2 내지 12이며,
상기 활성층 및 상기 게이트 절연막에 포함된 상기 제3 절연층은 동일한 측부 식각면을 갖는 표시 장치. - 제 1 항에 있어서,
상기 제3 절연층과 상기 제2 절연층 간의 식각 선택비는 1:20 내지 1:8이고,
상기 제2 절연층과 상기 제1 절연층 간의 식각 선택비는 1:20 내지 1:8인 표시 장치. - 제 2 항에 있어서,
상기 제3 절연층 및 상기 제1 절연층은 실리콘 질화물을 포함하고,
상기 제2 절연층은 실리콘 산화물을 포함하는 표시 장치. - 제 1 항에 있어서,
상기 소스 및 드레인 전극은 상기 활성층 위쪽에 위치하는 표시 장치. - 제 1 항에 있어서,
상기 소스 및 드레인 전극 중 적어도 하나는 상기 제2 절연층과 접하는 표시 장치. - 제 1 항에 있어서,
상기 소스 및 드레인 전극 중 적어도 하나는 상기 제1 절연층과 접하는 표시 장치. - 삭제
- 제 1 항에 있어서,
상기 활성층, 상기 게이트 절연막에 포함된 상기 제3 절연층 및 상기 게이트 절연막에 포함된 상기 제2 절연층은 동일한 측부 식각면을 갖는 표시 장치. - 제 1 항에 있어서,
상기 커패시터는:
제1 전극;
상기 제1 전극과 대향하는 제2 전극; 및
상기 제1 전극과 상기 제2 전극의 사이에 위치하는 유전막을 포함하는 표시장치. - 제 9 항에 있어서,
상기 제1 전극은 상기 게이트 전극과 동일한 층에 위치하는 표시 장치. - 제 9 항에 있어서,
상기 제2 전극은 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 위치하는 표시 장치. - 제 9 항에 있어서,
상기 유전막은 상기 제1 절연층 및 상기 제2 절연층을 포함하는 표시 장치. - 제 9 항에 있어서,
상기 유전막은 상기 제1 절연층을 포함하는 표시 장치. - 제 9 항에 있어서,
상기 유전막은 상기 제1 절연층, 상기 제2 절연층, 상기 제3 절연층 및 상기 활성층을 포함하는 표시 장치. - 제 9 항에 있어서,
상기 커패시터는:
상기 제1 전극과 연결되는 투명 도전막; 및
상기 제2 전극과 연결되는 투명 도전막을 더 포함하는 표시 장치. - 기판의 제1 영역에 위치하는 박막트랜지스터; 및
상기 제1 영역과 인접한 기판의 제2 영역에 위치하는 커패시터를 포함하고,
상기 박막트랜지스터는:
활성층;
상기 활성층과 대응하여 이격하는 게이트 전극;
상기 활성층과 전기적으로 연결되는 소스 및 드레인 전극; 및
상기 활성층과 게이트 전극 사이에 순차적으로 형성된 제1 내지 제3 절연층을 갖는 게이트 절연막을 포함하고,
상기 커패시터는:
제1 전극;
상기 제1 전극과 대향하는 제2 전극; 및
상기 제1 전극과 상기 제2 전극의 사이에 위치한 유전막을 포함하고,
상기 게이트 절연막과 상기 유전막 사이에는 단차가 있으며,
상기 활성층 및 상기 게이트 절연막에 포함된 상기 제3 절연층은 동일한 측부 식각면을 갖는 표시 장치. - 제 16 항에 있어서,
상기 단차는 상기 활성층의 두께 및 상기 제3 절연층의 두께를 포함하는 표시 장치. - 제 16 항에 있어서,
상기 단차는 상기 활성층의 두께, 상기 제3 절연층의 두께 및 상기 제2 절연층의 두께를 포함하는 표시 장치. - 제 16 항에 있어서,
상기 제1 절연층의 두께에 대한 상기 제2 절연층의 두께의 비는 0.1 내지 1.5이고, 상기 제2 절연층의 두께에 대한 상기 제3 절연층의 두께의 비는 2 내지 12인 표시 장치. - 제 16 항에 있어서,
상기 제3 절연층과 상기 제2 절연층 간의 식각 선택비는 1:20 내지 1:8이고,
상기 제2 절연층과 상기 제1 절연층 간의 식각 선택비는 1:20 내지 1:8인 표시 장치. - 제 16 항에 있어서,
상기 제3 절연층 및 상기 제1 절연층은 실리콘 질화물을 포함하고,
상기 제2 절연층은 실리콘 산화물을 포함하는 표시 장치. - 제 16 항에 있어서,
상기 소스 및 드레인 전극은 상기 활성층 위쪽에 위치하는 표시 장치. - 제 16 항에 있어서,
상기 소스 및 드레인 전극 중 적어도 하나는 상기 제2 절연층과 접하는 표시 장치. - 제 16 항에 있어서,
상기 소스 및 드레인 전극 중 적어도 하나는 상기 제1 절연층과 접하는 표시 장치. - 삭제
- 제 16 항에 있어서,
상기 활성층 및 상기 게이트 절연막에 포함된 상기 제3 절연층 및 상기 게이트 절연막에 포함된 상기 제2 절연층은 동일한 측부 식각면을 갖는 표시 장치. - 제 16 항에 있어서,
상기 제1 전극은 상기 게이트 전극과 동일한 층에 위치하는 표시 장치. - 제 16 항에 있어서,
상기 제2 전극은 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 위치하는 표시 장치. - 제 16 항에 있어서,
상기 유전막은 상기 제1 절연층 및 상기 제2 절연층을 포함하는 표시 장치. - 제 16 항에 있어서,
상기 유전막은 상기 제1 절연층을 포함하는 표시 장치. - 제 16 항에 있어서,
상기 커패시터는:
상기 제1 전극과 연결되는 투명 도전막; 및
상기 제2 전극과 연결되는 투명 도전막을 더 포함하는 표시 장치.
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