KR20080008562A - 어레이 기판의 제조방법, 어레이 기판 및 이를 갖는표시장치 - Google Patents

어레이 기판의 제조방법, 어레이 기판 및 이를 갖는표시장치 Download PDF

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KR20080008562A
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Abstract

절연기판 상에 배리어층을 형성한다. 이어서, 상기 배리어층 상에 구리 또는 구리 합금을 포함하는 게이트 라인 및 상기 게이트 라인에 전기적으로 연결된 게이트 전극을 형성한다. 이후에, 상기 게이트 라인 및 상기 게이트 전극의 표면을 질화 플라즈마 처리한다. 계속해서, 상기 절연 기판 상에 상기 게이트 라인 및 상기 게이트 전극을 커버하는 게이트 절연막을 증착한다. 이어서, 상기 게이트 절연막 상에 데이터 라인, 상기 데이터 라인에 전기적으로 연결되는 소오스 전극, 상기 소오스 전극과 이격되어 배치되는 드레인 전극, 및 상기 게이트 전극 상에서 상기 소오스 전극과 상기 드레인 전극의 사이에 배치되는 반도체 패턴을 형성한다. 따라서, 제조공정이 단순해지고, 불량이 감소된다.

Description

어레이 기판의 제조방법, 어레이 기판 및 이를 갖는 표시장치{METHOD OF MANUFACTURING THIN FILM TRANSISTOR SUBSTRATE, THIN FILM TRANSISTOR SUBSTRATE AND DISPLAY DEVICE HAVING THE SAME}
도 1은 본 발명의 일 실시예에 따른 어레이 기판을 나타내는 평면도이다.
도 2는 상기 도 1의 I-I라인의 단면도이다.
도 3은 상기 도 2의 A부분을 확대한 단면도이다.
도 4는 상기 도 1의 II-II라인의 단면도이다.
도 5 내지 도 19는 상기 도 1에 도시된 어레이 기판의 제조방법을 나타내는 단면도들이다.
도 20은 본 발명의 일 실시예에 따른 표시장치를 나타내는 단면도이다.
도 21은 본 발명의 다른 실시예에 따른 어레이 기판을 나타내는 단면도이다.
도 22 내지 도 26은 상기 도 21에 도시된 어레이 기판의 제조방법을 나타내는 단면도들이다.
도 27은 본 발명의 다른 실시예에 따른 어레이 기판을 나타내는 단면도이다.
도 28은 본 발명의 다른 실시예에 따른 어레이 기판을 나타내는 단면도이다.
도 29는 본 발명의 다른 실시예에 따른 표시장치를 나타내는 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
112 : 화소 전극 116 : 보호 절연막
117 : 소오스 전극 118 : 게이트 전극
119 : 드레인 전극 120 : 절연 기판
126 : 게이트 절연막 131 : 게이트 라인
131a, 133a : 배리어층 133 : 데이터 라인
151 : 콘택홀 155 : 박막 트랜지스터
188a, 188b : 질화 플라즈마 189 : 실란혼합 가스
본 발명은 어레이 기판의 제조방법, 어레이 기판 및 이를 갖는 표시장치에 관한 것으로, 더욱 상세하게는 제조공정이 단순화되고 제조비용이 감소되는 어레이 기판의 제조방법, 상기 어레이 기판의 제조방법을 이용하여 배선저항 및 불량이 감소된 어레이기판, 및 상기 어레이 기판을 가져서 화질이 향상된 표시장치에 관한 것이다.
평판표시장치의 어레이 기판은 박막증착공정에 의해 형성된 다양한 종류의 배선들을 포함한다.
상기 박막증착공정에 의해 형성된 배선들은 얇은 두께를 갖는다. 평판표시장치의 스크린이 대형화되면서 배선들의 길이가 증가하여 상기 배선들의 저항이 증가한다. 또한, 상기 배선들이 인접하는 절연기판, 절연층, 산소 등과 화학적으로 반 응하여 배선들의 저항이 증가하여 화질이 저하된다.
더욱이, 금속층을 식각하여 상기 배선들을 형성하는 경우, 식각정도(Etching Rate)가 불균일해서 에칭 프로파일(Etching Profile)이 불량해진다.
따라서, 본 발명은 이와 같은 문제점을 감안한 것으로써, 본 발명은 제조공정이 단순화되고 제조비용이 감소되는 어레이 기판의 제조방법을 제공한다.
또한, 본 발명은 상기 어레이 기판의 제조방법을 이용하여 배선저항 및 불량이 감소된 어레이기판을 제공한다.
또한, 본 발명은 상기 어레이 기판을 가져서 화질이 향상된 표시장치를 제공한다.
본 발명의 일 특징에 따른 어레이 기판의 제조방법에 있어서, 먼저 절연기판 상에 배리어층을 형성한다. 이어서, 상기 배리어층 상에 구리 또는 구리 합금을 포함하는 게이트 라인 및 상기 게이트 라인에 전기적으로 연결된 게이트 전극을 형성한다. 이후에, 상기 게이트 라인 및 상기 게이트 전극의 표면을 질화 플라즈마 처리한다. 계속해서, 상기 절연 기판 상에 상기 게이트 라인 및 상기 게이트 전극을 커버하는 게이트 절연막을 증착한다. 이어서, 상기 게이트 절연막 상에 데이터 라인, 상기 데이터 라인에 전기적으로 연결되는 소오스 전극, 상기 소오스 전극과 이격되어 배치되는 드레인 전극, 및 상기 게이트 전극 상에서 상기 소오스 전극과 상기 드레인 전극의 사이에 배치되는 반도체 패턴을 형성한다.
본 발명의 다른 특징에 따른 어레이 기판의 제조방법에 있어서, 먼저 절연기판 상에 게이트 라인, 상기 게이트 라인에 전기적으로 연결되는 게이트 전극, 및 상기 게이트 라인 및 상기 게이트 전극을 커버하는 게이트 절연막을 형성한다. 이어서, 상기 게이트 전극에 대응되는 상기 게이트 절연막 상에 반도체 패턴을 형성한다. 이후에, 상기 게이트 절연막 상에 구리 또는 구리 합금을 포함하는 데이터 라인, 상기 데이터 라인에 전기적으로 연결된 소오스 전극, 및 상기 반도체 패턴을 기준으로 상기 소오스 전극에 이격된 드레인 전극을 형성한다. 계속해서, 상기 데이터 라인, 상기 소오스 전극 및 상기 드레인 전극의 표면을 질화 플라즈마 처리한다. 이어서, 상기 반도체 패턴, 상기 데이터 라인, 상기 소오스 전극 및 상기 드레인 전극이 형성된 상기 게이트 절연막 상에 보호 절연층을 증착한다.
본 발명의 다른 특징에 따른 어레이 기판의 제조방법에 있어서, 먼저 절연기판 상에 제1 배리어층, 구리 또는 구리 합금을 포함하는 제1 도전층 및 제1 질화구리층을 순차적으로 증착한다. 이어서, 상기 제1 배리어층, 상기 제1 도전층 및 상기 제1 질화구리층을 패터닝하여 게이트 라인 및 상기 게이트 라인에 전기적으로 연결된 게이트 전극을 형성한다. 이후에, 상기 절연 기판 상에 상기 게이트 라인 및 상기 게이트 전극을 커버하는 게이트 절연막을 증착한다. 계속해서, 상기 게이트 절연막 상에 데이터 라인, 상기 데이터 라인에 전기적으로 연결되는 소오스 전극, 상기 소오스 전극과 이격되어 배치되는 드레인 전극, 및 상기 게이트 전극 상에서 상기 소오스 전극과 상기 드레인 전극의 사이에 배치되는 반도체 패턴을 형성한다.
본 발명의 다른 특징에 따른 어레이 기판의 제조방법에 있어서, 먼저 절연기판 상에 배리어층을 형성한다. 이어서, 상기 배리어층 상에 구리 또는 구리 합금을 포함하는 게이트 라인 및 상기 게이트 라인에 전기적으로 연결된 게이트 전극을 형성한다. 이후에, 상기 게이트 라인 및 상기 게이트 전극의 표면을 수소(H2) 플라즈마 처리한다. 계속해서, 실란가스가, 질소 및 암모니아의 혼합가스를 기준으로 6.43부피%이하인 가스를 상기 챔버 내에 주입하여 상기 절연기판 상에 제1 게이트 절연층을 증착한다. 이어서, 실란가스가, 질소 및 암모니아의 혼합가스를 기준으로 6.43부피%이상인 가스를 상기 챔버 내에 주입하여 상기 제1 게이트 절연층 상에 제2 게이트 절연층을 증착한다. 이후에, 실란가스가, 질소 및 암모니아의 혼합가스를 기준으로 6.43부피%이하인 가스를 상기 챔버 내에 주입하여 상기 제2 게이트 절연층 상에 제3 게이트 절연층을 증착한다. 계속해서, 상기 제3 게이트 절연층 상에 데이터 라인, 상기 데이터 라인에 전기적으로 연결되는 소오스 전극, 상기 소오스 전극과 이격되어 배치되는 드레인 전극, 및 상기 게이트 전극 상에서 상기 소오스 전극과 상기 드레인 전극의 사이에 배치되는 반도체 패턴을 형성한다.
본 발명의 다른 특징에 따른 어레이 기판은 절연 기판, 스위칭 소자, 신호전송 배선, 보호 절연막 및 화소전극을 포함한다. 상기 스위칭 소자는 상기 절연기판 상에 배치된다. 상기 신호전송배선은 상기 절연기판 상에 배치되는 배리어층과, 상기 배리어층 상에 형성된 구리 또는 구리 합금을 포함하는 도전성 라인과, 상기 도전성 라인을 커버하는 질화구리막을 포함하고, 상기 스위칭 소자와 전기적으로 연결된다. 상기 보호 절연막은 상기 스위칭 소자 및 상기 신호전송배선을 커버하고 상기 스위칭 소자의 드레인 전극을 부분적으로 노출한다. 상기 화소전극은 상기 절연기판 상에 배치되고 상기 콘택홀을 통하여 상기 스위칭 소자의 드레인 전극와 전기적으로 연결된다.
본 발명의 다른 특징에 따른 표시장치는 절연기판, 스위칭 소자, 신호전송배선, 화소전극, 보호 절연막, 액정층, 대향전극 및 대향 절연기판을 포함한다. 상기 스위칭 소자는 상기 절연기판 상에 배치된다. 상기 신호전송배선은 상기 절연기판 상에 배치되는 배리어층과, 상기 배리어층 상에 형성된 구리 또는 구리 합금을 포함하는 도전성 라인과, 상기 도전성 라인을 커버하는 질화구리막을 포함하고, 상기 스위칭 소자와 전기적으로 연결된다. 상기 화소전극은 상기 절연기판 상에 배치되고 상기 스위칭 소자의 드레인 전극와 전기적으로 연결된다. 상기 보호 절연막은 상기 스위칭 소자 및 상기 신호전송배선을 커버한다. 상기 액정층은 상기 보호 절연막 상에 배치된다. 상기 대향전극은 상기 액정층 상에 배치되고 상기 화소전극을 마주본다. 상기 대향 절연기판은 상기 대향 전극 상에 배치되고 상기 절연기판을 마주본다.
이러한 어레이 기판의 제조방법, 어레이 기판 및 이를 갖는 표시 장치에 따르면, 상기 도전성 패턴들의 상면 및 측면에 상기 질화구리 패턴들이 배치되어, 구리배선을 보호하기 위한 별도의 보호층을 증착할 필요가 없어서 공정시간이 단축되고 제조비용이 감소한다.
또한, 상기 질화구리 패턴은 상기 도전성 패턴과 유사한 식각속도를 가져서 상기 도전성 패턴들의 에칭 프로파일이 향상된다. 더욱이, 상기 도전성 패턴들의 저항이 감소하여, 상기 표시장치의 화질이 향상된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 어레이 기판을 나타내는 평면도이다. 도 2는 상기 도 1의 I-I라인의 단면도이다. 도 3은 상기 도 2의 A부분을 확대한 단면도이다. 도 4는 상기 도 1의 II-II라인의 단면도이다.
도 1, 2 및 4를 참조하면, 상기 어레이 기판은 절연기판(120), 게이트 라인(131), 데이터 라인(133), 게이트 절연막(126), 보호 절연막(116) 및 화소 전극(112)을 포함한다.
상기 절연기판(120)은 광을 통과시킬 수 있는 투명한 재질의 유리를 사용한다. 상기 유리는 무알칼리 특성이다. 상기 유리가 알칼리 특성인 경우, 상기 유리에서 알칼리 이온이 액정 셀 중에 용출되면 액정 비저항이 저하되어 표시 특성이 변하게 되고, 상기 씰과 유리와의 부착력을 저하시키고, 스위칭 소자의 동작에 악영향을 준다.
이때, 상기 절연 기판(120)이 트리아세틸셀룰로오스 (Triacetylcellulose; TAC), 폴리카보네이트 (Polycarbonate; PC), 폴리에테르설폰 (Polyethersulfone; PES), 폴리에틸렌테라프탈레이트 (Polyethyleneterephthalate; PET), 폴리에틸렌나프탈레이트 (Polyethylenenaphthalate; PEN), 폴리비닐알콜 (Polyvinylalcohol; PVA), 폴리메틸메타아크릴레이트 (Polymethylmethacrylate; PMMA), 싸이클로올핀 폴리머 (Cyclo-Olefin Polymer; COP) 등을 포함할 수도 있다.
본 실시예에서, 상기 절연 기판(120)은 광학적으로 등방성이다. 이때, 상기 절연기판(120)이 이방성일 수도 있다.
상기 게이트 라인(131)은 상기 절연기판(120) 상에 배치되고, 게이트 배리어층(131a), 게이트 도전층(131b) 및 게이트 질화구리층(131c)을 포함한다.
상기 게이트 배리어층(131a)은 상기 절연기판(120) 상에 배치된다. 상기 게이트 배리어층(131a)은 상기 절연기판(120)과의 접착력을 증가시킨다. 본 실시예에서, 상기 게이트 배리어층(131a)은 몰리브덴(Mo), 몰리브덴-티타늄(Ti) 합금, 몰리브덴-텅스텐(W) 합금, 몰리브덴-크롬(Mo-Cr) 합금, 몰리브덴-니오브(Mo-Nb) 합금 등을 포함한다.
이때, 상기 게이트 배리어층(131a)의 측부에 질화금속이 배치될 수도 있다.
상기 게이트 도전층(131b)은 상기 게이트 배리어층(131a) 상에 배치된다. 상기 게이트 도전층(131b)은 구리 또는 구리합금을 포함한다. 상기 게이트 도전층(131b)이 구리를 포함하는 경우, 비저항이 2.1μΩcm내지2.3μΩcm이다. 따라서, 비저항이 3.1μΩcm인 알미늄층에 비해 상기 게이트 도전층(131b)은 30%이상 작은 비저항을 갖는다. 또한, 상기 게이트 도전층(131b)은 상기 알미늄층에 비해 낮은 전기적 이동성(electromigration)을 갖는다.
상기 게이트 질화구리층(131c)은 상기 게이트 도전층(131b)의 상면 및 측면에 배치된다. 상기 게이트 질화구리층(131c)은 질화구리를 포함한다. 본 실시예에서, 상기 게이트 질화구리층(131c)은 구리 배선에 질화 플라즈마를 주입하여 형성된다. 이때, 상기 질화 플라즈마는 암모니아(NH3) 플라즈마, 질소(N2) 플라즈마 등 을 포함한다.
상기 게이트 질화구리층(131c)은 상기 게이트 도전층(131b)의 구리가 산소, 실리콘 등의 불순물과 결합되는 것을 방지한다. 또한, 상기 게이트 질화구리층(131c)은 상기 게이트 도전층(131b)보다 높은 식각저항성을 가져서, 이 후 식각 공정 등 후속 공정에 의한 게이트 도전층(131b)의 손상을 방지한다.
상기 박막 트랜지스터(155)의 게이트 전극(118)은 상기 절연기판(120) 상에 배치된다. 상기 게이트 전극(118)은 상기 게이트 라인(131)과 동일한 층으로부터 형성되고, 게이트 배리어 패턴(118a), 게이트 도전 패턴(118b) 및 게이트 질화구리 패턴(118c)을 포함한다.
상기 게이트 배리어 패턴(118a)은 상기 절연기판(120) 상에 배치되고, 상기 게이트 라인(131)의 상기 게이트 배리어층(131a)과 동일한 물질을 포함한다.
상기 게이트 도전 패턴(118b)은 상기 게이트 배리어 패턴(118a) 상에 배치되고, 상기 게이트 라인(131)의 상기 게이트 도전층(131b)과 동일한 물질을 포함한다.
상기 게이트 질화구리 패턴(118c)은 상기 게이트 도전 패턴(118b)의 상면 및 측면에 배치되고, 상기 게이트 라인(131)의 상기 게이트 질화구리층(131c)과 동일한 물질을 포함한다.
상기 게이트 절연막(126)은 상기 절연기판(120) 상에 배치되어, 상기 게이트 라인(131) 및 상기 게이트 전극(118)을 커버한다.
도 3을 참조하면, 상기 게이트 절연막(126)은 제1 게이트 절연층(126a), 제2 게이트 절연층(126b) 및 제3 게이트 절연층(126c)을 포함한다. 상기 게이트 절연막(126)은 실란가스 및 질소혼합가스를 이용한 화학기상증착(Chemical Vapor Deposition; CVD)을 통하여 형성된다. 이때, 상기 화학기상증착이 플라즈마화학기상증착(Plasma Enhanced CVD; PECVD)일 수도 있다. 상기 질소혼합가스는 질소(N2)가스, 암모니아(NH3)가스 등을 포함한다.
상기 제1 게이트 절연층(126a)은 상기 게이트 라인(131) 및 상기 게이트 전극(118)이 형성된 상기 절연기판(120) 상에 배치된다. 본 실시예에서, 상기 제1 게이트 절연층(126a)은 저밀도 질화 실리콘을 포함한다. 상기 저밀도 질화 실리콘은 실리콘의 밀도가 낮으며, 질소혼합가스에 대한 실란가스의 비율이 6.43부피%이하에서 증착된다. 상기 저밀도 질화 실리콘은 실리콘원자가 질소원자와 안정적으로 결합된 상태로 존재한다. 예를 들어, 상기 저밀도 질화 실리콘은 전자가 트랩(Trap)될 수 있는 댕글링본드(Dangling Bond)의 수가 적다. 상기 저밀도 질화 실리콘은 증착속도가 느리며, 막질이 치밀(Dense)하고, 절연특성이 우수하다.
상기 제2 게이트 절연층(126b)은 상기 제1 게이트 절연층(126a) 상에 배치된다. 본 실시예에서, 상기 제2 게이트 절연층(126b)은 고밀도 질화 실리콘을 포함한다. 상기 고밀도 질화 실리콘은 실리콘의 밀도가 높으며, 질소혼합가스에 대한 실란가스의 비율이 6.43부피%이상에서 증착된다. 상기 고밀도 질화 실리콘은 실리콘 원자가 질소원자와 안정적으로 결합되지 않을 수도 있다. 예를 들어, 상기 고밀도 질화 실리콘은 상기 댕글링본드(Dangling Bond)의 수가 상기 저밀도 질화 실리콘보다 많아서, 전자가 트랩(Trap)될 수 있다. 상기 고밀도 질화 실리콘은 증착속도가 빠르며, 막질이 느슨(Loose)하고, 절연특성이 낮다.
상기 제3 게이트 절연층(126c)은 상기 제2 게이트 절연층(126b) 상에 배치된다. 본 실시예에서, 상기 제3 게이트 절연층(126c)은 상기 제1 게이트 절연층(126a)과 동일한 저밀도 질화 실리콘을 포함한다. 따라서, 저밀도 질화 실리콘에 대한 상세한 설명은 생략한다. 따라서, 상기 제3 게이트 절연층(126c)은 상기 저밀도 질화 실리콘을 포함하여, 상부에 배치된 상기 반도체 패턴(137)의 아몰퍼스 실리콘 패턴(137a)의 전기적 특성을 향상시킨다.
본 실시예에서, 상기 제1 게이트 절연층(126a)은 상기 제2 게이트 절연층(126b)보다 질소의 밀도가 높아서, 상기 게이트 라인(131) 및 상기 게이트 전극(118)의 구리 원자가 실리콘 원자와 결합하는 것을 방지한다. 상기 제2 게이트 절연층(126b)은 상기 제1 게이트 절연층(126b)보다 빠른 속도로 증착되어서, 공정시간을 단축한다. 상기 제3 게이트 절연층(126c)은 치밀한 분자구조를 가져서, 상기 제2 게이트 절연층(126b)보다 전기적으로 안정적이다. 따라서, 상기 제3 게이트 절연층(126c)은 상기 아몰퍼스 실리콘 패턴(137a)의 전기적 특성을 향상시킨다.
도 1, 2 및 4를 다시 참조하면, 상기 박막 트랜지스터(155)의 상기 반도체 패턴(137)은 상기 게이트 전극(118)에 대응되는 상기 게이트 절연막(126) 상에 배치된다. 상기 반도체 패턴(137)은 상기 아몰퍼스 실리콘 패턴(137a) 및 상기 n+ 아몰퍼스 실리콘 패턴(137b)을 포함한다.
상기 아몰퍼스 실리콘 패턴(137a)은 상기 게이트 전극(118)에 대응되는 상기 게이트 절연막(126) 상에 배치된다. 본 실시예에서, 상기 아몰퍼스 실리콘 패 턴(137a)은 하부 아몰퍼스 실리콘 패턴(도시되지 않음) 및 상부 아몰퍼스 실리콘 패턴(도시되지 않음)을 포함한다. 상기 하부 아몰퍼스 실리콘 패턴은 상기 상부 아몰퍼스 실리콘 패턴보다 높은 온도에서 느린 속도로 증착되어 막질이 치밀하다.
일반적으로, 상기 게이트 전극(118)과 상기 소오스 전극(117)의 사이에 전계가 인가되는 경우, 상기 게이트 절연막(126)에 인접하는 상기 하부 아몰퍼스 실리콘 패턴 내에 채널이 형성된다. 본 실시예에서, 상기 하부 아몰퍼스 실리콘 패턴은 상기 상부 아몰퍼스 실리콘 패턴보다 치밀한 구조를 가져서, 전자를 트랩하는 댕글링본드의 수가 상기 상부 아몰퍼스 실리콘 패턴보다 적다. 따라서, 상기 반도체 패턴(137)의 전기적 특성이 향상된다. 또한, 상기 상부 아몰퍼스 실리콘 패턴은 상기 하부 아몰퍼스 실리콘 패턴보다 빠른 속도로 증착되어서, 공정시간을 단축한다.
상기 n+ 아몰퍼스 실리콘 패턴(137b)은 상기 아몰퍼스 실리콘 패턴(137a) 상에 서로 이격되어 배치된 두 개의 패턴들을 포함한다.
상기 데이터 라인(133)은 상기 게이트 절연막(126) 상에 배치되고, 데이터 배리어층(133a), 데이터 도전층(133b) 및 데이터 질화구리층(133c)을 포함한다.
상기 데이터 배리어층(133a)은 상기 게이트 절연막(126), 상기 아몰퍼스 실리콘 패턴(137a) 및 n+ 아몰퍼스 실리콘 패턴(137b) 상에 배치된다. 상기 데이터 배리어층(133a)은 상기 게이트 절연막(126) 내의 실리콘이 상기 데이터 도전층(133b) 내로 확산되어 상기 데이터 도전층(133b)의 저항이 증가하는 것을 방지한다. 본 실시예에서, 상기 데이터 배리어층(133a)은 몰리브덴(Mo), 몰리브덴-티타늄(Ti) 합금, 몰리브덴-텅스텐(W) 합금, 몰리브덴-크롬(Mo-Cr) 합금, 몰리브덴-니 오브(Mo-Nb) 합금 등을 포함한다. 이때, 상기 데이터 배리어층(133a)의 측부에 질화금속이 배치될 수도 있다.
상기 데이터 도전층(133b)은 상기 데이터 배리어층(133a) 상에 배치된다. 본 실시예에서, 상기 데이터 도전층(133b)은 상기 게이트 도전층(131b)과 같이 구리 또는 구리합금을 포함한다. 따라서, 중복되는 설명은 생략한다.
상기 데이터 질화구리층(133c)은 상기 데이터 도전층(133b)의 상면 및 측면에 배치된다. 본 실시예에서, 상기 데이터 질화구리층(133c)은 상기 게이트 질화구리층(131c)과 동일한 질화구리를 포함한다. 이때, 상기 데이터 도전층(133b)의 상면 및 측면에 데이터 수소화구리층이 형성될 수도 있다.
상기 박막 트랜지스터(155)의 소오스 전극(117)은 상기 n+ 아몰퍼스 실리콘 패턴들 중의 하나 상에 배치된다. 상기 소오스 전극(117)은 상기 데이터 라인(133)과 동일한 층으로부터 형성되고, 상기 데이터 라인(133)에 전기적으로 연결된다. 상기 소오스 전극(117)은 소오스 배리어 패턴(117a), 소오스 도전 패턴(117b) 및 소오스 질화구리 패턴(117c)을 포함한다.
상기 소오스 배리어 패턴(117a)은 상기 n+ 아몰퍼스 실리콘 패턴들 중의 상기 하나 상에 배치되고, 상기 데이터 라인(133)의 상기 데이터 배리어층(117a)과 동일한 물질을 포함한다. 본 실시예에서, 상기 소오스 배리어 패턴(117a)은 몰리브덴(Mo), 몰리브덴-티타늄(Ti) 합금, 몰리브덴-텅스텐(W) 합금, 몰리브덴-크롬(Mo-Cr) 합금 등과 같은 도전성 물질을 포함한다.
상기 소오스 도전 패턴(117b)은 상기 소오스 배리어 패턴(117a) 상에 배치되 고, 상기 데이터 라인(133)의 상기 데이터 도전층(133b)과 동일한 물질을 포함한다.
상기 소오스 질화구리 패턴(117c)은 상기 소오스 도전 패턴(117b)의 상면 및 측면에 배치되고, 상기 데이터 라인(133)의 상기 데이터 질화구리층(133c)과 동일한 물질을 포함한다.
상기 박막 트랜지스터(155)의 드레인 전극(119)은 상기 n+ 아몰퍼스 실리콘 패턴들 중의 나머지 하나 상에 배치된다. 상기 드레인 전극(119)은 상기 데이터 라인(133)과 동일한 층으로부터 형성되고, 상기 화소 전극(112)과 전기적으로 연결된다. 상기 드레인 전극(119)은 드레인 배리어 패턴(119a), 드레인 도전 패턴(119b) 및 드레인 질화구리 패턴(119c)을 포함한다.
상기 드레인 배리어 패턴(119a)은 상기 n+ 아몰퍼스 실리콘 패턴들 중의 상기 나머지 하나 상에 배치되고, 상기 데이터 라인(133)의 상기 데이터 배리어층(117a)과 동일한 도전성 물질을 포함한다.
상기 드레인 도전 패턴(119b)은 상기 드레인 배리어 패턴(119a) 상에 배치되고, 상기 데이터 라인(133)의 상기 데이터 도전층(133b)과 동일한 물질을 포함한다.
상기 드레인 질화구리 패턴(119c)은 상기 드레인 도전 패턴(119b)의 상면 및 측면에 배치되고, 상기 데이터 라인(133)의 상기 데이터 질화구리층(133c)과 동일한 물질을 포함한다.
상기 보호 절연막(116)은 상기 게이트 절연막(126) 상에 배치되어, 상기 반 도체 패턴(137), 상기 데이터 라인(133), 상기 소오스 전극(117) 및 상기 드레인 전극(119)을 커버한다. 본 실시예에서, 상기 보호 절연막(116)은 질화 실리콘을 포함한다. 이때, 상기 보호 절연막(116)이 저밀도 질화 실리콘층 및 고밀도 질화 실리콘층의 적층구조를 가질 수도 있다. 상기 보호 절연막(116)은 상기 드레인 전극(119)을 부분 노출하는 콘택홀(151)을 포함한다.
상기 화소 전극(112)은 상기 보호 절연막(116) 상에 배치되며, 상기 콘택홀(151)을 통하여 상기 드레인 전극(119)에 전기적으로 연결된다. 상기 화소 전극(112)은 산화인듐주석(Indium Tin Oxide; ITO), 산화아연주석(Indium Zinc Oxide; IZO), 아몰퍼스 산화인듐주석(Amorphous Indium Tin Oxide; a-ITO) 등의 투명한 도전성 물질을 포함한다.
상기와 같은 본 실시예에 따르면, 상기 게이트 라인(131), 상기 게이트 전극(118), 상기 데이터 라인(133), 상기 소오스 전극(117) 및 상기 드레인 전극(119)이 각각 상기 게이트 질화구리 라인(131c), 상기 게이트 질화구리 패턴(118c), 상기 데이터 질화구리 라인(133c), 상기 소오스 질화구리 패턴(117c) 및 상기 드레인 질화구리 패턴(119c)을 포함하여, 불량이 감소한다. 또한, 상기 게이트 절연막(126)이 삼층구조를 가져서, 공정시간이 단축되고, 상기 아몰퍼스 실리콘 패턴(137a)의 전기적 특성이 향상된다.
도 5 내지 도 19는 상기 도 1에 도시된 어레이 기판의 제조방법을 나타내는 단면도들이다.
도 1 및 5를 참조하면, 상기 절연 기판(120) 상에 원시 게이트 배리어 층(141) 및 원시 게이트 도전층(142)을 순차적으로 형성한다. 이때, 상기 원시 게이트 도전층(142) 상에 스퍼터링 공정을 통하여 질화구리층(도시되지 않음)을 증착할 수도 있다. 이어서, 상기 원시 게이트 도전층(142) 상에 게이트 포토레지스트 필름(143)을 형성한다.
이후에, 게이트 마스크(171)를 이용하여 상기 게이트 포토레지스트 필름(143)을 노광한다. 상기 게이트 마스크(171)는 차광부(171a) 및 투명부(171b)를 포함한다. 상기 차광부(171a)는 상기 게이트 라인(131) 및 상기 게이트 전극(118)에 대응된다.
도 1 및 6을 참조하면, 상기 노광된 게이트 포토레지스트 필름(143)을 현상하여, 상기 원시 게이트 도전층(142) 상에 게이트 포토레지스트 패턴(143a)을 형성한다.
도 1 및 7을 참조하면, 상기 게이트 포토레지스트 패턴(143a)을 식각마스크로 이용하여 상기 원시 게이트 도전층(142) 및 상기 원시 게이트 배리어층(141)을 부분 식각하여 상기 절연 기판(120) 상에 상기 게이트 배리어층(131a), 원시 게이트 도전층(131d), 상기 게이트 배리어 패턴(118a) 및 원시 게이트 도전 패턴(118d)을 형성한다. 이어서, 상기 게이트 포토레지스트 패턴(143a)을 상기 원시 게이트 도전층(131d) 및 상기 원시 게이트 도전 패턴(118c)으로부터 제거한다.
도 1 및 도 8을 참조하면, 상기 원시 게이트 도전층(131d), 상기 게이트 배리어층(131a), 상기 게이트 배리어 패턴(118a) 및 상기 원시 게이트 도전 패턴(118d)이 형성된 상기 절연 기판(120) 상에 상기 질화 플라즈마를 주입한다. 본 실시예에서, 챔버(도시되지 않음) 내에 암모니아 가스 및 질소 가스를 주입(Inject)하고, 300W이상의 전력을 20초 이상 인가한다.
도 1 및 9를 참조하면, 상기 원시 게이트 도전층(131d)의 상면 및 측면에 상기 질화 플라즈마(도 8의 188a)가 주입되어, 상기 게이트 배리어층(131a) 상에 상기 게이트 도전층(131b) 및 상기 게이트 질화구리층(131c)을 형성한다. 또한, 상기 원시 게이트 도전 패턴(118d)의 상면 및 측면에 상기 질화 플라즈마(118a)가 주입되어, 상기 게이트 배리어 패턴(118a) 상에 상기 게이트 도전 패턴(118b) 및 상기 게이트 질화구리 패턴(118c)을 형성한다.
또한, 상기 질화 플라즈마(118a)에 의해 상기 원시 게이트 도전층(131d) 및 상기 원시 게이트 도전 패턴(118d)의 표면에 배치된 산화구리가 질화구리로 치환된다. 상기 질화구리는 상기 산화구리에 비해 전기적 특성 및 공정특성이 우수하다.
이어서, 상기 게이트 전극(118) 및 상기 게이트 라인(131)이 형성된 상기 절연 기판(120) 상에 상기 실란가스 및 상기 질소혼합가스를 주입(Inject)하고, 화학기상증착(CVD)을 통하여 상기 게이트 절연막(도 2의 126)을 형성한다. 본 실시예에서, 상기 질소혼합가스는 상기 질소 가스, 상기 암모니아 가스등을 포함하고, 상기 화학기상증착은 플라즈마화학기상증착(PECVD)일 수 있다.
도 10 내지 도 13은 상기 게이트 절연막의 형성방법을 나타내는 단면도들이다.
도 9 및 도 10을 참조하면, 상기 질소혼합가스에 대한 상기 실란가스의 비율이 6.43부피%이하인 가스를 상기 챔버 내에 주입하고, 소정의 전력을 인가하여, 상 기 게이트 전극(118) 및 상기 게이트 라인(131)이 형성된 상기 절연 기판(120) 상에 저밀도 질화실리콘 플라즈마(189a)를 인가한다. 따라서, 상기 게이트 전극(118) 및 상기 게이트 라인(131)이 형성된 상기 절연 기판(120) 상에 상기 저밀도 질화 실리콘을 포함하는 상기 제1 게이트 절연층(도 3의 126a)을 증착한다. 본 실시예에서, 상기 게이트 절연막(126)은 상기 질화 플라즈마 처리와 동일한 챔버 내에서 형성된다.
상기 질소혼합가스에 대한 상기 실란가스의 비율이 6.43부피%이하인 가스를 이용하여 상기 제1 게이트 절연층(126a)을 증착하는 경우, 상기 실란가스 내의 실리콘 원자가 상기 질소혼합가스 내의 질소원자와 충분히 반응한다. 따라서, 상기 제1 게이트 절연층(126a)은 치밀하고, 절연특성이 우수하다. 그러나, 상기 제1 게이트 절연층(126a)의 증착속도가 느리다.
상기 질소혼합가스에 대한 상기 실란가스의 비율이 6.43부피% 초과인 경우, 상기 실란가스 내의 일부 실리콘 원자가 상기 질소원자와 반응하지 못하고, 상기 게이트 라인(131) 및 상기 게이트 전극(118)의 구리원자와 반응하여 실리콘동(Silicon-Copper; CuSi)을 형성한다. 상기 실리콘동은 추후의 공정 중에 상기 실리콘원자가 상기 구리원자로부터 분리되어 상기 게이트 라인(131) 및 상기 게이트 전극(118) 내부로 침투될 수 있다. 상기 실리콘원자가 상기 게이트 라인(131) 및 상기 게이트 전극(118) 내부로 침투하는 경우, 상기 게이트 라인(131) 및 상기 게이트 전극(118)의 저항이 증가한다. 그러나, 본 실시예에서, 상기 질소혼합가스에 대한 상기 실란가스의 비율이 6.43부피%이하이며, 상기 게이트 질화구리층(131c) 및 상기 게이트 질화구리 패턴(118c)의 질화구리는 상기 실리콘원자와 반응하지 않는다.
본 실시예에서, 상기 질소혼합가스에 대한 상기 실란가스의 비율은 2.24%이고, 상기 챔버 내에 900W의 전력이 인가되며, 상기 제1 게이트 절연층(126a)은 10Å이상의 두께를 갖는다.
도 9 및 도 11을 참조하면, 상기 질소혼합가스에 대한 상기 실란가스의 비율이 6.43부피%이상인 가스를 상기 챔버 내에 주입하고, 소정의 전력을 인가하여, 상기 제1 게이트 절연층(126a) 상에 고밀도 질화실리콘 플라즈마(189b)를 인가한다. 따라서, 상기 제1 게이트 절연층(126a) 상에 상기 고밀도 질화 실리콘을 포함하는 상기 제2 게이트 절연층(도 3의 126b)을 증착한다.
상기 질소혼합가스에 대한 상기 실란가스의 비율이 6.43부피%초과인 가스를 이용하여 상기 제2 게이트 절연층(126b)을 증착하는 경우, 상기 실란가스 내의 실리콘 원자가 상기 질소혼합가스 내의 질소원자와 충분히 반응하지 못한다. 따라서, 상기 제2 게이트 절연층(126b)은 느슨하고, 절연특성이 불량하다. 그러나, 상기 제2 게이트 절연층(126b)의 증착속도는 상기 제1 게이트 절연층(126a)의 증착속도보다 빠르다.
본 실시예에서는, 상기 질소혼합가스에 대한 상기 실란가스의 비율이 6.43부피%이상이더라도, 상기 제1 게이트 절연층(126a)이 상기 게이트 전극(118) 및 상기 게이트 라인(131)을 보호하여, 상기 실리콘 원자가 상기 게이트 라인(131) 및 상기 게이트 전극(118) 내부로 침투되는 것을 방지한다.
본 실시예에서, 상기 질소혼합가스에 대한 상기 실란가스의 비율은 6.43%이고, 상기 챔버 내에 1200W의 전력이 인가된다.
도 9 및 도 12를 참조하면, 상기 질소혼합가스에 대한 상기 실란가스의 비율이 6.43부피%이하인 가스를 상기 챔버 내에 주입하고, 소정의 전력을 인가하여, 상기 제2 게이트 절연층(126b) 상에 저밀도 질화실리콘 플라즈마(189c)를 인가한다. 따라서, 상기 제2 게이트 절연층(126b) 상에 상기 저밀도 질화 실리콘을 포함하는 상기 제3 게이트 절연층(도 3의 126c)을 증착한다.
상기 질소혼합가스에 대한 상기 실란가스의 비율이 6.43부피%이하인 가스를 이용하여 상기 제3 게이트 절연층(126c)을 증착하는 경우, 상기 제3 게이트 절연층(126c)은 치밀하고, 절연특성이 우수하다. 그러나, 상기 제3 게이트 절연층(126c)의 증착속도는 상기 제2 게이트 절연층(126b)의 증착속도보다 느리다.
본 실시예에서, 상기 질소혼합가스에 대한 상기 실란가스의 비율은 2.24%이고, 상기 챔버 내에 900W의 전력이 인가된다.
도 13 및 도 14를 참조하면, 상기 게이트 전극(118) 및 상기 게이트 라인(131)이 형성된 상기 절연 기판(120) 상에 상기 제1 게이트 절연층(126a), 상기 제2 게이트 절연층(126b) 및 상기 제3 게이트 절연층(126c)을 포함하는 상기 게이트 절연막(126)이 형성된다.
도 15를 참조하면, 상기 게이트 절연막(126) 상에 하부 아몰퍼스 실리콘층(도시되지 않음) 및 상기 하부 아몰퍼스 실리콘층보다 막질이 느슨한 상부 아몰퍼스 실리콘층(도시되지 않음)을 순차적으로 증착한다.
상기 하부 아몰퍼스 실리콘층은 낮은 전력으로 느린 속도로 증착되어, 막질이 치밀하고, 전기적 특성이 우수하다. 상기 상부 아몰퍼스 실리콘층은 높은 전력으로 상기 하부 아몰퍼스 실리콘층보다 빠르게 증착되어, 상기 하부 아몰퍼스 실리콘층보다 막질이 느슨하다. 예를 들어, 상기 하부 아몰퍼스 실리콘층은 150W의 전력으로 형성되고, 상기 상부 아몰퍼스 실리콘층은 300W의 전력으로 형성된다. 따라서, 상기 게이트 절연막(126) 상에 상기 하부 아몰퍼스 실리콘층 및 상기 상부 아몰퍼스 실리콘층을 갖는 아몰퍼스 실리콘층이 형성된다.
이어서, 상기 아몰퍼스 시리콘층의 표면에 n+불순물을 주입하여 n+아몰퍼스 실리콘층(도시되지 않음)을 형성한다.
계속해서, 상기 n+아몰퍼스 실리콘층 및 상기 아몰퍼스 실리콘층을 부분식각하여 원시 n+ 아몰퍼스 실리콘 패턴(137c) 및 상기 아몰퍼스 실리콘 패턴(137a)을 형성한다.
도 16을 참조하면, 상기 원시 n+ 아몰퍼스 실리콘 패턴(137c) 및 상기 아몰퍼스 실리콘 패턴(137a)이 형성된 상기 게이트 절연막(126) 상에 원시 데이터 배리어층(도시되지 않음) 및 원시 데이터 도전층(도시되지 않음)을 순차적으로 형성한다. 이때, 상기 원시 데이터 도전층 상에 스퍼터링 공정을 통하여 질화구리층(도시되지 않음)을 증착할 수도 있다. 이어서, 상기 원시 데이터 도전층 상에 데이터 포토레지스트 필름(도시되지 않음)을 형성한다.
이후에, 데이터 마스크(도시되지 않음)를 이용하는 사진식각공정을 통하여, 상기 원시 데이터 배리어층 및 상기 원시 데이터 도전층을 부분 식각하여 상기 데 이터 배리어층(133a), 원시 데이터 도전층(133d), 상기 소오스 배리어 패턴(117a), 원시 소오스 도전 패턴(117d), 상기 드레인 배리어 패턴(119a) 및 원시 드레인 도전 패턴(119d)을 형성한다.
이이서, 상기 원시 n+ 아몰퍼스 실리콘 패턴(137c), 상기 아몰퍼스 실리콘 패턴(137a), 상기 데이터 배리어층(133a), 원시 데이터 도전층(133d), 상기 소오스 배리어 패턴(117a), 원시 소오스 도전 패턴(117d), 상기 드레인 배리어 패턴(119a) 및 원시 드레인 도전 패턴(119d)이 형성된 상기 게이트 절연막(126) 상에 상기 질화 플라즈마(188b)를 주입한다.
도 16 및 도 17을 참조하면, 상기 원시 데이터 도전층(133d), 상기 원시 소오스 도전 패턴(117d) 및 상기 원시 드레인 도전 패턴(119d)의 상면 및 측면에 상기 질화 플라즈마(188b)가 주입(Implant)되어 상기 데이터 도전층(133b), 상기 데이터 질화구리층(133c), 상기 소오스 도전 패턴(117b), 상기 소오스 질화구리 패턴(117c), 상기 드레인 도전 패턴(119b) 및 상기 드레인 질화구리 패턴(119c)이 형성된다. 예를 들어, 챔버(도시되지 않음) 내에 암모니아 가스 및 질소 가스를 주입하고, 300W이상의 전력을 20초 이상 인가한다.
도 17을 참조하면, 계속해서 상기 소오스 전극(117) 및 상기 드레인 전극(119)을 식각마스크로 이용하여, 상기 소오스 전극(117)과 상기 드레인 전극(119)의 사이에 배치된 상기 n+ 원시 아몰퍼스 실리콘 패턴(도 16의 137c)을 부분 식각하여 상기 n+ 아몰퍼스 실리콘 패턴(137b) 및 상기 아몰퍼스 실리콘 패턴(137a)을 갖는 상기 반도체 패턴(137)을 형성한다.
상기 데이터 질화구리층(133c), 상기 소오스 질화구리 패턴(117c) 및 상기 드레인 질화구리 패턴(119c)은 상기 n+원시 아몰퍼스 실리콘 패턴(137c)을 식각하는 식각액으로부터, 상기 데이터 라인(133), 상기 소오스 전극(117) 및 상기 드레인 전극(119)을 보호한다.
본 실시예에서는 2장의 포토마스크를 이용하여 상기 반도체 패턴(137), 상기 데이터 라인(133), 상기 소오스 전극(117) 및 상기 드레인 전극(119)을 형성하였으나, 다른 실시예로, 1장의 포토마스크를 이용하여 반도체 패턴, 데이터 라인, 소오스 전극 및 드레인 전극을 형성할 수도 있다.
도 18을 참조하면, 이어서 상기 게이트 절연막(126) 상에 상기 반도체 패턴(137), 상기 데이터 라인(133), 상기 소오스 전극(117) 및 상기 드레인 전극(119)을 커버하는 상기 보호 절연막(116)을 형성한다. 본 실시예에서, 상기 게이트 절연막(126) 상에 상기 실란가스 및 상기 질소혼합가스를 주입(Inject)하고, 화학기상증착(Chemical Vapor Deposition;CVD)을 통하여 상기 보호 절연막(116)을 형성한다.
본 실시예에서, 상기 보호 절연막(116)은 제1 보호 절연층(도시되지 않음) 및 상기 제1 보호 절연층 상에 배치되는 제2 보호 절연층(도시되지 않음)을 포함한다.
상기 제1 보호 절연층은 상기 저밀도 질화 실리콘을 포함한다. 상기 저밀도 질화 실리콘의 형성방법은 도 10과 동일하므로, 상세한 설명을 생략한다.
상기 제2 보호 절연층은 상기 고밀도 질화 실리콘을 포함한다. 상기 고밀도 질화 실리콘의 형성방법은 도 11과 동일하므로, 상세한 설명을 생략한다.
본 실시예에서는, 상기 보호 절연막(116)이 상기 제1 보호절연층 및 상기 제2 보호 절연층을 포함한다. 다른 실시예로, 상기 보호 절연막이 단일층을 포함하거나, 3층 이상의 층을 포함할 수도 있다.
도 19를 참조하면, 상기 보호 절연막(116)을 부분 식각하여 상기 드레인 전극(119)의 일부를 노출하는 상기 콘택홀(151)을 형성한다. 이때, 상기 화소 전극(112)이 형성된 후에, 상기 드레인 전극(119)에 대응하는 상기 화소 전극(112) 상에 레이저를 조사하여 상기 콘택홀(151)을 형성할 수도 있다.
이어서, 상기 콘택홀(151)이 형성된 상기 보호 절연막(116) 상에 상기 드레인 전극(119)과 전기적으로 연결되는 상기 화소 전극(112)을 형성한다.
상기와 같은 본 발명의 실시예에 따르면, 상기 게이트 라인(131), 상기 게이트 전극(118), 상기 데이터 라인(133), 상기 소오스 전극(117) 및 상기 드레인 전극(119)의 상부를 보호하기 위한 별도의 보호층을 형성할 필요가 없어서 공정시간이 단축된다.
또한, 질화구리층으로 상기 데이터 라인(133), 상기 소오스 전극(117) 및 상기 드레인 전극(119)의 측면을 커버하여, 상기 원시 n+ 아몰퍼스 실리콘 패턴(137c)을 식각하는 식각액에 의해 상기 데이터 라인(133), 상기 소오스 전극(117) 및 상기 드레인 전극(119)이 식각되는 것을 방지한다.
실험예
본 실험예에서, 원시 게이트 도전 패턴(도 8의 188d)에 질화 플라즈마 또는 수소 플라즈마 처리를 하였으며, 상기 원시 게이트 도전 패턴(188d) 상에 저밀도 질화 실리콘 및 고밀도 질화 실리콘을 포함하는 적층구조의 게이트 절연막을 증착하였다. 상기 질화 플라즈마 또는 상기 수소 플라즈마 처리는 600W의 전력으로 20초 동안 수행되었다. 상기 저밀도 질화 실리콘은 질소혼합가스에 대한 실란가스의 비율이 2.24부피%인 가스에 900W의 전력을 인가하여 형성하였으며, 상기 고밀도 질화 실리콘은 질소혼합가스에 대한 실란 가스의 비율이 6.43부피%인 가스에 1200W의 전력을 인가하여 형성하였다.
상기 질화 플라즈마 처리를 거친 후에, 제1 저밀도 질화 실리콘층, 고밀도 질화 실리콘층 및 제2 저밀도 질화 실리콘층을 순차적으로 형성한 경우, 게이트 라인의 비저항은 2.1μΩcm 내지 2.3μΩcm이었다.
다른 실시예로, 상기 수소 플라즈마 처리를 거친 후에, 제1 저밀도 질화 실리콘층, 고밀도 질화 실리콘층 및 제2 저밀도 질화 실리콘층을 순차적으로 형성한 경우, 게이트 라인의 비저항은 2.5μΩcm 내지 2.8μΩcm이었다.
또 다른 실시예로, 상기 질화 플라즈마 처리를 거친 후에, 고밀도 질화 실리콘층 및 저밀도 질화 실리콘층을 순차적으로 형성한 경우, 게이트 라인의 비저항은 2.9μΩcm 내지 3.0μΩcm이었다.
또 다른 실시예로, 상기 수소 플라즈마 처리를 거친 후에, 고밀도 질화 실리콘층 및 저밀도 질화 실리콘층을 순차적으로 형성한 경우, 게이트 라인의 비저항은 3.0μΩcm 내지 3.1μΩcm이었다.
따라서, 상기 질화 플라즈마 처리를 거친 후에, 상기 제1 저밀도 질화 실리 콘층, 상기 고밀도 질화 실리콘층 및 상기 제2 저밀도 질화 실리콘층을 순차적으로 형성한 경우, 상기 게이트 라인의 비저항이 가장 낮았다.
도 20은 본 발명의 일 실시예에 따른 표시장치를 나타내는 단면도이다.
도 20을 참조하면, 상기 표시장치는 어레이 기판(180), 대향 기판(170) 및 액정층(108)을 포함한다. 본 실시예에서, 상기 어레이 기판(180)은 도 1 내지 도 4에 도시된 어레이 기판과 동일하므로, 동일한 도면부호에 대해서 상세한 설명을 생략한다.
상기 대향기판(170)은 대향 절연 기판(100), 블랙 매트릭스(102), 컬러 필터(104) 및 공통 전극(106)을 포함한다.
상기 대향 절연 기판(100)은 유리, 석영 등과 같은 투명한 절연물질을 포함한다. 이때, 상기 대향 절연 기판(100)이 투명한 합성수지를 포함할 수도 있다.
상기 블랙 매트릭스(102)는 상기 대향 절연 기판(100) 상에 배치되어 액정을 콘트롤할 수 없는 영역에 입사되는 광을 차단한다.
상기 컬러 필터(104)는 상기 블랙 매트릭스(102)가 형성된 상기 대향 절연 기판(100) 상에 배치되어 소정의 파장을 갖는 광만을 선택적으로 투과시킨다. 상기 컬러 필터(104)는 상기 어레이 기판(180)의 화소 전극(112)에 대응된다.
상기 공통 전극(106)은 상기 블랙 매트릭스(102) 및 상기 컬러 필터(104)가 형성된 상기 대향 절연 기판(100)의 전면에 형성된다. 상기 공통 전극(106)은 산화인듐주석(Indium Tin Oxide; ITO), 산화아연주석(Indium Zinc Oxide; IZO), 아몰퍼스 산화인듐주석(Amorphous Indium Tin Oxide; a-ITO) 등과 같은 투명한 도전성 물 질을 포함한다.
상기 어레이 기판(180)과 상기 대향 기판(170)의 사이에 스페이서(도시되지 않음)가 배치되어 상기 어레이 기판(180)과 상기 대향 기판(170) 사이의 거리를 유지한다.
상기 액정층(108)은 상기 어레이 기판(180)과 상기 대향 기판(170)의 사이에 개재된다. 상기 액정층(108) 내의 액정은 상기 공통전극(106)과 상기 화소 전극(112) 사이에 인가된 전계에 의해 배열이 변경된다. 따라서, 상기 액정층(108)의 광투과도가 변하여 영상이 표시된다.
실런트(도시되지 않음)는 상기 어레이 기판(180)과 상기 대향 기판(170)의 사이에서 상기 액정층(108)을 밀봉한다.
상기와 같은 본 실시예에 따르면, 상기 어레이 기판(180)의 불량이 감소하고 제조공정이 단순해져서, 상기 표시장치의 화질이 향상되고 제조비용이 감소한다.
도 21은 본 발명의 다른 실시예에 따른 어레이 기판을 나타내는 단면도이다. 본 실시예에서, 게이트 라인, 게이트 전극, 데이터 라인, 소오스 전극 및 드레인 전극을 제외한 나머지 구성요소들은 도 1 내지 도 4와 동일하므로, 동일한 구성요소에 대한 중복되는 설명은 생략한다.
도 21을 참조하면, 상기 게이트 라인(1131)은 절연기판(120) 상에 배치되고, 게이트 배리어층(1131a), 게이트 도전층(1131b) 및 게이트 질화구리층(1131c)을 포함한다.
상기 게이트 배리어층(1131a)은 상기 절연기판(120) 상에 배치되어, 상기 게 이트 도전층(1131a)과 상기 절연기판(120)의 접착력을 증가시킨다.
상기 게이트 도전층(1131b)은 상기 게이트 배리어층(1131a) 상에 배치된다. 상기 게이트 도전층(1131b)은 구리 또는 구리합금을 포함한다.
상기 게이트 질화구리층(1131c)은 상기 게이트 도전층(1131b)의 상면에 배치되어 게이트 절연막(126) 내의 실리콘이 상기 게이트 도전층(1131b) 내의 구리와 결합하는 것을 방지한다. 상기 게이트 질화구리층(1131c)은 질화구리를 포함한다. 본 실시예에서, 상기 게이트 질화구리층(1131c)은 질소 분위기에서 구리 스퍼터링 공정을 통하여 형성된다.
박막 트랜지스터(1155)의 게이트 전극(1118)은 상기 절연기판(120) 상에 배치된다. 상기 게이트 전극(1118)은 상기 게이트 라인(1131)과 동일한 층으로부터 형성되고, 게이트 배리어 패턴(1118a), 게이트 도전 패턴(1118b) 및 게이트 질화구리 패턴(1118c)을 포함한다.
상기 게이트 배리어 패턴(1118a)은 상기 절연기판(120) 상에 배치되고, 상기 게이트 라인(1131)의 상기 게이트 배리어층(1131a)과 동일한 물질을 포함한다.
상기 게이트 도전 패턴(1118b)은 상기 게이트 배리어 패턴(1118a) 상에 배치되고, 상기 게이트 라인(1131)의 상기 게이트 도전층(1131b)과 동일한 물질을 포함한다.
상기 게이트 질화구리 패턴(1118c)은 상기 게이트 도전 패턴(1118b)의 상면에 배치되고, 상기 게이트 라인(1131)의 상기 게이트 질화구리층(1131c)과 동일한 물질을 포함한다.
상기 데이터 라인(1133)은 게이트 절연막(126) 상에 배치되고, 데이터 배리어층(1133a), 데이터 도전층(1133b) 및 데이터 질화구리층(1133c)을 포함한다.
상기 데이터 배리어층(1133a)은 상기 게이트 절연막(126), 아몰퍼스 실리콘 패턴(137a) 및 n+ 아몰퍼스 실리콘 패턴(137b) 상에 배치된다. 상기 데이터 배리어층(1133a)은 상기 게이트 절연막(126) 내의 실리콘이 상기 데이터 도전층(1133b) 내로 확산되는 것을 방지한다.
상기 데이터 도전층(1133b)은 상기 데이터 배리어층(1133a) 상에 배치된다. 본 실시예에서, 상기 데이터 도전층(1133b)은 상기 게이트 도전층(1131b)과 같이 구리 또는 구리합금을 포함한다. 따라서, 중복되는 설명은 생략한다.
상기 데이터 질화구리층(1133c)은 상기 데이터 도전층(1133b)의 상면에 배치된다. 본 실시예에서, 상기 데이터 질화구리층(1133c)은 상기 게이트 질화구리층(1131c)과 동일한 물질을 포함한다.
상기 박막 트랜지스터(1155)의 소오스 전극(1117)은 상기 n+ 아몰퍼스 실리콘 패턴들 중의 하나 상에 배치된다. 상기 소오스 전극(1117)은 상기 데이터 라인(1133)과 동일한 층으로부터 형성되고, 상기 데이터 라인(1133)에 전기적으로 연결된다. 상기 소오스 전극(1117)은 소오스 배리어 패턴(1117a), 소오스 도전 패턴(1117b) 및 소오스 질화구리 패턴(1117c)을 포함한다.
상기 소오스 배리어 패턴(1117a)은 상기 n+ 아몰퍼스 실리콘 패턴들 중의 상기 하나 상에 배치되고, 상기 데이터 라인(1133)의 상기 데이터 배리어층(1117a)과 동일한 물질을 포함한다.
상기 소오스 도전 패턴(1117b)은 상기 소오스 배리어 패턴(1117a) 상에 배치되고, 상기 데이터 라인(1133)의 상기 데이터 도전층(1133b)과 동일한 물질을 포함한다.
상기 소오스 질화구리 패턴(1117c)은 상기 소오스 도전 패턴(1117b)의 상면에 배치되고, 상기 데이터 라인(1133)의 상기 데이터 질화구리층(1133c)과 동일한 물질을 포함한다.
상기 박막 트랜지스터(1155)의 드레인 전극(1119)은 상기 n+ 아몰퍼스 실리콘 패턴들 중의 나머지 하나 상에 배치된다. 상기 드레인 전극(1119)은 상기 데이터 라인(1133)과 동일한 층으로부터 형성되고, 화소 전극(1112)과 전기적으로 연결된다. 상기 드레인 전극(1119)은 드레인 배리어 패턴(1119a), 드레인 도전 패턴(1119b) 및 드레인 질화구리 패턴(1119c)을 포함한다.
상기 드레인 배리어 패턴(1119a)은 상기 n+ 아몰퍼스 실리콘 패턴들 중의 상기 나머지 하나 상에 배치되고, 상기 데이터 라인(1133)의 상기 데이터 배리어층(1117a)과 동일한 도전성 물질을 포함한다.
상기 드레인 도전 패턴(1119b)은 상기 드레인 배리어 패턴(1119a) 상에 배치되고, 상기 데이터 라인(1133)의 상기 데이터 도전층(1133b)과 동일한 물질을 포함한다.
상기 드레인 질화구리 패턴(1119c)은 상기 드레인 도전 패턴(1119b)의 상면에 배치되고, 상기 데이터 라인(1133)의 상기 데이터 질화구리층(1133c)과 동일한 물질을 포함한다.
도 22 내지 도 26은 상기 도 21에 도시된 어레이 기판의 제조방법을 나타내는 단면도들이다. 본 실시예에서, 게이트 라인, 게이트 전극, 데이터 라인, 소오스 전극 및 드레인 전극을 형성하는 단계들을 제외한 나머지 구성요소들은 도 5 내지 도 19와 동일하므로, 동일한 구성요소에 대한 중복되는 설명은 생략한다.
도 21 및 도 22를 참조하면, 상기 절연 기판(120) 상에 원시 게이트 배리어층(1141) 및 원시 게이트 도전층(1142)을 순차적으로 형성한다. 이어서, 상기 원시 게이트 도전층(1142) 상에 스퍼터링 공정을 통하여 원시 게이트 질화구리층(1144)을 증착한다. 이어서, 상기 원시 게이트 질화구리층(1144) 상에 게이트 포토레지스트 필름(1143)을 형성한다.
이후에, 게이트 마스크(1171)를 이용하여 상기 게이트 포토레지스트 필름(1143)을 노광한다. 상기 게이트 마스크(1171)는 차광부(1171a) 및 투명부(1171b)를 포함한다. 상기 차광부(1171a)는 상기 게이트 라인(1131) 및 상기 게이트 전극(1118)에 대응된다.
도 23을 참조하면, 상기 노광된 게이트 포토레지스트 필름(143)을 현상하여, 상기 원시 게이트 질화구리층(1144) 상에 게이트 포토레지스트 패턴(1143a)을 형성한다.
이어서, 상기 게이트 포토레지스트 패턴(1143a)을 식각마스크로 이용하여 상기 원시 게이트 도전층(1142), 상기 원시 게이트 배리어층(1141) 및 상기 원시 게이트 질화구리층(1144)을 부분 식각하여 상기 절연 기판(120) 상에 상기 게이트 라인(1131) 및 상기 게이트 전극(1118)을 형성한다.
상기 게이트 라인(1131)의 상기 게이트 질화구리층(1131c)은 상기 게이트 도전층(1131b)의 구리와 식각속도가 유사하여 식각불량이 감소한다. 예를 들어, 게이트 도전층 상에 몰리브덴층(도시되지 않음)이 형성되는 경우, 상기 몰리브덴층이 상기 게이트 도전층보다 과도하게 식각되어 상기 게이트 도전층의 상면이 부분적으로 노출될 수 있다. 그러나, 본 실시예에서, 상기 게이트 질화구리층(1131c)은 상기 게이트 도전층(1131b)과 유사한 식각속도를 가져서 상기 게이트 라인(1131)의 에칭 프로파일이 향상된다.
이어서, 상기 게이트 포토레지스트 패턴(143a)을 상기 게이트 라인(1131) 및 상기 게이트 전극(1118)으로부터 제거한다.
도 24를 참조하면, 상기 절연 기판(120) 상에 게이트 절연막(126)을 형성하여 상기 게이트 라인(1131) 및 상기 게이트 전극(1118)을 커버한다.
이어서, 상기 게이트 전극(1118)에 대응되는 상기 게이트 절연막(126) 상에 아몰퍼스 실리콘 패턴(137a) 및 상기 아몰퍼스 실리콘 패턴(137a) 상에 배치된 원시 n+ 아몰퍼스 실리콘 패턴(137c)을 형성한다.
도 25를 참조하면, 상기 아몰퍼스 실리콘 패턴(137a) 및 상기 원시 n+ 아몰퍼스 실리콘 패턴(도 24의 137c)이 형성된 상기 게이트 절연막(126) 상에 원시 데이터 배리어층(도시되지 않음) 및 원시 데이터 도전층(도시되지 않음)을 순차적으로 형성한다. 이어서, 상기 원시 데이터 도전층 상에 스퍼터링 공정을 통하여 원시 데이터 질화구리층(도시되지 않음)을 증착한다. 이후에, 상기 원시 데이터 질화구리층 상에 데이터 포토레지스트 필름(도시되지 않음)을 형성한다.
이후에, 데이터 마스크(도시되지 않음)를 이용하는 사진식각공정을 통하여, 상기 원시 데이터 배리어층, 상기 원시 데이터 도전층 및 상기 원시 데이터 질화구리층을 부분 식각하여 상기 데이터 라인(1133), 상기 소오스 전극(1117) 및 상기 드레인 전극(1119)을 형성한다. 이때, 상기 데이터 라인(1133), 상기 소오스 전극(1117) 및 상기 드레인 전극(1119) 상에 질화 플라즈마를 주입하여 상기 데이터 라인(1133)의 상기 데이터 도전층(1133b), 상기 소오스 전극(1117)의 상기 소오스 도전 패턴(1117b) 및 상기 드레인 전극(1119)의 상기 드레인 도전 패턴(1119b)의 측면에 질화구리층(도시되지 않음)을 형성할 수도 있다.
계속해서, 상기 소오스 전극(1117) 및 상기 드레인 전극(1119)을 식각마스크로 이용하여, 상기 소오스 전극(1117)과 상기 드레인 전극(1119)의 사이에 배치된 상기 n+ 원시 아몰퍼스 실리콘 패턴(도 24의 137c)을 부분 식각하여 상기 아몰퍼스 실리콘 패턴(137a)이 부분적으로 노출된다.
도 26을 참조하면, 이어서 상기 게이트 절연막(126) 상에 보호 절연막(116)을 형성하여, 상기 반도체 패턴(137), 상기 데이터 라인(1133), 상기 소오스 전극(1117) 및 상기 드레인 전극(1119)을 커버한다. 이후에, 상기 보호 절연막(116)을 부분 식각하여 상기 드레인 전극(1119)의 일부를 노출하는 콘택홀(151)을 형성한다.
계속해서, 상기 콘택홀(151)이 형성된 상기 보호 절연막(116) 상에 상기 드레인 전극(119)과 전기적으로 연결되는 상기 화소 전극(112)을 형성한다.
상기와 같은 본 발명의 실시예에 따르면, 상기 게이트 라인(1131), 상기 게 이트 전극(1118), 상기 데이터 라인(1133), 상기 소오스 전극(1117) 및 상기 드레인 전극(1119)이 구리와 식각속도가 유사한 질화구리 보호층을 포함하여 애칭 프로파일이 향상된다. 따라서, 상기 어레이 기판의 불량이 감소된다.
도 27은 본 발명의 다른 실시예에 따른 어레이 기판을 나타내는 단면도이다. 본 실시예에서, 데이터 라인, 소오스 전극 및 드레인 전극을 제외한 나머지 구성요소들은 도 21과 동일하므로, 동일한 구성요소에 대한 중복되는 설명은 생략한다.
도 27을 참조하면, 상기 데이터 라인(533)은 데이터 배리어층(533a), 데이터 도전층(533b), 데이터 질화구리층(533c) 및 측면 질화구리층(533d)을 포함한다.
상기 데이터 질화구리층(533c)은 상기 데이터 도전층(533b)의 상면에 배치된다.
상기 측면 질화구리층(533d)은 상기 데이터 도전층(533b)의 측면에 배치되어, 추후의 n+ 아몰퍼스 실리콘 패턴(137b)을 형성하는 식각공정에서 상기 데이터 라인(533)을 보호한다.
상기 소오스 전극(517)은 상기 소오스 전극(517)은 상기 데이터 라인(533)과 동일한 층으로부터 형성되고, 소오스 배리어 패턴(517a), 소오스 도전 패턴(517b), 소오스 질화구리 패턴(517c) 및 제1 측면 질화구리 패턴(517d)을 포함한다.
상기 소오스 질화구리 패턴(517c)은 상기 소오스 도전 패턴(517b)의 상면에 배치된다.
상기 제1 측면 질화구리 패턴(517d)은 상기 소오스 도전 패턴(517b)의 측면에 배치되어, 상기 n+ 아몰퍼스 실리콘 패턴(137b)을 형성하는 식각공정에서 상기 소오스 전극(517)을 보호한다.
상기 드레인 전극(519)은 상기 데이터 라인(533)과 동일한 층으로부터 형성되고, 드레인 배리어 패턴(519a), 드레인 도전 패턴(519b), 드레인 질화구리 패턴(519c) 및 제2 측면 질화구리 패턴(519d)을 포함한다.
상기 드레인 질화구리 패턴(519c)은 상기 드레인 도전 패턴(519b)의 상면에 배치된다.
상기 제2 측면 질화구리 패턴(519d)은 상기 드레인 도전 패턴(519b)의 측면에 배치되어, 상기 n+ 아몰퍼스 실리콘 패턴(137b)을 형성하는 식각공정에서 상기 소오스 전극(519)을 보호한다.
본 실시예에서, 상기 데이터 질화구리층(533c), 상기 소오스 질화구리 패턴(517c) 및 상기 드레인 질화구리 패턴(519c)은 도 25에 도시된 스퍼터링 방법을 이용하여 형성되고, 상기 측면 질화구리층(533d), 상기 제1 측면 질화구리 패턴(517d) 및 상기 제2 측면 질화구리 패턴(519d)은 도 16에 도시된 질화 플라즈마를 이용하여 형성된다. 이때, 상기 질화 플라즈마만을 이용하여 상기 데이터 라인(533), 상기 소오스 전극(517) 및 상기 드레인 전극(519)의 상면 및 측면을 질화구리층으로 커버할 수도 있다.
상기와 같은 본 실시예에 따르면, 식각불량이 감소하여 수율이 향상된다.
도 28은 본 발명의 다른 실시예에 따른 어레이 기판을 나타내는 단면도이다.
도 28을 참조하면, 상기 어레이 기판은 절연 기판(220), 데이터 라인(233), 게이트 라인(231), 박막 트랜지스터(255), 게이트 절연막(226), 보호 절연막(216) 및 화소 전극(212)을 포함한다.
상기 데이터 라인(233)은 데이터 배리어층(233a), 데이터 도전층(233b) 및 데이터 질화구리층(233c)을 포함한다. 상기 데이터 배리어층(233a)은 상기 절연 기판(220) 상에 배치되고, 상기 데이터 도전층(233b)은 상기 데이터 배리어층(233a) 상에 배치된다. 상기 데이터 질화구리층(233c)은 상기 데이터 도전층(233b)의 상면 및 측면 상에 배치된다.
상기 박막 트랜지스터(255)의 소오스 전극(217)은 상기 데이터 라인(233)과 동일한 층으로부터 형성되고, 상기 데이터 라인(233)과 전기적으로 연결된다.
상기 소오스 전극(217)은 소오스 배리어 패턴(217a), 소오스 도전 패턴(217b) 및 소오스 질화구리 패턴(217c)을 포함한다. 상기 소오스 질화구리 패턴(217c)은 상기 소오스 도전 패턴(217b)의 상면 및 측면 상에 배치된다.
상기 박막 트랜지스터(255)의 드레인 전극(219)은 상기 데이터 라인(233)과 동일한 층으로부터 형성되고, 상기 소오스 전극(217)과 이격되어 배치된다.
상기 드레인 전극(219)은 드레인 배리어 패턴(219a), 드레인 도전 패턴(219b) 및 드레인 질화구리 패턴(219c)을 포함한다. 상기 드레인 질화구리 패턴(219c)은 상기 드레인 도전 패턴(219b)의 상면 및 측면 상에 배치된다.
상기 박막 트랜지스터(255)의 반도체 패턴(237)은 상기 소오스 전극(217)과 상기 드레인 전극(219)의 사이에 배치되고, n+ 아몰퍼스 실리콘 패턴(237b) 및 아몰퍼스 실리콘 패턴(237a)을 포함한다. 상기 n+ 아몰퍼스 실리콘 패턴(237b)은 상기 소오스 전극(217) 및 상기 드레인 전극(219) 상에 배치된 2개의 패턴들을 포함 한다. 상기 아몰퍼스 실리콘 패턴(234a)는 상기 n+ 아몰퍼스 실리콘 패턴(237b) 및 상기 소오스 전극(217)과 상기 드레인 전극(219) 사이의 절연기판(220) 상에 배치된다.
상기 게이트 절연막(226)은 상기 절연 기판(220) 상에 배치되어 상기 데이터 라인(233), 상기 소오스 전극(217), 상기 드레인 전극(219) 및 상기 반도체 패턴(237)을 커버한다. 상기 게이트 절연막(226)은 상기 드레인 전극(219)을 부분적으로 노출하는 콘택홀(251)을 포함한다.
상기 박막 트랜지스터(255)의 게이트 전극(218)은 상기 반도체 패턴(237)에 대응하는 상기 게이트 절연막(226) 상에 배치되고, 게이트 배리어 패턴(218a), 게이트 도전 패턴(218b) 및 게이트 질화구리 패턴(218c)을 포함한다. 상기 게이트 질화구리 패턴(218c)은 상기 게이트 도전 패턴(218b)의 상면 및 측면 상에 배치된다.
상기 게이트 라인(231)은 상기 게이트 전극(218)과 동일한 층으로부터 형성되고, 상기 게이트 전극(218)에 전기적으로 연결된다.
상기 게이트 라인(231)은 게이트 배리어층(231a), 게이트 도전층(231b) 및 게이트 질화구리층(231c)을 포함한다. 상기 게이트 도전층(231b)은 상기 게이트 배리어층(231a) 상에 배치되고, 상기 게이트 질화구리층(231c)은 상기 게이트 도전층(231b)의 상면 및 측면 상에 배치된다.
상기 보호 절연막(216)은 상기 게이트 절연막(226) 상에 배치되어 상기 게이트 전극(218) 및 상기 게이트 라인(231)을 커버한다. 상기 보호 절연막(216)은 상기 게이트 절연막(226)을 통과하는 상기 콘택홀(251)을 통하여 상기 드레인 전 극(219)을 부분적으로 노출한다.
상기 화소전극(212)은 상기 보호 절연막(216) 상에 배치되고, 상기 콘택홀(251)을 통하여 상기 드레인 전극(219)에 전기적으로 연결된다.
상기와 같은 본 실시예에 따르면, 상기 절연기판(220) 상에 배치된 상기 데이터 라인(233) 및 상기 게이트 절연막(226) 상에 배치된 상기 게이트 라인(231)의 저항이 감소하여 상기 어레이 기판을 포함하는 표시장치의 화질이 향상된다.
도 29는 본 발명의 다른 실시예에 따른 표시장치를 나타내는 단면도이다.
도 29를 참조하면, 상기 표시장치는 절연 기판(320), 블랙 매트릭스(302), 게이트 라인(331), 데이터 라인(도시되지 않음), 구동전압 라인(333), 구동 트랜지스터(355), 스위칭 트랜지스터(도시되지 않음), 게이트 절연막(326), 보호 절연막(316), 컬러 필터(304), 화소 전극(312), 유기전계 발광층(308), 대향 전극(306) 및 상부 보호막(305)을 포함한다.
상기 블랙 매트릭스(302)는 상기 절연 기판(320) 상에 형성되어 광을 차단하고, 매트릭스 형상으로 배열된 복수개의 개구부들(348)을 포함한다.
상기 게이트 라인(331)은 상기 블랙 매트릭스(302) 상에 배치되고, 게이트 배리어층(331a), 게이트 도전층(331b) 및 게이트 질화구리층(331c)을 포함한다. 상기 게이트 도전층(331b)은 상기 게이트 배리어층(331a) 상에 배치되고, 상기 게이트 질화구리층(331c)은 상기 게이트 도전층(331b)의 상면 및 측면 상에 배치된다. 상기 게이트 라인(331)은 상기 스위칭 트랜지스터의 게이트 전극(도시되지 않음)에 전기적으로 연결된다.
상기 구동 트랜지스터(355)의 게이트 전극(318)은 상기 게이트 라인(331)과 동일한 층으로부터 형성되고, 상기 스위칭 트랜지스터의 드레인 전극(도시되지 않음)에 전기적으로 연결된다. 상기 게이트 전극(318)은 게이트 배리어 패턴(318a), 게이트 도전 패턴(318b) 및 게이트 질화구리 패턴(318c)을 포함한다. 상기 게이트 질화구리 패턴(318c)은 상기 게이트 도전 패턴(318b)의 상면 및 측면 상에 배치된다.
상기 게이트 절연막(326)은 상기 블랙 매트릭스(302), 상기 게이트 라인(331) 및 상기 게이트 전극(318)이 형성된 상기 절연 기판(320) 상에 배치된다. 본 실시예에서, 상기 게이트 절연막(326)은 저밀도 질화 실리콘을 포함하는 제1 게이트 절연층, 고밀도 질화 실리콘을 포함하는 제2 게이트 절연층 및 저밀도 질화 실리콘을 포함하는 제3 게이트 절연층을 포함한다.
상기 구동 트랜지스터(355)의 반도체 패턴(337)은 상기 게이트 전극(318)에 대응되는 상기 게이트 절연막(326) 상에 배치된다. 상기 반도체 패턴(337)은 아몰퍼스 실리콘 패턴(337a) 및 n+ 아몰퍼스 실리콘 패턴(337b)을 포함한다.
상기 구동전압 라인(333)은 상기 게이트 절연막(326) 상에 배치되고, 상기 구동전압 라인(333)은 구동전압 배리어층(333a), 구동전압 도전층(333b) 및 구동전압 질화구리층(333c)을 포함한다. 상기 구동전압 도전층(333b)은 상기 구동전압 배리어층(333a) 상에 배치되고, 상기 구동전압 질화구리층(333c)은 상기 구동전압 도전층(333b)의 상면 및 측면 상에 배치된다.
상기 구동 트랜지스터(355)의 소오스 전극(317)은 상기 반도체 패턴(337) 상 에 배치되고, 상기 구동전압 라인(333)에 전기적으로 연결된다. 상기 소오스 전극(317)은 소오스 배리어 패턴(317a), 소오스 도전 패턴(317b) 및 소오스 질화구리 패턴(317c)을 포함한다. 상기 소오스 질화구리 패턴(317c)은 상기 소오스 도전 패턴(317b)의 상면 및 측면 상에 배치된다.
상기 구동 트랜지스터(355)의 드레인 전극(319)은 상기 반도체 패턴(337) 상에 상기 소오스 전극(317)과 이격되어 배치된다. 상기 드레인 전극(319)은 드레인 배리어 패턴(319a), 드레인 도전 패턴(319b) 및 드레인 질화구리 패턴(319c)을 포함한다. 상기 드레인 질화구리 패턴(319c)은 상기 드레인 도전 패턴(319b)의 상면 및 측면 상에 배치된다.
상기 보호 절연층(316)은 상기 게이트 절연막(326) 상에 배치되어 상기 구동 트랜지스터(355), 상기 스위칭 트랜지스터 및 상기 구동전압 라인(333)을 커버한다.
상기 컬러 필터(304)는 상기 보호 절연층(316) 상에 배치되어 소정의 파장을 갖는 광만을 선택적으로 투과시킨다. 이때, 상기 컬러 필터(304) 상에 오버코팅층(도시되지 않음)이 형성될 수도 있다. 상기 보호 절연층(316) 및 상기 컬러 필터(304)는 상기 구동 트랜지스터(355)의 상기 드레인 전극(319)을 부분적으로 노출하는 콘택홀(351)을 포함한다.
상기 화소 전극(312)은 상기 컬러 필터(304) 상에 배치되고, 상기 콘택홀(351)을 통하여 상기 구동 트랜지스터(355)의 상기 드레인 전극(319)에 전기적으로 연결된다. 본 실시예에서, 상기 화소 전극(312)은 투명한 도전성 물질을 포함한 다.
상기 유기전계 발광층(308)은 상기 컬러 필터(304) 상에 형성되고 상기 화소 전극(312)을 커버한다.
상기 대향 전극(306)은 상기 유기전계 발광층(308) 상에 배치된다. 본 실시예에서, 상기 대향 전극(306)은 금속을 포함한다.
상기 상부 보호막(305)은 상기 대향 전극(306) 상에 형성되어 상기 대향 전극(306)을 보호한다.
상기 유기전계 발광층(308)을 통하여 상기 화소 전극(312)과 상기 대향 전극(306) 사이에 전류가 흐르는 경우, 상기 유기전계 발광층(308)은 광을 발생시킨다. 상기 유기전계 발광층(308)에서 발생된 광은 상기 컬러 필터(304)를 통과하여 영상을 표시한다.
상기와 같은 본 실시예에 따르면, 상기 게이트 라인(331), 상기 구동 전압 라인(333) 및 상기 데이터 라인(도시되지 않음)의 저항이 감소하여 화질이 향상된다. 또한, 상기 소오스 전극(317) 및 상기 드레인 전극(319)의 측면에 형성된 질화구리 패턴들(317c, 319c)에 의해 상기 소오스 전극(317) 및 상기 드레인 전극(319)의 식각저항성이 증가하여 상기 표시장치의 불량이 감소한다.
상기와 같은 본 발명에 따르면, 상기 도전성 패턴들의 상면 및 측면에 상기 질화구리 패턴들이 배치되어, 구리배선을 보호하기 위한 별도의 보호층을 증착할 필요가 없어서 공정시간이 단축되고 제조비용이 감소한다.
또한, 상기 스퍼터링 공정을 통하여 형성된 상기 질화구리 패턴은 상기 도전성 패턴과 유사한 식각속도를 가져서 상기 도전성 패턴들의 에칭 프로파일이 향상된다.
더욱이, 상기 질화 플라즈마 공정을 통하여 형성된 상기 질화구리 패턴이 상기 도전성 패턴들의 측면을 커버하여, 추후의 n+ 아몰퍼스 실리콘 패턴의 식각공정 중의 식각불량을 방지한다.
또한, 상기 도전성 패턴들의 저항이 감소하여, 상기 표시장치의 화질이 향상된다.
이때, 상기 게이트 절연막을 다층구조로 형성하여, 상기 반도체 패턴의 전기적 특성을 향상시킬 수도 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (25)

  1. 절연기판 상에 배리어층을 형성하는 단계;
    상기 배리어층 상에 구리 또는 구리 합금을 포함하는 게이트 라인 및 상기 게이트 라인에 전기적으로 연결된 게이트 전극을 형성하는 단계;
    상기 게이트 라인 및 상기 게이트 전극의 표면을 질화 플라즈마 처리하는 단계;
    상기 절연 기판 상에 상기 게이트 라인 및 상기 게이트 전극을 커버하는 게이트 절연막을 증착하는 단계; 및
    상기 게이트 절연막 상에 데이터 라인, 상기 데이터 라인에 전기적으로 연결되는 소오스 전극, 상기 소오스 전극과 이격되어 배치되는 드레인 전극, 및 상기 게이트 전극 상에서 상기 소오스 전극과 상기 드레인 전극의 사이에 배치되는 반도체 패턴을 형성하는 단계를 포함하는 어레이 기판의 제조방법.
  2. 제1항에 있어서, 상기 질화 플라즈마 처리와 상기 게이트 절연막의 증착은 동일 챔버 내에서 인-시튜로 수행되는 것을 특징으로 하는 어레이 기판의 제조방법.
  3. 제2항에 있어서, 상기 질화 플라즈마 처리하는 단계는 암모니아 분위기에서 300W이상의 전력으로 20초 이상 수행되는 것을 특징으로 하는 어레이 기판의 제조 방법.
  4. 제2항에 있어서, 상기 게이트 절연막을 증착하는 단계는,
    실란가스가, 질소 및 암모니아의 혼합가스를 기준으로 6.43부피%이하인 가스를 상기 챔버 내에 주입하여 상기 절연기판 상에 제1 게이트 절연층을 증착하는 단계;
    실란가스가, 질소 및 암모니아의 혼합가스를 기준으로 6.43부피%이상인 가스를 상기 챔버 내에 주입하여 상기 제1 게이트 절연층 상에 제2 게이트 절연층을 증착하는 단계; 및
    실란가스가, 질소 및 암모니아의 혼합가스를 기준으로 6.43부피%이하인 가스를 상기 챔버 내에 주입하여 상기 제2 게이트 절연층 상에 제3 게이트 절연층을 증착하는 단계를 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
  5. 제4항에 있어서, 상기 제1 게이트 절연층의 두께는 10Å이상인 것을 특징으로 하는 어레이 기판의 제조방법.
  6. 절연기판 상에 게이트 라인, 상기 게이트 라인에 전기적으로 연결되는 게이트 전극, 및 상기 게이트 라인 및 상기 게이트 전극을 커버하는 게이트 절연막을 형성하는 단계;
    상기 게이트 전극에 대응되는 상기 게이트 절연막 상에 반도체 패턴을 형성 하는 단계;
    상기 게이트 절연막 상에 구리 또는 구리 합금을 포함하는 데이터 라인, 상기 데이터 라인에 전기적으로 연결된 소오스 전극, 및 상기 반도체 패턴을 기준으로 상기 소오스 전극에 이격된 드레인 전극을 형성하는 단계;
    상기 데이터 라인, 상기 소오스 전극 및 상기 드레인 전극의 표면을 질화 플라즈마 처리하는 단계; 및
    상기 반도체 패턴, 상기 데이터 라인, 상기 소오스 전극 및 상기 드레인 전극이 형성된 상기 게이트 절연막 상에 보호 절연층을 증착하는 단계를 포함하는 어레이 기판의 제조방법.
  7. 제6항에 있어서, 상기 반도체 패턴이 형성된 상기 게이트 절연막 상에 도전성 배리어층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
  8. 제7항에 있어서, 상기 도전성 배리어층은 금속 또는 합금을 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
  9. 제6항에 있어서, 상기 반도체 패턴을 형성하는 단계는,
    상기 게이트 절연막 상에 아몰퍼스 실리콘층을 형성하는 단계;
    상기 아몰퍼스 실리콘층 상에 n+ 아몰퍼스 실리콘층을 형성하는 단계를 포함 하는 것을 특징으로 하는 어레이 기판의 제조방법.
  10. 제9항에 있어서, 상기 질화 플라즈마 처리된 소오스 및 드레인 전극들을 식각마스크로 이용하여 상기 n+ 아몰퍼스 실리콘층을 부분적으로 식각하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
  11. 절연기판 상에 제1 배리어층, 구리 또는 구리 합금을 포함하는 제1 도전층 및 제1 질화구리층을 순차적으로 증착하는 단계;
    상기 제1 배리어층, 상기 제1 도전층 및 상기 제1 질화구리층을 패터닝하여 게이트 라인 및 상기 게이트 라인에 전기적으로 연결된 게이트 전극을 형성하는 단계;
    상기 절연 기판 상에 상기 게이트 라인 및 상기 게이트 전극을 커버하는 게이트 절연막을 증착하는 단계; 및
    상기 게이트 절연막 상에 데이터 라인, 상기 데이터 라인에 전기적으로 연결되는 소오스 전극, 상기 소오스 전극과 이격되어 배치되는 드레인 전극, 및 상기 게이트 전극 상에서 상기 소오스 전극과 상기 드레인 전극의 사이에 배치되는 반도체 패턴을 형성하는 단계를 포함하는 어레이 기판의 제조방법.
  12. 제11항에 있어서, 상기 데이터 라인, 상기 소오스 전극, 상기 드레인 전극 및 상기 반도체 패턴을 형성하는 단계는,
    상기 게이트 절연막 상에 제2 배리어층, 구리 또는 구리 합금을 포함하는 제2 도전층 및 제2 질화구리층을 순차적으로 증착하는 단계; 및
    상기 제2 배리어층, 상기 제2 도전층 및 상기 제2 질화구리층을 패턴하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
  13. 제12항에 있어서, 상기 데이터 라인, 상기 소오스 전극, 상기 드레인 전극 및 상기 반도체 패턴을 형성하는 단계는,
    상기 데이터 라인, 상기 소오스 전극 및 상기 드레인 전극의 표면을 질화 플라즈마 처리하는 단계를 더 포함하는 것을 특징으로 하는 어레이 기판의 제조방법.
  14. 절연기판 상에 배리어층을 형성하는 단계;
    상기 배리어층 상에 구리 또는 구리 합금을 포함하는 게이트 라인 및 상기 게이트 라인에 전기적으로 연결된 게이트 전극을 형성하는 단계;
    상기 게이트 라인 및 상기 게이트 전극의 표면을 수소(H2) 플라즈마 처리하는 단계;
    실란가스가, 질소 및 암모니아의 혼합가스를 기준으로 6.43부피%이하인 가스를 상기 챔버 내에 주입하여 상기 절연기판 상에 제1 게이트 절연층을 증착하는 단계;
    실란가스가, 질소 및 암모니아의 혼합가스를 기준으로 6.43부피%이상인 가스를 상기 챔버 내에 주입하여 상기 제1 게이트 절연층 상에 제2 게이트 절연층을 증 착하는 단계;
    실란가스가, 질소 및 암모니아의 혼합가스를 기준으로 6.43부피%이하인 가스를 상기 챔버 내에 주입하여 상기 제2 게이트 절연층 상에 제3 게이트 절연층을 증착하는 단계; 및
    상기 제3 게이트 절연층 상에 데이터 라인, 상기 데이터 라인에 전기적으로 연결되는 소오스 전극, 상기 소오스 전극과 이격되어 배치되는 드레인 전극, 및 상기 게이트 전극 상에서 상기 소오스 전극과 상기 드레인 전극의 사이에 배치되는 반도체 패턴을 형성하는 단계를 포함하는 어레이 기판의 제조방법.
  15. 절연기판 상에 배치된 스위칭 소자;
    상기 절연기판 상에 배치되는 배리어층과, 상기 배리어층 상에 형성된 구리 또는 구리 합금을 포함하는 도전성 라인과, 상기 도전성 라인을 커버하는 질화구리막을 포함하고, 상기 스위칭 소자와 전기적으로 연결되는 신호전송배선;
    상기 스위칭 소자 및 상기 신호전송배선을 커버하고 상기 스위칭 소자의 드레인 전극을 부분적으로 노출하는 보호 절연막; 및
    상기 절연기판 상에 배치되고 상기 콘택홀을 통하여 상기 스위칭 소자의 드레인 전극와 전기적으로 연결되는 화소전극을 포함하는 어레이 기판.
  16. 제15항에 있어서, 상기 질화구리막은 상기 도전성 라인의 상면을 더 커버하는 것을 특징으로 하는 어레이 기판.
  17. 제15항에 있어서, 상기 질화구리막은 상기 도전성 라인의 상면 및 측면을 더 커버하는 것을 특징으로 하는 어레이 기판.
  18. 제15항에 있어서, 상기 스위칭 소자는 상기 절연기판 상에 배치된 게이트 전극, 상기 게이트 전극 상에 배치된 게이트 절연막, 상기 게이트 절연막 상에 배치되고 상기 드레인 전극에 전기적으로 연결되는 반도체 패턴, 및 상기 반도체 패턴 상에 상기 드레인 전극에 이격되어 배치된 소오스 전극을 더 포함하는 것을 특징으로 하는 어레이 기판.
  19. 제18항에 있어서, 상기 신호전송배선은 상기 게이트 전극에 전기적으로 연결되는 것을 특징으로 하는 어레이 기판.
  20. 제18항에 있어서, 상기 신호전송배선은 상기 소오스 전극에 전기적으로 연결되는 것을 특징으로 하는 어레이 기판.
  21. 제18항에 있어서, 상기 소오스 전극은 상기 반도체 패턴 상에 배치되는 소오스 배리어 패턴과, 상기 소오스 배리어 패턴 상에 형성된 구리 또는 구리 합금을 포함하는 소오스 도전성 패턴과, 상기 소오스 도전성 패턴의 상면 및 측면을 커버하는 소오스 질화구리 패턴을 포함하는 것을 특징으로 하는 어레이 기판.
  22. 제21항에 있어서, 상기 드레인 전극은 상기 반도체 패턴 상에 배치되는 드레인 배리어 패턴과, 상기 드레인 배리어 패턴 상에 형성된 구리 또는 구리 합금을 포함하는 드레인 도전성 패턴과, 상기 드레인 도전성 패턴의 상면 및 측면을 커버하는 드레인 질화구리 패턴을 포함하는 것을 특징으로 하는 어레이 기판.
  23. 제15항에 있어서, 상기 스위칭 소자는 상기 절연기판 상에 상기 드레인 전극에 이격되어 배치된 소오스 전극, 상기 소오스 전극과 상기 드레인 전극의 사이에 배치된 반도체 패턴, 상기 소오스 전극, 상기 드레인 전극 및 상기 반도체 패턴을 커버하는 게이트 절연막, 및 상기 게이트 절연막 상에 상기 반도체 패턴에 대응하여 배치된 게이트 전극을 더 포함하는 것을 특징으로 하는 어레이 기판.
  24. 제15항에 있어서, 상기 스위칭 소자의 상기 드레인전극과 상기 화소전극 사이에 배치되고 구동 신호를 상기 화소전극에 인가하는 구동소자, 상기 화소전극 상에 배치되는 유기전계 발광층, 및 상기 유기전계 발광층 상에 배치되는 대향전극을 더 포함하는 것을 특징으로 하는 어레이 기판.
  25. 절연기판 상에 배치된 스위칭 소자;
    상기 절연기판 상에 배치되는 배리어층과, 상기 배리어층 상에 형성된 구리 또는 구리 합금을 포함하는 도전성 라인과, 상기 도전성 라인을 커버하는 질화구리 막을 포함하고, 상기 스위칭 소자와 전기적으로 연결되는 신호전송배선;
    상기 절연기판 상에 배치되고 상기 스위칭 소자의 드레인 전극와 전기적으로 연결되는 화소전극;
    상기 스위칭 소자 및 상기 신호전송배선을 커버하는 보호 절연막;
    상기 보호 절연막 상에 배치되는 액정층;
    상기 액정층 상에 배치되고 상기 화소전극을 마주보는 대향전극; 및
    상기 대향 전극 상에 배치되고 상기 절연기판을 마주보는 대향 절연기판을 포함하는 표시장치.
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