KR20130021607A - 저저항 배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법 - Google Patents

저저항 배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법 Download PDF

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류용환
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Abstract

기판 상에 형성된 소스와 드레인 전극들 중 적어도 하나의 전극 표면 상에 캡핑층과 캡핑층 상에 있는 보호층과 보호층에 형성된 접촉 구멍을 통해 캡핑층과 접속되는 도전층을 가지는 박막 트랜지스터가 개시된다.

Description

저저항 배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법{LOW RESISTANCE CONDUCTIVE LINE, THIN FILM TRANSISTOR, THIN FILM TRANSISTOR PANEL AND METHOD OF MANUFACTURING THE SAME}
본 발명은 저저항 배선, 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법에 관한 것이다.
최근 표시 장치, 반도체 장치와 같은 전자 장치(electronic device)는 저저항 배선을 사용한다. 반도체 장치는 고집적화에 의한 미세화와 고속 동작을 위해 구리(Cu)를 저저항 배선 또는 전극으로 사용한다. 또한 액정 표시 장치, 유기 발광 장치와 같은 표시 장치 분야에서도 표시 장치의 해상도와 표시 면적의 증가와 표시 장치 내에 집적될 수 있는 센서, 드라이버 회로 소자들의 고집적에 의해 저저항 배선이 요구된다. 따라서, 표시 장치에서 구리(Cu) 또는 구리 합금으로 형성된 게이트선, 데이터선, 박막 트랜지스터(thin film transistor)의 게이트, 드레인 및 소스 전극들이 사용되고 있다.
구리 또는 구리 합금으로 형성된 배선층 상에 보호층이 형성된다. 형성된 보호층의 식각 공정 중에, 배선층의 표면이 변색되는 것을 본 발명자들은 발견하였다. 그러한 변색층은 보호층의 식각 공정 중에 포함된 산소 또는 황과 배선층의 표면 상의 구리가 반응함에 의해 금속 산화막 또는 금속 황화막이 형성되기 때문에 발생된다고 추정된다. 그러한 배선층의 표면 상의 변색층은 접속을 위한 접촉 저항의 증가를 초래하고, 그것에 의해 저저항 접속을 달성할 수 없다.
따라서, 본 발명은 구리 또는 구리 합금의 접촉 저항의 증가를 억제할 수 있는 저저항 배선, 박막 트랜지스터 및 박막 트랜지스터 표시판 그리고 이들을 제조하는 방법을 제공하는 것이다.
본 발명의 실시예에 따르면 박막 트랜지스터 표시판은 기판, 상기 기판 위에 형성되고 서로 분리되어 마주 보게 형성된 소스 전극 및 드레인 전극, 상기 소스 전극 및 상기 드레인 전극의 위 표면과 측벽들 위에 형성된 캡핑층, 상기 소스 전극, 및 상기 드레인 전극 위에 형성된 보호막, 상기 보호막에 형성되어 상기 캡핑층을 노출시키는 접촉 구멍 및 상기 접촉 구멍을 통해 상기 드레인 전극과 전기적으로 연결된 화소 전극을 포함한다.
상기 캡핑층은 산화제일구리를 포함한다.
상기 캡핑층의 두께는 약 20Å 내지 약 100Å 일 수 있다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 소스 전극 및 드레인 전극을 형성하는 단계, 상기 소스 및 드레인 전극을 산소 분위기 하에서 플라즈마를 처리함에 의해 캡핑층을 형성하는 단계, 상기 소스 전극, 상기 드레인 전극, 상기 캡핑층 위에 보호층을 형성하는 단계, 상기 보호층 내에 상기 캡핑층을 노출시키는 접촉 구멍을 형성하는 단계, 및 상기 접촉 구멍을 통해 상기 캡핑층과 연결되는 화소 전극을 형성하는 단계를 포함한다.
상기 플라즈마 처리는 약 30mTorr 내지 약 200mTorr 범위 내의 압력, 약 0.8W/cm2 내지 약 1.6W/cm2 범위 내의 파워밀도에서 약 10초 이상 행해질 수 있다.
본 발명의 다른 실시예에 따른 전자 장치는 기판, 상기 기판 위에 형성되고 구리를 포함하는 하부 도전층, 상기 하부 도전층 위와 측벽들 위에 형성된 캡핑층, 상기 캡핑층 상에 형성된 층간절연막, 상기 층간절연막에 형성된 접촉 구멍 및 상기 접촉 구멍을 통해 상기 캡핑층과 상호 연결된 상부 도전층을 포함한다.
상기 캡핑층은 산화제일구리를 포함한다.
상기 캡핑층의 두께는 약 20Å내지 약 100Å이다.
본 발명의 다른 실시예에 따른 박막 트랜지스터는 기판 상에 형성된 게이트 전극, 소스 전극 및 드레인 전극, 상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이에 개재된 산화물 반도체층, 상기 소스 및 드레인 전극들 중 적어도 하나는 구리를 포함하고, 상기 소스와 드레인 전극들 중 상기 구리를 포함하는 전극 위와 측벽들 위에 형성된 캡핑층, 및 상기 캡핑층 상에 형성된 보호층을 포함한다.
이와 같이 본 발명의 실시예에 따르면, 저저항 배선에서 접촉 저항이 증가하는 것을 억제할 수 있고, 이를 사용하는 박막 트랜지스터의 성능 저하를 감소시킬 수 있다. 또 다른 효과들은 이하 발명을 실시하기 위한 구체적 내용의 기재에 의해 도출될 수 있다.
도 1은 본 발명의 한 실시예에 따른 전자 장치의 부분 단면도이다.
도 2은 본 발명의 한 실시예에 따른 박막 트랜지스터의 단면도이다.
도 3a 내지 도 3h는 도 2에 도시된 박막 트랜지스터의 제조 방법을 도시한 단면도들이다.
도 4은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 5는 도 4에 도시된 박막 트랜지스터 표시판을 IV-IV'을 따라 절단한 단면도이다.
도 6은 다른 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명을 제조하고 사용하는 방법이 상세히 설명된다. 본 발명의 명세서에서, 동일한 참조번호들은 동일한 부품들 또는 구성요소들을 나타낸다.
도 1은 본 발명의 한 실시예에 따른 저저항 배선의 단면도이다.
도 1을 참고하면, 기판(110) 위에 하부 도전층(lower conductive layer, 170)이 배치된다. 기판(110)은 단결정 또는 다결정 실리콘과 같은 반도체 기판일 수 있고, 유리, 샤파이어 또는 플라스틱의 기판일 수 있다. 기판(110)과 하부 도전층(170) 사이에는 도시되지 않았으나, 절연막, 반도체층, 또는 도전층과 같은 하부막이 개재될 수 있다.
하부 도전층(170)은 제1 도전층(165), 제2 도전층(174), 및 제3 도전층(177)을 포함할 수 있다. 제1 도전층(165)은 갈륨아연계산화물(GaZnO), 티타늄(Ti), TiN과 같은 티타늄 합금, 몰리브덴(Mo), 구리(Cu), CuMn과 같은 구리 합금, 또는 CuMnN과 같은 구리합금 질화물(Cu-alloy nitride)을 포함할 수 있다. 제1 도전층(165)은 약 100Å 내지 약 600Å 범위 내의 두께로 형성될 수 있다. 제1 도전층(165)은 제2 도전층(174)과 하부막의 계면 특성을 개선할 수 있다. 제1 도전층(165)은 제2 도전층(174)의 원자가 거기를 통해 하부막으로 확산하는 것을 방지할 수 있다. 제2 도전층(174)은 제1 도전층 위에 형성된다. 제2 도전층(174)은 구리 또는 구리 합금을 포함할 수 있다. 구리 합금은 구리와 약 0.1 원자%(atomic %) 내지 약 30원자%(atomic %)의 망간(Mn), 마그네슘(Mg), 알루미늄(Al), 아연(Zn), 또는 주석(Sn)을 포함할 수 있다. 다른 실시예에 따르면 구리 합금은 바나듐(V), 티타늄(Ti), 지르코늄(Zr), 탄탈륨(Ta), 크롬(Cr), 몰리브덴(Mo), 코발트(Co), 니오븀(Nb), 또는 니켈(Ni)을 포함할 수 있다. 제2 도전층(174)은 약 1,000Å 내지 약 5,000Å의 범위 내의 두께로 형성될 수 있다. 제3 도전층(177)은 제2 도전층(174) 위에 배치된다. 제3 도전층(177)은 약 100Å 내지 약 1,000Å의 범위 내의 한 값의 두께로 형성될 수 있다. 제3 도전층(177)은 구리합금 질화물(Cu-alloy Nitride), 구리망간 합금(CuMn alloy), 구리망간알루미늄 합금(CuMnAl alloy), 또는 구리망간 질화물(CuMnN)로 형성될 수 있다. 구리합금 질화물은 알루미늄(Al), 아연(Zn), 주석(Sn), 바나듐(V), 티타늄(Ti), 지르코늄(Zr), 탄탈륨(Ta), 망간(Mn), 마그네슘(Mg), 크롬(Cr), 몰리브덴(Mo), 코발트(Co), 니오븀(Nb), 또는 니켈(Ni)을 포함할 수 있다. 제3 도전층(177)은 제2 도전층(174)이 후술되는 층간절연막(187)을 형성하는 공정 중에 산화되는 것을 감소시킬 수 있다.
캡핑층(capping layer, 179)은 구리를 포함한 하부 도전층(170)의 위와 측벽에 형성된다. 도 1에는 제1 내지 제3 도전층들(165, 174, 177)의 측벽들 상에 형성되는 것으로 도시되었으나, 제1 도전층(165)이 구리를 포함하지 않는 경우, 예컨데 갈륨아연계산화물, 티타늄 합금, 몰리브덴 등을 포함한 경우에 캡핑층(179)은 제1 도전층(165)의 측벽들에 형성되지 않을 수 있다. 캡핑층(179)은 후속 공정, 예컨데 후술되는 층간절연막(187)의 식각 공정 중에 제3 도전층(177)이 변색됨에 의해 변색층이 형성되는 것을 억제시킬 수 있다. 캡핑층(179)이 없는 경우, 후술되는 층간절연막(185)의 식각 공정 중 제3 도전층(177)에 포함된 구리와 같은 금속 원자가 산소(oxygen) 또는 황(sulfur)과 반응하여 제3 도전층(177)의 표면 위에 금속 산화막(oxide film) 또는 금속 황화막(sulfide)이 형성됨에 의해 변색층이 형성될 수 있다. 변색층은 도전층의 고유의 색이 변화된 것이다. 예를 들어 변색층은 일반적으로 누르스름한(yellowish) 색을 가지는 구리를 포함한 도전층의 색의 변경에 의해 푸른 색, 붉은 색, 또는 검은 색으로 보여질 수 있다. 이러한 변색층의 색깔은 표면 거칠기, 조도, 또는 현미경 등에 따라 달라질 수 있다. 제3 도전층(177)과 후술되는 상부 도전층(190)의 접촉 저항을 증가시키는 변색층은 약 1㎛ 정도의 두께를 가지며 제3 도전층(177)의 표면 거칠기를 증가시키게 된다. 증가된 표면 거칠기는 후술되는 상부 도전층(190)을 형성할 때, 상부 도전층(190)의 끊어짐을 초래할 수 있다. 상부 도전층(190)의 끊어짐은 상부 도전층(190)과 제3 도전층(177)의 접촉 저항을 크게 증가시킬 수 있다.
캡핑층(179)은 약 20Å 내지 약 100Å범위 내의 두께를 가질 수 있다. 캡핑층(179)은 산화제일구리막(CuO, cuprous oxide)으로 이루어질 수 있다. 산화제일구리(CuO)의 막질은 변색층과 비교될 때 큰 밀도를 가지므로, 제3 도전층(177)이 후속 공정에서 산소 또는 황과 더 반응하여 변색층이 형성되는 것을 방지할 수 있다. 산화제일구리(CuO)막은 변색층과 비교될 때 작은 표면 거칠기를 가질 수 있다. 캡핑층(179)은 산소 플라즈마 처리에 의해 형성될 수 있다. 플라즈마 처리는 약 30mTorr 내지 약 200mTorr 범위 내의 압력 및 약 0.5W/cm2 이상의 파워밀도에서 행해질 수 있다. 플라즈마 처리 시 산소가 사용되며, 아르곤 또는 헬륨과 같은 불활성 기체가 더 포함될 수 있다. 플라즈마 처리는 상온에서 10초 이상 행해질 수 있다. 다른 실시예에 따르면 플라즈마 처리는 섭씨 150도 이하에서 행해질 수 있다.
층간절연막(187)은 캡핑층(179) 및 기판(110) 위에 형성된다. 층간절연막(187)은 약 300Å 내지 약 50,000Å 두께를 가질 수 있다. 층간절연막(187)은 산화규소(SiOx), 산화질소(SiNx) 또는 이들의 조합으로 이루어질 수 있다. 다른 실시예에 따르면, 층간절연막(187)은 산화티탄(TiO2), 알루미나(Al2O3) 또는 지르코니아(ZrO2)와 같은 무기 절연물 또는 폴리실록산(Poly Siloxane), 페닐실록산(Phenyl Siloxane), 폴리이미드(Polyimide), 실세스퀴옥산(Silsesquioxane) 또는 실란(Silane)과 같은 유기 절연물에 의해 형성될 수 있다.
접촉 구멍(contact hole, 185)이 캡핑층(179)을 노출하도록 층간절연막(187) 내에 형성된다. 접촉 구멍(185)은 감광막(photoresist film)을 이용한 사진 식각 공정을 이용하여 층간절연막(187)을 패터닝함에 의해 형성될 수 있다. 일 실시예에 따르면, 층간절연막(187)이 산화규소를 포함할 경우, 층간절연막(187)은 건식 식각법에 의해 패터닝될 수 있다. 건식 식각은 15mTorr 압력 및 1000W 파워에서 SF6 가스를 사용하여 행해질 수 있다. 층간절연막(187)의 식각 공정에 사용된 SF6 또는 감광막에 포함된 황(S)은 금속층과 반응하여 금속 황화막(metal sulfide)을 형성할 수 있다. 또는 황(S)은 금속층의 산화를 촉진할 수 있다. 이러한 황(S)과 하부 도전층(170)의 반응은 캡핑층(179)에 의해 감소될 수 있다.
상부 도전층(190)은 층간절연막(187) 위에 형성되고 접촉구멍(185)의 측벽과 노출된 캡핑층(179) 표면 상에 형성된다. 상부 도전층(190)은 은(Ag), 은 합금, 구리(Cu), 구리 합금, 크롬(Cr), 크롬 합금, 니켈(Ni), 니켈 합금, 텅스텐(W), 텅스텐 합금, 몰리브덴(Mo), 몰리브덴 합금, 티타늄(Ti), 티타늄 합금, 탄탈륨(Ta), 탄탈륨 합금, 알루미늄(Al), 알루미늄 합금 및 이들의 혼합물들에서 선택된 물질로 형성될 수 있다. 상부 도전층(190)은 투명 도전체(transparent conductor)로 이루어질 수 있으며, 이중막 구조 또는 삼중막 구조를 포함할 수 있다.
본 발명의 실시예에 따르면, 캡핑층(179)은 변색층과 비교될 때 상대적으로 큰 밀도를 가지고 작은 표면 거칠기를 가짐으로 인해, 하부 도전층(170)이 층간절연막(179)의 식각 공정과 같은 후속 공정에서 산소 또는 황과 반응하여 변색되는 것을 방지할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 저저항 전극을 포함한 박막 트랜지스터 단면도이다.
도 2를 참고하면, 기판(110) 위에 게이트 전극(124)이 있다. 기판(110)은 단결정 또는 다결정의 것일 수 있고, 유리 또는 플라스틱이 될 수 있다.
게이트 전극(124)은 은(Ag), 은 합금, 구리(Cu), 구리 합금, 크롬(Cr), 크롬 합금, 니켈(Ni), 니켈 합금, 텅스텐(W), 텅스텐 합금, 몰리브덴(Mo), 몰리브덴 합금, 티타늄(Ti), 티타늄 합금, 탄탈륨(Ta), 탄탈륨 합금, 알루미늄(Al), 알루미늄 합금 및 이들의 혼합물에서 선택된 한 물질로 형성될 수 있다. 본 발명의 한 실시예에 따르면, 게이트 전극(124)은 티타늄 또는 티타늄 합금으로 형성된 제1 층과 구리 또는 구리 합금으로 형성된 제2 층으로 구성된 이중막 구조를 가질 수 있다. 제1 층의 두께는 약 50Å~1,000Å의 범위 내의 한 값일 수 있다. 제2 층의 두께는 약 1,000Å 내지 약 10,000Å의 범위 내의 한 값일 수 있다. 또 다른 예에 따르면, 이중막 구조는 Mo/Al, Ti/Al, Ta/Al, Ni/Al, TiNx/Al, Co/Al, CuMn/Cu, Ti/Cu, TiN/Cu, 또는 TiOx/Cu가 될 수 있다. 본 발명의 다른 예에 따르면, 게이트 전극(124)은 삼중막 구조를 가질 수 있다. 삼중막 구조는 Mo/Al/Mo, Ti/Al/Ti, Co/Al/Co, Ti/Al/Ti, TiNx/Al/Ti, Ti/Cu/CuMn, TiMn/Cu/CuMn, CuMn/Cu/CuMn, Ti/Cu/Ti, TiNx/Cu/TiNx, 또는 TiOx/Cu/TiOx가 될 수 있다.
게이트 전극(124) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 제1 게이트 절연막(140a)과 제2 게이트 절연막(140b)을 포함할 수 있다. 제1 게이트 절연막(140a)은 게이트 전극(124)과 접촉하고, 제2 게이트 절연막(140b)은 후술하는 반도체층(154)과 접촉한다. 제1 게이트 절연막(140a)은 질화규소(SiNx)로 형성될 수 있고, 제2 게이트 절연막(140b)은 산화규소(SiOx)로 형성될 수 다. 제1 게이트 절연막(140a)은 약 1,000Å 내지 약 5,000Å의 범위 내의 두께를 가질 수 있다. 제2 게이트 절연막(140b)은 약 300Å 내지 약 2,000Å 범위 내의 두께를 가질 수 있다. 본 발명의 다른 실시예에 따르면, 게이트 절연막(140)은 SiOxNy, SiOF, SiNF 또는 SiONF를 포함할 수 있다.
게이트 절연막(140) 위에는 반도체층(154)이 형성되어 있다. 본 발명에 따른 반도체층(154)은 산화물 반도체로 이루어질 수 있다. 산화물 반도체는 인듐갈륨아연계 산화물(InGaZnO) 또는 인듐아연주석계 산화물(InZnSnO)을 포함할 수 있다. 다른 실시예에 따르면, 산화물 반도체는 AXBXOX 또는 AXBXCXOX로 표현되는 화학식을 갖는 화합물일 수 있다. A는 아연(Zn) 또는 카드뮴(Cd), B는 갈륨(Ga), 주석(Sn) 또는 인듐(In), C는 아연(Zn), 카드뮴(Cd), 갈륨(Ga), 인듐(In), 또는 하프늄(Hf) 일 수 있다. X는 O이 아니며, A, B, 및 C는 서로 다르다. 본 발명에 따라 산화물 반도체는 InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, ZnSnInO, HfInZnO, HfZnSnO 및 ZnO를 포함한 군으로부터 선택된 물질일 수 있다. 이러한 산화물 반도체는 수소화 비정질 규소 보다 약 2 내지 약 100배 빠른 유효 이동도(effective mobility)를 갖고 있다.
소스 전극(173)과 드레인 전극(175)이 반도체층(154) 위에 서로 이격되어 형성되어 있다. 소스 전극(173)과 드레인 전극(175)은 게이트 전극(124)의 적어도 일부분과 중첩된다. 소스 전극(173)은 제1, 제2, 및 제3 소스 전극들(165s, 174s, 177s)로 이루어진다. 드레인 전극(175)은 제1, 제2, 및 제3 드레인 전극들(165d, 174d, 177d)로 이루어진다.
제1 소스 전극(165s)과 제1 드레인 전극(165d)의 각각의 한 표면은 반도체층(154)과 접촉하고, 상기 표면과 대향하는 그것들의 다른 표면들은 제2 소스 전극(174s)및 제2 드레인 전극(174d)과 각각 접촉한다. 제1 소스 전극(165s)과 제1 드레인 전극(165d)은 동일한 물질로 형성될 수 있다. 예를 들면, 제1 소스 전극(165s)과 제1 드레인 전극(165d)은 갈륨아연계산화물(GaZnO), 티타늄, TiN과 티타늄 합금, 몰리브덴(Mo), 구리, CuMn과 같은 구리 합금, 또는 CuMnN과 같은 구리합금 질화물(Cu-alloy nitride)을 포함할 수 있다. 제1 소스 전극(165s)과 제1 드레인 전극(165d)은 약 100Å 내지 약 600Å의 범위 내의 두께로 형성될 수 있다. 제1 소스 전극(165s)과 제1 드레인 전극(165d)은 제2 소스 전극(174s) 및 제2 드레인 전극(174d)과 반도체층(154) 사이의 접촉저항을 낮추는 역할을 할 수 있다. 반도체층(154)이 In을 포함한 산화물 반도체층인 경우, 제1 소스 전극(165s)과 제1 드레인 전극(165d)은 In 환원에 의한 In 석출을 억제할 수 있다. 제1 소스 전극(165s)과 제1 드레인 전극(165d)은 후술하는 제2 소스 전극(174s)과 제2 드레인 전극(174d)의 원자가 반도체층(154)으로 확산(diffusion) 또는 일렉트로마이그레이션(electromigration) 하는 것을 방지할 수 있다.
제2 소스 전극(174s)과 제2 드레인 전극(174d)은 각각 제1 소스 전극(164s)과 제1 드레인 전극(164d) 위에 형성되어 있다. 제2 소스 전극(174s)의 한 표면은 제1 소스 전극(165s)과 접촉하고, 상기 표면과 반대되는 다른 표면은 제3 소스 전극(177s)과 접촉한다. 제2 드레인 전극(174d)의 한 표면은 제1 드레인 전극(165d)과 접촉하고, 상기 표면과 반대되는 다른 표면은 제3 드레인 전극(177d)과 접촉한다. 제2 소스 전극(174s)과 제2 드레인 전극(174d)은 구리 또는 구리 합금을 포함할 수 있다. 구리 합금은 구리와 약 0.1 원자%(atomic %) 내지 약 30원자%(atomic %)의 망간(Mn), 마그네슘(Mg), 알루미늄(Al), 아연(Zn), 또는 주석(Sn)을 포함할 수 있다. 제2 소스 전극(174s)과 제2 드레인 전극(174d)은 약 1,000Å 내지 약 5,000Å 범위 내의 두께로 형성될 수 있다. 제2 소스 전극(174s)과 제2 드레인 전극(174d) 사이에 대응하는 영역의 반도체층(154)은 채널을 형성한다.
제3 소스 전극(177s)은 제2 소스 전극(174s) 위에 배치되고, 제3 드레인 전극((177d)은 제2 드레인 전극(174d) 위에 배치된다. 제3 소스 전극(177s)과 제3 드레인 전극(177d)은 약 100Å 내지 약 1,000Å의 범위 내의 한 값의 두께로 형성될 수 있다. 제3 소스 전극(177s)과 제3 드레인 전극(177d)은 구리합금 질화물(Cu-alloy Nitride), 구리망간 합금(CuMn alloy), 구리망간알루미늄 합금(CuMnAl alloy), 또는 구리망간 질화물(CuMnN)로 형성될 수 있다. 구리합금 질화물은 바나듐(V), 티타늄(Ti), 지르코늄(Zr), 탄탈륨(Ta), 망간(Mn), 마그네슘(Mg), 크롬(Cr), 몰리브덴(Mo), 코발트(Co), 니오븀(Nb), 또는 니켈(Ni)을 포함할 수 있다. 제3 소스 전극(177s)과 제3 드레인 전극(177d)은 제2 소스 전극(174s)과 제2 드레인 전극(174d)이 후술되는 제1 보호막(181) 또는 제2 보호막(183)을 형성하는 공정 중에 산화되는 것을 방지할 수 있다.
캡핑층(capping layer)(179)은 구리를 포함한 소스 전극(173)과 드레인 전극(175)의 상부와 측벽 위에 형성된다. 도 2를 참조하면 제3 소스 및 드레인 전극(177s, 177d)의 상부 및 측벽들, 제1 내지 제2 소스 및 드레인 전극들(165s, 165d, 174s, 174d)의 측벽들 위에 캡핑층(179)이 형성된다. 제1 소스 및 드레인 전극들(165s, 165d)이 구리를 포함하지 않을 경우, 예컨데, 갈륨아연계산화물(GaZnO) 또는 티타늄 합금을 포함할 경우, 도 2에 도시된 것과 달리, 캡핑층(179)은 제1 소스 및 드레인 전극들(165s, 165d)의 측벽들 위에 형성되지 않을 수 있다. 캡핑층(179)은 후속 공정, 예컨데, 후술되는 보호막(180)의 식각 공정 중에 소스 전극(173)과 드레인 전극(175)이 변색되는 것에 의해 변색층이 형성되는 것을 억제할 수 있다. 캡핑층(179)이 없는 경우, 소스 전극(173)과 드레인 전극(175)에 포함된 구리와 같은 금속 원자가 산소(oxygen) 또는 황(sulfur)과 반응하여 소스 전극(173)과 드레인 전극(175)의 표면 위에 산화막(oxide film) 또는 황화막(sulfide)이 형성됨에 의해 변색층이 형성될 수 있다. 변색층은 약 1㎛정도의 두께를 가지며 제3 소스 전극(177s)과 제3 드레인 전극(177d)의 표면 거칠기를 증가시키게 되고 후술되는 화소 전극(191)을 형성할 때, 화소 전극(191)의 끊어짐을 초래할 수 있다. 화소 전극(191)의 끊어짐은 화소 전극(191)과 제3 드레인 전극(177d)의 접촉 저항을 크게 증가시킬 수 있다. 캡핑층(179)은 산화제일구리(CuO)를 포함할 수 있다. 캡핑층(179)은 약 20Å내지 약 100Å 범위 내의 두께를 가질 수 있다. 산화제일구리(CuO)의 막질은 변색층과 비교될 때 큰 밀도를 가지므로, 제3 소스 전극(177s)과 제3 드레인 전극(177d)이 후속 공정에서 산소 또는 황과 더 반응하여 변색층이 형성되는 것을 방지할 수 있다.
본 발명의 실시예에서는 소스 전극(173) 및 드레인 전극(175)이 삼중 구조를 가지는 경우를 설명하였지만, 다른 실시예에 따르면 소스 전극(173) 및 드레인 전극(175)은 제1 소스 및 드레인 전극들(165s, 165d) 또는 제3 소스 및 드레인 전극들(177s, 177d)이 생략된 이중 구조를 가질 수 있다.
보호막(180)이 캡핑층(179), 반도체층(154)의 측벽, 게이트 절연막(140) 위에 배치된다. 보호막(180)은 제1 보호막(181)과 제2 보호막(183)을 포함할 수 있다. 제1 보호막(181)은 산화규소(SiOx)로 형성되고, 제2 보호막(183)은 질화규소(SiNx)로 형성될 수 있다. 산화규소를 포함한 제1 보호막(181)은 반도체층(154)의 산화물이 환원되어 석출되는 것을 방지할 수 있다. 제2 보호막(183)은 하부막을 평탄화할 수 있다. 제1 보호막(181)과 제2 보호막(183)은 약 300Å내지 약 50,000Å의 두께를 가질 수 있다. 제1 보호막(181)과 제2 보호막(183)은 산화티탄(TiO2), 알루미나(Al2O3) 또는 지르코니아(ZrO2)와 같은 무기 절연물 또는 폴리실록산(Poly Siloxane), 페닐실록산(Phenyl Siloxane), 폴리이미드(Polyimide), 실세스퀴옥산(Silsesquioxane) 또는 실란(Silane)과 같은 유기 절연물에 의해 형성될 수 있다. 제1 보호막(181)과 제2 보호막(183)의 어느 하나는 생략될 수 있다.
이하, 도 3a 내지 도 3h를 참조하여 도 2에 도시된 박막 트랜지스터의 제조 방법이 상세히 설명된다.
도 3a를 참조하면, 기판(110) 위에 스퍼터링법에 의해 게이트 도전층(미도시)이 형성된다. 게이트 도전층(미도시)은 사진 공정을 이용하여 패터닝됨에 의해 게이트 전극(124)을 형성한다. 일 실시예에 따른 게이트 전극(124)은 티타늄과 구리를 포함한 이중 구조를 가질 수 있다. 티타늄은 약 50Å 내지 약 1,000Å 범위 내의 두께를 가질 수 있고, 구리는 약 1,000Å 내지 약 10,000Å의 범위 내의 두께를 가질 수 있다. 티타늄과 구리의 이중 구조를 갖는 게이트 도전층은 습식 식각(wet etch)에 의해 패터닝될 수 있다. 습식 식각에 사용되는 식각액(etchant)은 암모늄퍼설페이트(ammonium persulfate), 아미노테트라졸(aminotetrazole), 질산(nitric acid), 아세트산(acetic acid), 메탄구연산(methane citric acid) 및 불산(hydrofluoric acid, HF)을 포함할 수 있다. 다른 실시예에 따르면, 게이트 도전층은 도 2에 전술된 물질로 형성될 수 있다.
도 3b를 참조하면, 제1 게이트 절연막(140a) 및 제2 게이트 절연막(140b)이 화학기상증착법(chemical vapor deposition, CVD)에 의해 게이트 전극(124) 및 기판(110)위에 형성된다. 제1 게이트 절연막(140a)은 질화규소(SiNx)로 형성될 수 있고, 약 1,000Å 내지 약 5,000Å의 두께를 가질 수 있다. 제2 게이트 절연막(140b)은 산화규소(SiOx)로 형성될 수 있고, 약 300Å 내지 약 2,000Å의 범위 내의 두께를 가질 수 있다.
제1 산화물층(154m)이 제2 게이트 절연막(140b) 위에 형성된다. 제1 산화물층(154m)은 인듐갈륨아연계 산화물(InGaZnO)을 포함할 수 있다. 제1 산화물층(154m)은 스퍼터링법(sputtering)에 의해 약 200Å내지 약1,000Å의 두께로 형성될 수 있다. 다른 실시예에 따르면, 제1 산화물층(154m)은 도 2에 전술된 물질로 형성될 수 있다.
제2 산화물층(165m)이 제1 산화물층(154m) 위에 형성된다. 제2 산화물층(165m)은 갈륨아연계 산화물(GaZnO)을 포함할 수 있다. 제2 산화물층(165m)은 스퍼터링법에 의해 약 100Å 내지 약 600Å 두께로 형성될 수 있다. 다른 실시예에 따르면 제2 산화물층(165m)은 도 2에 전술된 제1 소스 전극(165s)과 제1 드레인 전극(165d)을 형성하는 물질로 형성될 수 있다.
제1 도전층(174m)이 제2 산화물층(165m) 위에 형성된다. 제1 도전층(174m)은 스퍼터링법에 의해 구리로 형성될 수 있다. 제1 도전층(174m)은 약 1,000Å 내지 약 5,000Å 두께를 가질 수 있다.
제2 도전층(177m)이 제1 도전층(174m) 위에 형성된다. 제2 도전층(177m)은 약 100Å 내지 약 1,000Å의 두께를 가질 수 있다. 제2 도전층(177m)은 스퍼터링법에 의해 구리망간계 합금(CuMn alloy), 예를 들면, 구리망간(CuMn) 또는 구리망간질화물(CuMnN)로 형성될 수 있다. 제2 도전층(177m)으로 사용된 구리망간계 합금은 위에 형성되는 보호막과의 계면에서 망간산화물(MnOx)을 형성할 수 있다. 망간산화물(MnOx)은 보호막 증착 시 제1 도전층(174m)이 산화되는 것을 억제할 수 있다. 구리망간질화물은 구리합금(Cu alloy)의 표면을 질소 가스로 플라즈마 처리하거나, 구리합금(Cu alloy)을 질소 가스 분위기에서 어닐링(annealing)함에 의해 형성될 수 있다.
다른 실시예에 따르면, 제2 도전층(177m)은 도 2에서 전술된 제3 소스 전극(177s) 및 제3 드레인 전극(177d)을 형성하는 물질로 이루어질 수 있다.
이하, 도 3c 내지 도 3e를 참조하여, 반도체층(154), 소스 전극(173) 및 드레인 전극(175)의 패턴들을 형성하는 방법이 상세히 설명된다.
도 3c를 참조하면, 제2 도전층(177m) 위에 감광막(photoresist film)이 형성된다. 감광막(photoresist film, 50)은 소스 전극(173) 및 드레인 전극(175)을 형성하기 위해 패터닝 된다. 패턴된 감광막(50)은 제1 두꺼운 부분(50a)과 상대적으로 제2 얇은 부분(50b)을 가질 수 있다. 제1 두꺼운 부분(50a)과 제2 얇은 부분(50b)은 슬릿 패턴들, 격자패턴들 또는 반투명층을 포함하는 마스크(미도시)에 의해 형성될 수 있고, 제2 부분(50b)은 박막 트랜지스터의 채널 영역에 대응한다.
도 3d를 참조하면, 감광막(50)이 형성되지 않은 영역에 대응하는 제1 산화물층(154m), 제2 산화물층(165m), 제1 도전층(174m) 및 제2 도전층(177m)이 습식 식각에 의해 제거되어 반도체층(154)이 형성된다. 인듐갈륨아연계로 형성된 제1 산화물층(154m), 갈륨아연계 산화물로 형성된 제2 산화물층(165m), 구리로 형성된 제1 도전층(174m) 및 구리망간 합금으로 형성된 제2 도전층(177m)은 제1 식각액의 사용에 의해 식각될 수 있다. 제1 식각액은 퍼셀페이트(persulfate), 아졸계 화합물(azole-containing compounds), 산화조절제, 조성 안정제 및 산화보조제를 포함한다. 산화조절제는 무기산인 질산(HNO3)과 유기산인 아세트산(Acetic Acid, AA)을 포함할 수 있다. 조성안정제는 메탄구연산(Methane Citric Acid), 질산(nitric acid), 인산(phosphoric acid), 황산(sulfuric acid), 염산(hydrochloric acid) 및 이들의 혼합물 중 선택된 적어도 하나의 물질을 포함할 수 있다. 산화보조제는 불소(F)를 포함하는 불화물계 화합물, 예를 들면 불산(Hydrofluoric acid, HF), 암모늄플로라이드(Ammonium fluoride, NH4F), 암모늄바이플로라이드 (Ammonium Bifluoride, NH4F2), 포타슘플로라이드(Potassium fluoride, KF), 소듐플로라이드(Sodium fluoride, NaF), 불화수소칼륨(CaHF), 불화수소나트륨(NaHF2), 불화암모늄(NH4F), 불화수소암모늄(NH4HF2), 붕불화암모늄(NH4BF4), 불화칼륨(KF), 불화수소칼륨(KHF2), 불화알루미늄 (AlF3), 불화붕소산(HBF4), 불화리튬(LiF), 붕불화칼륨(KBF4), 불화칼슘 (CaF2), 불화규산 및 및 이들의 혼합물 중 선택된 적어도 하나의 물질을 포함할 수 있다.
도 3e를 참조하면, 감광막(50, 50a, 50b)이 주지된 애싱(ahsing)방법에 의해 미리 결정된 두께만큼 제거됨에 의해 채널에 대응하는 영역의 제2 도전층(177m)이 노출된다. 미리 결정된 두께는 채널과 중첩하는 영역의 감광막(50b)의 두께일 수 있다.
도 3f를 참조하면, 도 3e에 도시된 바와 같이 감광막(50)에 의해 덮여있지 않는 제2 도전층(177m), 제1 도전층(174m) 및 제2 산화물층(165m)의 제거에 의해 소스 전극(173), 드레인 전극(175) 및 박막트랜지스터의 채널 영역이 형성된다. 제2 도전층(177m)은 제3 소스 전극(177s)과 제3 드레인 전극(177d)을 형성하고, 제1 도전층(174m)은 제2 소스 전극(174s)과 제2 드레인 전극(174d)을 형성하고, 제2 산화물층(165m)은 제1 소스 전극(165s)과 제1 드레인 전극(165d)을 형성한다. 제2 도전층(177m), 제1 도전층(174m) 및 제2 산화물층(165m)의 제거는 도 3d와 관련하여 전술된 제1 식각액(etchant)에서 산화보조제를 제외한 식각액을 사용함 의해 진행될 수 있다.
도 3g를 참조하면, 제3 소스 전극(177s)과 제3 드레인 전극(177d) 위에 남아있는 감광막(50)의 제1 부분(50a)이 제거된다. 도 3b 내지 도 3g를 참조하여 전술된 방법에 의해, 반도체층(154), 제1 소스 전극(165s), 제1 드레인 전극(165d), 제2 소스 전극(174s), 제2 드레인 전극(174d), 제3 소스 전극(177s)과 제3 드레인 전극(177d)이 형성된다.
도 3h를 참조하면, 캡핑층(179)은 제3 소스 전극(177s)과 제3 드레인 전극(177d)의 상부 및 측벽들과 제2 소스 및 드레인 전극들(174s, 174d)의 측벽들 위에 형성된다. 캡핑층(179)은 산소 분위기의 플라즈마 처리에 의해 형성될 수 있다. 플즈마 처리는 약 30mTorr 내지 약 200mTorr 범위 내의 압력 및 약 0.8W/cm2 내지 약 1.6W/cm2 파워밀도에서 행해질 수 있다. 플라즈마 처리 시 산소의 분위기가 사용되며, 아르곤 또는 헬륨과 같은 불활성 기체가 더 포함될 수 있다. 플라즈마 처리는 상온에서 10초 이상 행해질 수 있다. 다른 실시예에 따르면 플라즈마 처리는 섭씨 150도 이하에서 행해질 수 있다. 캡핑층(179)은 산화제일구리(CuO)를 포함할 수 있다. 캡핑층(179)의 형성에 의해 소스 전극(173) 및 드레인 전극(175)의 변색을 억제할 수 있고, 결과적으로 접촉 저항의 상승을 억제할 수 있다. 제1 소스 전극(165s) 및 제1 드레인 전극(165d)이 구리를 포함할 경우, 도 3h에 도시한 바와 달리, 제1 소스 전극(165s) 및 제1 드레인 전극(165d)의 측벽들에 캡핑층(179)이 형성될 수 있다.
이후, 도 2에 도시한 바와 같이, 보호막(180)이 화학기상증착법에 의해 소스 전극(173)과 드레인 전극(175) 위에 형성된다. 보호막(180)은 제1 보호막(181)과 제2 보호막(183)을 포함할 수 있다. 제1 보호막(181)은 산화규소로 형성될 수 있고, 제2 보호막(183)은 질화규소로 형성될 수 있다. 다른 실시예에 따르면, 제1 보호막(181)과 제2 보호막(183) 중 어느 하나는 생략될 수 있다.
도 4는 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 5는 도 4에 도시된 박막 트랜지스터 표시판을 IV-IV'을 따라 절단한 단면도이다. 이하, 도 4 및 도 5를 참조하여 도 2의 박막 트랜지스터가 사용된 박막 트랜지스터 표시판(100)이 상세히 설명된다.
도 4 및 도 5를 참조하면, 기판(110) 위에 게이트 선(gate line, 121) 과 유지 전극선(storage electrode line, 125)이 형성되어 있다. 기판(110)은 유리 또는 플라스틱과 같은 투명 재질로 이루어질 수 있다. 게이트선(121)은 게이트 신호를 전달하며 수평 또는 행 방향으로 신장한다. 게이트선(121)은 수직으로 돌출된 게이트 전극(gate electrode, 124)가지며, 게이트선(121)의 일단에는 게이트 신호를 인가하는 구동 회로(미도시)와 접속을 위한 게이트 패드(미도시)가 형성될 수 있다.
유지 전극선(125)은 후술하는 화소 전극(191)의 일부와 중첩하여 유지 축전기(storage capacitor)를 형성한다. 유지 전극선(125)은 일정한 전압을 인가 받으며, 게이트선(121)에 인접하여 거의 나란하게 신장한다. 게이트선(121) 및 유지 전극선(125)은 도 3a에 전술된 게이트 도전층의 제조 방법과 동일한 방법에 의해 형성될 수 있다.
게이트 절연막(140)은 게이트선(121) 및 유지 전극선(125) 위에 형성되어 있다. 게이트 절연막(140)은 제1 게이트 절연막(140a)과 제2 게이트 절연막(140b)을 포함할 수 있다. 제1 게이트 절연막(140a)은 게이트 전극(124)과 접촉하고, 제2 게이트 절연막(140b)은 후술하는 반도체층(154)과 접촉한다. 제1 게이트 절연막(140a)은 질화규소(SiNx)로 형성될 수 있고, 제2 게이트 절연막(140b)은 산화규소(SiOx)로 형성될 수 다. 게이트 절연막(140)은 전술된 방법에 의해 형성될 수 있다.
반도체층(154)이 게이트 절연막(140) 위에 형성되어 있다. 반도체층(154)은 산화물 반도체로 이루어질 수 있다. 산화물 반도체는 전술한 바와 같은 물질로 이루어질 수 있다.
데이터선(171), 소스 전극(173) 및 드레인 전극(175)이 반도체층(154) 위에 형성되어 있다. 데이터선(171)은 데이터 신호를 전달하며, 세로 또는 수직으로 신장한다. 소스 전극(173)은 데이터선(171)으로부터 돌출되어 있고 U자형을 갖는다. 드레인 전극(175)은 소스 전극(173)을 마주보고 서로 이격 되어 있다.
데이터선(171)은 제1 데이터선(165t), 제1 데이터선(165t) 위에 배치된 제2 데이터선(174t) 및 제2 데이터선(174t) 위에 배치된 제3 데이터선(177t)을 포함한다.
소스 전극(173)은 제1 소스 전극(165s), 제1 소스 전극(165s) 위에 배치된 제2 소스 전극(174s) 및 제2 소스 전극(174s) 위에 배치된 제3 소스 전극(177s)을 포함한다.
드레인 전극(175)은 제1 드레인 전극(165d), 제1 드레인 전극(165d) 위에 배치된 제2 드레인 전극(174d) 및 제 2 드레인 전극(174d) 위에 배치된 제3 드레인 전극(177d)을 포함한다.
실시예에 따르면, 제1 데이터선(165t), 제1 소스 전극(165s) 및 제1 드레인 전극(165d)은 갈륨아연계 산화물(GaZnO), 또는 구리 합금으로 이루어질 수 있다. 제2 데이터선(174t), 제2 소스 전극(174s) 및 제2 드레인 전극(174d)은 구리 또는 구리 합금을 포함할 수 있다. 제3 데이터선(177t), 제3 소스 전극(177s) 및 제3 드레인 전극(177d)은 구리망간 합금을 포함할 수 있다. 다른 실시예에 따르면, 데이터선(171), 소스 전극(173) 및 드레인 전극(175)은 전술된 물질로 형성될 수 있다.
반도체층(154), 데이터선(171), 소스 전극(173) 및 드레인 전극(175)은 전술된 방법에 의해 형성될 수 있다.
캡핑층(179)은 구리를 포함한 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 상부 및 측벽들 위에 형성된다. 제1 데이터선(165t), 제1 소스 및 드레인 전극(165s, 165d)이 구리를 포함하지 않는 경우, 도 5에 도시된 바와 달리, 제1 데이터선(165t), 제1 소스 및 드레인 전극(165s, 165d)의 측벽들에는 캡핑층(179)이 형성되지 않을 수 있다. 캡핑층(179)은 산화제일구리(CuO)로 형성될 수 있다. 캡핑층(179)의 두께는 약 20Å 내지 약 100Å 두께를 가질 수 있다. 캡핑층(179)은 전술된 방법에 의해 형성될 수 있다.
보호막(180)이 캡핑층(179), 반도체층(154)의 측벽, 게이트 절연막(140) 위에 배치된다. 보호막(180)은 제1 보호막(181)과 제2 보호막(183)을 포함할 수 있다. 제1 보호막(181)은 산화규소(SiOx)로 형성되고, 제2 보호막(183)은 질화규소(SiNx)로 형성될 수 있다. 산화규소를 포함한 제1 보호막(181)은 반도체층(154)의 산화물이 환원되어 석출되는 것을 방지할 수 있다. 제2 보호막(183)은 하부막을 평탄화할 수 있다. 제1 보호막(181)과 제2 보호막(183)은 화학기상증착법에 의해 형성될 수 있다. 제1 보호막(181)과 제2 보호막(182) 중 어느 하나는 생략될 수 있다.
복수의 접촉 구멍(contact hole, 185)이 보호막(180)에 형성되어 드레인 전극들(175)의 일부분을 노출시킨다. 접촉 구멍(185)은 감광막을 이용한 사진 공정에 의해 보호막(180)을 패터닝함에 의해 형성될 수 있다. 보호막(180)은 건식 식각법에 의해 패터닝될 수 있다. 건식 식각은 15mTorr 압력 및 1000W 파워에서 SF6 가스를 사용하여 행해질 수 있다. 보호막(180)의 식각 공정에 사용된 SF6 또는 감광막에 포함된 황(S)은 금속층과 반응하여 금속 황화막(metal sulfide)을 형성할 수 있다. 또는, 황(S)은 금속층의 산화를 촉진하는 촉매제의 역할을 할 수 있다. 전술한 캡핑층(179)이 없는 경우, 이러한 황화 또는 산화 반응에 의해 데이터선(171), 소스 전극(173) 및 드레인 전극(175)이 변색될 수 있다. 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 접촉 저항을 상승시키는 변색층의 두께는 약 1㎛ 이상일 수 있다. 본 발명의 일 실시예에 따르면, 캡핑층(179)은 변색층에 비해 큰 밀도를 가지므로 데이터선(171), 소스 전극(173) 및 드레인 전극(175)이 보호막(181)의 식각 공정에서 산소 또는 황과 반응하여 변색되는 것을 방지할 수 있다.
복수의 화소 전극(pixel electrode, 191)이 보호막(180)위에 형성된다. 화소 전극(191)은 접촉 구멍(185)을 통해 드레인 전극(175)과 전기적으로 연결되고, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 공통 전극(common electrode)(미도시)과 함께 전기장을 생성하고 이 전기장에 의해 이들 두 전극 사이에 형성된 액정층(미도시)의 액정 분자들의 방향들이 결정된다. 화소 전극(191)과 공통 전극 사이에 형성된 액정층은 액정 축전기(liquid crystal capacitor)를 형성하고, 박막 트랜지스터가 턴 오프(turn-off)된 후에도 데이터 전압을 유지한다. 화소 전극(191)은 유지 전극선(125)과 중첩하는 것에 의해 유지 축전기(storage capacitor)를 형성하고, 이를 통해 액정 축전기의 전압 유지 능력을 향상할 수 있다. 화소 전극(191)은 ITO 또는 IZO와 같은 투명 도전체로 형성될 수 있다.
하기 표 1은 도 4 및 도 5에 개시된 박막 트랜지스터 표시판의 캡핑층을 형성하기 위한 산소 플라즈마 처리 조건에 따라 변색이 발생하는지 여부와 접촉 저항값을 보여준다. 접촉 저항은 드레인 전극(175) 및 화소 전극(191)과 동일한 물질로 만들어진 테그(test element group, TEG)에서 측정된 값이다. 13.56MHz RF 플라즈마가 사용된다.
비교예 실험예1 실험예2 실험예3
변색여부 O X X X
접촉저항(ohm) 9.59 X 104 6.34 X 103 7.97 X 103 5.77 X 103
O는 변색이 발생한 것을 나타내고, X는 변색이 발생하지 않은 것을 나타낸다.
비교예는 산소 분위기에서 플라즈마 처리를 실시하지 않고 캡핑층이 형성되지 않았다는 것을 제외하고는 도 4 및 도 5에서 전술된 박막 트랜지스터 표시판과 동일하다.
실험예 1은 30mTorr 압력 및 0.8W/cm2 파워밀도에서 60초 동안 산소 플라즈마 처리를 실시한 것이다.
실험예 2는 200mTorr 압력 및 0.8W/cm2 파워밀도에서 60초 동안 산호 플라즈마 처리를 실시한 것이다.
실험예 3은 30mTorr 압력 및 1.6W/cm2 파워밀도에서 60초 동안 산호 플라즈마 처리를 실시한 것이다.
변색 여부는 통상의 광학 현미경을 통해 확인하고 접촉 저항은 HP4072 장비로 측정되었다. 비교예에서는 변색이 발생되고, 비교예의 접촉저항이 실험예 1, 2, 및 3의 접촉저항과 비교될 때 높은 것으로 확인되었다. 접촉저항이 약 1X104 ohm 이하인 경우, 드레인 전극(175)과 화소 전극(191) 사이의 접촉 저항은 양품인 것으로 판정된다. 표 1을 참조하면, 비교예의 접촉 저항은 9.59 X 104 ohm으로 불량 수준을 나타내는 반면, 실험예1, 2, 및 3의 접촉 저항은 양품 수준으로 개선됨을 확인하였다.
이와 같이 제조된 박막 트랜지스터 표시판은 드레인 전극(175)과 화소 전극(191)의 접촉 저항 상승과 이에 따른 트랜지스터 성능 불량 및 화질 불량을 감소시킬 수 있다.
본 실시예에서는 박막 트랜지스터 표시판이 액정 표시 장치에 사용되는 경우를 설명하였으나, 박막 트랜지스터 표시판은 다른 표시 장치의 스위칭 소자로써 사용될 수 있다. 예를 들면, 유기 발광 장치(organic light emitting display, OLED), 전기습윤장치(electrowetting display, EWD) 또는 미세전기기계장치(micro-electromechanical systems, MEMS)를 이용한 디스플레이의 스위칭 소자로써 사용될 수 있다.
도 6는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 단면도이다. 게이트 전극(124) 및 산화물 반도체(154)의 형상과 위치를 제외하면 도 4에 도시된 박막 트랜지스터 표시판과 실질적으로 동일하다.
도 4 및 도 6을 참조하면, 기판(110) 위에 데이터선(171), 소스 전극(173) 및 드레인 전극(175)이 형성되어 있다. 기판(110)은 유리 또는 플라스틱과 같은 투명 재질의 것일 수 있다. 데이터선(171)은 데이터 신호를 전달하며, 세로 또는 수직으로 신장한다. 소스 전극(173)은 데이터선(171)으로부터 돌출되어 있고 U자형을 갖는다. 드레인 전극(175)은 소스 전극(173)을 마주보고 서로 이격 되어 있다. 기판(110)은 소스 전극(173)과 드레인 전극(175) 사이에서 노출되어 있다.
데이터선(171)은 제1 데이터선(165t), 제1 데이터선(165t) 위에 배치된 제2 데이터선(174t) 및 제2 데이터선 위에 배치된 제3 데이터선(177t)을 포함한다.
소스 전극(173)은 제1 소스 전극(165s), 제1 소스 전극(165s) 위에 배치된 제2 소스 전극(174s) 및 제2 소스 전극(174s) 위에 배치된 제3 소스 전극(177s)을 포함한다.
드레인 전극(175)은 제1 드레인 전극(165d), 제1 드레인 전극(165d) 위에 배치된 제2 드레인 전극(174d) 및 제 2 드레인 전극(174d) 위에 배치된 제3 드레인 전극(177d)을 포함한다.
데이터선(171), 소스 전극(173) 및 드레인 전극(175)은 전술된 방법에 의해 형성될 수 있다. 실시예에 따르면, 제1 데이터선(165t), 제1 소스 전극(165s) 및 제1 드레인 전극(165d)은 갈륨아연계 산화물(GaZnO) 또는 구리 합금으로 이루어질 수 있다. 제2 데이터선(174t), 제2 소스 전극(174s) 및 제2 드레인 전극(174d)은 구리 또는 구리 합금을 포함할 수 있다. 제3 데이터선(177t), 제3 소스 전극(177s) 및 제3 드레인 전극(177d)은 구리망간 합금을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 후술하는 반도체층(154)과 기판(110)의 계면 특성 향상을 위하여 기판(110)과 데이터선(171), 소스 전극(173) 및 드레인 전극(175) 사이에는 보호막(미도시)이 더 형성될 수 있다. 보호막은 산화규소, 산화질소, 또는 이들의 복합막으로 이루어질 수 있다.
본 발명의 다른 실시예에 따르면, 후술하는 반도체층(154)의 광전류(photocurrent)를 감소시키기 위해 기판(110)과 데이터선(171), 소스 전극(173) 및 드레인 전극(175) 사이에 광차단층(미도시)이 더 형성될 수 있다.
캡핑층(179)은 구리를 포함한 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 상부 및 측벽들 위에 형성된다. 제1 데이터선(165t), 제1 소스 및 드레인 전극(165s, 165d)이 구리를 포함하지 않는 경우, 도 5에 도시된 바와 달리, 제1 데이터선(165t), 제1 소스 및 드레인 전극(165s, 165d)의 측벽들에는 캡핑층(179)이 형성되지 않을 수 있다. 캡핑층(179)은 산화제일구리(CuO)로 형성될 수 있다. 캡핑층(179)의 두께는 약 20Å 내지 약 100Å의 두께를 가질 수 있다. 캡핑층(179)은 전술된 방법에 의해 형성될 수 있다.
반도체층(154)은 캡핑층(179) 및 소스 전극(173)과 드레인 전극(175) 사이에서 노출된 기판(110) 위에 형성된다. 반도체층(154)은 캡핑층(179)의 위 표면과 중첩할 수 있고, 캡핑층(179)의 서로 마주보고 있는 측벽들 위에 형성될 수 있다. 반도체층(154)은 산화물 반도체로 이루어질 수 있다. 산화물 반도체는 인듐갈륨아연계 산화물(InGaZnO) 또는 인듐아연주석계 산화물(InZnSnO)을 포함할 수 있다. 반도체층(154)은 전술된 물질과 방법에 의해 형성될 수 있다.
게이트 절연막(140)이 반도체층(154), 캡핑층(179) 및 노출된 기판(110) 위에 형성될 수 있다. 게이트 절연막(140)은 제1 게이트 절연막(140a) 및 제2 게이트 절연막(140b)을 포함할 수 있다. 제2 게이트 절연막(140b)는 반도체층(154)과 접촉하고, 제1 게이트 절연막(140a)은 후술하는 게이트 전극(124)과 접촉한다. 제1 게이트 절연막(140a)은 산화 질소(SiNx)로 형성될 수 있고, 제2 게이트 절연막(140b)은 산화규소(SiOx)로 형성될 수 있다. 게이트 절연막(140)은 전술된 방법에 의해 형성될 수 있다.
게이트선(121) 및 유지 전극선(125)은 게이트 절연막(140) 위에 형성되어 있다. 게이트선(121)은 게이트 신호를 전달하며 수평 또는 행 방향으로 신장한다. 게이트선(121)은 수직으로 돌출된 게이트 전극(gate electrode, 124)을 가지며, 게이트선(121)의 일단에는 게이트 신호를 인가하는 구동 회로(미도시)와 접속을 위한 게이트 패드(미도시)가 형성될 수 있다.
유지 전극선(125)은 후술하는 화소 전극(191)의 일부와 중첩하여 유지 축전기(storage capacitor)를 형성한다. 유지 전극선(125)은 일정한 전압을 인가 받으며, 게이트선(121)에 인접하여 거의 나란하게 신장한다. 게이트선(121) 및 유지 전극선(125)은 전술된 물질과 방법에 의해 형성될 수 있다.
보호막(180)이 게이트선(121), 유지 전극선(125) 및 게이트 절연막(140) 위에 형성된다. 보호막(180)은 질화규소(SiNx)를 포함할 수 있다. 보호막(180)은 전술된 방법에 의해 형성될 수 있다.
복수의 접촉 구멍(185)이 보호막(180) 및 게이트 절연막(124)을 관통하여 형성되어 있다. 접촉 구멍(185)은 드레인 전극(175)의 일부를 노출시킨다. 접촉 구멍(185)은 보호막(180) 및 게이트 절연막(124)을 전술한 방법으로 식각함에 의해 형성될 수 있다. 보호막(180) 및 게이트 절연막(124)의 건식 식각 공정에서 SF6 가스 또는 감광막에 포함된 황(S) 또는 산소는 금속층과 반응하여 금속 황화막(metal sulfide) 또는 금속 산화막을 형성할 수 있다. 또는, 황(S)은 금속층의 산화를 촉진하는 촉매제의 역할을 할 수 있다. 본 발명의 일 실시예에 따른 캡핑층(179)이 형성되지 않을 경우, 이러한 황화 또는 산화 반응에 의해 데이터선(171), 소스 전극(173) 및 드레인 전극(175)이 변색될 수 있고, 변색층의 두께는 약 1㎛ 이상일 수 있다. 이러한 변색층은 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 접촉 저항을 상승시킬 수 있다. 본 발명의 일 실시예에 따르면, 캡핑층(179)은 변색층과 비교하여 큰 밀도를 가지므로 데이터선(171), 소스 전극(173) 및 드레인 전극(175)이 보호막(181)의 식각 공정에서 산소 또는 황과 반응하여 변색되는 것을 방지할 수 있다.
복수의 화소 전극(191)이 보호막(180) 위에 형성되어 있다. 화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 전기적으로 연결되고, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
이와 같이 제조된 박막 트랜지스터 표시판(100)은 드레인 전극(175)과 화소 전극(191)의 접촉 저항 상승과 이에 따른 트랜지스터 성능 불량 및 화질 불량을 감소시킬 수 있다.
110 기판 121 게이트선
124 게이트 전극 154 반도체층
171 데이터선 173 소스 전극
175 드레인 전극 179 캡핑층
180 보호막 191 화소 전극

Claims (24)

  1. 기판;
    상기 기판 위에 형성되고 서로 분리되어 마주보게 형성된 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극의 위 표면과 측벽들 위에 형성된 캡핑층;
    상기 소스 전극, 및 상기 드레인 전극 위에 형성된 보호막;
    상기 보호막에 형성되어 상기 캡핑층을 노출시키는 접촉 구멍, 및
    상기 접촉 구멍을 통해 상기 드레인 전극과 전기적으로 연결된 화소전극을 포함하는 박막 트랜지스터 표시판.
  2. 제1항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 제1 층, 구리를 포함하는 제2층, 및 구리 합금을 포함하는 제3 층을 포함하고,
    상기 캡핑층은 상기 제3 층의 상부와 측벽들, 상기 제2 층의 측벽들 위에 형성되는 것을 특징으로 하는 박막 트랜지스터 표시판.
  3. 제2항에 있어서,
    상기 캡핑층은 산화제일구리를 포함하는 박막 트랜지스터의 표시판.
  4. 제3항에 있어서,
    상기 캡핑층의 두께는 약 20Å내지 약 100Å인 것을 특징으로 하는 박막 트랜지스터의 표시판.
  5. 제1항에 있어서,
    상기 캡핑층은 산화제일구리인 것을 특징으로 하는 박막 트랜지스터의 표시판.
  6. 제5항에 있어서,
    상기 캡핑층의 두께는 약 20Å내지 약 100Å 인 것을 특징으로 하는 박막 트랜지스터의 표시판.
  7. 기판 위에 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 및 드레인 전극들을 산소 분위기 하에서 플라즈마를 처리함에 의해 캡핑층을 형성하는 단계;
    상기 소스 전극, 상기 드레인 전극, 상기 캡핑층 위에 보호층을 형성하는 단계;
    상기 보호층 내에 상기 캡핑층을 노출시키는 접촉 구멍을 형성하는 단계, 및
    상기 접촉 구멍을 통해 상기 캡핑층과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  8. 제7항에 있어서,
    상기 플라즈마 처리는 약 30mTorr 내지 약 200mTorr 범위 내의 압력에 행해지는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  9. 제8항에 있어서,
    상기 플라즈마 처리는 약 0.8W/cm2 내지 약 1.6W/cm2 범위 내의파워밀도에서 행해지는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  10. 제9항에 있어서,
    상기 산소플라즈마 처리는 약 10초 이상 행해지는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조방법.
  11. 제7항에 있어서,
    상기 산소플라즈마 처리는 약 0.8W/cm2 내지 약 1.6W/cm2 범위 내의파워에서 행해지는 것을 특징으로 하는 박막 트랜지스터 표시판의 제조 방법.
  12. 기판;
    상기 기판 위에 형성되고 구리를 포함하는 하부도전층;
    상기 하부 도전층 위와 측벽들 위에 형성된 캡핑층;
    상기 캡핑층 상에 형성된 층간절연막;
    상기 층간절연막에 형성된 접촉 구멍, 및
    상기 접촉 구멍을 통해 상기 캡핑층과 상호 연결된 상부도전층을 포함하는 전자 장치.
  13. 제12항에 있어서,
    상기 캡핑층은 산화제일구리인 것을 특징으로 하는 전자 장치.
  14. 제13항에 있어서,
    상기 캡핑층의 두께는 약 20Å 내지 약 100Å 인 것을 특징으로 하는 전자 장치.
  15. 기판 상에 서로 이격 되어 형성된 소스 전극 및 드레인 전극들;
    상기 소스 및 드레인 전극들 중 적어도 하나는 구리를 포함하고,
    상기 소스와 드레인 전극들 중 상기 구리를 포함하는 전극 상에 형성된 캡핑층, 및
    상기 캡핑층 상에 형성된 보호층을 포함하는 박막 트랜지스터.
  16. 제15항에 있어서,
    상기 소스 및 드레인 전극들은 제1, 제2 및 제3 소스 전극들과 제1,제2, 및 제3 드레인 전극들을 포함하고,
    상기 캡핑층은 제3 소스 전극과 제3 드레인 전극 상부 표면과 제2 소스 전극 및 제2 드레인 전극의 측벽들 위에 형성되는 것을 특징으로 하는 박막 트랜지스터.
  17. 제16항에 있어서,
    상기 캡핑층은 산화제일구리인 것을 특징으로 하는 박막 트랜지스터.
  18. 제17항에 있어서,
    상기 캡핑층의 두께는 약 20Å 내지 약 100Å 인 것을 특징으로 하는 박막 트랜지스터.
  19. 제15항에 있어서,
    상기 캡핑층은 산화제일구리인 것을 특징으로 하는 박막 트랜진스터.
  20. 제15항에 있어서,
    상기 캡핑층의 두께는 약 20Å 내지 약 100Å 인 것을 특징으로 하는 박막 트랜지스터.
  21. 기판;
    상기 기판 상에 형성된 게이트 전극, 소스 전극, 및 드레인 전극;
    상기 게이트 전극과 상기 소스 전극 및 드레인 전극 사이에 개재된 산화물 반도체층;
    상기 소스 및 드레인 전극들 중 적어도 하나는 구리를 포함하고,
    상기 소스와 드레인 전극들 중 상기 구리를 포함하는 전극 위와 측벽들 위에 형성된 캡핑층, 및
    상기 캡핑층 상에 형성된 보호층을 포함하는 박막 트랜지스터.
  22. 제21항에 있어서,
    상기 소스 및 드레인 전극들은 제1, 제2 및 제3 소스 전극들과 제1, 제2, 및 제3 드레인 전극들을 포함하고,
    상기 캡핑층은 제3 소스 전극과 제3 드레인 전극 상부 표면과 제2 소스 전극 및 제2 드레인 전극의 측벽들 위에 형성되는 것을 특징으로 하는 박막 트랜지스터.
  23. 제22항에 있어서,
    상기 캡핑층은 산화제일구리인 것을 특징으로 하는 박막 트랜지스터.
  24. 제23항에 있어서,
    상기 캡핑층의 두께는 약 20Å 내지 약 100Å인 것을 특징으로 하는 박막 트랜지스터.
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