JP4873528B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法 Download PDFInfo
- Publication number
- JP4873528B2 JP4873528B2 JP2005255736A JP2005255736A JP4873528B2 JP 4873528 B2 JP4873528 B2 JP 4873528B2 JP 2005255736 A JP2005255736 A JP 2005255736A JP 2005255736 A JP2005255736 A JP 2005255736A JP 4873528 B2 JP4873528 B2 JP 4873528B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- gate insulating
- insulating film
- film
- sih
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Thin Film Transistor (AREA)
- Dram (AREA)
Description
本発明は、酸化物半導体を半導体層にしたトップゲート型薄膜トランジスタの製造方法に関する。
酸化亜鉛（ZnO）あるいは酸化マグネシウム亜鉛（ZnMgO）等の酸化物が優れた半導体(活性層)の性質を示すことは古くから知られており、近年薄膜トランジスタ（以下TFTと略）、発光デバイス、透明導電膜等の電子デバイス応用を目指し、これらの化合物を用いた薄膜半導体の研究開発が活発化している。
特に酸化亜鉛（ZnO）を半導体薄膜層として用いたTFTは、従来液晶ディスプレイに主に用いられているアモルファスシリコン（a-Si:H）を半導体層として用いたアモルファスシリコンTFTに比較して電子移動度が大きく、優れたTFT特性並びに低温プロセスが可能である等の可能性を持つことから積極的な開発が進められている。
特に酸化亜鉛（ZnO）を半導体薄膜層として用いたTFTは、従来液晶ディスプレイに主に用いられているアモルファスシリコン（a-Si:H）を半導体層として用いたアモルファスシリコンTFTに比較して電子移動度が大きく、優れたTFT特性並びに低温プロセスが可能である等の可能性を持つことから積極的な開発が進められている。
従来報告されている、酸化亜鉛（ZnO）を半導体薄膜として用いたTFT（ZnO−TFT）は、ボトムゲート型のものが主流である。
ボトムゲート型のZnO-TFTを開示したものとして、特許文献１、特許文献２などが例示できる。
特許文献１に開示されるボトムゲート型ZnO-TFTは、図８に示す如く、基板１０３、ゲート電極１０４、ゲート絶縁膜１０５、酸化亜鉛半導体薄膜１０６、ソース電極１０７、ドレイン電極１０８、保護膜１０９を有してなり、これら各構成をこの順に積層して形成されている。
特許文献２に開示されるボトムゲート型ZnO-TFTは、図９（ａ）に示す如く、基板１１０、ゲート電極１１１、ゲート絶縁膜１１２、ソース電極１１３、ドレイン電極１１４、酸化亜鉛半導体薄膜１１５を有してなり、これら各構成をこの順に積層して形成されている。実際に製造の最終工程においては、図９（ｂ）に示す如く、前記酸化亜鉛半導体薄膜１１５を被覆して保護膜１１６が形成される。
これら文献に開示されているボトムゲート構造は、基板側よりゲート電極およびゲート絶縁膜が形成され、その上面を被覆して酸化亜鉛半導体薄膜が形成されている構造であり、液晶ディスプレイの駆動素子として現在事業化されているボトムゲート構造アモルファスシリコンTFTとのプロセスの互換性が高いため、ZnO-TFTにも多く用いられている。
しかしながら、チャネル層（半導体層）として用いる酸化亜鉛の結晶性の観点からは、多結晶薄膜を基板上に形成していく場合、成膜初期に形成される下地との界面付近の領域は結晶欠陥が多く、薄膜形成が進むにつれて結晶性が改善されていくという特徴がある。
薄膜トランジスタにおいて活性層として用いられる部分は、半導体層の中で、ゲート絶縁膜に近いごく薄い領域であり、この領域の結晶性が移動度等の薄膜トランジスタのTFT特性を大きく左右している。
ボトムゲート型の薄膜トランジスタにおいては、構造上、半導体層はゲート絶縁膜上に積層されているため、結晶性が不十分な成膜初期の領域を活性層として用いざるを得ず、十分な移動度が得られないという問題点を抱えていた。
これらの問題に鑑みると、半導体層の上部にゲート絶縁膜を設ける構造を有するトップゲート構造は半導体層の上部の結晶性の良好な領域を活性層として用いることができ、高い移動度を期待することができる。
薄膜トランジスタにおいて活性層として用いられる部分は、半導体層の中で、ゲート絶縁膜に近いごく薄い領域であり、この領域の結晶性が移動度等の薄膜トランジスタのTFT特性を大きく左右している。
ボトムゲート型の薄膜トランジスタにおいては、構造上、半導体層はゲート絶縁膜上に積層されているため、結晶性が不十分な成膜初期の領域を活性層として用いざるを得ず、十分な移動度が得られないという問題点を抱えていた。
これらの問題に鑑みると、半導体層の上部にゲート絶縁膜を設ける構造を有するトップゲート構造は半導体層の上部の結晶性の良好な領域を活性層として用いることができ、高い移動度を期待することができる。
トップゲート型のZnO-TFTの構造として、図１０に示す構造が考えられる。
このトップゲート構造は、基板１１７上にソース・ドレイン電極１１８、半導体薄膜１１９、ゲート絶縁膜１２０、ゲート電極１２１をこの順に積層して構成されている。
このゲート絶縁膜１２０はプラズマ化学気相成長（PCVD）法にて、200〜500nmの厚みで形成されることが多い。
このトップゲート構造は、基板１１７上にソース・ドレイン電極１１８、半導体薄膜１１９、ゲート絶縁膜１２０、ゲート電極１２１をこの順に積層して構成されている。
このゲート絶縁膜１２０はプラズマ化学気相成長（PCVD）法にて、200〜500nmの厚みで形成されることが多い。
トップゲート型のZnO薄膜トランジスタのゲート絶縁膜としては、大面積化と誘電率（薄膜トランジスタの電流駆動能力）の観点から、窒化珪素（SiNx）を用いることが好ましい。この窒化珪素（SiNx）膜をプラズマ気相成長法によって形成した場合、膜中に水素及び窒素を多く含有している。ゲート絶縁膜の酸化亜鉛（ZnO）半導体薄膜層に接する部分について、絶縁膜中の水素の濃度が高い場合、半導体薄膜層の周囲が還元性雰囲気になり、ZnO成分の還元脱離が起こり、ZnO表面層の低抵抗化が生じ、TFT素子におけるソース・ドレイン間の短絡あるいはリーク電流の増大といった問題が起こり、TFTの液晶ディスプレイ用などへの応用を制限してきた。
トップゲート型のZnO-TFTの他の例として、特許文献３が開示されている。該文献には、酸化亜鉛ZnOを主成分とする酸化物半導体膜をチャネル層に用いるトランジスタにおいて、下地となる基板上に、上記酸化物半導体膜が形成される下地膜、上記酸化物半導体膜、ゲート絶縁膜、および、ゲート電極がこの順に形成され、ゲート電極と同一形状にゲート絶縁膜並びに酸化亜鉛薄膜が加工された薄膜トランジスタが開示されている。
特許文献３に開示されたトップゲート型のZnO-TFTにおいては、ゲート電極形成後にゲート絶縁膜と酸化亜鉛を一括してパターン加工することが可能となる。
特許文献３に開示されたトップゲート型のZnO-TFTにおいては、ゲート電極形成後にゲート絶縁膜と酸化亜鉛を一括してパターン加工することが可能となる。
特許文献３に開示されたトランジスタも、上記した従来技術が抱える課題、即ち、還元雰囲気下でのZnO成分の表面還元によると思われる半導体薄膜表面層の低抵抗化により、ソース・ドレイン間の短絡あるいはリーク電流の増大が見られ、OFF電流の値が大きくなるという問題点を有し、液晶ディスプレイへの応用に耐えうるものでは無かった。
本発明は、上記問題に鑑みてなされたものであって、酸化物半導体を半導体層に用いつつもリーク電流の発生を抑制することが可能な電流駆動力の高い薄膜トランジスタの製造方法を提供することを目的とする。
請求項１に係る発明は、酸化物半導体を半導体層にしたトップゲート型薄膜トランジスタの製造方法であって、前記酸化物半導体からなる薄膜上に、ＮＨ３とＳｉＨ４とのガス流量比（ＮＨ３／ＳｉＨ４）が４よりも小さく設定された混合ガスを用いたＣＶＤ法により、第一の組成の窒化珪素膜を成膜する工程と、前記第一の組成の窒化珪素膜上に、ＮＨ３とＳｉＨ４とのガス流量比（ＮＨ３／ＳｉＨ４）が４よりも大きく設定された混合ガスを用いたＣＶＤ法により、前記第一の組成とは異なる第二の組成の窒化珪素膜を成膜する工程と、前記第二の組成の窒化珪素膜上にゲート電極を設ける工程と、を有することを特徴とする薄膜トランジスタの製造方法に関する。
請求項２に係る発明は、前記薄膜を前記半導体層としてパターニングする工程を有し、該工程よりも後に、前記第一の組成の窒化珪素膜を成膜することを特徴とする請求項１に記載の薄膜トランジスタの製造方法に関する。
請求項３に係る発明は、前記薄膜を前記半導体層としてパターニングする工程を有し、該工程よりも前に、前記第一の組成の窒化珪素膜を成膜することを特徴とする請求項１に記載の薄膜トランジスタの製造方法に関する。
請求項２に係る発明は、前記薄膜を前記半導体層としてパターニングする工程を有し、該工程よりも後に、前記第一の組成の窒化珪素膜を成膜することを特徴とする請求項１に記載の薄膜トランジスタの製造方法に関する。
請求項３に係る発明は、前記薄膜を前記半導体層としてパターニングする工程を有し、該工程よりも前に、前記第一の組成の窒化珪素膜を成膜することを特徴とする請求項１に記載の薄膜トランジスタの製造方法に関する。
請求項４に係る発明は、酸化物半導体を半導体層にしたトップゲート型薄膜トランジスタの製造方法であって、前記酸化物半導体からなる薄膜上に、ＮＨ３とＳｉＨ４とが含まれる混合ガスを用いたＣＶＤ法により、窒化珪素膜を成膜する工程と、前記窒化珪素膜上にゲート電極を設ける工程と、を有し、前記窒化珪素膜を成膜する工程は、前記混合ガスにおける前記ＮＨ３と前記ＳｉＨ４とのガス流量比（ＮＨ３／ＳｉＨ４）を成膜開始時に４以下に設定するとともに成膜時間の経過に伴って漸次大きくすることを特徴とする薄膜トランジスタの製造方法に関する。
請求項５に係る発明は、前記酸化物半導体はＺｎＯが主成分であることを特徴とする請求項１乃至４のいずれかに記載の薄膜トランジスタの製造方法に関する。
請求項５に係る発明は、前記酸化物半導体はＺｎＯが主成分であることを特徴とする請求項１乃至４のいずれかに記載の薄膜トランジスタの製造方法に関する。
本発明によれば、酸化物半導体を半導体層に用いつつもリーク電流の発生を抑制することが可能な電流駆動力の高いトップゲート型薄膜トランジスタが得られる。
本発明の第一実施例に係る薄膜トランジスタについて、図１に基づいて以下に説明する。
本発明の第一実施例に係る薄膜トランジスタ１００は、基板１、ソース・ドレイン電極２、半導体薄膜３、第一ゲート絶縁膜４、第二ゲート絶縁膜５、コンタクト部６、ゲート電極７、表示電極８を有しており、図１に示すように、これら各構成を積層して形成されている。
図１（ａ）は第一ゲート絶縁膜４が、半導体薄膜層の上表面及び側表面を被覆して設けられる場合の図であり、図１（ｂ）は第一ゲート絶縁膜４が、半導体薄膜層の上表面のみを被覆して設けられる場合の図である。
図１（ａ）は第一ゲート絶縁膜４が、半導体薄膜層の上表面及び側表面を被覆して設けられる場合の図であり、図１（ｂ）は第一ゲート絶縁膜４が、半導体薄膜層の上表面のみを被覆して設けられる場合の図である。
薄膜トランジスタ１００は、図１に示す通り、ガラスからなる基板１上に形成される。この基板１は、絶縁体として設けられ、ＳｉＯ２とＡｌ２Ｏ３を主成分とする無アルカリガラス、あるいはＳｉＯｘ膜、ＳｉＯＮ膜、ＳｉＮに酸素を構成元素に含む化合物を微量添加した膜を表面に形成したガラス基板から構成されている。これら酸素を含む化合物は、接触している半導体薄膜層３の還元を防ぐ役割も果たしているため、基板１の少なくとも半導体薄膜層３と接触する部分がこれら酸素を含む化合物により形成されていることが好ましい。
基板１の材料は、ガラスに限定されず、プラスチックや金属箔に絶縁物をコーティングしたもの等、絶縁物であれば使用可能である。
基板１の材料は、ガラスに限定されず、プラスチックや金属箔に絶縁物をコーティングしたもの等、絶縁物であれば使用可能である。
基板１上には、ソース・ドレイン電極２が積層されている。このソース・ドレイン電極２は、基板１上面の一部分に間隔を有して配置されている。
ソース・ドレイン電極２は、例えば、インジウムスズ酸化物(ITO)、n+ZnO等の導電性酸化物、金属、もしくは前記導電性酸化物により少なくとも一部を被覆された金属により形成される。
ソース、ドレイン電極２に用いられる金属としては、Ti、Cr、Ta、Mo、W、Al、Cu、Niの単層もしくは積層体、或いは合金であってTi、Cr、Ta、Mo、W、Al、Cu、Si、Niのうち、少なくとも一種類以上を含有する合金、が用いられる。この合金の具体例としては、TiW、TaW、MoW、MoSi、AlCu、AlSi、NiSi等の合金が例示できる。
ソース・ドレイン電極２を前記導電性酸化物により少なくとも一部分を被覆された金属にて形成する例としては、後述する図３に示されるような構造が考えられるが、金属あるいは導電性酸化物にて直接形成する構造も考えられる。
ソース・ドレイン電極２の厚みは、特に限定されないが、例えば30nm〜150nmに形成され、好ましくは、ソース・ドレイン電極２上に形成される半導体薄膜３の段差部での断線を防止するため、図３の構造では導電性酸化物の膜厚を半導体薄膜３より薄く（例えば、約40nm）、また直接形成する構造では金属あるいは導電性酸化物の膜厚を半導体薄膜３より薄く（例えば、約40nm）形成することが望ましい。
ソース・ドレイン電極２は、例えば、インジウムスズ酸化物(ITO)、n+ZnO等の導電性酸化物、金属、もしくは前記導電性酸化物により少なくとも一部を被覆された金属により形成される。
ソース、ドレイン電極２に用いられる金属としては、Ti、Cr、Ta、Mo、W、Al、Cu、Niの単層もしくは積層体、或いは合金であってTi、Cr、Ta、Mo、W、Al、Cu、Si、Niのうち、少なくとも一種類以上を含有する合金、が用いられる。この合金の具体例としては、TiW、TaW、MoW、MoSi、AlCu、AlSi、NiSi等の合金が例示できる。
ソース・ドレイン電極２を前記導電性酸化物により少なくとも一部分を被覆された金属にて形成する例としては、後述する図３に示されるような構造が考えられるが、金属あるいは導電性酸化物にて直接形成する構造も考えられる。
ソース・ドレイン電極２の厚みは、特に限定されないが、例えば30nm〜150nmに形成され、好ましくは、ソース・ドレイン電極２上に形成される半導体薄膜３の段差部での断線を防止するため、図３の構造では導電性酸化物の膜厚を半導体薄膜３より薄く（例えば、約40nm）、また直接形成する構造では金属あるいは導電性酸化物の膜厚を半導体薄膜３より薄く（例えば、約40nm）形成することが望ましい。
半導体薄膜３は、上記の基板１とソース・ドレイン電極２上に積層されている。
半導体薄膜３は、ソース・ドレイン電極２の電極間のチャンネルを形成するように配置されており、ソース電極により電流が供給され、ドレイン電極により放出される。
半導体薄膜３は、酸化亜鉛（ＺｎＯ）を主成分とする酸化物半導体薄膜から形成されている。
この半導体薄膜３の厚みは、特に限定されないが、例えば約２５〜２００ｎｍに形成され、好ましくは、約５０〜１００ｎｍ程度に形成される。
図３は、ソース・ドレイン電極２と、半導体薄膜３との接合部分の一例を示した図であり、アルミニウム（Ａｌ）上にチタン（Ｔｉ）を積層した配線を形成し、インジウムスズ酸化物（ＩＴＯ）によりこの積層体の一部を被覆する構造が示されている。
図３において、ソース・ドレイン電極２は、アルミニウム層１７、チタン層１８、インジウムスズ酸化物（ＩＴＯ）層１９から形成され、半導体薄膜３は符号２０として示されている。
基板１６上にアルミニウム層１７が設けられ、その少なくとも上面がチタン層１８により被覆され、チタン層１８の一部と基板上の一部を被覆してインジウムスズ酸化物（ＩＴＯ）層１９が存在し、インジウムスズ酸化物（ＩＴＯ）層１９の一部にて半導体薄膜２０とコンタクトしている。
半導体薄膜３は、ソース・ドレイン電極２の電極間のチャンネルを形成するように配置されており、ソース電極により電流が供給され、ドレイン電極により放出される。
半導体薄膜３は、酸化亜鉛（ＺｎＯ）を主成分とする酸化物半導体薄膜から形成されている。
この半導体薄膜３の厚みは、特に限定されないが、例えば約２５〜２００ｎｍに形成され、好ましくは、約５０〜１００ｎｍ程度に形成される。
図３は、ソース・ドレイン電極２と、半導体薄膜３との接合部分の一例を示した図であり、アルミニウム（Ａｌ）上にチタン（Ｔｉ）を積層した配線を形成し、インジウムスズ酸化物（ＩＴＯ）によりこの積層体の一部を被覆する構造が示されている。
図３において、ソース・ドレイン電極２は、アルミニウム層１７、チタン層１８、インジウムスズ酸化物（ＩＴＯ）層１９から形成され、半導体薄膜３は符号２０として示されている。
基板１６上にアルミニウム層１７が設けられ、その少なくとも上面がチタン層１８により被覆され、チタン層１８の一部と基板上の一部を被覆してインジウムスズ酸化物（ＩＴＯ）層１９が存在し、インジウムスズ酸化物（ＩＴＯ）層１９の一部にて半導体薄膜２０とコンタクトしている。
第一ゲート絶縁膜４は、半導体薄膜３、ソース・ドレイン電極２および基板１の全面を被覆するように配置されている。第一ゲート絶縁膜４は図１（ａ）のように、半導体薄膜層３の上表面及び側表面を被覆するように設けられるが、図１（ｂ）のように半導体薄膜層３の上表面のみを被覆して設けることも可能である。図１（ａ）のように第一ゲート絶縁膜４を設けることにより、酸化亜鉛半導体薄膜層３の損傷及び、還元をより抑制することができる。
第一ゲート絶縁膜４は、窒化珪素（SiNx）により形成されている。
第一ゲート絶縁膜４は、後述する第二ゲート絶縁膜５とは異なる組成を持つ窒化珪素膜により形成されている。第二ゲート絶縁膜５とは異なる組成の窒化珪素を構成成分として形成することにより、酸化亜鉛半導体薄膜層を還元性雰囲気から保護し、低抵抗化を防ぐことのできる組成により形成することが可能である。
第一ゲート絶縁膜４の組成として、具体的には、第二ゲート絶縁膜５と比較して、水素濃度及び窒素濃度の小さい窒化珪素膜を用いることが好ましい。これは、酸化亜鉛半導体薄膜に対する水素による還元を抑制することができるためである。
第一ゲート絶縁膜４の厚みは、特に限定されないが、例えば、20〜100nm、好ましくは50ｎｍに形成される。
第一ゲート絶縁膜４を形成する方法としては特に限定されず、各種化学気相成長（CVD）法を用いることができるが、特に、プラズマ化学気相成長（PCVD）法を用いることが好ましい。これは、大面積化が容易なプラズマ化学気相成長（PCVD）法を用いることで、量産化が容易であり、また、図１（ａ）の構成の場合はスパッタ法による酸化亜鉛の形成とプラズマCVD法による第一ゲート絶縁膜を、図１（ｂ）の構成の場合は同一プラズマCVD装置にて第一ゲート絶縁膜と後述する第二ゲート絶縁膜５と連続して形成可能となるためである。
第一ゲート絶縁膜４は、後述する第二ゲート絶縁膜５とは異なる組成を持つ窒化珪素膜により形成されている。第二ゲート絶縁膜５とは異なる組成の窒化珪素を構成成分として形成することにより、酸化亜鉛半導体薄膜層を還元性雰囲気から保護し、低抵抗化を防ぐことのできる組成により形成することが可能である。
第一ゲート絶縁膜４の組成として、具体的には、第二ゲート絶縁膜５と比較して、水素濃度及び窒素濃度の小さい窒化珪素膜を用いることが好ましい。これは、酸化亜鉛半導体薄膜に対する水素による還元を抑制することができるためである。
第一ゲート絶縁膜４の厚みは、特に限定されないが、例えば、20〜100nm、好ましくは50ｎｍに形成される。
第一ゲート絶縁膜４を形成する方法としては特に限定されず、各種化学気相成長（CVD）法を用いることができるが、特に、プラズマ化学気相成長（PCVD）法を用いることが好ましい。これは、大面積化が容易なプラズマ化学気相成長（PCVD）法を用いることで、量産化が容易であり、また、図１（ａ）の構成の場合はスパッタ法による酸化亜鉛の形成とプラズマCVD法による第一ゲート絶縁膜を、図１（ｂ）の構成の場合は同一プラズマCVD装置にて第一ゲート絶縁膜と後述する第二ゲート絶縁膜５と連続して形成可能となるためである。
第二ゲート絶縁膜５は、ソース・ドレイン電極２、半導体薄膜層３及び第一ゲート絶縁膜４の表面全面を確実に被覆するように積層されている。このように、第一及び第二ゲート絶縁膜５にてゲート絶縁膜を構成する。
第二ゲート絶縁膜５は、窒化珪素（ＳｉＮｘ）により形成されている。
この第二ゲート絶縁膜５は、第一ゲート絶縁膜４とは異なる組成を持つ窒化珪素膜により形成されている。第一ゲート絶縁膜４とは異なる組成の窒化珪素を構成成分として形成する。具体的には、第二ゲート絶縁膜５の組成として、第一ゲート絶縁膜４と比較して、水素濃度及び窒素濃度の大きい窒化珪素膜を用いることが好ましい。これは、窒化珪素膜の組成を化学量論的組成（Ｓｉ３Ｎ４）に近づけ、絶縁性を高めると同時に、不純物に対する保護能力の高いゲート絶縁膜となるからである。
この第二ゲート絶縁膜５の厚みは、例えば、２００〜５００ｎｍに形成され、好ましくは、約３００ｎｍに形成されている。
第二ゲート絶縁膜５は、窒化珪素（ＳｉＮｘ）により形成されている。
この第二ゲート絶縁膜５は、第一ゲート絶縁膜４とは異なる組成を持つ窒化珪素膜により形成されている。第一ゲート絶縁膜４とは異なる組成の窒化珪素を構成成分として形成する。具体的には、第二ゲート絶縁膜５の組成として、第一ゲート絶縁膜４と比較して、水素濃度及び窒素濃度の大きい窒化珪素膜を用いることが好ましい。これは、窒化珪素膜の組成を化学量論的組成（Ｓｉ３Ｎ４）に近づけ、絶縁性を高めると同時に、不純物に対する保護能力の高いゲート絶縁膜となるからである。
この第二ゲート絶縁膜５の厚みは、例えば、２００〜５００ｎｍに形成され、好ましくは、約３００ｎｍに形成されている。
コンタクト部６は、ソース電極２及びドレイン電極２を外部に取り出すために、フォトリソグラフィーとエッチングにより形成された、コンタクトホール部分に、後述するゲート電極７と同一材料にて形成されている。
ゲート電極７は、第二ゲート絶縁膜５の上表面に積層されている。
ゲート電極７は、電圧により半導体薄膜３中の電子密度を制御することにより、スイッチングの役割を果たしている。
ゲート電極７はCr、Tiといった金属膜からなり、その厚みは、例えば、約50〜300nmに形成される。
ゲート電極７は、電圧により半導体薄膜３中の電子密度を制御することにより、スイッチングの役割を果たしている。
ゲート電極７はCr、Tiといった金属膜からなり、その厚みは、例えば、約50〜300nmに形成される。
表示電極８は、液晶ディスプレイに用いる液晶に薄膜トランジスタを介して電圧を印加するために形成される。この電極は可視光に対する高い透過率が要求されるため、酸化物導電性薄膜であるITO（インジウムスズ酸化物）などにより形成される。
表示電極８の厚みは、特に限定されないが、例えば50〜100nmに形成される。
表示電極８の厚みは、特に限定されないが、例えば50〜100nmに形成される。
本発明の第一実施例に係る薄膜トランジスタ（TFT）の製造方法の第一実施形態について、図４に基づいて以下に説明する。
本発明の第一実施例に係る薄膜トランジスタの製造方法の第一実施形態は、３つの主要な工程を含んでいる。
第１の工程は、基板１上のソース・ドレイン電極２を被覆して設けられた酸化亜鉛（ZnO）からなる酸化亜鉛薄膜層３上に、第一ゲート絶縁膜４を形成する工程である。第２の工程は、上記薄膜をパターニング処理した後、上記第一ゲート絶縁膜４を含む基板全面に第二ゲート絶縁膜５を形成する工程である。第３の工程は、上記第二ゲート絶縁膜上に、ゲート電極７、コンタクト部６及び表示電極８をこの順に形成する工程である。
第１の工程は、基板１上のソース・ドレイン電極２を被覆して設けられた酸化亜鉛（ZnO）からなる酸化亜鉛薄膜層３上に、第一ゲート絶縁膜４を形成する工程である。第２の工程は、上記薄膜をパターニング処理した後、上記第一ゲート絶縁膜４を含む基板全面に第二ゲート絶縁膜５を形成する工程である。第３の工程は、上記第二ゲート絶縁膜上に、ゲート電極７、コンタクト部６及び表示電極８をこの順に形成する工程である。
以下、本発明の第一実施例に係る薄膜トランジスタ（TFT）の製造方法の第一実施形態を具体的に説明する。
ガラス基板１上全面にマグネトロンスパッタ法等により、Ti、Cr等の金属薄膜を例えば100nmの厚みで形成した後、この薄膜に、フォトリソグラフィーとエッチングにより、図４（１）に示す如く、ソース・ドレイン電極２を形成する。
図示されていないが、この場合、ソース・ドレイン金属膜上にn＋ZnOやITO等の導電性酸化物が積層されている場合も当然含まれる。
図示されていないが、この場合、ソース・ドレイン金属膜上にn＋ZnOやITO等の導電性酸化物が積層されている場合も当然含まれる。
上記ガラス基板１およびソース・ドレイン電極２上の全面に半導体薄膜３として真性ZnO半導体薄膜を例えば50〜100nm程度の膜厚でマグネトロンスパッタ法にて形成する。
さらに、半導体薄膜３を薄膜トランジスタのチャネルの形状に加工を行う。
半導体薄膜３にフォトレジストによりパターンを形成し、HNO3やHCl、あるいはシュウ酸等の水溶液によるウェットエッチング、もしくはCH4等を用いたドライエッチング等を用いてZnO薄膜をエッチング後、レジスト剥離液を用いることなく、酸素あるいは四弗化炭素(CF4)と酸素の混合ガスによるアッシングにてフォトレジストをドライプロセスにて除去する。
この方法によって、図４（２）に示す如く、レジスト剥離液により半導体薄膜界面に損傷を与えることなく、ZnO薄膜をパターニングすることができる。
半導体薄膜３にフォトレジストによりパターンを形成し、HNO3やHCl、あるいはシュウ酸等の水溶液によるウェットエッチング、もしくはCH4等を用いたドライエッチング等を用いてZnO薄膜をエッチング後、レジスト剥離液を用いることなく、酸素あるいは四弗化炭素(CF4)と酸素の混合ガスによるアッシングにてフォトレジストをドライプロセスにて除去する。
この方法によって、図４（２）に示す如く、レジスト剥離液により半導体薄膜界面に損傷を与えることなく、ZnO薄膜をパターニングすることができる。
図４（３）に示す如く、パターニングした半導体薄膜３、ソース・ドレイン電極２および基板１の全面を被覆するように第一ゲート絶縁膜４を形成する。
第一ゲート絶縁膜４は、窒化珪素（SiNx）によって形成する。第一ゲート絶縁膜４の形成方法は、特に限定されないが、SiH4＋NH3＋N2の混合ガスを用いた各種プラズマ化学気相成長（PCVD）法にて行うことが好ましい。この理由は、プラズマ化学気相成長（PCVD）法は大面積成膜が可能であり、かつ後述の第二ゲート絶縁膜と真空中にて連続形成することができるからである。さらに、プラズマ化学気相成長（PCVD）法による第一ゲート絶縁膜４の形成に用いる混合ガスの成分として、上記したシラン（SiH4）の代わりに、テトラメチルシラン(CH3)4Siを用いても、同様の結果が得られる。
第一ゲート絶縁膜４は、後述する第二ゲート絶縁膜５とは異なる組成で形成する。
具体的には、第二ゲート絶縁膜より窒素濃度及び水素濃度が小さい膜を形成することが好ましい。これは、窒素濃度及び水素濃度が小さいことで、酸化亜鉛半導体層を還元性雰囲気から保護することができるからである。
窒化珪素膜中の窒素及び水素濃度は、例えば、成膜で使用するNH3とSiH4のガス流量比（NH3/SiH4）により調整可能である。第一ゲート絶縁膜のNH3/SiH4比を第二ゲート絶縁膜のそれより小さくすることで、第二ゲート絶縁膜より水素及び窒素濃度の少ない第一ゲート絶縁膜を実現できる。第一絶縁膜成膜時のNH3/SiH4比は４以下が望ましい。
第一ゲート絶縁膜４は、例えば、20〜100nm、好ましくは50nmの厚さに形成する。
第一ゲート絶縁膜４は、窒化珪素（SiNx）によって形成する。第一ゲート絶縁膜４の形成方法は、特に限定されないが、SiH4＋NH3＋N2の混合ガスを用いた各種プラズマ化学気相成長（PCVD）法にて行うことが好ましい。この理由は、プラズマ化学気相成長（PCVD）法は大面積成膜が可能であり、かつ後述の第二ゲート絶縁膜と真空中にて連続形成することができるからである。さらに、プラズマ化学気相成長（PCVD）法による第一ゲート絶縁膜４の形成に用いる混合ガスの成分として、上記したシラン（SiH4）の代わりに、テトラメチルシラン(CH3)4Siを用いても、同様の結果が得られる。
第一ゲート絶縁膜４は、後述する第二ゲート絶縁膜５とは異なる組成で形成する。
具体的には、第二ゲート絶縁膜より窒素濃度及び水素濃度が小さい膜を形成することが好ましい。これは、窒素濃度及び水素濃度が小さいことで、酸化亜鉛半導体層を還元性雰囲気から保護することができるからである。
窒化珪素膜中の窒素及び水素濃度は、例えば、成膜で使用するNH3とSiH4のガス流量比（NH3/SiH4）により調整可能である。第一ゲート絶縁膜のNH3/SiH4比を第二ゲート絶縁膜のそれより小さくすることで、第二ゲート絶縁膜より水素及び窒素濃度の少ない第一ゲート絶縁膜を実現できる。第一絶縁膜成膜時のNH3/SiH4比は４以下が望ましい。
第一ゲート絶縁膜４は、例えば、20〜100nm、好ましくは50nmの厚さに形成する。
図４（４）に示す如く、第一ゲート絶縁膜４の全表面を被覆するように第二ゲート絶縁膜５を形成する。
第二ゲート絶縁膜５は、窒化珪素化合物（SiNx）によって形成する。第二ゲート絶縁膜５の形成方法は、特に限定されないが、SiH4＋NH3＋N2の混合ガスを用いた各種プラズマ化学気相成長（PCVD）法にて行うことが好ましい。この理由は、プラズマ化学気相成長（PCVD）法は大面積成膜が可能であり、かつ第一ゲート絶縁膜と真空中で連続して形成可能であり、生産性を向上させることが可能となるからである。
第二ゲート絶縁膜５は、第一ゲート絶縁膜４とは異なる組成で形成する。
具体的には、第一ゲート絶縁膜４より窒素濃度及び水素濃度が大きい膜を形成することが好ましい。これは、例えば、成膜で使用するNH3とSiH4のガス流量比（NH3/SiH4）により調整可能であり、第二ゲート絶縁膜のNH3/SiH4比を第一ゲート絶縁膜のそれより大きくすることで、第一ゲート絶縁膜より水素及び窒素濃度の多い第二ゲート絶縁膜を実現できる。
SiN成膜時のNH3/SiH4比を増大させることで窒化珪素膜の組成を化学量論的組成（Si3N4）に近づけ、絶縁性を高めると同時に、不純物に対する保護能力の高いゲート絶縁膜をとなるからである。第二絶縁膜成膜時のNH3/SiH4比は４以上が望ましい。
第二ゲート絶縁膜は、例えば約200〜400nmに、好ましくは300nmの厚さに形成する。
第二ゲート絶縁膜５は、窒化珪素化合物（SiNx）によって形成する。第二ゲート絶縁膜５の形成方法は、特に限定されないが、SiH4＋NH3＋N2の混合ガスを用いた各種プラズマ化学気相成長（PCVD）法にて行うことが好ましい。この理由は、プラズマ化学気相成長（PCVD）法は大面積成膜が可能であり、かつ第一ゲート絶縁膜と真空中で連続して形成可能であり、生産性を向上させることが可能となるからである。
第二ゲート絶縁膜５は、第一ゲート絶縁膜４とは異なる組成で形成する。
具体的には、第一ゲート絶縁膜４より窒素濃度及び水素濃度が大きい膜を形成することが好ましい。これは、例えば、成膜で使用するNH3とSiH4のガス流量比（NH3/SiH4）により調整可能であり、第二ゲート絶縁膜のNH3/SiH4比を第一ゲート絶縁膜のそれより大きくすることで、第一ゲート絶縁膜より水素及び窒素濃度の多い第二ゲート絶縁膜を実現できる。
SiN成膜時のNH3/SiH4比を増大させることで窒化珪素膜の組成を化学量論的組成（Si3N4）に近づけ、絶縁性を高めると同時に、不純物に対する保護能力の高いゲート絶縁膜をとなるからである。第二絶縁膜成膜時のNH3/SiH4比は４以上が望ましい。
第二ゲート絶縁膜は、例えば約200〜400nmに、好ましくは300nmの厚さに形成する。
最後に図４（５）に示す如く、前記第二ゲート絶縁膜５上にCr、Tiといった金属膜からなるゲート電極７を形成し、ゲート電極７と同一材料にてソース・ドレイン電極２をコンタクトホールを介して外部に取り出すための電極であるコンタクト部６を形成する。その後、ITO等からなる表示電極８を形成することでTFTアレイが完成する。
本発明の第一実施例に係る薄膜トランジスタ（TFT）の製造方法の第二実施形態について、図５に基づいて以下に説明する。
本発明の第一実施例に係る薄膜トランジスタの製造方法の第二実施形態は、３つの主要な工程を含んでいる。
第１の工程は、基板１上のソース・ドレイン電極２を被覆して設けられた酸化亜鉛（ZnO）からなる酸化亜鉛薄膜層３上に、第一ゲート絶縁膜４を形成する工程である。第２の工程は、上記薄膜をパターニング処理した後、上記第一ゲート絶縁膜４を含む基板全面に第二ゲート絶縁膜５を形成する工程である。第３の工程は、上記第二ゲート絶縁膜上に、ゲート電極７、コンタクト部６及び表示電極８をこの順に形成する工程である。
第１の工程は、基板１上のソース・ドレイン電極２を被覆して設けられた酸化亜鉛（ZnO）からなる酸化亜鉛薄膜層３上に、第一ゲート絶縁膜４を形成する工程である。第２の工程は、上記薄膜をパターニング処理した後、上記第一ゲート絶縁膜４を含む基板全面に第二ゲート絶縁膜５を形成する工程である。第３の工程は、上記第二ゲート絶縁膜上に、ゲート電極７、コンタクト部６及び表示電極８をこの順に形成する工程である。
以下、本発明の第一実施例に係る薄膜トランジスタ（TFT）の製造方法の第二実施形態を具体的に説明する。
ガラス基板１上全面にマグネトロンスパッタ法等により、Ti、Cr等の金属薄膜を例えば100nmの厚みで形成した後、この薄膜に、フォトリソグラフィーを施すことにより、図５（１）に示す如く、ソース・ドレイン電極２を形成する。
図示されていないが、この場合、ソース・ドレイン金属膜上にn＋ZnOやITO等の透明導電膜が積層されている場合も当然含まれる。
図示されていないが、この場合、ソース・ドレイン金属膜上にn＋ZnOやITO等の透明導電膜が積層されている場合も当然含まれる。
上記ガラス基板１およびソース・ドレイン電極２上の全面に半導体薄膜３として真性ZnO半導体薄膜を例えば50〜100nm程度の膜厚でマグネトロンスパッタ法にて積層する。
半導体薄膜３を積層した後、形状加工された半導体薄膜３を得るための加工を行う。
図５（２）に示す如く、半導体薄膜３の上面を被覆するように第一ゲート絶縁膜４を形成する。
第一ゲート絶縁膜４は、窒化珪素（SiNx）によって形成する。第一ゲート絶縁膜４の形成方法は、特に限定されないが、SiH4＋NH3＋N2の混合ガスを用いた各種プラズマ化学気相成長（PCVD）法にて行うことが好ましい。この理由は、大面積成膜が可能なプラズマ化学気相成長（PCVD）法を用いることによって、スパッタリングによる酸化亜鉛成膜とプラズマ化学気相成長（PCVD）によるゲート絶縁膜成膜を連続して大面積にわたり成膜することができるからである。さらに、プラズマ化学気相成長（PCVD）法による第一ゲート絶縁膜４の形成に用いる混合ガスの成分として、上記したシラン（SiH4）の代わりに、テトラメチルシラン(CH3)4Siを用いても、同様の結果が得られる。
第一ゲート絶縁膜４は、後述する第二ゲート絶縁膜５とは異なる組成で形成する。
具体的には、第二ゲート絶縁膜より窒素濃度及び水素濃度が小さい膜を形成することが好ましい。これは、窒素濃度及び水素濃度が小さいことで、酸化亜鉛半導体層を還元性雰囲気から保護することができるからである。
窒化珪素膜中の窒素及び水素濃度は、例えば、成膜で使用するNH3とSiH4のガス流量比（NH3/SiH4）により調整可能である。第一ゲート絶縁膜のNH3/SiH4比を第二ゲート絶縁膜のそれより小さくすることで、第二ゲート絶縁膜より水素及び窒素濃度の少ない第一ゲート絶縁膜を実現できる。
第一ゲート絶縁膜４の成膜は、各種プラズマ化学気相成長（PCVD）法の中でも、誘導結合方式プラズマ化学気相成長（ICP-CVD）法、電子サイクロトロン共鳴化学気相成長（ECR-CVD）法を用いることが好ましい。この理由は、これらの方法は低温でも良好な膜を成膜することができるため、これらの方法を用いることで、酸化亜鉛を昇温することによるZn成分或いはO成分の分解脱離を抑えることができるからである。
第一ゲート絶縁膜４は、例えば約25〜75nmに、好ましくは50nmの厚さに形成する。
図５（２）に示す如く、半導体薄膜３の上面を被覆するように第一ゲート絶縁膜４を形成する。
第一ゲート絶縁膜４は、窒化珪素（SiNx）によって形成する。第一ゲート絶縁膜４の形成方法は、特に限定されないが、SiH4＋NH3＋N2の混合ガスを用いた各種プラズマ化学気相成長（PCVD）法にて行うことが好ましい。この理由は、大面積成膜が可能なプラズマ化学気相成長（PCVD）法を用いることによって、スパッタリングによる酸化亜鉛成膜とプラズマ化学気相成長（PCVD）によるゲート絶縁膜成膜を連続して大面積にわたり成膜することができるからである。さらに、プラズマ化学気相成長（PCVD）法による第一ゲート絶縁膜４の形成に用いる混合ガスの成分として、上記したシラン（SiH4）の代わりに、テトラメチルシラン(CH3)4Siを用いても、同様の結果が得られる。
第一ゲート絶縁膜４は、後述する第二ゲート絶縁膜５とは異なる組成で形成する。
具体的には、第二ゲート絶縁膜より窒素濃度及び水素濃度が小さい膜を形成することが好ましい。これは、窒素濃度及び水素濃度が小さいことで、酸化亜鉛半導体層を還元性雰囲気から保護することができるからである。
窒化珪素膜中の窒素及び水素濃度は、例えば、成膜で使用するNH3とSiH4のガス流量比（NH3/SiH4）により調整可能である。第一ゲート絶縁膜のNH3/SiH4比を第二ゲート絶縁膜のそれより小さくすることで、第二ゲート絶縁膜より水素及び窒素濃度の少ない第一ゲート絶縁膜を実現できる。
第一ゲート絶縁膜４の成膜は、各種プラズマ化学気相成長（PCVD）法の中でも、誘導結合方式プラズマ化学気相成長（ICP-CVD）法、電子サイクロトロン共鳴化学気相成長（ECR-CVD）法を用いることが好ましい。この理由は、これらの方法は低温でも良好な膜を成膜することができるため、これらの方法を用いることで、酸化亜鉛を昇温することによるZn成分或いはO成分の分解脱離を抑えることができるからである。
第一ゲート絶縁膜４は、例えば約25〜75nmに、好ましくは50nmの厚さに形成する。
第一ゲート絶縁膜４の形成後、第一ゲート絶縁膜４上にフォトレジストによりパターンを形成し、SF6+O2等のガスを用いたドライエッチングによって第一ゲート絶縁膜４をパターニングした後、HNO3やHCl、あるいはシュウ酸等の水溶液によるウェットエッチング、もしくはCH4等を用いたドライエッチング等を用いてZnO薄膜をエッチングする。その後、レジスト剥離液を用いることなく、酸素あるいは四弗化炭素(CF4)と酸素の混合ガスによるアッシングにてフォトレジストをドライプロセスにて除去する。
この場合、第一ゲート絶縁膜４は半導体薄膜をレジストアッシングにおけるプラズマから保護する保護膜の役割も果たしている。
この方法によって、半導体薄膜界面に損傷を与えることなく、図５（３）に示される如く、第一ゲート絶縁膜４によって上表面が被覆されたZnO薄膜を得ることができる。
この場合、第一ゲート絶縁膜４は半導体薄膜をレジストアッシングにおけるプラズマから保護する保護膜の役割も果たしている。
この方法によって、半導体薄膜界面に損傷を与えることなく、図５（３）に示される如く、第一ゲート絶縁膜４によって上表面が被覆されたZnO薄膜を得ることができる。
第一ゲート絶縁膜４及び半導体薄膜層３をパターニングした後、図５（４）に示される如く、第一ゲート絶縁膜４の全表面を被覆するように第二ゲート絶縁膜５を形成する。
第二ゲート絶縁膜５は、窒化珪素（SiNx）によって形成する。第二ゲート絶縁膜５の形成方法は、特に限定されないが、SiH4＋NH3＋N2の混合ガスを用いた各種プラズマ化学気相成長（PCVD）法にて行うことが好ましい。プラズマ化学気相成長（PCVD）法による第二ゲート絶縁膜５の形成に用いる混合ガスの成分として、上記したシラン（SiH4）の代わりに、テトラメチルシラン(CH3)4Siを用いても、同様の結果が得られる。
第二ゲート絶縁膜５は、第一ゲート絶縁膜４とは異なる組成で形成する。
SiNの組成は、例えば、成膜で使用するNH3とSiH4のガス流量比（NH3/SiH4）により調整可能であり、第二ゲート絶縁膜のNH3/SiH4比を第一ゲート絶縁膜のそれより大きくすることで、第一ゲート絶縁膜より水素及び窒素濃度の多い第二ゲート絶縁膜を実現できる。
SiN成膜時のNH3/SiH4比を増大させることで窒化珪素膜の組成を化学量論的組成（Si3N4）に近づけ、絶縁性を高めると同時に、不純物に対する保護能力の高いゲート絶縁膜となるからである。第二絶縁膜成膜時のNH3/SiH4比は４以上が望ましい。
第二ゲート絶縁膜は、例えば約200〜500nmに、好ましくは300nmの厚さに形成する。
第二ゲート絶縁膜５は、窒化珪素（SiNx）によって形成する。第二ゲート絶縁膜５の形成方法は、特に限定されないが、SiH4＋NH3＋N2の混合ガスを用いた各種プラズマ化学気相成長（PCVD）法にて行うことが好ましい。プラズマ化学気相成長（PCVD）法による第二ゲート絶縁膜５の形成に用いる混合ガスの成分として、上記したシラン（SiH4）の代わりに、テトラメチルシラン(CH3)4Siを用いても、同様の結果が得られる。
第二ゲート絶縁膜５は、第一ゲート絶縁膜４とは異なる組成で形成する。
SiNの組成は、例えば、成膜で使用するNH3とSiH4のガス流量比（NH3/SiH4）により調整可能であり、第二ゲート絶縁膜のNH3/SiH4比を第一ゲート絶縁膜のそれより大きくすることで、第一ゲート絶縁膜より水素及び窒素濃度の多い第二ゲート絶縁膜を実現できる。
SiN成膜時のNH3/SiH4比を増大させることで窒化珪素膜の組成を化学量論的組成（Si3N4）に近づけ、絶縁性を高めると同時に、不純物に対する保護能力の高いゲート絶縁膜となるからである。第二絶縁膜成膜時のNH3/SiH4比は４以上が望ましい。
第二ゲート絶縁膜は、例えば約200〜500nmに、好ましくは300nmの厚さに形成する。
最後に図５（５）に示される如く、前記第二ゲート絶縁膜５上にCr、Tiといった金属膜からなるゲート電極７を形成し、ゲート電極７と同一材料にてソース・ドレイン電極２をコンタクトホールを介して外部に取り出すための電極であるコンタクト部６を形成する。その後、ITO等からなる表示電極８を形成することでTFTアレイが完成する。
本発明の第二実施例に係る薄膜トランジスタについて、図２に基づいて以下に説明する。
本発明の第二実施例に係る薄膜トランジスタ１０２は、基板９、ソース・ドレイン電極１０、半導体薄膜１１、ゲート絶縁膜１２、コンタクト部１３、ゲート電極１４、表示電極１５を有しており、図２に示すように、これら各構成を積層して形成されている。
薄膜トランジスタ１０２は、図２に示す通り、基板９上に形成される。
基板９の大きさは、特に限定されず、薄膜トランジスタ１０２の形状や大きさに応じて適宜決定することができる。
基板９は、絶縁体として設けられ、ＳｉＯ２とＡｌ２Ｏ３を主成分とする無アルカリガラスから形成されている。
基板９の大きさは、特に限定されず、薄膜トランジスタ１０２の形状や大きさに応じて適宜決定することができる。
基板９は、絶縁体として設けられ、ＳｉＯ２とＡｌ２Ｏ３を主成分とする無アルカリガラスから形成されている。
基板９上には、ソース・ドレイン電極１０が積層されている。このソース・ドレイン電極１０は、基板９上面の一部分に間隔を有して配置されている。
ソース・ドレイン電極１０は、例えば、インジウムスズ酸化物(ITO)、n+ZnO等の導電性酸化物、金属、もしくは前記導電性酸化物により少なくとも一部を被覆された金属により、第一実施例のソース・ドレイン電極２と同様に形成される。
ソース・ドレイン電極１０の厚みは、特に限定されないが、例えば約30ｎm〜150ｎｍに形成され、好ましくは、ソース・ドレイン電極上に形成される半導体薄膜１１より薄く（例えば、約40nm）形成される。
ソース・ドレイン電極１０は、例えば、インジウムスズ酸化物(ITO)、n+ZnO等の導電性酸化物、金属、もしくは前記導電性酸化物により少なくとも一部を被覆された金属により、第一実施例のソース・ドレイン電極２と同様に形成される。
ソース・ドレイン電極１０の厚みは、特に限定されないが、例えば約30ｎm〜150ｎｍに形成され、好ましくは、ソース・ドレイン電極上に形成される半導体薄膜１１より薄く（例えば、約40nm）形成される。
半導体薄膜層１１は、上記の基板９とソース・ドレイン電極１０上に積層されている。
半導体薄膜層１１は、ソース・ドレイン電極１０の電極間のチャンネルを形成するように配置される。
半導体薄膜層１１は、酸化亜鉛（ZnO）を主成分とする酸化物半導体薄膜から形成されている。
この半導体薄膜層１１の厚みは、特に限定されないが、例えば約25〜100nmに形成され、好ましくは、50ｎｍ程度に形成される。
半導体薄膜層１１は、ソース・ドレイン電極１０の電極間のチャンネルを形成するように配置される。
半導体薄膜層１１は、酸化亜鉛（ZnO）を主成分とする酸化物半導体薄膜から形成されている。
この半導体薄膜層１１の厚みは、特に限定されないが、例えば約25〜100nmに形成され、好ましくは、50ｎｍ程度に形成される。
ゲート絶縁膜１２は、半導体薄膜１１、ソース・ドレイン電極１０および基板９の全面を被覆するように配置されている。
ゲート絶縁膜１２は、窒化珪素（SiNx）により形成されている。
ゲート絶縁膜１２の半導体薄膜層１１に接する部分、つまり最下部の水素濃度及び窒素濃度は低濃度に抑えられている。上層に向かうに従い、水素濃度及び窒素濃度が高くなり、ゲート電極に接する最上部で濃度が最大となっている。
上記の構造を有することにより、半導体薄膜層１１の還元を抑制し、なおかつゲート絶縁膜としての機能を果たすことができる。
ゲート絶縁膜１２の厚みは、特に限定されないが、例えば、200〜500nm、好ましくは300nmに形成される。
ゲート絶縁膜１２を形成する方法としては特に限定されず、各種化学気相成長（CVD）法を用いることができるが、特に、プラズマ化学気相成長（PCVD）法を用いることが好ましい。これは、大面積化が容易なプラズマ化学気相成長（PCVD）法を用いることで、量産化が容易であるためである。
SiNの組成は、例えば、成膜で使用するNH3とSiH4のガス流量比（NH3/SiH4）により調整可能であり、ゲート絶縁膜成膜初期におけるNH3/SiH4比を、徐々に大きくしていくことで、半導体薄膜層１１に接する部分、つまり最下部の水素濃度及び窒素濃度は低濃度に抑えられ、上層に向かうに従い、水素濃度及び窒素濃度が高くなるゲート絶縁膜を実現できる。ゲート絶縁膜成膜初期におけるNH3/SiH4比は４以下が望ましい。また、半導体薄膜層１１に接する部分、つまりゲート絶縁膜最下層の水素濃度及び窒素濃度が上層と異なっておればよく、必ずしも組成が徐々に変化することは必須ではないが、組成が徐々に変化すればより望ましい。
ゲート絶縁膜１２の半導体薄膜層１１に接する部分、つまり最下部の水素濃度及び窒素濃度は低濃度に抑えられている。上層に向かうに従い、水素濃度及び窒素濃度が高くなり、ゲート電極に接する最上部で濃度が最大となっている。
上記の構造を有することにより、半導体薄膜層１１の還元を抑制し、なおかつゲート絶縁膜としての機能を果たすことができる。
ゲート絶縁膜１２の厚みは、特に限定されないが、例えば、200〜500nm、好ましくは300nmに形成される。
ゲート絶縁膜１２を形成する方法としては特に限定されず、各種化学気相成長（CVD）法を用いることができるが、特に、プラズマ化学気相成長（PCVD）法を用いることが好ましい。これは、大面積化が容易なプラズマ化学気相成長（PCVD）法を用いることで、量産化が容易であるためである。
SiNの組成は、例えば、成膜で使用するNH3とSiH4のガス流量比（NH3/SiH4）により調整可能であり、ゲート絶縁膜成膜初期におけるNH3/SiH4比を、徐々に大きくしていくことで、半導体薄膜層１１に接する部分、つまり最下部の水素濃度及び窒素濃度は低濃度に抑えられ、上層に向かうに従い、水素濃度及び窒素濃度が高くなるゲート絶縁膜を実現できる。ゲート絶縁膜成膜初期におけるNH3/SiH4比は４以下が望ましい。また、半導体薄膜層１１に接する部分、つまりゲート絶縁膜最下層の水素濃度及び窒素濃度が上層と異なっておればよく、必ずしも組成が徐々に変化することは必須ではないが、組成が徐々に変化すればより望ましい。
コンタクト部１３は、ソース・ドレイン電極１０を外部に取り出すために形成される。
尚、このコンタクト部１３は、図１で示す如く、ゲート絶縁膜１２上にフォトリソグラフィーとエッチングにより形成された、コンタクトホール部分に、後述するゲート電極１２と同一材料にて形成されている。
尚、このコンタクト部１３は、図１で示す如く、ゲート絶縁膜１２上にフォトリソグラフィーとエッチングにより形成された、コンタクトホール部分に、後述するゲート電極１２と同一材料にて形成されている。
ゲート電極１４は、ゲート絶縁膜１２の上表面に積層されている。
ゲート電極１４は、電圧により半導体薄膜１１中の電子密度を制御することにより、スイッチングの役割を果たしている。
ゲート電極１４はCr、Tiといった金属膜からなり、その厚みは、例えば、約50〜300nmに形成される。
ゲート電極１４は、電圧により半導体薄膜１１中の電子密度を制御することにより、スイッチングの役割を果たしている。
ゲート電極１４はCr、Tiといった金属膜からなり、その厚みは、例えば、約50〜300nmに形成される。
表示電極１５は、液晶ディスプレイに用いる液晶に薄膜トランジスタを介して電圧を印加するために形成される。この電極は可視光に対する高い透過率が要求されるため、酸化物導電性薄膜であるITO（インジウムスズ酸化物）などにより形成される。
表示電極１５の厚みは、特に限定されないが、例えば50〜100nmに形成される。
表示電極１５の厚みは、特に限定されないが、例えば50〜100nmに形成される。
次に、本発明の第二実施例に係る薄膜トランジスタ（TFT）の製造方法について、図６に基づいて以下に説明する。
本発明の第二実施例に係る薄膜トランジスタの製造方法は、３つの主要な工程を含んでいる。
第１の工程は、基板９上のソース・ドレイン電極１０を被覆して設けられた酸化亜鉛（ZnO）からなる酸化亜鉛薄膜層１１をパターニングする工程である。第２の工程は、上記薄膜をパターニング処理した後、ゲート絶縁膜１２を形成する工程である。第３の工程は、ゲート絶縁膜１２上に、ゲート電極１４、コンタクト部１３及び表示電極１５をこの順に形成する工程である。
第１の工程は、基板９上のソース・ドレイン電極１０を被覆して設けられた酸化亜鉛（ZnO）からなる酸化亜鉛薄膜層１１をパターニングする工程である。第２の工程は、上記薄膜をパターニング処理した後、ゲート絶縁膜１２を形成する工程である。第３の工程は、ゲート絶縁膜１２上に、ゲート電極１４、コンタクト部１３及び表示電極１５をこの順に形成する工程である。
以下、本発明の第二実施例に係る薄膜トランジスタ（TFT）の製造方法を具体的に説明する。
まず、ガラス基板９上全面にマグネトロンスパッタ法等により、Ti、Cr等の金属薄膜を例えば100nmの厚みで形成した後、この薄膜に、フォトリソグラフィーを施すことにより、図６（１）に示される如く、ソース・ドレイン電極１０を形成する。
図示されていないが、この場合、ソース・ドレイン金属膜上にn＋ZnOやITO等の透明導電膜が積層されている場合も当然含まれる。
図示されていないが、この場合、ソース・ドレイン金属膜上にn＋ZnOやITO等の透明導電膜が積層されている場合も当然含まれる。
次に、上記ガラス基板９およびソース・ドレイン電極１０上の全面に半導体薄膜１１として真性ZnO半導体薄膜を例えば50〜100nm程度の膜厚でマグネトロンスパッタ法にて形成する。
さらに、形状加工された半導体薄膜１１を得るための加工を行う。
まず、半導体薄膜１１にフォトレジストによりパターンを形成し、HNO3やHCl、あるいはシュウ酸等の水溶液によるウェットエッチング、もしくはCH4等を用いたドライエッチング等を用いてZnO薄膜をエッチング後、レジスト剥離液を用いることなく、酸素あるいは四弗化炭素(CF4)と酸素の混合ガスによるアッシングにてフォトレジストをドライプロセスにて除去する。
この方法によって、図６（２）に示される如く、レジスト剥離液により半導体薄膜界面に損傷を与えることなく、ZnO薄膜をパターニングすることができる。
まず、半導体薄膜１１にフォトレジストによりパターンを形成し、HNO3やHCl、あるいはシュウ酸等の水溶液によるウェットエッチング、もしくはCH4等を用いたドライエッチング等を用いてZnO薄膜をエッチング後、レジスト剥離液を用いることなく、酸素あるいは四弗化炭素(CF4)と酸素の混合ガスによるアッシングにてフォトレジストをドライプロセスにて除去する。
この方法によって、図６（２）に示される如く、レジスト剥離液により半導体薄膜界面に損傷を与えることなく、ZnO薄膜をパターニングすることができる。
次に、図６（３）に示される如く、パターニングした半導体薄膜１１、ソース・ドレイン電極１０および基板９の全面を被覆するようにゲート絶縁膜１２を形成する。
ゲート絶縁膜１２は、窒化珪素化合物（SiNx）によって形成する。ゲート絶縁膜１２の形成方法は、特に限定されないが、SiH4＋NH3＋N2の混合ガスを用いた各種プラズマ化学気相成長（PCVD）法にて行うことが好ましい。この理由は、プラズマ化学気相成長（PCVD）法を用いることによって、大面積にわたりゲート絶縁膜を成膜することができるからである。さらに、プラズマ化学気相成長（PCVD）法によるゲート絶縁膜１２の形成に用いる混合ガスの成分として、上記したシラン（SiH4）の代わりに、テトラメチルシラン(CH3)4Siを用いても、同様の結果が得られる。
ゲート絶縁膜１２は、半導体薄膜層１１に接する部分、つまり最下部を窒素濃度及び水素濃度が低い膜により形成し、上層に行くに従って、漸次窒素濃度及び水素濃度が増大するように形成する。このことにより、半導体薄膜層１１を還元性雰囲気から保護しつつ、絶縁性に優れた膜を形成することになる。
上記の如く窒素濃度及び水素濃度を保持するゲート絶縁膜１２を形成するには、プラズマ化学気相成長（PCVD）装置において、混合ガス中のSiH4、NH3、及びN2の流量又は、プラズマへの投入電力を徐々に変化させることによって、両濃度が漸次変化する膜を形成可能である。
具体的には、成膜で使用するNH3とSiH4のガス流量比（NH3/SiH4）により調整可能であり、ゲート絶縁膜成膜初期におけるNH3/SiH4比を、成膜時間の増大とともに徐々に大きくしていくことで、半導体薄膜層１１に接する部分、つまり最下部の水素濃度及び窒素濃度は低濃度に抑えられ、上層に向かうに従い、水素濃度及び窒素濃度が高くなるゲート絶縁膜を実現できる。ゲート絶縁膜成膜初期におけるNH3/SiH4比は４以下が望ましい。
ゲート絶縁膜１２の成膜は、各種プラズマ化学気相成長（PCVD）法の中でも、誘導結合方式プラズマ化学気相成長（ICP-CVD）法、電子サイクロトロン共鳴化学気相成長（ECR-CVD）法を用いることが好ましい。この理由は、これらの方法は低温でも良好な膜を成膜することができるため、これらの方法を用いることで、酸化亜鉛を昇温することによるZn成分或いはO成分の分解脱離を抑えることができるからである。
ゲート絶縁膜１２は、例えば約200〜500nmに、好ましくは300nmの厚さに形成する。
ゲート絶縁膜１２は、窒化珪素化合物（SiNx）によって形成する。ゲート絶縁膜１２の形成方法は、特に限定されないが、SiH4＋NH3＋N2の混合ガスを用いた各種プラズマ化学気相成長（PCVD）法にて行うことが好ましい。この理由は、プラズマ化学気相成長（PCVD）法を用いることによって、大面積にわたりゲート絶縁膜を成膜することができるからである。さらに、プラズマ化学気相成長（PCVD）法によるゲート絶縁膜１２の形成に用いる混合ガスの成分として、上記したシラン（SiH4）の代わりに、テトラメチルシラン(CH3)4Siを用いても、同様の結果が得られる。
ゲート絶縁膜１２は、半導体薄膜層１１に接する部分、つまり最下部を窒素濃度及び水素濃度が低い膜により形成し、上層に行くに従って、漸次窒素濃度及び水素濃度が増大するように形成する。このことにより、半導体薄膜層１１を還元性雰囲気から保護しつつ、絶縁性に優れた膜を形成することになる。
上記の如く窒素濃度及び水素濃度を保持するゲート絶縁膜１２を形成するには、プラズマ化学気相成長（PCVD）装置において、混合ガス中のSiH4、NH3、及びN2の流量又は、プラズマへの投入電力を徐々に変化させることによって、両濃度が漸次変化する膜を形成可能である。
具体的には、成膜で使用するNH3とSiH4のガス流量比（NH3/SiH4）により調整可能であり、ゲート絶縁膜成膜初期におけるNH3/SiH4比を、成膜時間の増大とともに徐々に大きくしていくことで、半導体薄膜層１１に接する部分、つまり最下部の水素濃度及び窒素濃度は低濃度に抑えられ、上層に向かうに従い、水素濃度及び窒素濃度が高くなるゲート絶縁膜を実現できる。ゲート絶縁膜成膜初期におけるNH3/SiH4比は４以下が望ましい。
ゲート絶縁膜１２の成膜は、各種プラズマ化学気相成長（PCVD）法の中でも、誘導結合方式プラズマ化学気相成長（ICP-CVD）法、電子サイクロトロン共鳴化学気相成長（ECR-CVD）法を用いることが好ましい。この理由は、これらの方法は低温でも良好な膜を成膜することができるため、これらの方法を用いることで、酸化亜鉛を昇温することによるZn成分或いはO成分の分解脱離を抑えることができるからである。
ゲート絶縁膜１２は、例えば約200〜500nmに、好ましくは300nmの厚さに形成する。
最後に図６（４）に示される如く、ゲート絶縁膜１２上にCr、Tiといった金属膜からなるゲート電極１４を形成し、ゲート電極１４と同一材料にてソース・ドレイン電極２をコンタクトホールを介して外部に取り出すための電極であるコンタクト部１３を形成する。その後、ITO等からなる表示電極１５を形成することでTFTアレイが完成する。
以下、本発明に係るトランジスタの試験例とこれに対する比較例の特性を比較することにより、本発明の効果をより明確なものとする。
（試験例）
以下の方法（図３参照）により、本発明に係るトランジスタ（図１（ｂ）参照）を作成した。
まず、SiO2とAl2O3を主成分とする無アルカリガラスからなる基板１上にITO（インジウムスズ酸化物）からなるソース・ドレイン電極２を40nm厚で形成した。
次いで、前記基板１及びソース・ドレイン電極２上の全面に半導体薄膜３として酸化亜鉛（ZnO）からなる半導体薄膜３をマグネトロンスパッタ法により、50nｍの厚さで形成した。
そして、半導体薄膜３の上面全面にSiNxからなる第一ゲート絶縁膜４を50nmの厚さで形成した。この第一ゲート絶縁膜の形成は、225℃の条件下で、１：２：３０の混合比のSiH4+NH3+N2混合ガスを用いたプラズマ化学気相成長（PCVD）法により行った。さらに前記第一ゲート絶縁膜４上にフォトレジストをコーティングし、パターニングされたフォトレジスト４ａをマスクとして、前記第一ゲート絶縁膜４をCF4+O2のガスを用いてドライエッチングした。
次いで0.2％HNO3溶液を用いて半導体薄膜３に対しウェットエッチングを行った後、フォトレジストを除去し、前記第一ゲート絶縁膜及びソース・ドレイン電極２を被覆するように、前記基板１、ソース・ドレイン電極２、半導体薄膜３、及び第一ゲート絶縁膜４上全面に亘ってSiNxからなる第二ゲート絶縁膜５を300nm厚で形成した。
この第二ゲート絶縁膜５の形成は、１：１０：９の混合比のSiH4+NH3+N2混合ガスを用いたプラズマ化学気相成長（PCVD）法を用い、250℃にて行った。
さらに、ソース・ドレイン電極２の上部に、フォトリソグラフィー及びCF4+O2のガスを用いてドライエッチングによりコンタクト領域を開口した。
最後に、Crからなるゲート電極７を第二ゲート絶縁膜５上に100nm厚で形成し、同一材料にて、コンタクト領域を充填するようにコンタクト部６を形成し、コンタクト部６の上部にITOからなる表示電極８を100nm厚で形成してトランジスタを作成した。
以下の方法（図３参照）により、本発明に係るトランジスタ（図１（ｂ）参照）を作成した。
まず、SiO2とAl2O3を主成分とする無アルカリガラスからなる基板１上にITO（インジウムスズ酸化物）からなるソース・ドレイン電極２を40nm厚で形成した。
次いで、前記基板１及びソース・ドレイン電極２上の全面に半導体薄膜３として酸化亜鉛（ZnO）からなる半導体薄膜３をマグネトロンスパッタ法により、50nｍの厚さで形成した。
そして、半導体薄膜３の上面全面にSiNxからなる第一ゲート絶縁膜４を50nmの厚さで形成した。この第一ゲート絶縁膜の形成は、225℃の条件下で、１：２：３０の混合比のSiH4+NH3+N2混合ガスを用いたプラズマ化学気相成長（PCVD）法により行った。さらに前記第一ゲート絶縁膜４上にフォトレジストをコーティングし、パターニングされたフォトレジスト４ａをマスクとして、前記第一ゲート絶縁膜４をCF4+O2のガスを用いてドライエッチングした。
次いで0.2％HNO3溶液を用いて半導体薄膜３に対しウェットエッチングを行った後、フォトレジストを除去し、前記第一ゲート絶縁膜及びソース・ドレイン電極２を被覆するように、前記基板１、ソース・ドレイン電極２、半導体薄膜３、及び第一ゲート絶縁膜４上全面に亘ってSiNxからなる第二ゲート絶縁膜５を300nm厚で形成した。
この第二ゲート絶縁膜５の形成は、１：１０：９の混合比のSiH4+NH3+N2混合ガスを用いたプラズマ化学気相成長（PCVD）法を用い、250℃にて行った。
さらに、ソース・ドレイン電極２の上部に、フォトリソグラフィー及びCF4+O2のガスを用いてドライエッチングによりコンタクト領域を開口した。
最後に、Crからなるゲート電極７を第二ゲート絶縁膜５上に100nm厚で形成し、同一材料にて、コンタクト領域を充填するようにコンタクト部６を形成し、コンタクト部６の上部にITOからなる表示電極８を100nm厚で形成してトランジスタを作成した。
（比較例）
比較例として、上記した方法において、酸化亜鉛活性層の積層工程までは試験例と同様に行った後、第一ゲート絶縁膜を形成せずに、第二ゲート絶縁膜を一層のSiNxによって形成し、ゲート電極部、表示電極部を同様に積層してトランジスタを作成した。
比較例として、上記した方法において、酸化亜鉛活性層の積層工程までは試験例と同様に行った後、第一ゲート絶縁膜を形成せずに、第二ゲート絶縁膜を一層のSiNxによって形成し、ゲート電極部、表示電極部を同様に積層してトランジスタを作成した。
（伝達特性の評価試験）
試験例及び比較例のトランジスタを用い、ゲート電圧の変化に伴うドレイン電流の大きさを測定することにより、その伝達特性の評価を行った。
その結果を図７に示す。
試験例及び比較例のトランジスタを用い、ゲート電圧の変化に伴うドレイン電流の大きさを測定することにより、その伝達特性の評価を行った。
その結果を図７に示す。
図６において明らかな如く、試験例におけるトランジスタのオフ電流（Vgs＜０）は、比較例におけるオフ電流に比べて二桁以上小さいものであった。
これは、試験例のトランジスタが、第一ゲート絶縁膜の窒素濃度及び水素濃度が第二絶縁膜中の濃度に比較して小さいことにより、ゲート絶縁膜成膜における酸化亜鉛薄膜還元、脱離が抑制され、酸化亜鉛薄膜の低抵抗化が抑制され、これにより、リーク電流を低いレベルに保つことができたことを示している。
更に、図３において明らかな如く、試験例におけるトランジスタの立ち上がりは急峻なものであったが、比較例のトランジスタの立ち上がりは試験例ほど急峻ではなく、試験例に比較して劣っていた。
これは、試験例のトランジスタにおいて、第一ゲート絶縁膜の保護機能により、酸化亜鉛表面の低抵抗化を抑制できたことによると考えられる。
上記試験例において説明した如く、本発明に係る薄膜トランジスタ（TFT）は、ソース・ドレイン間の短絡あるいはリーク電流などの抑制に優れたものであり、優れたTFT特性を示すものであることが分かる。
以上説明した如く、本発明に係る酸化亜鉛を半導体層に用いた薄膜トランジスタは、優れた性能を有するものであり、液晶表示装置等の駆動素子として好適に使用可能なものである。
１ 基板
２ ソース・ドレイン電極
３ 半導体薄膜
４ 第一ゲート絶縁膜
５ 第二ゲート絶縁膜
６ コンタクト部
７ ゲート電極
８ 表示電極
９ 基板
１０ ソース・ドレイン電極
１１ 半導体薄膜
１２ ゲート絶縁膜
１３ コンタクト部
１４ ゲート電極
１５ 表示電極
１６ 基板
１７ アルミニウム層
１８ チタン層
１９ インジウムスズ酸化物（ITO）層
２０ 半導体薄膜層
１００ 薄膜トランジスタ
１０１ 薄膜トランジスタ
２ ソース・ドレイン電極
３ 半導体薄膜
４ 第一ゲート絶縁膜
５ 第二ゲート絶縁膜
６ コンタクト部
７ ゲート電極
８ 表示電極
９ 基板
１０ ソース・ドレイン電極
１１ 半導体薄膜
１２ ゲート絶縁膜
１３ コンタクト部
１４ ゲート電極
１５ 表示電極
１６ 基板
１７ アルミニウム層
１８ チタン層
１９ インジウムスズ酸化物（ITO）層
２０ 半導体薄膜層
１００ 薄膜トランジスタ
１０１ 薄膜トランジスタ
Claims (5)
- 酸化物半導体を半導体層にしたトップゲート型薄膜トランジスタの製造方法であって、
前記酸化物半導体からなる薄膜上に、ＮＨ３とＳｉＨ４とのガス流量比（ＮＨ３／ＳｉＨ４）が４よりも小さく設定された混合ガスを用いたＣＶＤ法により、第一の組成の窒化珪素膜を成膜する工程と、
前記第一の組成の窒化珪素膜上に、ＮＨ３とＳｉＨ４とのガス流量比（ＮＨ３／ＳｉＨ４）が４よりも大きく設定された混合ガスを用いたＣＶＤ法により、前記第一の組成とは異なる第二の組成の窒化珪素膜を成膜する工程と、
前記第二の組成の窒化珪素膜上にゲート電極を設ける工程と、を有することを特徴とする薄膜トランジスタの製造方法。 - 前記薄膜を前記半導体層としてパターニングする工程を有し、
該工程よりも後に、前記第一の組成の窒化珪素膜を成膜することを特徴とする請求項１に記載の薄膜トランジスタの製造方法。 - 前記薄膜を前記半導体層としてパターニングする工程を有し、
該工程よりも前に、前記第一の組成の窒化珪素膜を成膜することを特徴とする請求項１に記載の薄膜トランジスタの製造方法。 - 酸化物半導体を半導体層にしたトップゲート型薄膜トランジスタの製造方法であって、
前記酸化物半導体からなる薄膜上に、ＮＨ３とＳｉＨ４とが含まれる混合ガスを用いたＣＶＤ法により、窒化珪素膜を成膜する工程と、
前記窒化珪素膜上にゲート電極を設ける工程と、を有し、
前記窒化珪素膜を成膜する工程は、前記混合ガスにおける前記ＮＨ３と前記ＳｉＨ４とのガス流量比（ＮＨ３／ＳｉＨ４）を成膜開始時に４以下に設定するとともに成膜時間の経過に伴って漸次大きくすることを特徴とする薄膜トランジスタの製造方法。 - 前記酸化物半導体はＺｎＯが主成分であることを特徴とする請求項１至４のいずれかに記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005255736A JP4873528B2 (ja) | 2005-09-02 | 2005-09-02 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005255736A JP4873528B2 (ja) | 2005-09-02 | 2005-09-02 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007073562A JP2007073562A (ja) | 2007-03-22 |
| JP4873528B2 true JP4873528B2 (ja) | 2012-02-08 |
Family
ID=37934791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005255736A Expired - Fee Related JP4873528B2 (ja) | 2005-09-02 | 2005-09-02 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4873528B2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5105842B2 (ja) * | 2006-12-05 | 2012-12-26 | キヤノン株式会社 | 酸化物半導体を用いた表示装置及びその製造方法 |
| JP5213422B2 (ja) * | 2007-12-04 | 2013-06-19 | キヤノン株式会社 | 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置 |
| KR101681483B1 (ko) | 2008-09-12 | 2016-12-02 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| JP5491833B2 (ja) * | 2008-12-05 | 2014-05-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| WO2010103935A1 (en) * | 2009-03-12 | 2010-09-16 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| KR101645146B1 (ko) * | 2009-06-30 | 2016-08-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 제조 방법 |
| CN107195328B (zh) * | 2009-10-09 | 2020-11-10 | 株式会社半导体能源研究所 | 移位寄存器和显示装置以及其驱动方法 |
| KR102250803B1 (ko) | 2009-12-04 | 2021-05-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US9490368B2 (en) | 2010-05-20 | 2016-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| KR101832361B1 (ko) * | 2011-01-19 | 2018-04-16 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| US9660092B2 (en) | 2011-08-31 | 2017-05-23 | Semiconductor Energy Laboratory Co., Ltd. | Oxide semiconductor thin film transistor including oxygen release layer |
| CN102683422B (zh) | 2012-03-21 | 2016-03-23 | 京东方科技集团股份有限公司 | 氧化物薄膜晶体管及制作方法、阵列基板、显示装置 |
| CN104285302B (zh) | 2012-05-10 | 2017-08-22 | 株式会社半导体能源研究所 | 半导体装置 |
| KR20230104756A (ko) * | 2012-05-10 | 2023-07-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| WO2014002920A1 (en) | 2012-06-29 | 2014-01-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP5553868B2 (ja) * | 2012-08-15 | 2014-07-16 | キヤノン株式会社 | 酸化物半導体を用いた表示装置及びその製造方法 |
| CN103887343B (zh) * | 2012-12-21 | 2017-06-09 | 北京京东方光电科技有限公司 | 薄膜晶体管及其制作方法、阵列基板和显示装置 |
| TW202339281A (zh) * | 2013-10-10 | 2023-10-01 | 日商半導體能源研究所股份有限公司 | 液晶顯示裝置 |
| WO2016076168A1 (ja) * | 2014-11-11 | 2016-05-19 | シャープ株式会社 | 半導体装置およびその製造方法 |
| KR102550633B1 (ko) * | 2018-05-04 | 2023-07-04 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조방법 |
| US11557679B2 (en) | 2020-03-02 | 2023-01-17 | Sharp Kabushiki Kaisha | Active matrix substrate and display device |
| TWI813944B (zh) * | 2021-02-08 | 2023-09-01 | 友達光電股份有限公司 | 主動元件基板及主動元件基板的製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4090716B2 (ja) * | 2001-09-10 | 2008-05-28 | 雅司 川崎 | 薄膜トランジスタおよびマトリクス表示装置 |
-
2005
- 2005-09-02 JP JP2005255736A patent/JP4873528B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007073562A (ja) | 2007-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4873528B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP4958253B2 (ja) | 薄膜トランジスタ | |
| JP4870404B2 (ja) | 薄膜トランジスタの製法 | |
| JP4870403B2 (ja) | 薄膜トランジスタの製法 | |
| JP5015472B2 (ja) | 薄膜トランジスタ及びその製法 | |
| JP5015470B2 (ja) | 薄膜トランジスタ及びその製法 | |
| JP5128792B2 (ja) | 薄膜トランジスタの製法 | |
| JP5015471B2 (ja) | 薄膜トランジスタ及びその製法 | |
| US9236405B2 (en) | Array substrate, manufacturing method and the display device thereof | |
| JP2007220818A (ja) | 薄膜トランジスタ及びその製法 | |
| JP2007073558A (ja) | 薄膜トランジスタの製法 | |
| US8647934B2 (en) | Thin film transistor and fabricating method thereof | |
| CN104508808B (zh) | 半导体装置及其制造方法 | |
| JP5099739B2 (ja) | 薄膜トランジスタ及びその製法 | |
| US8624238B2 (en) | Thin-film transistor substrate and method of fabricating the same | |
| WO2019114834A1 (zh) | 阵列基板及其制造方法和显示装置 | |
| JP2007073561A (ja) | 薄膜トランジスタ | |
| JP2008535205A (ja) | 薄膜トランジスタ及びその製法 | |
| TWI497689B (zh) | 半導體元件及其製造方法 | |
| KR20100030068A (ko) | 박막 트랜지스터 표시판 및 이의 제조 방법 | |
| WO2009093410A1 (ja) | 半導体素子およびその製造方法 | |
| WO2018113214A1 (zh) | 薄膜晶体管及其制作方法、显示基板、显示装置 | |
| JP2010243594A (ja) | 薄膜トランジスタ基板およびその製造方法 | |
| US9508544B2 (en) | Semiconductor device and method for manufacturing same | |
| JP2012104566A (ja) | 薄膜トランジスタ回路基板及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080328 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20080328 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100617 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100712 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100908 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110713 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110912 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110921 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111116 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111117 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141202 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |