KR102250803B1 - 반도체 장치 - Google Patents

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šœ뻬이 야마자끼
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

반도체 장치는 절연면 위에 결정 영역을 포함하는 산화물 반도체층, 산화물 반도체층과 접하는 소스 전극층 및 드레인 전극층, 산화물 반도체층, 소스 전극층, 및 드레인 전극층을 덮는 게이트 절연층, 및 결정 영역과 중첩하는 영역에서의 게이트 절연층 위의 게이트 전극층을 포함한다. 결정 영역은 산화물 반도체층의 표면에 대략 수직인 방향으로 c축이 배향되는 결정을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
개시되는 발명의 기술 분야는 산화물 반도체를 포함하는 반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다. 반도체 장치란, 반도체 특성을 활용하여 기능하는 일반적인 소자 및 장치들을 지칭한다는 점에 유의한다.
전계 효과형 트랜지스터(field-effect transistor)는 가장 넓게 이용되고 있는 반도체 소자들 중 하나이다. 그 용도에 따라서 다양한 재료들이 전계 효과형 트랜지스터에 이용된다. 특히, 실리콘을 포함하는 반도체 재료가 주로 이용되고 있다.
실리콘을 포함하는 전계 효과형 트랜지스터는 많은 용도에 있어서의 요구들을 충족하는 특징을 가지고 있다. 예를 들어, 고속 동작이 필요한 집적 회로 등의 용도에서는 단결정 실리콘이 사용되어, 그 요구가 채워진다. 또한, 표시 장치 등의 대면적 용도에 대해서는 비정질 실리콘을 이용하는 것으로 그 요구가 충족될 수 있다.
전술한 바와 같이, 실리콘은 범용성이 높고, 다양한 용도에 이용하는 것이 가능하다. 그러나, 근년에는, 반도체 재료들이 범용성과 함께 한층 더 높은 성능을 요구하는 경향이 있다. 예를 들어, 대면적 표시장치의 성능 개선의 관점으로부터 스위칭 소자의 고속 동작을 실현하기 위해서는, 표시 장치의 대면적화가 용이하고, 비정질 실리콘보다 높은 성능을 실현하는 반도체 재료가 요구되고 있다.
이러한 상황에 있어, 산화물 반도체를 포함하는 전계 효과형 트랜지스터(FET라고도 함)에 관한 기술이 주목받고 있다. 예를 들어, 특허 문헌 1에서는, 호모로거스(homologous) 화합물 InMO3(ZnO)m (M = In, Fe, Ga, 또는 Al, m은 1 이상 50 미만의 정수)를 포함하는 투명 박막 전계 효과형 트랜지스터가 개시되어 있다.
또한, 특허 문헌 2에서는, In, Ga, Zn를 포함한 비정질 산화물 반도체로서, 전자 캐리어 밀도가 1018/cm3 미만인 것을 이용한 전계 효과형 트랜지스터가 개시되어 있다. 이러한 특허 문헌에 있어서, 비정질 산화물 반도체의 원자수의 비는, In:Ga:Zn = 1:1:m (m＜6)이라는 점에 유의한다.
특허 문헌 3에는 미정질을 포함한 비정질 산화물 반도체를 활성층으로 하는 전계 효과형 트랜지스터가 개시되어 있다.
일본특허출원 공개번호 제2004-103957호 PCT 국제공개 제05/088726호 일본특허출원 공개번호 제2006-165529호
특허 문헌 3에서는, 결정 상태에 있어서의 조성이 InGaO3(ZnO)m (m은 6 미만의 정수)로 하는 것이 개시되어 있다. 또한, 특허 문헌 3에서는 실시형태 1에서 InGaO3(ZnO)4의 경우에 대해 개시하고 있다. 그렇지만, 이러한 산화물 반도체가 이용되는 경우에도 적절한 특성을 얻지 못할 수도 있다.
상기 문제점들을 참조하여, 신규한 구조를 갖는 산화물 반도체층을 이용하여 신규한 구조의 반도체 장치를 제공하는 것을 목적으로 한다.
개시되는 발명의 일 실시형태에서는 고순도화되어 결정 영역을 포함하는 산화물 반도체층을 이용하여 반도체 장치가 형성된다. 결정 영역은, 예를 들어, 전기적 이방성을 갖는 영역 또는 불순물의 침입을 억제하는 영역이다.
예를 들어, 이하와 같은 구성이 채용될 수 있다.
개시되는 발명의 일 실시형태는, 절연면 위에 결정 영역을 포함하는 산화물 반도체층과, 산화물 반도체층과 접하는 소스 전극층 및 드레인 전극층과, 산화물 반도체층, 소스 전극층, 및 드레인 전극층을 덮는 게이트 절연층과, 게이트 절연층 위에서 결정 영역과 중첩하는 영역의 게이트 전극층을 포함하는 반도체 장치이다. 결정 영역은, 산화물 반도체층의 표면에 대략 수직인 방향으로 c축이 배향되는 결정을 포함한다. 여기서, 본 명세서 등에 있어서, "대략 수직(substantially perpendicular)"이란, 수직 방향으로부터 ±10°이내인 것을 의미한다.
개시되는 발명의 또 다른 실시형태는, 절연면 위의 제1 게이트 전극층, 제1 게이트 전극층을 덮는 제1 게이트 절연층, 제1 게이트 절연층 위의 결정 영역을 포함하는 산화물 반도체층, 산화물 반도체층과 접하는 소스 전극층 및 드레인 전극층, 산화물 반도체층, 소스 전극층, 및 드레인 전극층을 덮는 제2 게이트 절연층, 및 제2 게이트 절연층 위에서 결정 영역과 중첩하는 영역의 제2 게이트 전극층을 포함하는 반도체 장치이다. 결정 영역은 산화물 반도체층의 표면에 대략 수직인 방향으로 c축이 배향된 결정을 포함한다.
또한, 소스 전극층 및 드레인 전극층 위에 소스 전극층 및 드레인 전극층과 대략 동일한 형상의 절연층이 제공될 수도 있다. 본 명세서 등에 있어서, "대략 동일"이라는 표현은 반드시 엄격한 의미로 동일할 필요는 없고, 동일이라고 볼 수 있는 범위를 포함하는 것이다. 예를 들어, 하나의 에칭 처리에 의해 형성되는 경우의 차는 허용가능하다. 두께는 동일할 필요는 없다.
또한, 산화물 반도체층과 접하는 소스 전극층 및 드레인 전극층의 일부는 산소와의 친화도가 낮은 재료를 포함할 수도 있다.
또한, 산화물 반도체층의 상기 결정 영역 이외의 영역(예를 들어, 채널 형성 영역 이외의 영역)은 비정질 구조를 가질 수도 있다.
또한, 산화물 반도체층의 표면의 높이 차는 게이트 전극층과 중첩하는 영역에 있어서 1 nm 이하일 수도 있다.
개시되는 발명의 또 다른 실시형태는, 절연면 위에 산화물 반도체층을 형성하는 단계; 산화물 반도체층 위에 도전층을 형성하는 단계; 도전층을 에칭함으로써 소스 전극층 및 드레인 전극층을 형성하는 단계; 열처리를 실시함으로써, 산화물 반도체층의 표면에 대략 수직인 방향으로 배향되는 c축을 갖는 결정 영역을 형성하는 단계; 산화물 반도체층, 소스 전극층, 및 드레인 전극층을 덮도록 게이트 절연층을 형성하는 단계; 및 게이트 절연층 위에서 결정 영역과 중첩하는 영역에 게이트 전극층을 형성하는 단계를 포함하는 반도체 장치의 제작 방법이다.
개시되는 발명의 또 다른 실시형태는, 절연면 위에 제1 게이트 전극층을 형성하는 단계; 제1 게이트 전극층을 덮도록 제1 게이트 절연층을 형성하는 단계; 제1 게이트 절연층 위에 산화물 반도체층을 형성하는 단계; 산화물 반도체층 위에 도전층을 형성하는 단계; 도전층을 에칭함으로써 소스 전극층 및 드레인 전극층을 형성하는 단계; 열처리를 실시함으로써, 산화물 반도체층의 표면에 대략 수직인 방향으로 배향되는 c축을 갖는 결정 영역을 형성하는 단계; 산화물 반도체층, 소스 전극층, 및 드레인 전극층을 덮도록 제2 게이트 절연층을 형성하는 단계; 및 제2 게이트 절연층 위에서 결정 영역과 중첩하는 영역에 제2 게이트 전극층을 형성하는 단계를 포함하는 반도체 장치의 제작 방법이다.
상기 실시형태에 있어서, 열처리는 550℃ 이상 850℃ 이하, 바람직하게는, 550℃ 이상 750℃ 이하의 온도에서 행해질 수 있다. 또한, 도전층을 에칭할 때에, 산화물 반도체층의 일부가 제거될 수도 있다. 소스 전극층 및 드레인 전극층 위에 소스 전극층 및 드레인 전극층과 대략 동일한 형상을 갖는 절연층이 형성될 수도 있다.
산소와의 친화도가 낮은 재료를 이용해 산화물 반도체층과 접하는 소스 전극층 및 드레인 전극층의 일부가 형성될 수도 있다.
산화물 반도체층으로서 비정질 구조를 갖는 산화물 반도체층이 형성될 수도 있으며, 상기 결정 영역 이외의 영역(예를 들어, 채널 형성 영역 이외의 영역)에 비정질 구조가 잔존할 수도 있다.
여기서, 본 명세서 등에 있어서 "위(over)" 또는 "아래(below)" 등의 용어는, 반드시 구성요소가 또 다른 구성요소의 "바로 위쪽" 또는 "바로 아래"인 것을 의미하는 것은 아니라는 점에 유의한다. 예를 들어, "게이트 절연층 위의 게이트 전극층"이라는 표현은, 게이트 절연층과 게이트 전극층 사이에 다른 구성요소가 배치되는 경우를 배제하는 것은 아니다. 또한, "위" 및 "아래"라는 용어는 설명의 편의를 위해서 이용하는 표현이며, 달리 언급하지 않는 한, 성분들의 수직관계가 바뀌는 경우도 포함할 수 있다.
또한, 본 명세서 등에 있어서 "전극"이나 "배선" 등의 용어는 이러한 구성요소의 기능을 한정하는 것은 아니다. 예를 들어, "전극"은 "배선"의 일부로서 이용될 수도 있으며, "배선"이 "전극"의 일부로서 이용될 수도 있다. 또한, "전극"이나 "배선"이라는 용어는, 복수의 "전극"이나 "배선"이 일체로 형성되고 있는 경우를 포함할 수 있다.
"소스"나 "드레인"의 기능은 반대 극성의 트랜지스터가 이용되는 경우, 회로 동작에 있어 전류의 방향이 변화하는 경우 등에서는 서로 호환되기도 한다. 따라서, 본 명세서에 있어서, "소스" 및 "드레인"이라는 용어는 각각 드레인 및 소스를 지칭하여 사용될 수 있다.
여기서, 본 명세서 등에 있어서 "전기적으로 접속"이라는 용어, "어떠한 전기적 작용을 갖는 물건"을 통해 접속되어 있는 경우를 포함한다. 여기서, "어떠한 전기적 작용을 갖는 물건"은 물건을 통해 접속 대상 간의 전기신호의 송수신이 가능한 것이라면, 특히 제한되지 않는다.
예를 들어, "어떠한 전기적 작용을 갖는 물건"의 예로서는, 전극 및 배선뿐만 아니라 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 용량 소자, 그 외의 각종 기능을 갖는 소자를 포함한다.
개시되는 발명의 일 실시형태에 있어서, 고순도화된 산화물 반도체층이 반도체 장치에 이용된다. 고순도화는 산화물 반도체가 n형 산화물 반도체로 변화시키는 수소를 산화물 반도체층으로부터 최대한 제거하는 것 또는 산화물 반도체층에 부족한 산소를 공급함으로써 산화물 반도체층의 산소 결핍으로 인한 결함을 저감하는 것 중 적어도 하나를 의미한다.
고순도화는 진성 (i형) 산화물 반도체층을 얻기 위하여 행해진다. 산화물 반도체는 일반적으로 n형이기 때문에, 오프 전류가 높다. 오프 전류가 높으면 스위칭 특성이 불충분하게 되어, 반도체장치로서 적당하지 않다. 따라서, 산화물 반도체층이 고순도화되어, i형 또는 실질적으로 i형의 산화물 반도체층으로 변한다.
개시되는 발명의 일 실시형태에 있어서, 결정 영역을 포함하는 산화물 반도체층이 반도체 장치에 이용된다.
전기적 이방성을 갖는 결정 영역을 포함하는 산화물 반도체층과 결정 영역을 갖추지 않는 산화물 반도체층 사이에서는, 산화물 반도체층의 전기적 특성이 상이하다. 예를 들어, 산화물 반도체층의 표면에 대략 수직인 방향으로 배향된 c축을 갖는 결정 영역을 포함하는 산화물 반도체층에서는, 산화물 반도체층의 표면에 평행한 방향의 도전성이 증대되며, 산화물 반도체층의 표면에 수직인 방향의 절연성이 증대된다.
따라서, 결정 영역을 포함하는 산화물 반도체층이 반도체 장치에 이용되는 경우에, 반도체 장치는 뛰어난 전기적 특성을 가질 수 있다.
도 1의 (a) 및 (b)는 각각 반도체 장치를 설명하기 위한 단면도.
도 2는 산화물 반도체를 포함하는 트랜지스터의 단면도.
도 3은 도 2의 A-A＇단면에 있어서의 에너지 밴드도(모식도).
도 4a는 게이트(GE1)에 양의 전압(VG>0)이 인가된 상태를 나타내며, 도 4b는 게이트(GE1)에 음의 전압(VG<0)이 인가된 상태를 나타냄.
도 5는 진공 준위와 금속의 일함수(φM), 진공 준위와 산화물 반도체의 전자 친화력(χ)의 관계를 나타내는 도면.
도 6은 실리콘(Si)에 있어서 핫 캐리어 주입에 필요한 에너지를 나타냄.
도 7은 In-Ga-Zn-O계의 산화물 반도체(IGZO)에 있어서 핫 캐리어 주입에 필요한 에너지를 나타냄.
도 8은 단채널 효과에 관한 디바이스 시뮬레이션의 결과를 나타냄.
도 9는 단채널 효과에 관한 디바이스 시뮬레이션의 결과를 나타냄.
도 10은 C-V(용량-전압) 특성을 나타냄.
도 11은 VG와 (1/C)2와의 관계를 나타냄.
도 12a 내지 도 12d는 반도체 장치의 제작 공정을 설명하기 위한 단면도.
도 13a 내지 도 13d는 반도체 장치의 제작 공정을 설명하기 위한 단면도.
도 14a 내지 도 14c는 반도체 장치를 설명하기 위한 단면도.
도 15a 내지 도 15c는 각각 반도체장치를 설명하기 위한 단면도.
도 16은 반도체 장치를 설명하기 위한 도면.
도 17a 및 도 17b는 각각 반도체 장치를 설명하기 위한 단면도.
도 18a 내지 도 18c는 반도체 장치의 제작 공정을 설명하기 위한 단면도.
도 19a 내지 도 19c는 반도체 장치의 제작 공정을 설명하기 위한 단면도.
도 20a 내지 도 20d는 반도체장치의 제작 공정을 설명하기 위한 단면도.
도 21a 내지 도 21c는 각각 반도체 장치를 설명하기 위한 단면도.
도 22a 내지 도 22c는 반도체 장치를 설명하기 위한 단면도.
도 23a 내지 도 23f는 각각 반도체 장치를 포함하는 전자기기를 나타냄.
이하, 본 발명의 실시형태들의 일례를 도면을 참조하여 설명한다. 본 발명은 이하의 설명으로 한정되지 않으며, 당업자라면, 본 발명의 취지 및 그 범위로부터 일탈하는 일 없이 그 형태 및 세부사항을 다양하게 변경할 수 있는 것을 용이하게 이해할 수 있다는 점에 유의한다. 따라서, 본 발명은 이하의 실시형태들의 기재 내용으로 한정하여 해석되는 것은 아니다.
도면 등에 있어서 나타낸 각 구성의 위치, 크기, 범위 등은 쉬운 이해를 위하여 정확하지 않게 나타낸 경우도 있다. 따라서, 개시되는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
본 명세서 등에 있어서의 "제1", "제2", "제3" 등의 서수는 구성요소들 간의 혼동을 피하기 위해서 사용된 것으로서, 수적으로 성분들을 한정하는 것이 아닌 것이다.
(실시형태 1)
본 실시형태에서는, 개시되는 발명의 일 실시형태에 따른 반도체 장치의 구성 및 제작 방법을 도 1의 (a) 및 (b), 도 2, 도 3, 도 4a 및 도 4b, 도 5 내지 도 11, 도 12a 내지 도 12d, 도 13a 내지 도 13d, 도 14a 내지 도 14c, 도 15a 내지 도 15c, 및 도 16을 참조하여 설명한다.
<반도체 장치의 구성>
도 1의 (a) 및 (b)는 각각 반도체 장치의 구성의 일례인 트랜지스터(150)를 나타내는 단면도이다. 여기서, 트랜지스터(150)는 n형 트랜지스터이며, 다르게는, p형 트랜지스터가 사용될 수도 있다.
트랜지스터(150)는 기판(100) 위에 절연층(102)을 협지하여 설치된 산화물 반도체층(106a), 산화물 반도체층(106a) 중의 결정 영역(110), 산화물 반도체층(106a)과 전기적으로 접속되는 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b), 산화물 반도체층(106a), 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b)을 덮는 게이트 절연층(112), 및 게이트 절연층(112) 위의 게이트 전극층(114)을 포함한다(도 1의 (a) 및 (b) 참조). 여기서, 도 1의 (a)는 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b)이 적층 구조를 갖는 경우를 나타내며, 도 1의 (b)는 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b)이 단층 구조를 갖는 경우를 나타내고 있다. 여기서, 단층 구조의 경우에는, 양호한 테이퍼 형상의 실현이 용이하다는 점에 유의한다.
또한, 트랜지스터(150) 위에는 층간 절연층(116) 및 층간 절연층(118)이 설치되어 있다. 여기서, 층간 절연층(116) 및 층간 절연층(118)은 필수의 구성요소는 아니므로, 적당히 생략될 수도 있다는 점에 유의한다.
산화물 반도체층(106a)에 있어서는 이하의 재료들 중 임의의 것이 이용된다: In-Sn-Ga-Zn-O계의 재료 등의 4원계 금속 산화물, In-Ga-Zn-O계의 재료, In-Sn-Zn-O계의 재료, In-Al-Zn-O계의 재료, Sn-Ga-Zn-O계의 재료, Al-Ga-Zn-O계의 재료, Sn-Al-Zn-O계의 재료 등의 3원계 금속 산화물, In-Zn-O계의 재료, Sn-Zn-O계의 재료, Al-Zn-O계의 재료, Zn-Mg-O계의 재료, Sn-Mg-O계의 재료, In-Mg-O계의 재료 등의 2원계 금속 산화물, In-O계의 재료, Sn-O계의 재료, Zn-O계의 재료 등의 1원계 금속 산화물 등.
특히, In-Ga-Zn-O계의 산화물 반도체 재료는 무전계시의 저항이 충분히 높고, 오프 전류가 충분히 감소될 수 있다. 또한, 전계 효과 이동도 또한 높기 때문에, In-Ga-Zn-O계의 산화물 반도체 재료가 반도체 장치에 이용되는 반도체 재료로서 매우 적합하다.
In-Ga-Zn-O계의 산화물 반도체 재료의 전형적인 예로서, InGaO3(ZnO)m (m>0)로 표기되는 것이 있다. Ga에 대신 M을 이용하여, InMO3(ZnO)m (m>0)와 같이 표기되는 산화물 반도체 재료가 있다. 여기서, M은 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등에서 선택되는 1 이상의 금속 원소를 지칭한다. 예를 들어, M은, Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등일 수 있다. 여기서, 상기 조성은 산화물 반도체 재료가 가질 수 있는 결정 구조로부터 도출되는 것이며, 단지 일례에 지나지 않는다는 점에 유의한다.
산화물 반도체층(106a)은 수소 등의 불순물을 충분히 제거하여 산소를 공급함으로써 고순도화되는 산화물 반도체층인 것이 바람직하다. 구체적으로, 산화물 반도체층(106a)의 수소 농도는 5×1019/cm3 이하, 바람직하게는, 5×1018/cm3 이하, 보다 바람직하게는, 5×1017/cm3 이하이다. 여기서, 수소 농도를 충분히 저감시키고 산소를 공급함으로써 고순도화된 산화물 반도체층(106a)은 불순물 원소가 첨가된 실리콘에 있어서의 캐리어 밀도(대략 1×1014/cm3)보다 충분히 작은 캐리어 밀도(예를 들어, 1×1012/cm3 미만, 바람직하게는, 1.45×1010/cm3 미만)을 갖는다는 점에 유의한다. 이와 같은 i형화 또는 실질적으로 i형화된 산화물 반도체를 이용하여 뛰어난 오프 전류 특성의 트랜지스터(150)가 얻어질 수 있다. 예를 들어, 드레인 전압(VD)이 ＋1 V 또는＋10 V이며, 게이트 전압(VG)이 -5 V 내지 -20 V의 범위에 설정되는 경우, 오프 전류는 1×10-13 A 이하이다. 덧붙여, 상기 산화물 반도체층(106a) 중의 수소 농도는 2차 이온 질량분석법(SIMS：secondary ion mass spectrometry)으로 측정한 것이라는 점에 유의한다.
여기서, 산화물 반도체층(106a)은 결정 영역(110)을 포함한다. 이 영역은 산화물 반도체층(106a)의 표면을 포함한 영역, 즉, 게이트 절연층(112)과 접하는 부위를 포함한 영역에 해당한다.
결정 영역(110)은 산화물 반도체층(106a)의 표면에 대략 수직인 방향으로 c축이 배향되는 결정을 포함하는 것이 바람직하다. 예를 들어, 결정 영역(110)은 c축이 산화물 반도체층(106a)의 표면에 대해서 대략 수직인 방향으로 배향되는 결정립을 포함한 영역일 수 있다. 여기서, "대략 수직(substantially perpendicular)"이란, 수직 방향으로부터 ±10°이내인 것을 의미한다. 결정 영역(110)은 산화물 반도체층(106a)의 표면 근방(예를 들어, 표면으로부터의 거리(깊이)가 10 nm 이하인 영역)에 형성되어도 되며, 산화물 반도체층(106a)의 이면에 도달하도록 형성되어도 된다는 점에 유의한다.
또한, 결정 영역(110)은 판 모양의 결정을 포함하는 것이 바람직하다. 여기서, 판 모양의 결정이란, 평면적으로 성장되는 결정으로서, 얇은 판 형상을 갖는 결정을 의미한다. 또한, 결정 영역의 두께는 2 nm 이상 10 nm 이하인 것이 바람직하다.
산화물 반도체층(106a)은 상기 재료를 포함하여 비정질 구조 및 비단결정 구조(미정질 구조, 다결정 구조 등을 포함함) 중 임의의 것을 가질 수 있다. 한편, 결정 영역(110)은 비단결정 구조 등을 갖는 것이 바람직하다. 적어도 결정 영역(110)은 산화물 반도체층(106a)의 다른 영역보다 더 높은 결정성 갖는 것이 바람직하다.
전술한 바와 같이 결정 영역(110)을 포함하는 것으로 산화물 반도체층(106a)은 전기적인 이방성을 가질 수 있다.
여기서, 산화물 반도체층(106a)의 표면은 채널 형성 영역(게이트 전극층과 중첩하는 영역)에 있어서 적어도 소정의 평탄성을 갖는 것이 바람직하다. 예를 들어, 산화물 반도체층(106a) 표면의 높이의 차이는 채널 형성 영역에 있어서 1 nm 이하(바람직하게는, 0.2 nm 이하)이다. 산화물 반도체층(106a)의 결정 영역(110)이 다결정 등으로 형성되는 경우에는, 인접하는 결정립들이 a-b 평면과 일치하지 않는 경우가 있다. 즉, 몇몇 경우에는, 결정립들의 a축 및 b축에 평행한 층들 사이에 차가 있다. 이러한 차는 전기 전도도의 저하를 가져올 수 있다. 따라서, 채널 형성 영역에서, a축 및 b축에 평행인 층들은 일치하고 있는 것이 바람직하다.
전술한 바와 같이, 고순도화되어 결정 영역(110)을 포함하는 산화물 반도체층(106a)을 사용함으로써, 양호한 전기 특성을 갖는 반도체 장치가 실현될 수 있다.
또한, 결정 영역(110)은 산화물 반도체층(106a) 내의 다른 영역과 비교하여 안정하기 때문에, 산화물 반도체층(106a)에의 불순물(예컨대, 수분 등)의 침입을 억제할 수 있다. 따라서, 산화물 반도체층(106a)의 신뢰성을 향상시킬 수 있다. 또한, 결정 영역(110)은 산화물 반도체층(106a) 내의 다른 영역과 비교하여 안정하기 때문에, 이 부분을 채널 형성 영역으로서 이용하여, 안정된 트랜지스터 특성을 얻을 수 있다.
이하, 산화물 반도체의 고순도화하여 진성 산화물 반도체(i형화)로 하는 것의 의미, 반도체 장치에서 산화물 반도체를 이용하는 장점 등을 간단히 설명한다.
<진성 산화물 반도체의 실현>
산화물 반도체의 DOS(density of state) 등의 물성에 대한 연구는 많이 행해지고 있지만, 이러한 연구는 결함의 상태 그 자체를 충분히 줄인다고 하는 사상을 포함하지 않는다. 개시되는 발명의 일 실시형태에 따르면, DOS 증대의 원인일 수도 있는 물이나 수소를 산화물 반도체부터 제거하는 것으로 고순도의 진성화(i형화)된 산화물 반도체가 제작된다. 이는 DOS 그 자체를 충분히 줄인다고 하는 사상에 기초하는 것이다. 따라서, 우수한 공업 제품이 제작될 수 있다.
수소나 물 등이 제거되는 동안 산소가 제거될 수도 있다는 점에 유의한다. 따라서, 산소 결핍에 의해 발생하는 금속의 댕글링 결합(dangling bonds)에 산소를 공급하여, 산소 결핍으로 인한 DOS를 감소시키는 방식으로, 한층 더 고순도화되고 진성화(i형화)된 산화물 반도체를 구현하는 것이 바람직하다. 예를 들어, 채널 형성 영역에 밀접하게 산소 과잉 산화막이 형성되고, 200℃ 내지 400℃, 통상, 250℃ 정도의 온도에서 열처리가 실시되고, 산화막으로부터 산소가 공급되어, 산소 결핍에 기인하는 DOS가 감소될 수 있다. 이하에 기재되는 제1 내지 제3 열처리중에 불활성 가스가 산소를 포함한 가스로 전환될 수도 있다. 제1 내지 제3 열처리 후에는, 산소 분위기 또는 수소나 물을 충분히 제거한 분위기에 있어서 온도 감소 과정을 통해 산화물 반도체에 산소가 공급될 수도 있다.
산화물 반도체의 특성을 악화시키는 인자로는, 과도한 수소에 의한 전도대역 이하의 0.1 eV 내지 0.2 eV의 얕은 준위, 산소 결핍으로 인한 깊은 준위 등을 고려할 수 있다. 이러한 결함을 제거하기 위하여 수소를 완전히 제거하고 산소를 충분히 공급하는 기술적 사상이 맞을 것이다.
산화물 반도체는 일반적으로 n형으로 간주되지만, 개시되는 발명의 일 실시형태에 따르면, 물이나 수소 등의 불순물을 제거하고 산화물 반도체의 구성 원소인 산소를 공급하는 것으로, i형의 산화물 반도체가 실현된다. 이와 관련하여, 실리콘 등의 불순물 원소를 첨가하여 얻어지는 i형 반도체가 아니므로, 개시되는 발명의 일 실시형태는 신규한 기술적 사상을 포함하는 것이라고 할 수 있다.
<다른 반도체 재료에 비한 프로세스의 장점>
산화물 반도체에 비교될 수 있는 반도체 재료로서, 탄화 실리콘(예를 들어, 4H-SiC)등이 주어질 수 있다. 산화물 반도체와 4H-SiC는 일부 공통점을 갖는다. 캐리어 밀도는 그 일례이다. 페르미-디락 분포에 따르면, 산화물 반도체의 소수 캐리어의 밀도는 10-7/cm3 정도인 것으로 추측된다. 이 소수 캐리어 밀도의 값은 4H-SiC에 있어서의 6.7×10-11/cm3와 같이 지극히 낮은 값이다. 실리콘의 진성 캐리어 밀도(1.45×1010/cm3 정도)와 비교하면, 그 정도가 매우 낮은 것으로 잘 이해될 수 있다.
또한, 산화물 반도체의 에너지 밴드갭은 3.0 eV 내지 3.5 eV이며, 4H-SiC의 에너지 밴드갭은 3.26 eV이다. 따라서, 와이드 밴드갭 반도체라고 하는 점에 있어서 산화물 반도체와 탄화 실리콘은 유사하다.
한편, 산화물 반도체와 탄화 실리콘 사이에는 프로세스 온도에 있어서 큰 차이점이 있다. 일반적으로, 탄화 실리콘 사용시 1500℃ 내지 2000℃의 열처리가 요구된다. 이러한 높은 온도에서는, 반도체 기판, 반도체 소자 등이 손상되기 때문에, 탄화 실리콘 이외의 반도체 재료를 이용한 반도체 소자 위에 탄화 실리콘을 사용한 반도체 소자를 형성하는 것이 어렵다. 한편, 산화물 반도체는, 850℃ 이하, 바람직하게는, 750℃ 이하의 열처리를 통해 제작될 수 있다. 따라서, 또 다른 반도체 재료를 이용하여 집적회로를 형성한 후에 산화물 반도체를 이용한 반도체 소자를 형성하는 것이 가능하다.
탄화 실리콘을 사용하는 경우와 달리, 산화물 반도체를 사용하는 경우에는 유리 기판 등의 내열성의 낮은 기판을 이용하는 것이 가능하다는 이점이 있다. 또한, 고온 열처리가 필요치 않다는 장점이 있으므로, 탄화 실리콘과 비교하여 에너지 비용이 충분히 감소될 수 있다. 또한, 탄화 실리콘에 있어서, 결정 결함 또는 의도하지 않게 탄화 실리콘에 도입된 미량의 불순물이 캐리어를 발생시키는 요인이 된다. 이론적으로는, 탄화 실리콘의 경우에, 본 발명의 산화물 반도체와 유사한 낮은 캐리어 밀도가 얻어질 수 있지만, 실제적으로는, 상기와 같은 이유에 의해 1012/cm3 미만의 캐리어 밀도를 얻는 것은 어렵다. 상기의 사항은 와이드 밴드갭 반도체로 알려져 있는 질화 갈륨과 산화물 반도체와의 비교에 관해서도 적용된다.
<산화물 반도체를 이용한 트랜지스터의 전도 기구>
산화물 반도체를 포함하는 트랜지스터의 전도기구에 대하여 도 2 내지 도 5를 참조하여 설명한다. 이하의 설명에서는, 이해가 쉽도록 이상적인 상황의 가정에 기초로 하지만, 반드시 실제 상황을 반영하고 있지는 않다는 점에 유의한다. 이하의 설명은 어디까지나 하나의 고려사항이다.
도 2는, 산화물 반도체를 포함하는 트랜지스터(박막 트랜지스터)의 단면도이다. 게이트 전극(GE1) 위에 그 사이에 게이트 절연층(GI)을 협지하여 산화물 반도체층(OS)이 설치된다. 그 위에 소스 전극(S) 및 드레인 전극(D)이 설치되어 있다. 소스 전극(S) 및 드레인 전극(D)을 덮도록 절연층이 설치되어 있다.
도 3은 도 2의 A-A＇단면에 있어서의 에너지 밴드도(모식도)를 나타낸다. 도 3에 있어서, 흑원(●)은 전자를 나타내며, 백원(○)은 정공을 나타내며, 각각 전하(-q,＋q)를 갖는다. 드레인 전극에 양의 전압(VD>0)을 인가하여, 파선은 게이트 전극에 전압을 인가하지 않는 경우(VG=0), 실선은 게이트 전극에 양의 전압(VG>0)을 인가한 경우를 나타낸다. 게이트 전극에 전압을 인가하지 않는 경우에, 높은 전위 장벽으로 인하여 전극으로부터 산화물 반도체 측에 캐리어(전자)들이 주입되지 않아, 전류가 흐르지 않게 되며, 이는 오프 상태를 의미한다. 반면, 게이트에 양의 전압을 인가되면, 전위 장벽이 낮아져, 전류가 흐르며, 이는 온 상태를 의미한다.
도 4a 및 도 4b는 도 2에 있어서의 B-B'의 단면에 있어서의 에너지 밴드도(모식도)이다. 도 4a는 게이트 전극(GE1)에 양의 전압(VG>0)이 인가되어 소스 전극과 드레인 전극 사이에 캐리어(전자)가 흐르는 온 상태를 나타내고 있다. 도 4b는 게이트 전극(GE1)에 음의 전압(VG<0)이 인가되어 소수 캐리어가 흐르지 않는 오프 상태를 나타낸다.
도 5는 진공 준위와 금속의 일 함수(φM)와의 관계 및 진공 준위와 산화물 반도체의 전자 친화력(χ)의 관계를 나타낸다.
상온에 있어서, 금속 중의 전자들은 축퇴되어 있으며, 페르미 준위는 전도대 내에 위치되어 있다. 한편, 종래의 산화물 반도체는 n형 산화물 반도체로서, 그 페르미 준위(EF)는 밴드갭 중앙에 위치하는 진성 페르미 준위(Ei)로부터 멀고, 전도대에 가깝게 위치하고 있다. 산화물 반도체에 있어서 수소의 일부는 도너이며, 산화물 반도체를 n형 산화물 반도체가 되도록 하는 하나의 인자인 것으로 알려져 있다는 점에 유의한다.
반면, 개시되는 발명의 일 실시형태에 따른 산화물 반도체는, n형 산화물 반도체의 요인인 수소를 산화물 반도체로부터 제거하여, 산화물 반도체의 주성분 이외의 원소(즉, 불순물 원소)가 가능한 한 포함되지 않게 고순도화하는 것으로 얻어지는 진성(i형) 또는 실질적으로 진성의 산화물 반도체이다. 즉, 불순물 원소를 첨가하지 않고, 수소나 물 등의 불순물을 가능한 한 제거함으로써, 고순도화된 i형(진성) 반도체 또는 이에 가까운 반도체가 얻어지는 것을 특징으로 한다. 따라서, 페르미 준위(EF)는 진성 페르미 준위(Ei)와 비견할 정도로 될 수 있다.
산화물 반도체의 밴드갭(Eg)은 3.15 eV이며, 전자 친화력(χ)은 4.3 V 이라고 하고 있다. 소스 전극 및 드레인 전극을 구성하는 티타늄(Ti)의 일함수는 산화물 반도체의 전자 친화력(χ)과 대략 같다. 이러한 경우, 금속-산화물 반도체 사이의 계면에 있어서 전자에 대한 쇼트키 장벽은 형성되지 않는다.
이때, 전자들은 도 4a에 도시된 바와 같이 게이트 절연층과 고순도화된 산화물 반도체와의 계면 부근(산화물 반도체의 에너지적으로 안정한 최저부)에서 이동한다.
또한, 도 4b에 도시된 바와 같이 게이트 전극(GE1)에 부의 전위가 인가되는 경우, 소수 캐리어인 홀들은 실질적으로 제로이기 때문에, 전류 값은 대략 제로에 가깝다.
이와 같이, 산화물 반도체의 주성분 이외의 원소(즉, 불순물 원소)가 최대한 적게 포함되도록 고순도화함으로써, 진성(i형) 또는 실질적으로 진성인 산화물 반도체가 얻어진다. 따라서, 산화물 반도체와 게이트 절연층 사이의 계면 특성이 명확하게 된다. 그 때문에, 게이트 절연층은 산화물 반도체와 양호한 계면을 형성할 수 있어야 한다. 구체적으로, 예를 들어, VHF대 내지 마이크로파대의 전원 주파수로 생성되는 고밀도 플라즈마를 이용한 CVD법으로 제작되는 절연층, 스퍼터링법으로 형성되는 절연층 등을 이용하는 것이 바람직하다.
산화물 반도체를 고순도화하고, 산화물 반도체와 게이트 절연층과의 계면을 양호한 것으로 하는 때에, 예를 들어, 트랜지스터가 채널폭(W) 1×104 ㎛ 및 채널 길이(L)가 3 ㎛을 갖는 경우, 10-13 A 이하의 오프 전류, 0.1 V/dec의 부임계 스윙(S값)(게이트 절연층의 두께: 100 nm)을 실현할 수 있다.
전술한 바와 같이 산화물 반도체의 주성분 이외의 원소(즉, 불순물 원소)가 최대한 적게 포함되도록 산화물 반도체를 고순도화하여, 박막 트랜지스터가 양호하게 동작할 수 있다.
<산화물 반도체를 포함하는 트랜지스터의 핫 캐리어 열화에 대한 내성>
다음, 산화물 반도체를 포함하는 트랜지스터의 핫 캐리어 열화에 대한 내성에 대하여 도 6 및 도 7을 참조하여 설명한다. 이하의 설명에서는, 이해가 쉽도록 이상적인 상황을 가정하고 있으나, 반드시 현실의 상황을 반영하고 있다고는 할 수 없다는 점에 유의한다. 이하의 설명은 어디까지나 하나의 고찰에 지나지 않는다는 점에 유의한다.
핫 캐리어 열화의 주요인으로서는 채널 핫 일렉트론 주입(CHE 주입)과 드레인 애벌란시(avalanche) 핫 캐리어 주입(DAHC 주입)이 있다. 이하에서는 간단히 전자(electron)만을 고려한다.
CHE 주입이란, 반도체층 내의 게이트 절연층의 장벽보다 높은 에너지를 가지게 된 전자들이 게이트 절연층 등에 주입되는 현상을 말한다. 전자들은 저전계에서 가속되는 것에 의해 에너지를 얻는다.
DAHC 주입이란, 고전계에 의해 가속된 전자들의 충돌에 의해 생기는 전자들이 게이트 절연층 등에 주입되는 현상을 말한다. DAHC 주입과 CHE 주입과의 차이는 충돌 이온화에 의한 애벌란시 항복에 관여하는지 여부에 있다. DAHC 주입에서는 반도체의 밴드갭 이상의 운동 에너지를 갖는 전자들이 필요하다는 점에 유의한다.
도 6 및 도 7은 실리콘(Si)과 In-Ga-Zn-O계의 산화물 반도체(IGZO)의 밴드 구조로부터 추정한 각각의 핫 캐리어 주입에 필요로 하는 에너지를 나타낸다. 도 6 및 도 7은 왼쪽이 CHE 주입, 오른쪽이 DAHC 주입을 나타내고 있다.
실리콘에 있어서, CHE 주입보다 DAHC 주입에 의한 열화가 더 심각하다. 이것은 실리콘이 좁은 밴드갭을 가지며, 애벌란시 항복이 더 쉽게 발생한다는 사실로부터 기인한다. 실리콘에 있어서 충돌하지 않고 가속되는 캐리어(예컨대, 전자)는 매우 적기 때문에, CHE 주입의 확률 자체는 낮다. 반면, 애벌란시 항복은 게이트 절연층의 장벽을 넘을 수 있는 전자의 수를 증가시키고, 이는 게이트 절연층에 주입되는 전자들의 수를 증가시킨다.
In-Ga-Zn-O계의 산화물 반도체에 있어서, CHE 주입에 필요한 에너지는 실리콘의 경우와 크게 다르지 않으며, DAHC 주입에 필요한 에너지는 와이드 밴드갭으로 인하여 CHE 주입에 필요한 에너지와 실질적으로 동일하다. 즉, DAHC 주입의 확률은 낮다.
반면, 실리콘과 같이, 충돌하지 않고 가속되는 캐리어(예컨대, 전자)들은 매우 적으므로, CHE 주입의 확률 또한 낮다. 즉, In-Ga-Zn-O계의 산화물 반도체는 실리콘과 비교해 핫 캐리어 열화에 대한 내성이 더 높다.
<산화물 반도체를 포함하는 트랜지스터에 있어서의 단채널 효과>
다음, 산화물 반도체를 포함하는 트랜지스터에 있어서의 단채널 효과에 관하여 도 8 및 도 9를 참조하여 설명한다. 이하의 설명에 있어서, 이해가 쉽도록, 이상적인 상황을 가정하고 있지만, 반드시 현실의 상황을 반영한다고는 할 수 없다는 점에 유의한다. 이하의 설명은 어디까지나 하나의 고찰에 지나지 않는다는 점에 유의한다.
단채널 효과란, 트랜지스터의 미세화(채널 길이(L)의 축소)로 분명하게 되는 전기 특성의 열화를 지칭한다. 단채널 효과는 드레인의 효과가 소스에까지 미치는 것에 기인한다. 단채널 효과의 구체적인 예로서는, 임계 전압의 저하, 부임계 스윙(S값)의 증대, 리크 전류의 증대 등이 있다.
여기에서, 디바이스 시뮬레이션에 의해 단채널 효과를 억제할 수 있는 구성에 관하여 조사한다. 구체적으로, 캐리어 밀도 및 산화물 반도체층의 두께가 다른 4 종류의 모델을 준비하고, 채널 길이(L)와 임계 전압(Vth) 간의 관계를 확인하였다. 모델로서는, 보텀-게이트(bottom-gate) 구조의 트랜지스터가 채용되었으며, 그 각각의 캐리어 밀도는 1.7×10-8/cm3 또는 1.0×1015/cm3이며, 산화물 반도체층은 1㎛ 또는 30 nm의 두께를 갖는 것으로 하였다. 산화물 반도체로서는 In-Ga-Zn-O계의 산화물 반도체가 사용되었으며, 게이트 절연층으로서는 100 nm 두께의 산화 질화 실리콘막이 사용되었다는 점에 유의한다.
톱 게이트 구조와 보텀 게이트 구조 사이에 있어서 계산 결과에 큰 차이는 없다는 점에 유의한다.
도 8 및 도 9는 계산 결과를 나타낸다. 도 8은 캐리어 밀도가 1.7×10-8/cm3인 경우, 도 9는 캐리어 밀도가 1.0×1015/cm3인 경우를 나타낸다. 이 결과는 산화물 반도체를 포함하는 트랜지스터에 있어서 산화물 반도체층의 두께의 감소에 의해 단채널 효과가 억제되고 있는 것을 나타낸다. 예를 들어, 채널 길이가 1㎛ 정도의 경우, 캐리어 밀도가 충분히 낮은 산화물 반도체층일지라도, 산화물 반도체의 두께는 대략 3 nm 내지 50 nm, 바람직하게는, 3 nm 내지 20 nm로 설정되는 경우에는 단채널 효과가 충분히 억제될 수 있다는 것으로 이해될 수 있다.
<산화물 반도체의 캐리어 밀도>
개시되는 발명에 관련되는 기술적 사상은 산화물 반도체층을 그 캐리어 밀도를 충분히 감소시킴으로써 가능한 한 진성(i형) 산화물 반도체에 접근시키려는 것이다. 캐리어 밀도의 구하는 방법 및 산화물 반도체층에 있어서 실제로 측정된 캐리어 밀도에 관하여 도 10 및 도 11을 참조하여 설명한다.
산화물 반도체층의 캐리어 밀도는 산화물 반도체층을 포함하는 MOS 용량 소자를 제작하여, 이 MOS 용량 소자의 CV(용량-전압) 측정 결과(C-V 특성)를 평가하는 방식으로 얻어질 수 있다.
캐리어 밀도는 다음의 단계 (1) 내지 (3)에 따라 측정된다: (1) MOS 용량 소자의 게이트 전압(Vg)과 용량(C) 간의 관계를 플롯팅함으로써 C-V특성을 취득하고; (2) C-V 특성을 이용하여 게이트 전압(Vg)과 (1/C)2 간의 관계를 나타내는 그래프를 취득하고, 이 그래프에 대해 약반전 영역에서의 (1/C)2의 미분값을 구하고; 및 (3) 구해진 미분값을 캐리어 밀도(Nd)를 나타내는 이하의 [수학식 1]에 대입한다. [수학식 1]에 있어서, e는 단위 전하,ε0는 진공의 유전율,ε은 산화물 반도체의 비유전율을 나타낸다.
Figure 112019116903015-pat00001
측정에 사용되는 시료로서, 이하의 구조의 MOS 용량 소자가 사용되었다. MOS 용량 소자는 유리 기판 위에 300 nm 두께의 티타늄층, 티타늄층 위에 100 nm 두께의 질화 티타늄, 질화 티타늄층 위에 In-Ga-Zn-O계의 산화물 반도체(a-IGZO)를 포함하는 2㎛ 두께의 산화물 반도체층, 산화물 반도체층 위에 300 nm 두께의 산화 질화 실리콘층, 및 산화 질화 실리콘층 위에 300 nm 두께의 은층을 포함한다.
산화물 반도체층은 In, Ga, 및 Zn를 포함하는 산화물 반도체 성막용 타겟(In:Ga:Zn=1:1:0.5[원자비])를 이용하여 스퍼터링법으로 형성되었다는 점에 유의한다. 또한, 산화물 반도체층이 형성된 분위기는 아르곤과 산소의 혼합 분위기(Ar:O2=30(sccm):15(sccm)의 유량비)로 하였다.
도 10은 C-V특성을 나타내며, 도 11은 Vg와 (1/C)2 간의 관계를 나타낸다. 도 11의 그래프의 약반전 영역에 있어서의 (1/C)2의 미분값으로부터 [수학식 1]을 이용하여 계산되는 캐리어 밀도는 6.0×1010/cm3 이었다.
이와 같이, i형화 또는 실질적으로 i형화된 산화물 반도체(예를 들어, 캐리어 밀도가 1×1012/cm3 미만, 바람직하게는, 1.45×1010/cm3 미만)을 이용하여 우수한 오프 전류 특성의 트랜지스터가 얻어질 수 있다.
전술한 바와 같이, 산화물 반도체, 특히, 고순도화 및 진성화된 산화물 반도체가 이용되는 때에는 다양한 이로운 효과들이 얻어질 수 있는 것으로 이해될 수 있다. 또한, 개시되는 발명에서와 같이 결정 구조를 갖는 진성화된 산화물 반도체층이 실현되는 때에는, 우수한 특성의 신규한 반도체 장치가 실현된다.
<반도체 장치의 제작 방법>
다음, 반도체 장치의 구성의 일례인 트랜지스터(150)의 제작 방법에 대하여 도 12a 내지 도 12d 및 도 13a 내지 도 13d를 참조하여 설명한다.
우선, 기판(100) 위에 절연층(102)이 형성된다. 그 후, 절연층(102) 위에 산화물 반도체층(106)이 형성된다(도 12a 참조).
기판(100)은 절연면을 갖는 임의의 기판일 수 있으며, 예를 들어, 유리 기판일 수 있다. 유리 기판은 무알칼리 유리 기판인 것이 바람직하다. 무알칼리 유리 기판의 재료로서는, 예를 들어, 알루미노실리케이트 글래스, 알루미노보로실리케이트 글래스, 바륨 보로실리케이트 글래스 등의 유리 재료가 이용된다. 그 외에도, 기판(100)으로서, 세라믹 기판, 석영 기판, 사파이어 기판 등의 절연체를 이용하여 형성되는 절연성 기판, 실리콘 등의 반도체 재료를 이용하여 형성되어, 그 표면을 절연 재료로 피복한 반도체 기판, 금속이나 스테인레스 강 등의 도전체를 이용하여 형성되어, 그 표면을 절연 재료로 피복한 도전성 기판이 이용될 수 있다.
절연층(102)은 하지로서 기능하며, CVD 법이나 스퍼터링법 등을 이용하여 형성될 수 있다. 절연층(102)은 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈륨 등을 포함하도록 형성되는 것이 바람직하다. 절연층(102)은 단층 구조 또는 적층 구조를 가질 수 있다는 점에 유의한다. 절연층(102)의 두께는 특별히 한정되지 않으며, 예를 들어, 절연층(102)은 10 nm 내지 500 nm의 두께를 가질 수 있다. 여기서, 절연층(102)은 필수의 구성요소는 아니기 때문에, 절연층(102)이 제공되지 않은 구성도 가능하다.
절연층(102)에 수소, 물 등이 포함되어 있으면, 수소가 산화물 반도체층에 침입하거나, 산화물 반도체층으로부터 산소를 빼내어, 트랜지스터의 특성이 열화될 수 있다. 따라서, 가능한 한 수소나 물을 포함하지 않도록 절연층(102)을 형성하는 것이 바람직하다.
예를 들어, 스퍼터링법 등을 이용하는 경우에는, 처리실 내의 잔류 수분이 제거된 상태로 절연층(102)이 형성되는 것이 바람직하다. 처리실 내의 잔류 수분을 제거하기 위해서, 크라이오펌프, 이온 펌프, 티타늄 서블리메이션 펌프 등의 흡착형의 진공 펌프가 사용되는 것이 바람직하다. 콜드 트랩을 갖는 터보 펌프가 이용될 수도 있다. 크라이오펌프 등으로 배기된 처리실은 수소, 물 등이 충분히 제거되어 있으므로, 절연층(102)에 포함되는 불순물의 농도가 저감될 수 있다.
절연층(102)이 형성되는 경우, 수소나 물 등의 불순물이 대략 수 ppm의 농도(바람직하게는, 수 ppb)까지 저감된 고순도 가스를 이용하는 것이 바람직하다.
산화물 반도체층(106)은 In-Sn-Ga-Zn-O계의 재료 등의 4원계 금속 산화물, In-Ga-Zn-O계의 재료, In-Sn-Zn-O계의 재료, In-Al-Zn-O계의 재료, Sn-Ga-Zn-O계의 재료, Al-Ga-Zn-O계의 재료, Sn-Al-Zn-O계의 재료 등의 3원계 금속 산화물, In-Zn-O계의 재료, Sn-Zn-O계의 재료, Al-Zn-O계의 재료, Zn-Mg-O계의 재료, Sn-Mg-O계의 재료, In-Mg-O계의 재료 등의 2원계 금속 산화물, In-O계의 재료, Sn-O계의 재료, Zn-O계의 재료 등의 1원계 금속 산화물 등을 이용해 형성할 수 있다.
특히, In-Ga-Zn-O계의 산화물 반도체 재료는 무전계시의 저항이 충분히 높고, 오프 전류가 충분히 감소될 수 있다. 또한, 전계 효과 이동도도 높기 때문에, 반도체 장치에 이용되는 반도체 재료로서 In-Ga-Zn-O계의 산화물 반도체 재료가 적합하다.
In-Ga-Zn-O계의 산화물 반도체 재료의 전형적인 예로서는, InGaO3(ZnO)m (m>0)로 표기되는 산화물 반도체 재료가 있다. Ga에 대신 M을 이용하여, InMO3(ZnO)m (m>0)와 같이 표기되는 산화물 반도체 재료가 있다. 여기서, M는, 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등에서 선택되는 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서는 Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등일 수 있다. 상기 조성은 산화물 반도체 재료가 가질 수 있는 결정 구조로부터 도출되는 것이며, 어디까지나 일례에 지나지 않는다는 점에 유의한다.
본 실시형태에서는, 산화물 반도체층(106)으로서, In-Ga-Zn-O계의 산화물 반도체 성막용 타겟을 이용하여 스퍼터링법에 의해 비정질의 산화물 반도체층이 형성된다.
산화물 반도체층(106)을 스퍼터링법으로 제작하기 위한 타겟으로서, 예를 들어, 산화 아연을 주성분으로 포함하는 금속 산화물의 타겟이 이용될 수 있다. 또한, In, Ga, 및 Zn를 포함한 산화물 반도체 성막용 타겟은 In:Ga:Zn=1:x:y (x는 0이상 2 이하, y는 1이상 5 이하)의 조성비를 갖는다. 예를 들어, In:Ga:Zn=1:1:1 [원자비] (x=1, y=1), 또는, In2O3:Ga2O3:ZnO = 1:1:2 [몰비]의 조성비를 갖는 타겟이 이용될 수 있다. 또한, 산화물 반도체 성막용 타겟으로서, In:Ga:Zn=1:1:0.5[원자비]의 조성비를 갖는 타겟, 또는 In:Ga:Zn=1:1:2[원자비], In:Ga:Zn=1:0:1[원자비] (x=0, y=1)의 조성비를 갖는 타겟이 이용될 수도 있다. 본 실시형태에서는, 추후에 열처리가 실시되어 의도적으로 산화물 반도체층을 결정화시키기 때문에, 결정화되기 쉬운 산화물 반도체층 및 산화물 반도체 성막용 타겟이 이용되는 것이 바람직하다.
산화물 반도체 성막용 타겟 내의 산화물 반도체의 상대 밀도는 80% 이상, 바람직하게는, 95% 이상, 더 바람직하게는 99.9% 이상이다. 높은 상대 밀도를 갖는 산화물 반도체 성막용 타겟을 이용하는 것으로 치밀한 구조의 산화물 반도체층을 형성하는 것이 가능하다.
산화물 반도체층(106)이 형성되는 분위기는 희가스(통상적으로 아르곤) 분위기, 산소 분위기, 또는, 희가스(통상적으로 아르곤)와 산소와의 혼합 분위기로 하는 것이 바람직하다. 구체적으로, 예를 들어, 수소, 물, 수산기, 수소화물 등의 불순물이 수 ppm 정도의 농도(바람직하게는 수 ppb 정도의 농도)로까지 제거된 고순도 가스 분위기를 이용하는 것이 바람직하다.
산화물 반도체층(106)의 형성에 있어서, 예를 들어, 기판이 감압 상태에 유지되는 처리실 내에 유지되고, 기판은 100℃ 이상 600℃ 이하, 바람직하게는, 200℃ 이상 400℃ 이하에 가열된다. 그 후, 잔류 수분이 제거된 처리실 내에 수소 및 물이 제거된 스퍼터링 가스가 도입되고, 금속 산화물을 타겟으로 사용하여 산화물 반도체층(106)이 형성된다. 기판을 가열하면서 산화물 반도체층(106)을 형성함으로써, 산화물 반도체층(106)에 포함되는 불순물이 저감될 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프가 이용되는 것이 바람직하다. 예를 들어, 크라이오펌프, 이온 펌프, 티타늄 서블리메이션 펌프 등이 이용될 수 있다. 콜드 트랩을 갖춘 터보 펌프가 사용될 수도 있다. 크라이오펌프를 이용하여 배기된 처리실로부터는, 수소나 물 등이 제거되어 있기 때문에, 산화물 반도체층(106)의 불순물 농도가 저감될 수 있다.
산화물 반도체층(106)의 형성 조건으로서는, 예를 들어, 이하와 같이 설정될 수 있다: 기판과 타겟 사이의 거리가 170 mm, 압력이 0.4 Pa, 직류(DC) 전력이 0.5 kW, 분위기가 산소(산소 100%) 분위기, 또는 아르곤(아르곤 100%) 분위기, 또는 산소와 아르곤의 혼합 분위기. 펄스 직류(DC) 전원은, 먼지(성막시에 형성되는 분말 형상 혹은 플레이크 형상의 재료)가 경감될 수 있으며, 막두께 분포가 균일화되기 때문에, 바람직하게 사용된다는 점에 유의한다. 산화물 반도체층(106)의 두께는 2 nm 내지 200 nm의 범위, 바람직하게는 5 nm 내지 30 nm의 범위로 설정된다. 사용되는 산화물 반도체 재료, 용도 등에 의해 산화물 반도체층(106)의 적절한 두께가 다르기 때문에, 두께는 재료, 용도 등에 따라서 적절하게 판정될 수 있다.
산화물 반도체층(106)이 스퍼터링법에 의해 형성되기 전에, 아르곤 가스를 도입해 플라즈마를 발생시키는 역스퍼터링을 실시하여, 절연층(102)의 표면의 부착물을 제거하는 것이 바람직하다는 점에 유의한다. 여기서, 역스퍼터링이란, 통상의 스퍼터링에 있어서 스퍼터링 타겟과 이온을 충돌시키는 것에 비하여, 처리되는 표면에 이온을 충돌시키는 것에 의해 표면을 개질하는 방법을 말한다. 처리되는 표면에 이온을 충돌시키는 방법의 일례로서는, 아르곤 분위기에서 표면 측에 고주파 전압이 인가되어, 기판 부근에 플라즈마를 생성하는 방법이 있다. 아르곤 분위기에 대신하여, 질소, 헬륨, 산소 등에 의한 분위기가 사용될 수도 있다는 점에 유의한다.
다음, 마스크를 이용한 에칭 등의 방법에 의해 산화물 반도체층(106)이 가공되어, 섬 형상의 산화물 반도체층(106a)이 형성된다(도 12b 참조).
산화물 반도체층의 에칭하는 방법으로서, 건식 에칭 또는 습식 에칭의 어느 하나가 채용될 수 있다. 물론, 건식 에칭과 습식 에칭 양쪽 모두를 조합하여 이용할 수도 있다. 산화물 반도체층을 소망한 형상으로 에칭할 수 있도록 재료에 맞추어 에칭 조건(에칭 가스나 에칭액, 에칭 시간, 온도 등 )이 적절하게 설정된다.
건식 에칭으로서는, 평행판 RIE(reactive ion etching) 법, ICP(inductively coupled plasma) 에칭법 등이 이용될 수 있다. 이 경우에도, 에칭 조건(예컨대, 코일형의 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 및 기판 측의 전극 온도)은 적절하게 설정될 필요가 있다.
건식 에칭에 이용할 수 있는 에칭 가스는, 염소를 포함한 가스(염소(Cl2), 3염화붕소(BCl3), 4염화실리콘(SiCl4), 4염화탄소(CCl4) 등의 염소계 가스)가 있다. 또한, 불소를 포함한 가스(4불화 탄소(CF4), 6불화 유황(SF6), 3불화 질소(NF3), 플루오로메탄(CHF3) 등의 불소계 가스), 브롬화수소(HBr), 산소(O2), 이러한 가스에 헬륨(He)이나 아르곤(Ar)등의 희가스를 첨가한 가스 등이 이용될 수도 있다.
습식 에칭에 이용될 수 있는 에칭액으로서는, 인산과 아세트산과 초산을 혼합한 용액, 암모니아 과산화수소 혼합물(31 중량%의 과산화 수소수:28 중량%의 암모니아수:물 = 5:2:2) 등이 있다. ITO-07N(칸토 화학사)등의 에칭액 또한 이용될 수 있다.
그 후, 산화물 반도체층(106a)에 대해서 열처리(제1 열처리)가 실시되는 것이 바람직하다. 제1 열처리에 의해 산화물 반도체층(106a) 중의 물(수산기를 포함함), 수소 등을 제거할 수 있다. 제1 열처리의 온도는, 예를 들어, 300℃ 이상 550℃ 미만, 바람직하게는, 400℃ 이상 550℃ 미만으로 설정될 수 있다. 제1 열처리는 이후에 수행되는 제2 열처리(결정 영역을 형성하기 위한 열처리)를 겸할 수도 있다. 이 경우, 열처리의 온도는 550℃ 이상 850℃ 이하로 하는 것이 바람직하다.
열처리는, 예를 들어, 저항 발열체 등을 포함하는 전기로에 기판(100)을 도입한 후, 질소 분위기하에서 450℃로 1시간 동안 수행될 수 있다. 산화물 반도체층(106a)은 열처리 동안에 공기에 노출되지 않아, 물 또는 수소의 혼입이 방지될 수 있다.
열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치일 수 있다. 예를 들어, GRTA(gas rapid thermal annealing) 장치, LRTA(lamp rapid thermal annealing) 장치 등의 RTA(rapid thermal annealing) 장치가 이용될 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 방출되는 빛(전자기파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 열처리를 수행하는 장치이다. 가스로서, 예를 들어, 아르곤 등의 희가스 또는 질소 등과 같이 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들어, 제1 열처리로서, 이하와 같이 GRTA 처리가 수행될 수도 있다. 650℃ 내지 700℃의 고온으로 가열된 불활성 가스 분위기 중에 기판이 투입되고, 몇 분간 가열한 후, 불활성 가스 분위기로부터 기판을 꺼낸다. GRTA 처리는 단시간에 고온 열처리를 가능하게 한다. 또, GRTA 처리는 단시간의 열처리이기 때문에, 기판의 내열 온도를 넘는 온도 조건이어도 채용될 수 있다. 유리 기판을 이용하는 경우, 내열 온도(왜곡점)를 넘는 온도에서는 기판 축소가 문제가 되지만, 단시간의 열처리를 수행하는 경우에는 문제가 되지 않는다. 처리중에 불활성 가스는 산소를 포함한 가스로 전환될 수도 있다는 점에 유의한다. 산소를 포함한 분위기에 있어서 제1 열처리를 실시하는 것으로 산소 결핍으로 인한 결함을 저감할 수 있기 때문이다.
불활성 가스 분위기로서는, 질소 또는 희가스(예컨대, 헬륨, 네온, 아르곤)를 주성분으로 하며, 물, 수소 등이 포함되지 않는 분위기가 사용되는 것이 바람직하다는 점에 유의한다. 예를 들어, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도는, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1 ppm 이하, 바람직하게는, 0.1 ppm 이하)로 설정된다.
어느 경우이든, 제1 열처리에 의해 불순물을 제거함으로써 i형화 또는 실질적으로 i형화된 산화물 반도체층(106a)을 이용하여 매우 우수한 특성의 트랜지스터(150)가 얻어질 수 있다.
제1 열처리는 섬 형상의 산화물 반도체층(106a)으로 가공되기 전의 산화물 반도체층(106)에 대하여 수행될 수 있다는 점에 유의한다. 이 경우, 제1 열처리 후에 가열 장치로부터 기판(100)을 꺼내어, 포토리소그래피 공정이 수행된다.
제1 열처리는 수소나 물을 제거하는 효과가 있기 때문에, 탈수화 처리, 탈수소화 처리 등으로 지칭될 수 있다. 탈수화 처리 또는 탈수소화 처리는, 산화물 반도체층의 형성 후, 산화물 반도체층(106a) 위에 소스 또는 드레인 전극층을 적층시킨 후, 또는, 소스 또는 드레인 전극층 위에 게이트 절연층을 형성한 후에 수행될 수 있다. 이러한 탈수화 처리 또는 탈수소화 처리는 1회 또는 복수회 수행될 수도 있다.
다음, 산화물 반도체층(106a)에 접하도록 도전층(108)이 형성된다(도 12c 참조).
도전층(108)은 스퍼터링법 등의 PVD법, 또는 플라즈마 CVD법 등의 CVD법을 이용하여 형성될 수 있다. 도전층(108)은 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 및 텅스텐으로부터 선택되는 원소, 상기 원소들 중 임의의 것을 성분으로 포함하는 합금 등을 이용하여 형성될 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨 중 하나 이상을 포함하는 재료가 사용될 수도 있다. 알루미늄과, 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 및 스칸듐으로부터 선택된 하나 이상의 원소를 포함하는 재료가 사용될 수도 있다.
도전층(108)은 도전성의 금속 산화물을 이용하여 형성될 수도 있다. 도전성의 금속 산화물로서는, 산화 인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐 산화주석 합금(In2O3-SnO2, ITO로 약기하기도 함), 산화인듐 산화아연 합금(In2O3-ZnO), 또는 이러한 금속 산화물 재료들 중 임의의 것에 실리콘 또는 산화 실리콘이 함유된 것이 이용될 수 있다.
도전층(108)은 단층 구조 또는 2층 이상을 포함하는 적층 구조를 가질 수 있다. 예를 들어, 도전층(108)은, 티타늄막 위에 알루미늄막과 알루미늄막 위에 티타늄막이 적층된 3층 구조, 몰리브덴막 위에 알루미늄막과 알루미늄막 위에 몰리브덴막이 적층된 3층 구조를 가질 수 있다. 다르게는, 도전층(108)은 알루미늄막과 텅스텐막을 적층한 2층 구조, 구리막과 텅스텐막을 적층한 2층 구조, 알루미늄막과 몰리브덴막을 적층한 2층 구조를 가질 수 있다. 물론, 도전층(108)은 단층 또는 4층 이상의 적층 구조를 가질 수도 있다. 단층 구조인 경우, 예를 들어, 티타늄막의 단층 구조가 바람직하다. 티타늄막의 단층 구조를 사용함으로써, 추후의 에칭 시에 양호한 테이퍼 형상을 형성하는 에칭이 실현될 수 있다. 여기에서는, 티타늄막과 알루미늄막과 티타늄막의 3층 구조가 채용된다.
도전층(108)의 산화물 반도체층(106a)과 접하는 부분에는, 산소를 추출하는 효과가 낮은 재료(산소와의 친화도가 낮은 재료)가 사용될 수도 있다는 점에 유의한다. 이러한 재료로서, 예를 들어, 질화 티탄, 질화 텅스텐, 백금 등이 주어질 수 있다. 도전층(108)은, 전술한 바와 같이, 단층 구조 또는 적층 구조를 가질 수 있다. 도전층(108)이 적층 구조를 갖는 경우에는, 예를 들어, 질화 티타늄막과 티타늄막의 2층 구조, 질화 티타늄막과 텅스텐막의 2층 구조, 질화 티타늄막과 구리-몰리브덴 합금막의 2층 구조, 질화 탄탈륨막과 텅스텐막의 2층 구조, 질화 탄탈륨막과 구리막의 2층 구조, 질화 티타늄막과 텅스텐막과 티타늄막의 3층 구조 등이 채용될 수 있다.
전술한 바와 같이 산소를 추출하는 능력이 낮은 재료가 도전층(108)에 이용되는 경우, 산소의 추출에 의한 산화물 반도체층의 n형화가 방지될 수 있으며, 따라서, 불균일한 n형화 등으로 인한 트랜지스터 특성의 악영향이 방지될 수 있다.
전술한 질화 티타늄막, 질화 탄탈륨막 등의 높은 장벽의 재료를 이용하는 경우, 산화물 반도체층(106a)과 접하는 도전층(108)의 부분에서, 산화물 반도체층(106a)에의 불순물의 침입이 방지되고, 트랜지스터 특성에의 악영향이 감소될 수 있다.
다음, 도전층(108)을 선택적으로 에칭하여, 소스 또는 드레인 전극층(108a), 소스 또는 드레인 전극층(108b)이 형성된다(도 12d 참조). 도전층(108) 위에 절연층이 형성될 수 있으며, 절연층이 에칭되어, 소스 또는 드레인 전극층 위에 소스 전극층 및 드레인 전극층과 대략 동일한 형상의 절연층이 형성될 수 있다는 점에 유의한다. 이 경우, 소스 또는 드레인 전극층과 게이트 전극층 간의 용량(소위, 게이트 용량)이 저감될 수 있다. "대략 동일"이라는 표현은, 반드시 엄밀하게 동일할 필요는 없다는 의미이며, 동일한 것으로 간주할 수 있음을 의미한다. 예를 들어, 한 번의 에칭 처리에 의한 차가 허용된다. 또한, 두께가 동일할 필요는 없다.
에칭에 이용하는 마스크 형성시의 노광에 있어서는, 자외선, KrF 레이저광, 또는 ArF 레이저광이 이용되는 것이 바람직하다. 특히, 채널 길이(L)가 25 nm 미만인 경우의 노광에 있어서, 수 nm 내지 수십 nm의 지극히 짧은 파장의 초자외선으로 마스크 형성을 위한 노광이 수행되는 것이 바람직하다. 초자외선을 이용한 노광에 있어서, 해상도가 높고, 초점 심도가 크다. 따라서, 추후에 형성되는 트랜지스터의 채널 길이(L)도 10 nm 내지 1000 nm로 될 수 있다. 이러한 방법으로 채널 길이의 감소에 의해, 동작 속도가 향상될 수 있다. 또한, 상기 산화물 반도체를 포함하는 트랜지스터의 오프 전류가 적기 때문에, 미세화에 의한 소비 전력의 증대가 억제될 수 있다.
도전층(108)의 에칭에 있어서 산화물 반도체층(106a)이 제거되지 않도록 도전층(108) 및 산화물 반도체층(106a)의 재료 및 에칭 조건이 적절히 조절된다. 어떠한 경우에는, 재료 및 에칭 조건에 따라서 에칭 공정에 있어서 산화물 반도체층(106a)이 일부 에칭되어, 홈부(오목부)를 갖는다는 점에 유의한다.
사용되는 마스크의 수 및 공정의 수를 줄이기 위하여, 광이 투과한 노광 마스크가 복수의 강도를 갖는 다계조 마스크를 이용하여 형성되는 레지스트 마스크의 사용으로 에칭 공정이 수행될 수도 있다. 다계조 마스크를 이용하여 형성된 레지스트 마스크는 복수의 두께를 갖는 형상(계단 형상)을 가지며, 애싱에 의해 한층 더 형상이 변형될 수 있다. 따라서, 레지스트 마스크는 복수의 에칭 공정에 이용될 수 있다. 즉, 한 장의 다계조 마스크를 이용하여, 적어도 2종류의 상이한 패턴에 대응하는 레지스트 마스크가 형성될 수 있다. 따라서, 노광 마스크가 감소될 수 있으며, 대응하는 포토리소그래피 공정의 수도 삭감될 수 있어, 프로세스가 간략화될 수 있다.
다음, 산화물 반도체층(106a)에 열처리(제2 열처리)가 수행된다. 제2 열처리에 의해, 산화물 반도체층(106a)의 표면을 포함한 영역에 결정 영역(110)이 형성된다(도 13a 참조). 결정 영역(110)의 범위는 산화물 반도체층(106a)을 구성하는 재료, 열처리 조건 등에 의해 변화한다는 점에 유의한다. 예를 들어, 산화물 반도체층(106a)의 하면까지 결정 영역(110)이 형성될 수도 있다.
제2 열처리에 있어서, 제1 열처리와 마찬가지의 열처리가 채용될 수 있다. 즉, 전기로를 이용한 열처리, 가열된 가스 등의 매체로부터의 열전도를 이용한 열처리, 열복사에 의한 열처리 등이 채용될 수 있다.
처리 분위기에 산소가 포함되지 않는 것이 바람직하다는 점에 유의한다. 처리 분위기에 산소가 포함되지 않는 경우, 소스 또는 드레인 전극층(108a) 등의 산화가 방지될 수 있기 때문이다. 구체적인 분위기로서는, 예를 들어, 수소나 물 등이 충분히 제거된 불활성 가스(질소, 희가스 등) 분위기가 채용될 수 있다. 온도는, 550℃ 이상 850℃ 이하, 바람직하게는, 550℃ 이상 750℃ 이하이다. 이는, 비교적 높은 온도에서 제2 열처리를 수행하는 것으로 양호한 결정이 성장될 수 있기 때문이다.
본 발명의 본질적인 부분은 열처리 온도의 특정한 상한을 필요로 하지 않지만, 기판(100)의 내열성이 낮은 경우에는, 열처리 온도의 상한은 기판(100)의 허용가능한 온도 한계보다 낮아야 할 필요가 있다는 점에 유의한다.
GRTA 처리를 채용하는 경우, 열처리의 시간은 1분 이상 100분 이하로 하는 것이 바람직하다. 예를 들어, 650℃에서 대략 3분 내지 6분 동안 GRTA 처리가 수행되는 것이 바람직하다. 상기 GRTA 처리를 채용하는 것으로, 단시간에 열처리를 실시할 수 있기 때문에, 기판(100)에 대한 열의 영향이 감소될 수 있다. 즉, 이 경우, 열처리를 장시간 실시하는 경우와 비교하여, 열처리 온도의 상한이 증가될 수 있다. 산화물 반도체층(106a)의 표면을 포함한 영역에 결정 영역(110)이 용이하게 형성될 수 있다.
제2 열처리에 있어서, 처리 분위기에 수소(물을 포함함) 등이 포함되지 않는 것이 바람직하다. 예를 들어, 열처리 장치에 도입되는 불활성 가스의 순도는 6N(99.9999%, 즉, 불순물 농도가 1 ppm 이하) 이상, 바람직하게는, 7N(99.99999%, 즉, 불순물 농도가 0.1 ppm 이하) 이상으로 설정된다. 불활성 가스를 대신하여, 수소(물을 포함함) 등을 충분히 저감시킨 산소 가스, N2O 가스, 초건조 에어(이슬점이 -40℃ 이하, 바람직하게는, -60℃ 이하) 등이 이용될 수도 있다.
제2 열처리는 산화물 반도체층(106)을 형성한 다음이라면, 어느 타이밍에 수행될 수도 있다는 점에 유의한다. 따라서, 예를 들어, 제1 열처리와 제2 열처리 양측 모두로 기능하는 열처리를 수행하는 것이 가능하다. 이 경우, 제1 열처리 또는 제2 열처리가 수행된다. 또한, 제2 열처리는 1회 또는 복수회 수행될 수도 있다.
이와 같이 형성된 결정 영역(110)에는, 산화물 반도체의 결정이 그 c축이 산화물 반도체층의 표면에 대해서 대략 수직인 방향이 되도록 배향된다. 여기서, "대략 수직"이란, 수직 방향으로부터 ±10°이내인 것을 의미한다.
예를 들어, In-Ga-Zn-O계의 산화물 반도체 재료를 산화물 반도체층(106a)에 이용하는 경우, 결정 영역(110)은 InGaO3(ZnO)m (m:정수)로 나타내지는 결정, In2Ga2ZnO7로 나타내지는 결정 등을 포함할 수 있다. 이러한 결정은, 제2 열처리에 의해, 그 c축이 산화물 반도체층(106a)의 표면에 대략 수직인 방향을 취하도록 배향된다.
여기서, 상기 결정은, In, Ga, Zn 중 어느 것이라도 포함하며, a축 및 b축에평행인 층들의 적층 구조로서 간주될 수 있다. 구체적으로는, 상기 결정은 In를 함유하는 층과 In를 함유하지 않는 층(Ga 또는 Zn를 함유하는 층)이 c축 방향으로 적층된 구조를 갖는다.
In-Ga-Zn-O계의 산화물 반도체 결정에서, In를 함유하는 층의 a축 및 b축에 평행인 방향에 관한 도전성은 양호하다. 이는 In-Ga-Zn-O계의 산화물 반도체 결정에서 전기 전도가 주로 In에 의해 제어된다는 사실, 및 하나의 In 원자의 5s 궤도가 인접하는 In 원자의 5s 궤도와 중첩하여, 캐리어 경로가 형성된다는 사실에 기인한다. 상기 층에 수직인 방향(즉, c축 방향)에 있어서 절연성이 향상된다.
전술한 바와 같이 결정 영역(110)을 포함하는 것으로, 산화물 반도체층(106a)은 전기적 이방성을 가질 수 있다. 상기 예에서는, 산화물 반도체층(106a)의 표면에 평행인 방향의 도전성이 높아지며, 산화물 반도체층(106a)의 표면에 수직인 방향에 있어서는 절연성이 높아진다. 따라서, 전술한 바와 같이, 결정 영역(110)을 갖는 산화물 반도체층(106a)을 이용하는 것으로, 양호한 전기 특성을 갖는 반도체 장치가 실현될 수 있는 것이다.
결정 영역(110)의 하부에 비정질 구조 등이 잔존하는 경우에는, 결정 영역(110)을 흐르는 캐리어들이 절연층(102)과의 계면의 영향을 받지 않을 수 있으므로 바람직하다는 점에 유의한다.
다음, 대기에 노출하지 않고서, 산화물 반도체층(106a)의 일부에 접하도록 게이트 절연층(112)이 형성된다(도 13b 참조). 게이트 절연층(112)은 CVD법, 스퍼터링법 등을 이용하여 형성될 수 있다. 게이트 절연층(112)은 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈륨 등을 포함하도록 형성하는 것이 바람직하다. 게이트 절연층(112)은 단층 구조 또는 적층구조를 가질 수 있다. 게이트 절연층(112)의 두께는 특별히 한정되지 않지만, 예를 들어, 게이트 절연층(112)은 10 nm 내지 500 nm의 두께를 가질 수 있다.
불순물을 제거하는 것 등에 의해 i형화 또는 실질적으로 i형화된 산화물 반도체(고순도화된 산화물 반도체)는 계면 준위나 계면 전하에 대해서 지극히 민감하기 때문에, 게이트 절연층(112)은 높은 품질을 가질 것이 요구된다는 점에 유의한다.
예를 들어, 마이크로파(예컨대, 2.45 GHz)를 이용한 고밀도 플라즈마 CVD법은, 치밀하고 절연 내압이 높은 고품질의 게이트 절연층(112)을 형성할 수 있다는 점에서 바람직하다. 이는, 고순도화된 산화물 반도체층과 고품질인 게이트 절연층이 밀접한 접촉이 계면 준위를 저감시켜, 원하는 계면특성을 만들어내기 때문이다.
물론, 게이트 절연층(112)으로서 고품질의 절연층이 형성될 수 있는 한, 스퍼터링법, 플라즈마 CVD법 등의 또 다른 방법이 채용될 수도 있다. 또한, 절연층의 형성 후에 수행되는 열처리에 의해 막질, 계면특성 등이 개질되는 절연층을 이용하는 것이 가능하다. 어느 경우이든, 게이트 절연층(112)으로서의 양호한 막질을 갖는 것뿐만 아니라, 감소된 계면 상태 밀도를 가지며, 산화물 반도체와 양호한 계면을 형성할 수 있는 절연층이 제공된다.
게이트 절연층(112)과의 계면특성을 개선하고, 산화물 반도체의 불순물, 특히, 수소나 물 등을 제거하는 것으로, 게이트 바이어스-온도 스트레스 시험(BT 시험, 예컨대, 85℃ 및 2×106V/cm, 12시간)에서 임계 전압(Vth)이 변하지 않는 안정인 트랜지스터를 얻는 것이 가능하다.
그 후, 불활성 가스 분위기 또는 산소 분위기에서 제3 열처리를 실시하는 것이 바람직하다. 열처리의 온도는 200℃ 내지 400℃, 바람직하게는, 250℃ 내지 350℃로 설정된다. 예를 들어, 질소 분위기에서 250℃에서 1 시간 동안 열처리가 수행될 수 있다. 제3 열처리는 트랜지스터의 전기적 특성의 변동을 경감시킬 수 있다. 또한, 제3 열처리에 의해, 산화물 반도체층(106a)에 산소가 공급될 수 있다. 산화물 반도체층(106a)에 산소를 공급하는 것을 목적으로 하는 경우에는, 게이트 절연층(112)으로서 스퍼터링법에 의해 산화 실리콘막이 형성된 후, 제3 열처리를 수행하는 것이 바람직하다는 점에 유의한다.
본 실시형태에서는, 게이트 절연층(112)의 형성 후에 제3 열처리가 수행된다: 제3 열처리의 타이밍에 대하여는 제2 열처리의 다음에 수행되는 한, 특히 한정되지 않는다. 또한, 제3 열처리는 필수의 공정은 아니다.
다음, 게이트 절연층(112) 위에 산화물 반도체층(106a)과 중첩하는 영역(특히, 결정 영역(110)과 중첩하는 영역)에 게이트 전극층(114)이 형성된다(도 13c 참조). 게이트 전극층(114)은 게이트 절연층(112) 위에 도전층을 형성한 후, 도전층을 선택적으로 패터닝하는 것에 의해 형성될 수 있다.
도전층은 스퍼터링법 등의 PVD법 또는 플라즈마 CVD법 등의 CVD법에 의해 형성될 수 있다. 도전층은 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 원소, 이들 원소들 중 임의의 것을 성분으로 포함하는 합금 등을 이용하여 형성될 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨 중 하나 이상을 포함하는 재료가 사용될 수도 있다. 알루미늄과, 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 및 스칸듐 중 선택된 하나 이상의 원소를 포함하는 재료가 사용될 수도 있다.
도전층은 도전성의 금속 산화물을 이용하여 형성될 수도 있다. 도전성의 금속 산화물로서, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화인듐-산화주석 합금(In2O3-SnO2, ITO로 약기하는 경우도 있음), 산화인듐-산화아연 합금(In2O3-ZnO), 또는 이러한 금속 산화물 재료들 중 임의의 것에 실리콘 또는 산화 실리콘이 포함되는 것이 이용될 수 있다.
도전층은 단층 구조 또는 2층 이상의 층의 적층 구조를 가질 수 있다. 예를 들어, 도전층은 실리콘을 포함한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 순차 적층된 3층 구조를 가질 수 있다. 여기에서, 티타늄을 포함한 재료를 이용하여 도전층이 형성된 후에, 게이트 전극층(114)으로 가공된다.
다음, 게이트 절연층(112) 및 게이트 전극층(114) 위에 층간 절연층(116) 및 층간 절연층(118)이 형성된다(도 13d 참조). 층간 절연층(116 및 118)은 PVD법, CVD법 등을 이용하여 형성할 수 있다. 산화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄, 산화 탄탈륨 등의 무기 절연 재료를 포함하는 재료를 이용하여 층간 절연층(116 및 118)이 형성될 수 있다. 본 실시형태에서는 층간 절연층(116 및 118)의 적층 구조가 사용되고 있지만, 개시되는 발명의 일 실시형태는 이에 한하지 않는다는 점에 유의한다. 단층 구조 또는 3층 이상의 적층 구조가 사용될 수도 있다.
층간 절연층(118)은 평탄한 표면을 갖도록 형성되는 것이 바람직하다는 점에 유의한다. 이는, 평탄한 표면을 갖도록 층간 절연층(118)이 형성되는 경우, 층간 절연층(118) 위에 전극, 배선 등이 양호하게 형성될 수 있기 때문이다.
상기 공정을 통해, 결정 영역(110)을 포함하는 산화물 반도체층(106a)을 갖는 트랜지스터(150)가 완성된다.
본 실시형태에서 기재된 방법에 의해, 산화물 반도체층(106a) 중에 결정 영역(110)이 형성될 수 있기 때문에 양호한 전기 특성을 갖는 반도체 장치가 실현될 수 있다.
본 실시형태에서 기재된 방법에 의해, 산화물 반도체층(106a)의 수소 농도는 5×1019/cm3 이하가 되고, 트랜지스터의 오프 전류는 측정 한계인 1×10-13 A 이하가 된다. 전술한 바와 같이, 수소 농도가 충분히 저감되어, 산소가 공급되는 것으로 고순도화되는 산화물 반도체층(106a)을 이용하는 것으로 우수한 특성의 반도체 장치가 얻어질 수 있다.
전술한 바와 같이, 개시되는 발명은 우수한 특성을 갖는 신규한 구조의 반도체 장치를 실현한다.
<변형예>
다음, 도 1의 (a)와 (b), 도 2, 도 3, 도 4a 및 도 4b, 도 5 내지 도 11, 도 12a 내지 도 12d, 및 도 13a 내지 도 13d에 나타낸 반도체 장치의 변형예에 대하여 도 14a 내지 도 14c, 도 15a 내지 도 15c, 및 도 16을 참조하여 설명한다. 도 14a 내지 도 14c, 및 도 15a 내지 도 15c, 및 도 16에 나타낸 반도체 장치의 구성요소들 중 상당수는 도 1의 (a)와 (b), 도 2, 도 3, 도 4a 및 도 4b, 도 5 내지 도 11, 도 12a 내지 도 12d, 및 도 13a 내지 도 13d에 나타낸 반도체 장치와 유사하므로, 그 차이점만을 설명한다는 점에 유의한다.
도 14a에 나타낸 트랜지스터(150)는 오목부(홈부)를 갖는 산화물 반도체층(106a)을 포함한다. 오목부는 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b)을 형성할 때의 에칭에 의해 형성된다는 점에 유의한다. 따라서, 오목부는 게이트 전극층(114)과 중첩하는 영역에 형성된다. 오목부는 채널 형성 영역과 관련되는 반도체층의 두께를 줄일 수 있어서, 단채널 효과의 방지에 기여한다.
도 14b에 나타낸 트랜지스터(150)는 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b) 위에 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b)과 대략 동일한 형상의 절연층(109a) 및 절연층(109b)을 포함한다. 이 경우, 소스 또는 드레인 전극층들과 게이트 전극층 사이의 용량(소위, 게이트 용량)을 저감할 수 있는 장점이 있다. "대략 동일"이라는 표현은, 반드시 엄밀하게 동일한 것을 의미하는 것은 아니며, 동일한 것으로 간주할 수 있음을 의미한다는 점에 유의한다. 예를 들어, 1회의 에칭 처리에 의해 형성되는 경우의 차이는 허용가능하다. 또한, 두께가 동일할 필요는 없다.
도 14c에 나타낸 트랜지스터(150)는 오목부(홈부)를 갖는 산화물 반도체층(106a)을 포함하며, 또한 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b) 위에 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b)과 대략 동일한 형상의 절연층(109a) 및 절연층(109b)을 갖는다. 즉, 도 14c에 도시된 트랜지스터(150)는 도 14a의 트랜지스터(150)와 도 14b의 트랜지스터(150)의 특징을 갖는다. 이러한 구성으로부터 얻게 되는 효과는 도 14a 및 도 14b의 경우로부터 얻어지는 효과와 마찬가지이다.
도 15a에 나타낸 트랜지스터(150)는 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b)이 산화물 반도체층(106a)와 접하는 부분에 산소를 추출하는 능력이 낮은 재료(질화 티타늄, 질화 텅스텐, 백금 등의 산소와의 친화도가 낮은 재료)로 형성되는 도전층(107a) 및 도전층(107b)을 포함한다. 이러한 산소를 추출하는 능력이 낮은 도전층을 사용함으로써, 산소의 추출로 인한 산화물 반도체층의 n형화가 방지될 수 있으며, 산화물 반도체층의 불균일한 n형화 등에 기인하는 트랜지스터 특성의 악영향이 방지될 수 있다.
도 15a에서는 2층 구조의 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b)이 채용되고 있으나, 개시되는 발명의 일 실시형태는 이러한 구성에 한정되지 않는다는 점에 유의한다. 산소를 추출하는 능력이 낮은 재료로 형성되는 도전층의 단층 구조를 가질 수도 있으며, 또는 3층 이상의 적층 구조를 가질 수도 있다. 단층 구조로 하는 경우, 예를 들어, 질화 티타늄막의 단층 구조를 채용할 수 있다. 적층 구조의 경우, 예를 들어, 질화 티타늄막과 티타늄막의 2층 구조를 채용할 수 있다.
도 15b에 나타낸 트랜지스터(150)는 상부 전체의 결정 영역(110)을 포함하는 산화물 반도체층(106a)을 포함한다. 즉, 도 1의 (a)와 (b), 도 2, 도 3, 도 4a 및 도 4b, 도 5 내지 도 11, 도 12a 내지 도 12d, 및 도 13a 내지 도 13d의 경우보다도 결정 영역(110)이 더 광범위하다. 결정 영역(110)은 도전층(108)의 형성 전에 수행되는 열처리(제1 열처리)에 의해 형성된다. 이 경우, 제1 열처리가 제2 열처리를 겸하기 때문에, 제2 열처리는 생략될 수 있다. 즉, 제작 공정의 수를 줄일 수 있다. 또한, 산화물 반도체층(106a)의 이방성이 한층 향상될 수 있다.
도 15c에 나타낸 트랜지스터(150)는 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b)이 산화물 반도체층(106a)과 접하는 부분에 산소를 추출하는 능력이 낮은 재료(산소와의 친화도가 낮은 재료)로 형성되는 도전층(107a) 및 도전층(107b)을 포함하며, 또한 상부 전체의 결정 영역(110)을 포함하는 산화물 반도체층(106a)을 포함한다. 즉, 도 15c에 나타낸 트랜지스터(150)는 도 15a의 트랜지스터(150) 및 도 15b의 트랜지스터(150)의 특징을 모두 갖는 것이다. 이러한 구성으로부터 얻게 되는 효과는 도 15a 및 도 15b의 경우에 얻어지는 효과와 마찬가지이다.
도 16은 반도체 장치의 변형예를 나타내는 것으로서, 하부에 산화물 반도체 이외의 재료(예컨대, 실리콘)를 포함하는 트랜지스터(250)를 포함하며, 상부에 산화물 반도체를 포함하는 트랜지스터(150)를 포함하고 있다. 산화물 반도체를 포함하는 트랜지스터(150)의 구성은 도 1의 (a)에 나타낸 트랜지스터(150)와 마찬가지이다.
트랜지스터(250)는 반도체 재료를 포함하는 기판(200)에 설치된 채널 형성 영역(216), 채널 형성 영역(216)이 사이에 협지되도록 설치되는 불순물 영역(214) 및 고농도 불순물 영역(220)(이 영역들을 통합하여 간단히 불순물 영역이라고 칭할 수 있음), 채널 형성 영역(216) 위에 설치된 게이트 절연층(208a), 게이트 절연층(208a) 위에 설치된 게이트 전극층(210a), 및 불순물 영역(214)과 전기적으로 접속되는 소스 또는 드레인 전극층(230a) 및 소스 또는 드레인 전극층(230b)을 포함하고 있다(도 16 참조). 반도체 재료를 포함하는 기판(200)으로서는, 예를 들어, 실리콘 기판, SOI 기판 등이 사용될 수 있다.
여기서, 게이트 전극층(210a)의 측면 위에는 측벽 절연층(218)이 설치되어 있다. 기판(200)의 주표면에 수직인 방향으로부터 보았을 때 측벽 절연층(218)과 중첩하지 않는 기판(200)의 영역에는 고농도 불순물 영역(220)이 설치되어 있다. 고농도 불순물 영역(220)과 접하여 금속 화합물 영역(224)이 설치되어 있다. 기판(200) 위에는 트랜지스터(250)를 둘러싸도록 소자 분리 절연층(206)이 설치되어 있다. 트랜지스터(250)를 덮도록 층간 절연층(226) 및 층간 절연층(228)이 설치되어 있다. 소스 또는 드레인 전극층(230a) 및 소스 또는 드레인 전극층(230b)은 층간 절연층(226), 층간 절연층(228), 및 절연층(234)에 형성된 개구를 통해 금속 화합물 영역(224)과 전기적으로 접속되어 있다. 즉, 소스 또는 드레인 전극층(230a) 및 소스 또는 드레인 전극층(230b)은 금속 화합물 영역(224)을 통해서 고농도 불순물 영역(220) 및 불순물 영역(214)과 전기적으로 접속되어 있다. 절연층(234)은 충분히 평탄화되어 있는 것이 바람직하다. 구체적으로는, 높이 차이가 3 nm 이하, 바람직하게는, 1 nm 이하가 되도록 절연층(234)이 CMP(화화적 기계적 연마법) 등으로 평탄화될 수 있다. 전술한 바와 같이 평탄한 절연층(234)을 형성하는 것으로, 절연층(234) 위에 형성되는 각각의 성분의 평탄성이 향상될 수 있다.
트랜지스터(150)는 절연층(102) 위에 설치되는 산화물 반도체층(106a)(결정 영역(110)을 포함함), 산화물 반도체층(106a) 위에 설치되어 산화물 반도체층(106a)과 전기적으로 접속되는 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b), 산화물 반도체층(106a), 소스 또는 드레인 전극층(108a), 및 소스 또는 드레인 전극층(108b)을 덮도록 설치되는 게이트 절연층(112), 게이트 절연층(112) 위의 산화물 반도체층(106a)과 중첩하는 영역에 설치된 게이트 전극층(114)을 포함한다(도 16 참조). 전술한 바와 같이, 절연층(234)이 충분히 평탄화되는 것이, 그 위에 형성되는 절연층(102) 및 산화물 반도체층(106a)의 표면들이 평탄화될 수 있으므로, 바람직하다는 점에 유의한다. 전술한 바와 같이 평탄한 산화물 반도체층(106a)에 형성되는 결정 영역의 결정성은 우수하게 될 수 있다.
또한, 트랜지스터(150) 위에는 층간 절연층(116) 및 층간 절연층(118)이 설치되어 있다. 여기서, 게이트 절연층(112), 층간 절연층(116), 및 층간 절연층(118)에는 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b)에까지 도달하는 개구들이 설치되어 있다. 해당 개구들을 통해서 전극층(254d) 및 전극층(254e)이, 각각, 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b)에 접하여 형성된다. 전극층(254d 및 254e)과 같이, 절연층(102), 게이트 절연층(112), 층간 절연층(116), 및 층간 절연층(118)에 설치된 개구들을 통해서, 전극층(236a), 전극층(236b), 및 전극층(236c)에 접하는 전극층(254a), 전극층(254b), 및 전극층(254c)이 각각 형성되어 있다.
층간 절연층(118) 위에는 절연층(256)이 설치되어 있다. 절연층(256)에 매립되도록 전극층(258a), 전극층(258b), 전극층(258c), 및 전극층(258d)이 설치되어 있다. 여기서, 전극층(258a)은 전극층(254a)과 접하고 있다. 전극층(258b)은 전극층(254b)과 접하고 있다. 전극층(258c)은 전극층(254c) 및 전극층(254d)과 접하고 있다. 전극층(258d)은 전극층(254e)과 접하고 있다.
즉, 트랜지스터(150)의 소스 또는 드레인 전극층(108a)은 전극층(230c), 전극층(236c), 전극층(254c), 전극층(258c), 및 전극층(254d)을 통해 다른 구성요소(산화물 반도체 이외의 재료를 포함하는 트랜지스터 등)와 전기적으로 접속되어 있다(도 16 참조). 또한, 트랜지스터(150)의 소스 또는 드레인 전극층(108b)은 전극층(254e) 및 전극층(258d)을 통해 다른 구성요소와 전기적으로 접속되어 있다. 접속 전극들(전극층(230c), 전극층(236c), 전극층(254c), 전극층(258c), 및 전극층(254d) 등)의 구성은 상기 구조에 한정되지 않고, 적절히 추가, 생략 등이 가능하다는 점에 유의한다.
상기 각종 전극들(배선을 포함함)의 일부에 대하여 구리를 포함한 재료를 이용하는 것이 바람직하다. 전극 등의 일부에 구리를 포함한 재료를 이용하는 것으로, 전극 등의 도전성이 향상될 수 있다. 이러한 전극이나 배선들은, 예를 들어, 절연층에 형성된 개구에 PVD법 또는 CVD법에 의해 장벽막(티타늄막, 질화 티타늄막 등)을 형성한 후, 도금법에 의해 구리막이 형성되는 방법(소위, 다마신법) 등을 이용하여 형성될 수 있다.
도 16에 나타낸 바와 같이, 개시되는 발명의 일 실시형태에서는, 각종 기판(반도체 기판, 절연 기판, 또는 금속 기판), 절연막, 반도체막, 금속막 등의 주어진 표면 위에 결정 영역을 포함하는 산화물 반도체층이 형성될 수 있다. 즉, 집적회로가 형성된 기판 위에, 결정성의 산화물 반도체층이 어렵지 않게 형성될 수 있다. 따라서, 삼차원적인 집적화가 용이하게 실현될 수 있다.
전술한 바와 같이, 개시되는 발명의 일 실시형태는 각종 형태로 변형될 수 있다. 또한, 변형예는 상기의 예에 한정되지 않는다. 예를 들어, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 15c, 및 도 16의 구조는 또 다른 변형예로서 적절하게 조합될 수 있다. 물론, 명세서 등에 기재의 범위에 내에서 추가, 생략 등이 가능할 수 있다.
본 실시형태에 기재된 구성, 방법 등은 다른 실시형태들에 기재된 구성, 방법 등의 임의의 것과 적절히 조합될 수 있다.
(실시형태 2)
본 실시형태에서는, 상기 실시형태의 반도체 장치와는 다른 구성을 갖는 반도체 장치 및 그 제작 방법에 대하여 도 17a 및 도 17b, 도 18a 내지 도 18c, 도 19a 내지 도 19c, 도 20a 내지 도 20d, 도 21a 내지 도 21c, 및 도 22a 내지 도 22c를 참조하여 설명한다. 본 실시형태에 기재되는 구성은, 상기 실시형태에 기재된 구성과 많은 부분에서 유사하므로, 이하에서는 주로 차이점에 대하여만 설명한다.
<반도체 장치의 구성>
도 17a 및 도 17b는 각각 반도체 장치의 구성의 일례인 트랜지스터(150)를 나타내는 단면도이다.
도 1의 (a)와 (b)에 나타내는 구성과의 상이점은, 산화물 반도체층(106a)의 아래에 게이트 전극층(101a)이 설치되어 있는 것이다. 즉, 도 17a 또는 도 17b에 도시된 트랜지스터(150)는 기판(100) 위의 게이트 전극층(101a), 게이트 전극층(101a)을 덮는 절연층(102), 절연층(102) 위의 산화물 반도체층(106a), 산화물 반도체층(106a) 중의 결정 영역(110), 산화물 반도체층(106a)와 전기적으로 접속하는 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b), 산화물 반도체층(106a), 소스 또는 드레인 전극층(108a), 및 소스 또는 드레인 전극층(108b)을 덮는 게이트 절연층(112), 및 게이트 절연층(112) 위의 게이트 전극층(114)을 포함하고 있다(도 17a 및 도 17b 참조). 여기서, 절연층(102)은 게이트 절연층으로서도 기능한다. 또한, 도 17a는 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b)이 적층 구조를 갖는 경우를 나타내며, 도 17b는 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b)이 단층 구조를 갖는 경우를 나타내고 있다. 단층 구조의 경우에는, 양호한 테이퍼 형상을 실현하기가 용이하다는 점에 유의한다.
도 1의 (a)와 (b)에 도시된 구성과 마찬가지의 방식으로 산화물 반도체층(106a)은 결정 영역(110)을 포함한다. 영역은 산화물 반도체층(106a)의 표면을 포함하는 영역, 즉, 게이트 절연층(112)과 접하는 부위를 포함한 영역에 상당한다.
또한, 트랜지스터(150) 위에는 층간 절연층(116) 및 층간 절연층(118)이 설치되어 있다. 층간 절연층(116) 및 층간 절연층(118)은 필수의 구성요소는 아니기 때문에, 적당하게 생략될 수 있다는 점에 유의한다.
각 구성요소의 상세는 상기 실시형태를 참조할 수 있기 때문에 생략한다.
도 17a 및 도 17b에 나타낸 구성과 같이, 고순도화되고 결정 영역(110)을 포함하는 산화물 반도체층(106a)을 이용하는 것으로, 양호한 전기 특성을 갖는 반도체 장치가 실현될 수 있다.
또한, 결정 영역(110)은 산화물 반도체층(106a)의 다른 영역과 비교하여 안정하기 때문에, 산화물 반도체층(106a)에의 불순물(예컨대, 수분 등)의 침입을 억제하는 것이 가능하다. 따라서, 산화물 반도체층(106a)의 신뢰성이 향상될 수 있다.
또한, 소위 백 게이트인 게이트 전극층(101a)을 사용함으로써, 트랜지스터(150)의 전기적 특성이 용이하게 제어될 수 있다. 게이트 전극층(101a)에는 게이트 전극층(114)과 같은 전위 또는 다른 전위가 인가될 수도 있다는 점에 유의한다. 다르게는, 게이트 전극층(101a)은 플로팅 상태에 있을 수 있다.
<반도체 장치의 제작 방법>
다음, 반도체 장치의 구성의 일례인 트랜지스터(150)의 제작 방법에 대하여 도 18a 내지 도 18c, 도 19a 내지 도 19c, 및 도 20a 내지 도 20d를 참조하여 설명한다.
먼저, 기판(100) 위에 도전층(101)을 형성한다(도 18a 참조). 기판(100)의 상세한 것에 대하여는 상기 실시형태를 참조할 수 있기 때문에 생략한다.
도전층(101)은 스퍼터링법 등의 PVD법, 또는 플라즈마 CVD법 등의 CVD법을 이용하여 형성될 수 있다. 도전층(101)은 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 원소, 또는 상기 원소들 중 임의의 것을 성분으로 포함하는 합금 등을 이용하여 형성될 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨 중 하나 이상을 포함하는 재료가 이용될 수도 있다. 알루미늄에, 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐 중에서 선택된 원소를 하나 이상 포함하는 재료가 이용될 수도 있다.
도전층(101)은 도전성의 금속 산화물을 이용하여 형성될 수도 있다. 도전성의 금속 산화물로서는, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화인듐-산화주석 합금(In2O3-SnO2, ITO로 약기하는 경우도 있음), 산화인듐-산화아연 합금(In2O3-ZnO), 또는 이러한 금속 산화물 재료들 중 임의의 것에 실리콘 또는 산화 실리콘이 함유된 것이 이용될 수 있다.
도전층(101)은 단층 구조 또는 2층 이상을 포함하는 적층 구조를 가질 수도 있다. 개시되는 발명의 일 실시형태에서는, 도전층(101)의 형성 후에 비교적 높은 온도로 열처리가 수행되기 때문에, 도전층(101)은 내열성의 높은 재료를 이용하여 형성되는 것이 바람직하다. 내열성의 높은 재료로서는, 예를 들어, 티타늄, 탄 탈륨, 텅스텐, 몰리브덴 등이 있다. 불순물 원소를 첨가하는 것으로써 도전성이 향상되는 폴리실리콘 등이 이용될 수도 있다.
다음, 도전층(101)이 선택적으로 에칭되어, 게이트 전극층(101a)이 형성된다. 게이트 전극층(101a)을 덮도록 절연층(102)이 형성된다(도 18b 참조).
에칭에 이용되는 마스크를 형성하는 노광에 있어서, 자외선, KrF 레이저광, 또는 ArF 레이저광이 이용되는 것이 바람직하다. 특히, 채널 길이(L)가 25 nm 미만의 노광에 있어서는, 수 nm 내지 수십 nm의 지극히 파장이 짧은 초자외선으로 마스크 형성을 위한 노광이 수행되는 것이 바람직하다. 초자외선을 이용한 노광에 있어서, 해상도가 높고, 초점 심도가 크기 때문에, 미세화에 적합하다.
게이트 전극층(101a)은 소위 백 게이트이다. 게이트 전극층(101a)으로, 산화물 반도체층(106a)의 전계가 제어될 수 있으며, 이에 의해, 트랜지스터(150)의 전기적 특성이 제어될 수 있다. 게이트 전극층(101a)은 전위가 게이트 전극층(101a)에 인가되도록 또 다른 배선, 전극 등에 전기적으로 접속될 수 있으며, 또는 절연되어 플로팅 상태에 있을 수도 있다는 점에 유의한다.
"게이트 전극"은 보통 전위가 의도적으로 제어될 수 있는 게이트 전극을 의미하지만, 본 명세서 등에 있어서의 "게이트 전극"은 전위가 의도적으로 제어되지 않는 게이트 전극도 의미한다는 점에 유의한다. 예를 들어, 전술한 바와 같이, 절연되어 플로팅 상태에 있는 도전층 또한 "게이트 전극층"이라고 하기도 한다.
절연층(102)은 하지로서 기능하며, 또한 게이트 절연층으로서도 기능한다. 절연층(102)은 CVD법, 스퍼터링법 등을 이용하여 형성될 수 있다. 절연층(102)은 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈륨 등을 포함하도록 형성되는 것이 바람직하다. 절연층(102)은 단층 구조 또는 적층 구조를 가질 수 있다는 점에 유의한다. 절연층(102)의 두께에 대하여는 특별히 한정되지 않지만, 절연층(102)은, 예를 들어, 10 nm 내지 500 nm의 두께를 가질 수 있다.
절연층(102)에 수소, 물 등이 포함되면, 수소가 산화물 반도체층에 침입하거나, 산화물 반도체층으로부터 산소를 추출할 수 있어서, 트랜지스터의 특성이 열화될 수 있다. 따라서, 절연층(102)은 가능한 한 수소나 물을 포함하지 않도록 형성하는 것이 바람직하다.
스퍼터링법 등을 이용하는 경우에는, 예를 들어, 처리실 내의 잔류 수분을 제거한 상태로 절연층(102)이 형성되는 것이 바람직하다. 처리실 내의 잔류 수분을 제거하기 위해서, 크라이오펌프, 이온 펌프, 티타늄 서블리메이션 펌프 등의 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 콜드 트랩을 갖춘 터보 펌프가 이용될 수도 있다. 크라이오펌프 등을 이용하여 배기된 처리실은 수소, 물 등이 충분히 제거되어 있기 때문에, 절연층(102)에 포함되는 불순물의 농도가 저감될 수 있다.
절연층(102)이 형성되는 경우, 수소, 물 등의 불순물이 대략 수 ppm의 농도 (바람직하게는, 수 ppb의 농도)까지 저감된 고순도 가스를 이용하는 것이 바람직하다.
절연층(102)은 게이트 절연층(112)과 마찬가지의 방식으로 높은 품질이 요구된다. 그러므로, 절연층(102)은 게이트 절연층(112)에 채용될 수 있는 방법에 의해 형성되는 것이 바람직하다. 상세한 것에 대하여는, 상기 실시형태를 참조할 수 있기 때문에, 여기서는 생략한다.
다음, 절연층(102) 위에 산화물 반도체층(106)이 형성된다(도 18c 참조). 산화물 반도체층(106)의 세부사항에 대하여도 상기 실시형태가 참조될 수 있다.
다음, 마스크를 이용한 에칭 등의 방법에 의해 산화물 반도체층(106)이 가공되어, 섬 형상을 갖는 산화물 반도체층(106a)이 형성된다(도 19a 참조). 여기서, 산화물 반도체층(106a)은 게이트 전극층(101a)과 중첩하는 영역에 형성하는 점에 유의할 필요가 있다. 상세한 것에 대하여는, 상기 실시형태를 참조할 수 있다.
그 후, 산화물 반도체층(106a)에 대해서 열처리(제1 열처리)가 수행되는 것이 바람직하다. 제1 열처리에 의해 산화물 반도체층(106a) 중의 물(수산기를 포함함), 수소 등이 제거될 수 있다. 제1 열처리의 온도는, 예를 들어, 300℃ 이상 550℃ 미만, 바람직하게는, 400℃ 이상 550℃ 미만으로 설정될 수 있다. 제1 열처리는 추후에 수행되는 제2 열처리(결정 영역을 형성하기 위한 열처리)를 겸할 수도 있다. 이 경우, 열처리의 온도는, 550℃ 이상 850℃ 이하로 하는 것이 바람직하다. 열처리의 세부사항은 여기서 생략하고 있지만, 상기 실시형태를 참조할 수 있다.
다음, 산화물 반도체층(106a)에 접하도록 도전층(108)이 형성된다(도 19b 참조). 그 후, 도전층(108)이 선택적으로 에칭되어, 소스 또는 드레인 전극층(108a) 또는 소스 또는 드레인 전극층(108b)이 형성된다(도 19c 참조). 도전층(108), 소스 또는 드레인 전극층(108a), 소스 또는 드레인 전극층(108b), 에칭 공정 등의 세부사항에 대하여도, 상기 실시형태를 참조할 수 있다.
다음, 산화물 반도체층(106a)에 대하여 열처리(제2 열처리)가 수행된다. 제 2 열처리에 의해, 산화물 반도체층(106a)의 표면을 포함한 영역에 결정 영역(110)이 형성된다(도 20a 참조). 결정 영역(110)의 범위는 산화물 반도체층(106a)을 구성하는 재료, 열처리의 조건 등에 따라서 변한다는 점에 유의한다. 예를 들어, 산화물 반도체층(106a)의 하면까지 결정 영역(110)이 형성될 수도 있다. 제2 열처리 등의 세부사항에 대하여는 상기 실시형태를 참조할 수 있다.
다음, 대기에 노출하지 않고 산화물 반도체층(106a)의 일부에 접하는 게이트 절연층(112)이 형성된다(도 20b 참조). 그 후, 게이트 절연층(112) 위에 산화물 반도체층(106a)과 중첩하는 영역(특히, 결정 영역(110)과 중첩하는 영역)에 게이트 전극층(114)이 형성된다(도 20c 참조). 그 후, 게이트 절연층(112) 및 게이트 전극층(114) 위에 층간 절연층(116) 및 층간 절연층(118)이 형성된다(도 20d 참조). 상기 공정의 세부사항에 대하여는, 상기 실시형태를 참조할 수 있다.
본 실시형태로 기재된 방법에 의해, 산화물 반도체층(106a)에 결정 영역(110)이 형성될 수 있으므로, 양호한 전기 특성을 갖는 반도체 장치가 실현될 수 있다.
본 실시형태에 기재된 방법에 의해, 산화물 반도체층(106a)의 수소 농도는 5×1019/cm3 이하가 되며, 트랜지스터의 오프 전류는 측정 한계인 1×10-13 A 이하가 된다. 수소 농도가 충분히 저감되고 산소가 공급되는 것으로 고순도화된 산화물 반도체층(106a)을 이용함으로써, 뛰어난 특성의 반도체 장치가 얻어질 수 있다.
또한, 소위 백 게이트로 기능하는 게이트 전극층으로 인해, 반도체 장치의 전기적 특성이 용이하게 제어될 수 있다.
전술한 바와 같이, 개시되는 발명은 뛰어난 특성을 갖는 신규한 구조의 반도체 장치를 실현한다.
<변형예>
다음, 도 17a 및 도 17b, 도 18a 내지 도 18c, 도 19a 내지 도 19c, 및 도 20a 내지 도 20d에 나타낸 반도체 장치의 변형예에 대하여 도 21a 내지 도 21c 및 도 22a 내지 도 22c를 참조하여 설명한다. 도 21a 내지 도 21c 및 도 22a 내지 도 22c에 도시된 반도체 장치의 구성요소들 중 상당수는 도 17a 및 도 17b, 도 18a 내지 도 18c, 도 19a 내지 도 19c, 및 도 20a 내지 도 20d에 나타낸 반도체 장치와 유사하기 때문에, 차이점에 대하여만 설명한다는 점에 유의한다.
도 21a에 나타낸 트랜지스터(150)는 오목부(홈부)를 갖는 산화물 반도체층(106a)을 포함한다. 오목부는 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b)을 형성할 때의 에칭에 의해 형성된다는 점에 유의한다. 따라서, 오목부는 게이트 전극층(114)과 중첩하는 영역에 형성된다. 오목부는 채널 형성 영역 내의 반도체층의 두께를 감소시킬 수 있으므로, 이에 의해 단채널 효과의 방지에 기여한다.
도 21b에 나타낸 트랜지스터(150)는 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b) 위에 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b)과 대략 동일한 형상을 갖는 절연층(109a) 및 절연층(109b)을 포함한다. 이 경우, 소스 또는 드레인 전극층과 게이트 전극층 사이의 용량(소위, 게이트 용량)이 저감될 수 있다고 하는 장점이 있다. "대략 동일"이라는 표현은 반드시 엄밀하게 동일한 것을 의미하는 것은 아니며, 동일한 것으로 간주할 수 있음을 의미한다. 예를 들어, 하나의 에칭 처리에 의해 형성되는 차이는 허용가능하다. 또한, 두께가 동일할 필요는 없다.
도 21c에 나타낸 트랜지스터(150)는 오목부(홈부)를 갖는 산화물 반도체층(106a)을 포함하며, 또한 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b) 위에, 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b)과 대략 동일한 형상을 갖는 절연층(109a) 및 절연층(109b)을 포함한다. 즉, 도 21c에 나타낸 트랜지스터(150)는 도 21a의 트랜지스터(150)의 특징과 도 21b의 트랜지스터(150)의 특징을 갖는다. 이러한 구성으로부터 얻어지는 효과는 도 21a 및 도 21b의 경우에 얻어지는 효과와 마찬가지이다.
도 22a에 나타낸 트랜지스터(150)는 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b)이 산화물 반도체층(106a)와 접하는 부분에 산소를 추출하는 능력이 낮은 재료(질화 티타늄, 질화 텅스텐, 백금 등의 산소와의 친화도가 낮은 재료)로 형성되는 도전층(107a) 및 도전층(107b)을 포함한다. 산소 추출의 능력이 낮은 도전층을 사용함으로써, 산소의 추출로 인한 n형화가 방지될 수 있으므로, 불균일한 n형화 등에 기인하는 트랜지스터 특성에의 악영향이 방지될 있다.
도 22a에서는 2층 구조의 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b)이 채용되고 있지만, 개시되는 발명의 일 실시형태는 이에 한정되지 않는다. 산소를 추출하는 능력이 낮은 재료로 형성되는 도전층의 단층 구조 또는 3층 이상을 포함하는 적층 구조를 가질 수 있다는 점에 유의한다. 단층 구조인 경우에는, 예를 들어, 질화 티타늄막의 단층 구조가 채용될 수 있다. 적층 구조인 경우에는, 예를 들어, 질화 티타늄막과 티타늄막의 2층 구조가 채용될 수 있다.
도 22b에 나타낸 트랜지스터(150)는 상부 전체의 결정 영역(110)을 포함하는 산화물 반도체층(106a)을 포함하고 있다. 도 17a 및 도 17b, 도 18a 내지 도 18c, 도 19a 내지 도 19c, 및 도 20a 내지 도 20d의 경우에 비하여, 결정 영역(110)이 더 광범위하다. 결정 영역(110)은 도전층(108)의 형성 전에 열처리(제1 열처리)에 의해 형성된다. 이 경우, 제1 열처리가 제2 열처리를 겸하게 되기 때문에, 제2 열처리는 생략될 수 있다. 즉, 제작 공정의 개수가 저감될 수 있다. 또한, 산화물 반도체층(106a)의 이방성이 한층 향상될 수 있다.
도 22c에 나타낸 트랜지스터(150)는 소스 또는 드레인 전극층(108a) 및 소스 또는 드레인 전극층(108b)이 산화물 반도체층(106a)과 접하는 부분에 산소를 추출하는 능력이 낮은 재료(산소와의 친화도가 낮은 재료)로 형성되는 도전층(107a) 및 도전층(107b)을 포함하며, 또한 상부 전체에 결정 영역(110)을 갖는 산화물 반도체층(106a)을 포함한다. 즉, 도 22c에 도시된 트랜지스터(150)는 도 22a의 트랜지스터(150)의 특징과 도 22b의 트랜지스터(150)의 특징을 갖는다. 이러한 구성으로부터 얻어지는 효과는 도 22a 및 도 22b의 경우에 얻어지는 효과와 마찬가지이다.
또한, 상기 실시형태에서 기재한 바와 같이, 하부에 산화물 반도체 이외의 재료(예컨대, 실리콘)를 포함하는 트랜지스터(250)를 포함하며, 상부에 산화물 반도체를 포함하는 트랜지스터(150)를 포함하는 구성이 채용될 수도 있다(도 16 참조). 산화물 반도체를 포함하는 트랜지스터(150)의 구성은 도 17a 및 도 17b 등에 나타낸 트랜지스터(150)와 유사하다. 세부사항에 대하여는, 상기 실시형태를 참조할 수 있다.
전술한 바와 같이, 개시되는 발명의 일 실시형태는 다양한 형태로 변형될 수 있다. 또한, 변형예는 상기의 예에 한정되지 않는다. 예를 들어, 도 21a, 도 21b, 도 21c, 도 22a, 도 22b, 도 22c 등의 구조들은 또 다른 변형예로서 결합될 수도 있다. 물론, 명세서 등에 기재의 범위 내에서 추가, 생략 등이 가능하다고 할 수 있다.
본 실시형태에 기재된 구성, 방법 등은 다른 실시형태들에 기재된 구성, 방법 등과 적절하게 결합될 수 있다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태 중 임의의 것에 따른 반도체 장치를 포함하는 전자기기의 예에 대하여 도 23a 내지 도 23f를 참조하여 설명한다. 상기 실시형태들 중 임의의 것에 따른 반도체 장치는 종래에 없는 우수한 특성을 갖는다. 따라서, 반도체 장치를 이용하여 신규한 구성의 전자기기가 제공될 수 있다.
도 23a는 상기 실시형태들 중 임의의 것에 따른 반도체 장치를 포함하는 노트북 퍼스널 컴퓨터이며, 본체(301), 하우징(302), 표시부(303), 키보드(304) 등을 포함하고 있다. 개시되는 발명에 따른 반도체 장치는 집적화되어, 회로 기판 등에 실장되어, 하우징(302)의 내부에 탑재된다. 또한, 개시되는 발명에 따른 반도체 장치는 표시부(303)에 적용될 수 있다. 개시되는 발명에 따른 반도체 장치를 집적화된 회로 기판 등에 적용하는 것으로 고속의 회로 동작이 실현될 수 있다. 또한, 개시되는 발명에 따른 반도체 장치를 표시부(303)에 적용하는 것으로 고품질의 화상이 표시될 수 있다. 전술한 바와 같이 개시되는 발명에 따른 반도체 장치를 퍼스널 컴퓨터에 적용하는 것으로 뛰어난 성능의 퍼스널 컴퓨터가 제공될 수 있다.
도 23b는 상기 실시형태들 중 임의의 것에 따른 반도체 장치를 포함하는 휴대 정보 단말(PDA)을 나타낸다. 본체(311)에는 표시부(313), 외부 인터페이스(315), 조작 버튼(314) 등이 설치되어 있다. 또한, 조작용의 부속품으로서, 스타일러스(312)가 설치되어 있다. 개시되는 발명에 따른 반도체장치는 집적화되어, 회로 기판 등에 실장되어, 본체(311)에 탑재된다. 또한, 표시부(313)에 개시되는 발명에 따른 반도체장치가 적용될 수 있다. 집적화된 회로 기판 등에 개시되는 발명에 따른 반도체 장치를 적용하는 것으로 고속의 회로 동작이 실현될 수 있다. 또한, 표시부(313)에 개시되는 발명에 따른 반도체 장치를 적용하는 것으로 고품질의 화상이 표시될 수 있다. 개시되는 발명에 다른 반도체 장치를 휴대 정보 단말(PDA)에 적용하는 것으로 고성능의 휴대 정보 단말(PDA)이 제공될 수 있다.
도 23c는 상기 실시형태들 중 임의의 것에 따른 반도체 장치를 포함하는 전자 페이퍼의 일례로서 전자 서적(320)을 나타내고 있다. 전자 서적(320)은 하우징(321)과 하우징(323)인 2개의 하우징을 포함하고 있다. 하우징(321)과 하우징(323)은 힌지(337)에 의해 결합되어, 축으로서 힌지(337)를 이용하여 전자 서적(320)이 개폐될 수 있다. 이러한 구성에 의해, 전자 서적(320)은 종이 서적처럼 사용될 수 있다.
하우징(321)은 표시부(325)를 포함하며, 하우징(323)은 표시부(327)를 포함하고 있다. 개시되는 발명에 따른 반도체 장치는 집적화되어, 회로 기판 등에 실장되어, 하우징(323) 또는 하우징(321)의 내부에 탑재된다. 표시부(327)에는 개시되는 발명에 따른 반도체 장치가 적용될 수 있다. 표시부(325) 및 표시부(327)는 계속 화면을 표시하거나, 다른 화면을 표시할 수 있다. 다른 화면을 표시하는 구성은, 우측의 표시부(도 23c에서는 표시부(325))에 텍스트를 표시하고, 좌측의 표시부(도 23c에서는 표시부(327))에 화상을 표시시킬 수 있다. 집적화된 회로 기판 등에 개시되는 발명에 따른 반도체 장치를 적용하는 것으로 고속의 회로 동작이 실현될 수 있다. 표시부(327)에 개시되는 발명에 따른 반도체 장치를 적용하는 것으로 고품질의 화상이 표시될 수 있다.
도 23c는 하우징(321)에 조작부 등이 구비되는 예를 나타내고 있다. 예를 어, 하우징(321)에는 전원(331), 조작 키(333), 스피커(335) 등이 구비되어 있다. 조작 키(333)는 페이지가 넘어가도록 한다. 하우징의 표시부와 동일면에 키보드, 포인팅 장치 등이 또한 제공될 수도 있다는 점에 유의한다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속가능한 단자 등), 기록 매체 삽입부 등이 설치될 수도 있다. 전자 서적(320)은 전자 사전으로서의 기능할 수도 있다.
또한, 전자 서적(320)은 무선으로 정보를 송수신할 수 있다. 무선 통신을 통하여, 전자 서적 서버로부터 소망하는 서적 데이터 등이 구매되어 다운로드될 수도 있다.
전자 페이퍼는 데이터를 표시할 수 있는 한 모든 분야에서 전자 장치에 대하여 사용될 수 있다는 점에 유의한다. 예를 들어, 전자 서적뿐만 아니라 포스터, 전철 등의 운송수단 내의 광고, 크레디트 카드 등의 각종 카드 등에 적용될 수 있다. 전술한 바와 같이 개시되는 발명에 따른 반도체 장치를 전자 페이퍼에 적용하는 것으로 우수한 성능의 전자 페이퍼가 제공될 수 있다.
도 23d는 상기 실시형태들 중 임의의 것에 따른 반도체 장치를 포함한 휴대전화기를 나타내고 있다. 휴대전화기는 하우징(340)과 하우징(341)인 2개의 하우징을 포함하고 있다. 하우징(341)은 표시 패널(342), 스피커(343), 마이크로폰(344), 포인팅 장치(346), 카메라용 렌즈(347), 외부 접속 단자(348) 등을 포함하고 있다. 하우징(340)은 휴대전화기를 충전하기 위한 태양 전지(349), 외부 메모리(350) 등을 포함하고 있다. 안테나는 하우징(341)에 내장되어 있다. 개시되는 발명에 따른 반도체 장치는 집적화되어, 회로 기판 등에 실장되어, 하우징(340 또는 341)의 내부에 탑재된다.
표시 패널(342)은 터치 패널 기능을 갖는다. 도 23d에는 화상으로서 표시되는 복수의 조작 키(345)가 점선으로 나타내어져 있다. 표시 패널(342)에, 개시되는 발명에 따른 반도체 장치가 적용될 수 있다. 표시 패널(342)에 개시되는 발명에 따른 반도체 장치를 적용하는 것으로 고품질의 화상이 표시될 수 있다. 휴대전화기는 태양 전지(349)로부터 출력되는 전압을 각 회로에 필요한 전압으로 증대시키기 위한 승압 회로를 포함하고 있다는 점에 유의한다. 휴대전화기는 상기 구성 이외에 비접촉 IC 칩, 소형 기록 장치 등이 형성된 구조를 가질 수 있다.
표시 패널(342)은 적용 모드에 따라서 적절하게 표시의 배향을 변화시킨다. 또한, 표시 패널(342)과 동일한 면에 카메라 렌즈(347)가 설치되어 있어서, 화상 전화기로서 사용될 수 있다. 스피커(343) 및 마이크로폰(344)은 음성 통화뿐만 아니라 화상 전화, 녹음, 재생 등에서 사용될 수 있다. 또한, 도 23d에 도시된 바와 같이 전개하고 있는 상태의 하우징(340 및 341)은 슬라이드하여 서로 겹치게 될 수 있다. 따라서, 휴대 전화의 크기를 줄일 수 있으며, 이는 휴대 전화를 휴대하는 것을 적합하게 한다.
외부 접속 단자(348)는 AC 어댑터, USB 케이블 등의 각종 케이블에 접속 가능하여, 휴대 전화기가 충전되거나, 데이터 통신을 수행할 수 있다. 또한, 휴대 전화기는 외부 메모리 슬롯(350)에 기록 매체를 삽입함으로써 보다 대량의 데이터를 보존하고 전달할 수 있다. 또한, 상기 기능 이외에도, 적외선 통신 기능, 텔레비전 수신기능 등이 제공될 수도 있다. 개시되는 발명에 따른 반도체 장치를 휴대전화기에 적용하는 것으로, 고성능의 휴대전화기가 제공될 수 있다.
도 23e는 상기 실시형태들 중 임의의 것에 따른 반도체 장치를 포함하는 디지털 카메라를 나타내고 있다. 디지털 카메라는 본체(361), 표시부 A(367), 접안부(363), 조작 스위치(364), 표시부 B(365), 배터리(366) 등을 포함하고 있다. 개시되는 발명에 따른 반도체 장치는 표시부 A(367) 또는 표시부 B(365)에 적용될 수 있다. 표시부 A(367) 또는 표시부 B(365)에 개시되는 발명에 따른 반도체 장치를 적용하는 것으로, 고품질의 화상이 표시될 수 있다. 개시되는 발명에 따른 반도체 장치를 디지털 카메라에 적용하는 것으로, 고성능의 디지털 카메라가 제공될 수 있다.
도 23f는 상기 실시형태들 중 임의의 것에 따른 반도체 장치를 포함하는 텔레비전 장치를 나타내고 있다. 텔레비전 장치(370)에서는, 하우징(371)에 표시부(373)가 탑재되어 있다. 표시부(373) 위에 화상이 표시될 수 있다. 여기서, 스탠드(375)에 의해 하우징(371)이 지지된다. 표시부(373)에 개시되는 발명에 따른 반도체 장치를 적용하는 것으로 스위칭 소자의 고속 동작이 성취될 수 있으며, 표시부(373)의 면적의 증대가 실현될 수 있다.
텔레비전 장치(370)는 하우징(371)에 포함되어 있는 조작 스위치 또는 리모트 컨트롤러(380)에 의해 조작될 수 있다. 리모트 컨트롤러(380)에 포함되어 있는 조작 키(379)로 채널과 음량이 제어될 수 있으며, 이에 따라 표시부(373) 위에 표시되는 화상들이 제어될 수 있다. 또한, 리모트 컨트롤러(380)에는 리모트 컨트롤러(380)로부터 출력되는 정보를 표시하는 표시부(377)가 제공될 수 있다.
텔레비전 장치(370)는 수신기, 모뎀 등을 포함하는 것이 바람직하다. 수신기는 텔레비전 장치(370)로 하여금 일반 텔레비전 방송을 수신할 수 있도록 한다. 또한, 텔레비전 장치(370)는, 모뎀을 통한 유선 또는 무선 접속에 의한 통신 네트워크에 접속되는 경우, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 사이, 수신자들 사이 등)의 데이터 통신을 행할 수 있다. 개시되는 발명에 따른 반도체 장치를 텔레비전 장치에 적용하는 것으로, 고성능의 텔레비전 장치가 제공될 수 있다.
본 실시형태에 기재된 구성, 방법 등은 다른 실시형태들에 기재된 구성, 방법 등의 임의의 것과 적절하게 조합될 수 있다.
본 출원은, 일본 특허청에 2009년 12월 4일 출원한 일본 특허출원 제2009-276334호에 기초한 것으로서, 그 전체 내용이 본 명세서에 참고로 원용된다.
100: 기판, 101: 도전층, 101a: 게이트 전극층, 102: 절연층, 106: 산화물 반도체층, 106a: 산화물 반도체층, 107a: 도전층, 107b: 도전층, 108: 도전층, 108a: 소스 또는 드레인 전극층, 108b: 소스 또는 드레인 전극층, 109a: 절연층, 109b: 절연층, 110: 결정 영역, 112: 게이트 절연층, 114: 게이트 전극 층, 116: 층간 절연층, 118: 층간 절연층, 150: 트랜지스터, 200: 기판, 206: 소자 분리 절연층, 208a: 게이트 절연층, 210a: 게이트 전극층, 214: 불순물 영역, 216: 채널 형성 영역, 218: 측벽 절연층, 220: 고농도 불순물 영역, 224: 금속 화합물 영역, 226: 층간 절연층, 228: 층간 절연층, 230a: 소스 또는 드레인 전극층, 230b: 소스 또는 드레인 전극층, 230c: 전극층, 234: 절연층, 236a: 전극층, 236b: 전극층, 236c: 전극층, 250: 트랜지스터, 254a: 전극층, 254b: 전극층, 254c: 전극층, 254d: 전극층, 254e: 전극층, 256: 절연층, 258a: 전극층, 258b: 전극층, 258c: 전극층, 258d: 전극층, 301: 본체, 302: 하우징, 303: 표시부, 304: 키보드, 311: 본체, 312: 스타일러스, 313: 표시부, 314: 조작 버튼, 315: 외부 인터페이스, 320: 전자 서적, 321: 하우징, 323: 하우징, 325: 표시부, 327: 표시부, 331: 전원 스위치, 333: 조작 키, 335: 스피커, 337: 힌지, 340: 하우징, 341: 하우징, 342: 표시 패널, 343: 스피커, 344: 마이크로폰, 345: 조작 키, 346: 포인팅 장치, 347: 카메라 렌즈, 348: 외부 접속 단자, 349: 태양 전지, 350: 외부 메모리 슬롯, 361: 본체, 363: 접안부, 364: 조작 스위치, 365: 표시부(B), 366: 배터리, 367: 표시부(A), 370: 텔레비전 장치, 371: 하우징, 373: 표시부, 375: 스탠드, 377: 표시부, 379: 조작 키, 380: 리모트 컨트롤러

Claims (4)

  1. 반도체 장치로서,
    산화물 반도체층과,
    상기 산화물 반도체층의 아래에 배치된 제1 게이트 전극층과,
    상기 산화물 반도체층의 위에 배치된 제2 게이트 전극층과,
    상기 산화물 반도체층의 위에 설치되며, 상기 산화물 반도체층과 전기적으로 접속된 소스 전극층 및 드레인 전극층과,
    상기 소스 전극층과 접하는 제1 절연층과,
    상기 드레인 전극층과 접하는 제2 절연층
    을 포함하고,
    상기 제1 절연층의 상면 및 측면, 상기 제2 절연층의 상면 및 측면, 상기 소스 전극층의 측면, 상기 드레인 전극층의 측면 및 상기 산화물 반도체층의 상면은, 제3 절연층과 접하는 영역을 포함하고,
    상기 제1 게이트 전극층과 상기 산화물 반도체층 사이에 배치된 제4 절연층을 포함하는, 반도체 장치.
  2. 반도체 장치로서,
    산화물 반도체층과,
    상기 산화물 반도체층의 아래에 배치된 제1 게이트 전극층과,
    상기 산화물 반도체층의 위에 배치된 제2 게이트 전극층과,
    상기 산화물 반도체층의 위에 설치되며, 상기 산화물 반도체층과 전기적으로 접속된 소스 전극층 및 드레인 전극층과,
    상기 소스 전극층과 접하는 제1 절연층과,
    상기 드레인 전극층과 접하는 제2 절연층과,
    상기 소스 전극층의 위, 또한 상기 드레인 전극층의 위에 배치된 제3 절연층과,
    상기 제1 게이트 전극층과 상기 산화물 반도체층 사이에 배치된 제4 절연층
    을 포함하고,
    상기 제1 절연층의 상면 및 측면, 상기 제2 절연층의 상면 및 측면, 상기 소스 전극층의 측면, 상기 드레인 전극층의 측면, 상기 산화물 반도체층의 상면 및 상기 제4 절연층의 상면은, 상기 제3 절연층과 접하는 영역을 포함하는, 반도체 장치.
  3. 반도체 장치로서,
    산화물 반도체층과,
    상기 산화물 반도체층의 아래에 배치된 제1 게이트 전극층과,
    상기 산화물 반도체층의 위에 배치된 제2 게이트 전극층과,
    상기 산화물 반도체층의 위에 설치되며, 상기 산화물 반도체층과 전기적으로 접속된 소스 전극층 및 드레인 전극층과,
    상기 소스 전극층과 접하는 제1 절연층과,
    상기 드레인 전극층과 접하는 제2 절연층
    을 포함하고,
    상기 제1 절연층의 상면 및 측면, 상기 제2 절연층의 상면 및 측면, 상기 소스 전극층의 측면, 상기 드레인 전극층의 측면 및 상기 산화물 반도체층의 상면은, 제3 절연층과 접하는 영역을 포함하고,
    상기 제1 게이트 전극층과 상기 산화물 반도체층 사이에 배치된 제4 절연층을 포함하고,
    상기 산화물 반도체층은, 상기 제3 절연층과 접하는 제1 영역과, 상기 소스 전극층과 접하는 제2 영역과, 상기 드레인 전극층과 접하는 제3 영역을 포함하고,
    상기 제1 영역의 막 두께는, 상기 제2 영역의 막 두께 및 상기 제3 영역의 막 두께보다 작은, 반도체 장치.
  4. 반도체 장치로서,
    산화물 반도체층과,
    상기 산화물 반도체층의 아래에 배치된 제1 게이트 전극층과,
    상기 산화물 반도체층의 위에 배치된 제2 게이트 전극층과,
    상기 산화물 반도체층의 위에 설치되며, 상기 산화물 반도체층과 전기적으로 접속된 소스 전극층 및 드레인 전극층과,
    상기 소스 전극층과 접하는 제1 절연층과,
    상기 드레인 전극층과 접하는 제2 절연층과,
    상기 소스 전극층의 위, 또한 상기 드레인 전극층의 위에 배치된 제3 절연층과,
    상기 제1 게이트 전극층과 상기 산화물 반도체층 사이에 배치된 제4 절연층
    을 포함하고,
    상기 제1 절연층의 상면 및 측면, 상기 제2 절연층의 상면 및 측면, 상기 소스 전극층의 측면, 상기 드레인 전극층의 측면, 상기 산화물 반도체층의 상면 및 상기 제4 절연층의 상면은, 상기 제3 절연층과 접하는 영역을 포함하고,
    상기 산화물 반도체층은, 상기 제3 절연층과 접하는 제1 영역과, 상기 소스 전극층과 접하는 제2 영역과, 상기 드레인 전극층과 접하는 제3 영역을 포함하고,
    상기 제1 영역의 막 두께는, 상기 제2 영역의 막 두께 및 상기 제3 영역의 막 두께보다 작은, 반도체 장치.
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