TWI453915B - Thin film transistor - Google Patents

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TWI453915B
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Kazuyoshi Inoue
Shigekazu Tomai
Masashi Kasami
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Idemitsu Kosan Co
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Description

薄膜電晶體 技術領域
本發明係有關於一種薄膜電晶體。更詳言之，係有關於一種包含有由積層結晶質層及非晶質層所構成之氧化物半導體膜的薄膜電晶體。
 背景技術
近年來，隨著液晶或電激發光(Electro Luminescence：EL)技術等的進步，平面顯示器(Flat Panel Display：FPD)正被實用化。該等FPD係藉由場效型薄膜電晶體(Thin Film Transistor：TFT)之主動矩陣電路驅動，該場效型薄膜電晶體係於活性層中使用設於玻璃基板上之非晶質矽薄膜或多結晶矽薄膜。為提升該等FPD之更薄型化、輕量化及耐破損性，正嘗試以輕量並具有可撓性之樹脂基板取代玻璃基板。
使用前述矽薄膜之TFT的製造，因需較高溫之熱程序，故於耐熱性低之樹脂基板上直接形成是困難的。雖有人揭示了使用可以較矽低溫進行成膜之ZnO作為材料之氧化物半導體薄膜的TFT(專利文獻1)，但使用氧化物半導體薄膜之TFT無法得到與使用矽薄膜之TFT相同的充分特性。
雖有人揭示了使用以Zn－Sn氧化物(ZTO)、In－Ga－Zn氧化物(IGZO)等複合氧化物作為材料之TFT(專利文獻2及3)，但非晶質氧化物半導體薄膜容易因周圍環境氣體之影 響改變特性，特別是於真空下會大幅改變其特性(非專利文獻1)。因此，使用非晶質氧化物半導體薄膜之TFT容易產生特性差異，而需嚴密之製造管理。此外，使用非晶質氧化物半導體薄膜之TFT有容易隨時間產生變化、及熱傳導率不佳，而因蓄熱產生劣化等問題。
為解決非晶質氧化物半導體薄膜之問題，亦有人揭示了藉由化學氣相蒸鍍(CVD)成膜SiOx 膜以包覆活性層，形成蝕刻中止層之方法(非專利文獻2)。然而，使用蝕刻中止層之方法除了有光罩片數增加、成本增多等問題外，亦有因成膜SiOx 膜時之電漿使活性層特性劣化的問題。
又，因非晶質氧化物半導體薄膜為非晶質，故對以PAN為代表之蝕刻液等的耐藥品性低，而有半導體膜上之金屬配線未能進行濕式蝕刻、折射率大及多層膜之透射率容易下降等缺點。又，因非晶質氧化物半導體薄膜為非晶質，故會吸附環境氣體中之氧或水等，改變電特性，若不嚴密管理下個程序之環境氣體，則會有產生特性差異、或產率下降之疑慮。
前述方法以外，亦有人揭示了積層透明導電膜改良導電性之方法(專利文獻4)、或使ZnO之一部分結晶化以改良半導體特性之方法(專利文獻5)，但並未有於活性層使用氧化物，以提升穩定性之研究。
【專利文獻1】特開2003－298062號公報【專利文獻2】WO2005/015643號文獻【專利文獻3】WO2005/088726號文獻 【專利文獻4】特開平8－43841號公報【專利文獻5】特開2007－123861號公報
【非專利文獻1】APPLIED PHYSICS LETTERS 90,192101,2007,Donghun Kang et al.
【非專利文獻2】APPLIED PHYSICS LETTERS 90,212114,2007,Minkyu Kim et al.
本發明之目的係提供一種可防止氧氣分壓等周圍環境氣體的影響，並顯示穩定之半導體特性的薄膜電晶體。
 發明揭示
依據本發明，可提供以下之薄膜電晶體等。
1.一種薄膜電晶體，係包含有由積層結晶質層及非晶質層所構成之氧化物半導體膜者。
2.如1之薄膜電晶體，其中前述結晶質層包含有銦，且除了氧以外，全原子中所佔之前述銦的含有率係90原子%以上，100原子%以下。
3.如2之薄膜電晶體，其中前述結晶質層更包含有1種以上之正二價金屬元素。
4.如3之薄膜電晶體，其中前述結晶質層包含有作為正二價金屬元素之鋅。
5.如2~4中任一項之薄膜電晶體，其中前述結晶質層顯示銦之紅綠柱石(bixbite)型結晶構造。
6.如1~5中任一項之薄膜電晶體，其中前述非晶質層包含銦及鋅中之至少1種。
7.如6之薄膜電晶體，其中前述非晶質層包含有銦、鋅及鎵。
8.一種薄膜電晶體，係由透明基材、閘極電極、閘極絕緣膜、氧化物半導體膜、源極電極及汲極電極所構成者，且前述氧化物半導體膜係結晶質層及非晶質層之積層體，前述非晶質層係與閘極絕緣膜連接，前述結晶質層係與前述非晶質層連接，且隔著通道部與源極電極及汲極電極電連接。
9.如8之薄膜電晶體，其中於前述結晶質層上更具有蝕刻中止層。
10.一種薄膜電晶體，係由透明基材、閘極電極、閘極絕緣膜、氧化物半導體膜、源極電極及汲極電極所構成者，且前述氧化物半導體膜係結晶質層及非晶質層之積層體，前述非晶質層係與閘極絕緣膜連接，前述結晶質層係與前述非晶質層連接，又，前述薄膜電晶體具有以包覆前述氧化物半導體膜方式形成之層間絕緣膜，且具有貫通前述層間絕緣膜之通孔，並且前述結晶質層透過前述通孔而與前述源極電極及汲極電極電連接。
11.一種薄膜電晶體，係由透明基材、閘極電極、閘極絕緣膜、氧化物半導體膜、源極電極及汲極電極所構成者，且前述氧化物半導體膜係結晶質層及非晶質層之積層體，前述非晶質層係與閘極絕緣膜連接，前述結晶質層係與前述非晶質層連接，前述閘極絕緣膜係以包覆前述氧化物半導體膜之方式形成，且前述閘極絕緣膜上具有前述閘極電 極。
12.如8~11中任一之薄膜電晶體，其中前述源極電極及前述汲極電極係由金屬薄膜所構成。
13.如8~11中任一之薄膜電晶體，其中前述源極電極及前述汲極電極係由導電性金屬氧化物薄膜所構成。
14.如8~11中任一之薄膜電晶體，其中前述源極電極及前述汲極電極係由金屬薄膜及導電性金屬氧化物薄膜之積層體所構成。
15.如13或14之薄膜電晶體，其中前述導電性金屬氧化物薄膜係由選自於由氧化銦、氧化錫及氧化鋅所構成之群之1種以上金屬氧化物構成。
16.如12或14之薄膜電晶體，其中前述金屬薄膜係選自於由Al、Cu、Mo、W、Ni、Cr、Ag及Au所構成之群之1種以上的金屬構成之合金或積層體。
依據本發明，可提供一種可防止氧氣分壓等周圍環境氣體的影響，並顯示穩定之半導體特性的薄膜電晶體。
圖式簡單說明
第1圖係顯示本發明薄膜電晶體之一實施形態的概略截面圖。
第2圖係顯示本發明薄膜電晶體之其他實施形態的概略截面圖。
第3圖係顯示本發明薄膜電晶體之其他實施形態的概略截面圖。
第4圖係顯示本發明薄膜電晶體之其他實施形態的概 略截面圖。
第5圖係顯示本發明薄膜電晶體之其他實施形態的概略截面圖。
第6圖係顯示本發明薄膜電晶體之其他實施形態的概略截面圖。
第7圖係實施例1中製造之氧化物半導體膜的截面照片。
第8圖係顯示大氣下及真空下(10－3 Pa)實施例1之薄膜電晶體的轉移特性的圖。
第9圖係顯示大氣下及真空下(10－3 Pa)比較例1之薄膜電晶體的轉移特性的圖。
第10圖係實施例17中製作之薄膜電晶體的概略截面圖。
第11圖係實施例18中製作之薄膜電晶體的概略截面圖。
 實施發明之最佳形態
以下，參照圖式說明本發明之薄膜電晶體。
第1圖係顯示包含有由積層結晶質層及非晶質層所構成之氧化物半導體膜的本發明薄膜電晶體之第1實施形態的概略截面圖。
薄膜電晶體1係於基板10及閘極絕緣膜30之間挾持有閘極電極20，且積層有作為活性層之氧化物半導體膜40，該氧化物半導體膜40係於閘極絕緣膜30上積層有由非晶質 層42及結晶質層44所構成者。此外，分別設有源極電極50及汲極電極52，以包覆氧化物半導體膜40，且於氧化物半導體膜40、源極電極50及汲極電極52所包圍之部分形成通道部60。
另外，第1圖之薄膜電晶體1係所謂之通道蝕刻型薄膜電晶體。
本發明之薄膜電晶體1中，作為活性層之氧化物半導體膜40具有積層有非晶質層42及結晶質層44的構造。氧化物半導體膜40因具有結晶質層44，可防止氧氣分壓等周圍環境氣體之影響，可提升薄膜電晶體1之穩定性。提升穩定性之結果，可形成即使於大氣下及真空下之任一環境氣體下，場效移動度及on－off比高，又，顯示常關且夾止清楚之薄膜電晶體1。又，因薄膜電晶體1具有高穩定性，故不需積層蝕刻中止層，而可大面積化。
氧化物半導體膜40之膜厚通常係3~500nm，以5~200nm為佳，更佳者是10~80nm，特佳者為15~60nm。當氧化物半導體膜40之膜厚小於3nm時，有不易形成膜質均勻之氧化物半導體膜的疑慮。另一方面，當氧化物半導體膜40之膜厚大於500nm時，因成膜時間變長，而有生產效率下降之疑慮、及有薄膜電晶體1成為常開，消耗電力變大之疑慮。
非晶質層42之膜厚通常係1~200nm，以2~100nm為佳，較佳者是3~70nm。當非晶質層42之膜厚小於1nm時，有不易成膜之疑慮。另一方面，當非晶質層42之膜厚大於200nm時，有非晶質層42之加工精準度降低、移動度下降之疑慮。
結晶質層44之膜厚以2nm以上為佳，較佳者是5nm以上，更佳者係10nm以上，特佳者為20nm以上。當結晶質層44之膜厚小於2nm時，會有無法保護非晶質層42之疑慮。
又，結晶質層44之膜厚上限可舉例如，200nm。
另外，氧化物半導體膜40只要積層有非晶質層42及結晶質層44的話，並未受到限定，氧化物半導體膜40亦可為例如，具有由3層以上之非晶質層及結晶質層所構成之多層構造。
於積層非晶質層42及結晶質層44所構成之氧化物半導體膜40中，通道形成區域以非晶質層42為佳。當通道形成區域為非晶質層時，即使於氧化物半導體膜彎曲時，仍可減少半導體特性之改變。
本實施形態中，形成閘極電極20、源極電極50及汲極電極52等各電極之材料並未特別限制，可於不損及本發明效果之範圍內使用眾所周知的材料。可使用例如：ITO、IZO、ZnO、SnO2 等透明電極；Al、Ag、Cr、Ni、Mo、Au、Ti、Ta等金屬電極；或包含該等之合金的金屬電極。
閘極電極20、源極電極50、汲極電極52等各電極亦可為積層有相異二層以上之導電層的多層構造。
源極電極50及汲極電極52宜為由金屬薄膜構成之電極、由導電性金屬氧化物薄膜構成之電極、或由金屬薄膜及導電性氧化物薄膜之積層體構成的電極。
前述金屬薄膜宜為選自於由Al、Cu、Mo、W、Ni、Cr、Ag及Au所構成之群之1種以上金屬構成之合金或積層體。
又，前述導電性金屬氧化物薄膜宜為選自於由氧化銦、氧化錫及氧化鋅所構成之群之1種以上之金屬氧化物構成。
薄膜電晶體1驅動時，閘極電極20、源極電極50及汲極電極52之電壓通常為100V以下，以50V以下為佳，較佳者是20V以下，更佳者係5V以下。當該等電極之電壓大於100V時，有薄膜電晶體1之消耗電力變大，實用性下降疑慮。
形成閘極絕緣膜30之材料並未特別限制。可於不損及本發明效果之範圍內使用眾所周知的材料。可使用例如：SiO2 、SiNx 、Al2 O3 、Ta2 O5 、TiO2 、MgO、ZrO2 、CeO2 、K2 O、Li2 O、Na2 O、Rb2 O、Sc2 O3 、Y2 O3 、Hf2 O3 、CaHfO3 、PbTi3 、BaTa2 O6 、SrTiO3 、AlN等氧化物(另外，x係例如4/3±0.1)。該等中亦以SiO2 、SiNx 、Al2 O3 、Y2 O3 、Hf2 O3 、CaHfO3 為佳，較佳者是SiO2 、SiNx 、Y2 O3 、Hf2 O3 、CaHfO3 ，特佳者為SiNx 。另外，SiNx 以混合有氫為佳。
前述氧化物之氧氣數，亦可未必與化學計算比率相同(亦可為例如，SiO2 或SiOx )。
閘極絕緣膜30亦可為積層有相異之2層以上閘極絕緣膜的構造。又，閘極絕緣膜30亦可為結晶質、多結晶質及非晶質之任一者，由容易製造之觀點來看，以多結晶質或非晶質為佳。
閘極絕緣膜30亦可使用聚(4－乙烯苯酚)(poly(4－vinylphenol))(PVP)、聚對二甲苯基等有機絕緣膜。又，閘極絕緣膜30亦可具有無機絕緣膜及有機絕緣膜等2層 以上積層構造。
薄膜電晶體1之通道寬度W及通道長度長L之比W/L通常係0.1~100，以1~20為佳，特佳者為2~8。當W/L大於100時，有漏電流增加、on－off比下降之疑慮。另一方面，當W/L小於0.1時，則有場效移動度下降、夾止不清楚之疑慮。
通道長度長L通常係0.1~1000μm，以1~100μm為佳，更佳者係2~10μm。當通道長度L小於0.1μ時，將不易工業製造，且有短通道效果顯現、漏電流變大之疑慮。另一方面，當通道長度L大於1000μm時，有元件過大、驅動電壓變大等疑慮。
薄膜電晶體1之場效移動度通常係1cm2 /Vs以上，以5cm2 /Vs以上為佳，較佳者是18cm2 /Vs以上，更佳者係30cm2 /Vs以上，特佳者為50cm2 /Vs以上。當薄膜電晶體之場效移動度小於1cm2 /Vs時，有交換速率變慢之疑慮。
薄膜電晶體1之on－off比通常係103 以上，以104 以上為佳，較佳者是105 以上，更佳者係106 以上，特佳者為107 以上。
薄膜電晶體1之閾值電壓(Vth)通常係0.01~5V，以0.05~3V為佳，較佳者是0.1~2V，更佳者係0.2V~1.0V。當閾值電壓小於0.01V時，有因較0.01V小之變動而成為常開之疑慮。另一方面，當閾值電壓大於5V時，有薄膜電晶體之消耗電力變大的疑慮。
本發明薄膜電晶體1之閾值電壓差△Vth(＝Vth(大氣)－Vth(真空))以5V以下為佳，較佳者是3V以下，更佳者係 2V以下，特佳者為1V以下。當閾值電壓之差大於5V時，有閾值差異變大，於顯示器中使用薄膜電晶體時，有需要複雜之補償電路的疑慮。
第2圖係顯示本發明薄膜電晶體之第2實施形態的截面圖。
以下，將與第1圖相同之構件附上相同之參照號碼，並省略其說明。
薄膜電晶體2除了於氧化物半導體膜41中，結晶質層及非晶質層間之邊界並不清楚以外，具有與第一實施形態之薄膜電晶體1相同的構造。
本發明中，氧化物半導體膜只要具有結晶質層及非晶質層的話，即使層間之邊界並不清楚亦可。亦可為例如，結晶性、組成等階段性地變化者。
第3圖係顯示本發明薄膜電晶體之第3實施形態的截面圖。
薄膜電晶體3除了於閘極絕緣膜30上設置保護膜70，以包覆氧化物半導體膜40、源極電極50、汲極電極52以外，具有與第1實施形態之薄膜電晶體1相同的構造。
保護膜70可使用例如：由與SiNx 、SiO2 等絕緣膜相同之材料所構成之膜、或醯亞胺、聚對二甲苯基等有機絕緣膜。又，亦可使用積層及/或混合有無機絕緣膜及有機絕緣膜之保護膜。
第4圖係顯示本發明薄膜電晶體之第4實施形態的截面圖。
薄膜電晶體4除了於氧化物半導體膜40上設有蝕刻中止層80以外，具有與第1實施形態之薄膜電晶體1相同之構造。
另外，薄膜電晶體4係所謂之蝕刻中止層型薄膜電晶體。
蝕刻中止層80可舉由SiNx 等構成之層為例，藉將其設置於氧化物半導體膜上，可使薄膜電晶體4之穩定性提升。
第5圖係顯示本發明薄膜電晶體之第5實施形態的截面圖。
薄膜電晶體5具有為包覆氧化物半導體膜40所設置之層間絕緣膜90，且該層間絕緣膜90具有2個通孔100。氧化物半導體膜40透過通孔100，與源極電極50及汲極電極52電連接，且藉由2個通孔100源極電極50及汲極電極52成為確切被分割之構造。具有此種構造之薄膜電晶體係稱為通孔型薄膜電晶體，可確切且簡易地製造源極電極50及汲極電極52，改善產率並可預期製造原價之成本下降。
層間絕緣膜90可使用例如：SiNx 、SiO2 等無機物、或醯亞胺、聚對二甲苯基等有機絕緣物。又，亦可舉例如，由積層及/或混合有無機物及有機物構成之膜。又，其厚度可舉例如，50~500nm。
第6圖係顯示本發明薄膜電晶體之第6實施形態的截面圖。
薄膜電晶體6於基板上積層有由非晶質層42及結晶質層44構成之氧化物半導體膜40。積層有閘極絕緣膜30以包 覆該氧化物半導體膜40，且於閘極絕緣膜30上積層有閘極電極20。
具有此種構造之薄膜電晶體係稱為上部閘極型薄膜電晶體，因可以較少之製造程序製造，故可期待製造原價之成本下降。
本發明之薄膜電晶體適用於邏輯電路、記憶電路、差動放大電路等積體電路。此外，本發明之薄膜電晶體適用於靜電誘發型電晶體、肖特基屏障型電晶體、肖特基二極體、電阻元件。
以下，具體說明本發明薄膜電晶體中使用之由積層結晶質層及非晶質層所構成之氧化物半導體膜。
本發明中，結晶層係可於電子顯微鏡像中確認包含結晶之層，而非晶質層係無法於電子顯微鏡像中確認包含結晶之層。
結晶層亦可為單結晶膜、外延膜及多結晶膜之任一者，由工業生產容易且可大面積化來看，以外延膜及多結晶膜為佳，特佳者為多結晶膜。
當結晶質層為多結晶膜時，該多結晶膜以由奈米結晶構成者為佳。由X射線繞射使用Scherrer’s equation(謝樂方程式)求得之平均結晶粒徑通常為500nm以下，以300nm以下為佳，較佳者是150nm以下，更佳者係80nm以下。當大於500nm時，會有將電晶體細微化時之差異變大的疑慮。
結晶質層以包含有銦元素為佳。
當結晶質層包含有銦元素時，除了氧以外，全原子中 所佔之銦元素的含有率係以90原子%以上，100原子%以下為佳，較佳者是91原子%以上，99原子%以下。當銦元素之含有率小於90原子%時，結晶質層之結晶化溫度會變高，除了有結晶質層之積層變得困難的疑慮，亦有所得之薄膜電晶體的移動度下降之疑慮。
結晶質層宜更包含有1種以上之正二價金屬元素。正二價金屬元素係離子狀態下之價數可取得正二價的元素，當結晶質層包含有正三價金屬元素之銦時，若結晶質層更含有正二價金屬元素時，可控制因缺氧而產生之電子，並可保持低載子密度。
前述正二價金屬元素，可舉例如：Zn、Be、Mg、Ca、Sr、Ba、Ti、V、Cr、Mn、Fe、Co、Ni、Pd、Pt、Cu、Ag、Cd、Hg、Sm、Eu、Yb等，由有效率地控制載子濃度之觀點來看，以Zn、Mg、Mn、Co、Ni、Cu及Ca為佳。
前述較佳之正二價金屬元素中，由藉由添加以控制載子效果之觀點來看，較佳者是Cu及Ni，由透射率及能隙寬度之觀點來看，較佳者是Zn及Mg。
該等正二價金屬元素亦可於不損及本發明效果之範圍內組合複數使用。
當結晶質層包含銦元素及正二價金屬元素時，銦[In]與正二價金屬元素[X]之原子比[X/(X＋In)]以0.0001~0.13為佳。
當原子比[X/(X＋In)]小於0.0001時，正二價金屬元素之含有率少，有無法控制載子數之疑慮。另一方面，當原子 比[X/(X＋In)]大於0.13時，結晶質層及非晶質層之界面或結晶質層的表面會容易變質而不穩定，且結晶質層之結晶化溫度變高，而不易結晶化，載子濃度變高，孔移動度下降，於使電晶體驅動時有閾值電壓變動、及驅動不穩定之疑慮。
又，當結晶質層包含有氧化銦及正二價金屬元素之氧化物時，通常宜相對於結晶質層質量，將氧化銦及正二價金屬元素之氧化物的合計質量設為50質量%，以65質量%以上為佳，較佳者是80質量%以上，更佳者係90質量%以上，特佳者為95質量%以上。當氧化銦及正二價金屬元素之氧化物的合計質量小於50質量%時，會有氧化物半導體膜之移動度下降等，無法充分顯現本發明效果之疑慮。
結晶質層亦可更包含有正三價金屬元素。正三價金屬元素係離子狀態下之價數可取得正三價的元素。
前述正三價金屬元素可舉例如：Ga、Al、La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu等。亦可包含有2種以上之正三價金屬元素。
當結晶質層更含有微量之Sn等正四價金屬元素時，Zn等正二價金屬元素會相對於正三價金屬元素之銦，取得價數之均衡，可達成結晶質層之穩定化。但是，當結晶質層包含有多量之正四價金屬元素時，載子密度會過多，於作為薄膜電晶體時，有關閉電流變高之疑慮。正四價金屬元素之含有量宜為結晶質層所包含之正三價金屬元素的0.01原子%~10原子%。
當以質量定義正四價金屬元素之含有量時，正四價金 屬元素之含有量相對於結晶質層全體的質量，以3質量%以下為佳，較佳者是2質量%以下，特佳者為1質量%以下。當正四價金屬元素之含有量大於3質量%時，有無法將載子密度控制成低濃度之疑慮。
例如，藉由使結晶質層包含選自於由銦、鋅(正二價金屬元素)、鎵(正三價金屬元素)及錫(正四價金屬元素)所構成之群之至少1種以上，可實現高移動度。另外，可藉由調整結晶質層成膜時之環境氣體中的氧氣分壓、及環境氣體中的H2 O及H2 含有量，控制結晶質層之移動度。
結晶層以顯示銦之紅綠柱石型結晶構造為佳。藉使結晶層為紅綠柱石構造，可提高孔移動度。可藉由X射線繞射確認紅綠柱石型結晶構造。
非晶質層以包含有銦、鋅、錫及鎵中至少1種為佳，較佳者是包含有銦、鋅及鎵。當非晶質層包含有大如5S軌道之銦時，即使為非晶質仍可得移動度高之氧化物半導體膜。另一方面，當非晶質層包含有鋅時，可為非晶質層之結晶化溫度上升、移動度不下降，且穩定之非晶質層。此外，當非晶質層包含有鎵時，非晶質層之載子密度會輕易地減少，可穩定作為氧化物半導體膜之半導體的性能。
包含有結晶質層及非晶質層之元素的組合，宜為結晶質層包含有銦及鋅，且非晶質層包含有銦、鋅及鎵之組合。
本發明中，以結晶質層之導電率低於非晶質層之導電率為佳。藉使結晶質層之導電率低於非晶質層之導電率，可減小源極．汲極間之漏電流。
本發明中，以結晶質層之載子密度低於非晶質層之載子密度為佳。藉使結晶質層之載子密度低於非晶質層之載子密度，可減小源極．汲極間之漏電流。
結晶質層之比電阻及非晶質層之比電阻並無限制，但當結晶質層之比電阻高於非晶質層之比電阻時，可減小源極．汲極間之漏電流故為佳。
氧化物半導體膜之比電阻以10－1 ~108 Ω cm為佳，較佳者是10－1 ~107 Ω cm，特佳者為101 ~106 Ω cm。氧化物半導體膜之比電阻可藉由四探針法測定。
當氧化物半導體膜之比電阻小於10－1 Ω cm時，電容易於氧化物半導體膜中流動，而有氧化物半導體膜未能進行作為半導體薄膜機能之疑慮。另一方面，當氧化物半導體膜之比電阻大於108 Ω cm時，氧化物半導體膜會有不施加強大電場的話，便無法進行作為半導體機能之疑慮。
氧化物半導體膜之載子密度以小於1018 cm－3 為佳，較佳者是小於2×1017 cm－3 ，更佳者係小於1017 cm－3 ，特佳者為小於2×1016 cm－3 。當氧化物半導體膜之載子密度為1018 cm－3 以上時，會有無法驅動薄膜電晶體、或即使驅動仍成為常開使消耗電力變大之疑慮。
氧化物半導體膜之載子密度的下限可舉例如，1014 cm－3 。
氧化物半導體膜之導電帶及價電子帶之能量帶間隙以2.8eV以上為佳，較佳者是3.0eV以上，更佳者係3.1eV以上，特佳者為3.5eV以上。當前述能量帶間隙小於2.8eV時， 於照射可見光時，氧化物半導體膜之價電子帶的電子被激發而顯示導電性，有容易產生漏電流之疑慮。
另外，前述能量帶間隙之上限可舉例如，4.5eV。
本發明之由積層結晶質層及非晶質層所構成之氧化物半導體膜可藉由以下方法製造，係使用第1目標物於基板上形成非晶質層，並於成膜的同時藉由基板溫度加熱處理非晶質層，以作為結晶質層，再使用第2目標物於結晶質層上形成非晶質層的方法。
具體而言，可使用以下方法製造，係使用包含有預定成分之(例如，銦元素及正二價金屬元素)目標物，於高溫之基板上形成非晶質氧化物半導體膜，並於成膜的同時藉由基板溫度進行加熱處理，以作為結晶質層，再使用包含有預定成分之其他目標物於該結晶質層上形成非晶質氧化物半導體膜(非晶質層)的方法。
本發明之由積層有結晶質層及非晶質層所構成之氧化物半導體膜亦可藉由以下方法製造，係使用第1目標物於基板上形成第1非晶質層，再使用第2目標物於第1非晶質層上形成第2非晶質層，並將由第1非晶質層及第2非晶質層構成之積層體進行加熱處理的方法。
具體而言，使用包含有預定成分之目標物於基板上形成非晶質氧化物半導體膜，再使用其他目標物更於該非晶質氧化物半導體膜上形成非晶質氧化物半導體膜，以成為含有成分相異之2層非晶質氧化物半導體膜，最後藉加熱處理僅使表面結晶化，可製造由積層有結晶質層及非晶質層 所構成之氧化物半導體膜。
另外，於前述該等氧化物半導體膜之製造方法中，亦可連續使用相同之目標物。
利用基板溫度可於形成非晶質氧化物半導體膜時同時結晶化，積層結晶質層之方法可使製造程序簡略化。另一方面，藉由於形成非晶質氧化物半導體膜後，進行加熱處理而作為結晶質層之方法，除了可提高所得之結晶質層的移動度及結晶性、降低氧化物半導體膜之膜應力，亦可均勻地於大面積結晶化，可輕易地控制載子。
本發明中，因可得優良之氧化物半導體膜，故宜使用藉於形成非晶質氧化物半導體膜後，進行加熱處理而作為結晶質層之方法，製造氧化物半導體膜。
成膜方法可使用例如：噴霧法、浸漬法、CVD法等化學成膜方法；或濺鍍法、真空蒸鍍法、離子蒸鍍法、脈衝雷射沉積法等物理成膜方法。因可輕易控制載子密度、及提升膜質，故以使用物理成膜方法為佳，較佳者是使用生產性高之濺鍍法。
本發明中使用之濺鍍法可舉例如：DC濺鍍法、RF濺鍍法、AC濺鍍法、ECR濺鍍法、對向目標物濺鍍法(facing target sputter)等，以DC濺鍍法、AC濺鍍法、ECR濺鍍法、對項目標物濺鍍法為佳。
另外，濺鍍法亦可使用共濺鍍、交互濺鍍(co－sputter)及反應性濺鍍。
DC濺鍍法及AC濺鍍法生產性高、及可輕易降低載子濃 度。ECR濺鍍法及對向目標物濺鍍法可輕易控制膜質，且可抑制因成膜造成之界面劣化、抑制漏電流、及提升on－off比等氧化物半導體膜特性。
以下，記述使用濺鍍法作為成膜方法時，具體之成膜條件。
濺鍍時目標物與基板之距離(S－T距離)，通常係150mm以下，以110mm以下為佳，特佳者為80mm以下。
當S－T距離為前述距離時，藉於濺鍍時將基板曝置於電漿中，使目標物含有正二價金屬元素時，可期待正二價金屬元素之活性化。另一方面，當S－T距離大於150mm時，有成膜速度下降、不適合工業化之疑慮。
極限壓力通常係5×10－2 Pa以下，以5×10－3 Pa以下為佳，較佳者是5×10－4 Pa以下，更佳者係1×10－4 Pa以下，特佳者為5×10－5 Pa以下。
當極限壓力大於5×10－2 Pa時，會有大量自環境氣體中之H2 O等供應的氫原子，而有氧化物半導體膜之移動度下降之疑慮。其可推測係因被供應之氫原子使氧化物半導體膜中之結晶構造產生變化之故。
濺鍍時環境氣體中之氧氣分壓通常係40×10－3 Pa以下，以15×10－3 Pa以下為佳，較佳者是7×10－3 Pa以下，特佳者為1×10－3 Pa以下。
當環境氣體中氧氣分壓大於40×10－3 Pa時，會有氧化物半導體膜之移動度下降、載子濃度不穩定等疑慮。其可推測係因當成膜時環境氣體中氧氣分壓過高(氧濃度過高) 時，進入氧化物半導體膜中之晶格間的氧變多而散亂、或氧容易自膜中脫離使氧化物半導體膜不穩定化。
濺鍍時環境氣體中H2 O及H2 之濃度通常係1.2vol%以下，以1.0vol%以下為佳，較佳者是0.1vol%以下，特佳者為0.01vol%以下。
當環境氣體中H2 O及H2 之濃度大於1.2vol%時，有氧化物半導體膜之孔移動度下降的疑慮。
於濺鍍時，為均勻地形成半導體膜，可使用使固定基板之摺疊機旋轉，並使磁鐵動作而擴大侵蝕範圍等方法。
於形成非晶質氧化物半導體膜的同時以基板溫度結晶化，作為結晶質層時的基板溫度通常係250~550℃，以300~500℃為佳，較佳者是320~400℃。當基板溫度小於250℃時，有結晶質層之結晶性低，且載子密度變高之疑慮。令一方面，當基板溫度大於550℃時，有製造成本變高、或基板變形之疑慮。
藉由於形成非晶質氧化物半導體膜後進行加熱處理，以作為結晶質層時的基板溫度通常小於250℃，以200℃以下為佳，較佳者是150℃以下，更佳者是係100℃以下，特佳者為50℃以下。當基板溫度係250℃以上時，因無法充分發揮成膜後之加熱處理效果，故有不易控制氧化物半導體膜之載子濃度及移動度的疑慮。
藉由於形成非晶質氧化物半導體膜後進行加熱處理，以作為結晶質層之方法中，形成非晶質氧化物半導體膜後之加熱溫度通常係80~650℃，以180~450℃為佳，較佳者是 230~400℃。當加熱溫度小於80℃時，有結晶化不充分、或於結晶化花費過多時間的疑慮。另一方面，當加熱溫度大於650℃時，基板會有變形之疑慮。
又，加熱處理時間通常係0.5~12000分鐘，以1~1200分鐘為佳，較佳者是2~600分鐘。當加熱處理時間小於0.5分鍾時，有結晶化不充分之疑慮。另一方面，當加熱處理時間大於12000分鐘時，則需大規模之處理裝置，有損及生產效率之疑慮。
於前述加熱處理時，亦可使用臭氧處理、或施加高頻波、電磁波、紫外線、電漿等其他能源。
結晶化使用之加熱處理裝置並未特別限定，可使用燈退火裝置(LA：Lamp Annealer)、快速退火裝置(RTA：Rapid Thermal Annealer)、或雷射退火裝置。
本發明之氧化物半導體膜可適用於各種場效型電晶體。本發明之氧化物半導體膜通常係使用於n型區域，但亦可使用於與P型Si系半導體、P型氧化物半導體、P型有機半導體等各種P型半導體組合之PN接合型電晶體等半導體裝置中。
[實施例] 實施例1
(1)濺鍍目標物之製造
原料係將氧化銦、氧化鋅、氧化鎵之粉末混合成原子比In/(In＋Zn＋Ga)＝0.4，原子比Zn/(In＋Zn＋Ga)＝0.2，原子比Ga/(In＋Zn＋Ga)＝0.4，並將該混合粉末供應至濕式球 磨機，進行混合粉碎72小時，調製原料細粉末。
將所得之原料細粉末造粒，壓模成形為直徑10cm，厚度5mm之尺寸，得到成形體。將該成形體加入烘爐，以1450℃，12小時之條件燒製，得到濺鍍目標物I。
與目標物I同樣地，得到原子比In/(In＋Zn)＝0.93，原子比Zn/(In＋Zn)＝0.07之濺鍍目標物II。
(2)氧化物半導體膜之製造
將所得之濺鍍目標物I及II裝設於RF磁控濺鍍成膜裝置。該RF磁控濺鍍成膜裝置係於相同腔室具有複數陰極之成膜裝置。
首先，使用濺鍍目標物I，於玻璃基板(圓錐1737)上形成膜厚約30nm之氧化物薄膜I。於使用ICP發光分析裝置測定該氧化物薄膜I之元素比時，係與目標物I之組成大致相同。
其次，繼續於真空下使用濺鍍目標物II，於氧化物薄膜I上形成膜厚約40nm之氧化物薄膜II。於使用ICP發光分析裝置測定該氧化物薄膜II之元素比時，係與目標物II之組成大致相同。
另外，目標物I及II之濺鍍條件係如以下。
基板溫度：30℃極限壓力：1×10－5 Pa環境氣體：Ar/O2 ＝99.5%/0.5%濺鍍壓力(全壓)：5×10－1 Pa投入電力：100W
於大氣中將所得之由玻璃基板、氧化物薄膜I及氧化物薄膜II構成之積層體以300℃加熱2小時。使用穿透式電子顯微鏡(TEM)觀察所得之積層體之截面時，於氧化物薄膜I並未觀察到繞射像，且未確認為結晶質，於氧化物薄膜II中則觀察到繞射像，並確認為結晶質。積層由此得到之氧化物薄膜I及氧化物薄膜II所形成之積層體，確認為由非晶質層及結晶質層構成之氧化物半導體膜。第7圖係前述氧化物半導體膜之截面照片(倍率，40萬倍)。
又，藉由X線結晶構造解析確認所得之結晶質層係顯示紅綠柱石型結晶構造的氧化物。
(3)氧化物半導體膜之評價
使用孔測定裝置(Resi Test8310，股份有限公司東洋TECHNICA製)測定所得之氧化物半導體膜的載子濃度。結果，氧化物半導體膜之載子濃度係9×1016 cm－3 。又，四探針法測得之氧化物半導體膜的比電阻值係35000 Ω cm。
另外，載子濃度之測定條件係如以下。
測定溫度：室溫(25℃)測定磁場：0.5T測定電流：10－12 ~10－4 A測定模式：AC磁場孔測定
使用分光光度計測定所得之氧化物半導體膜的透明性，確認波長400nm光線之光線透射率係85%，並具有優異之透明性。
又，確認氧化物半導體膜之能量帶間隙為相當大之 3.6eV。
(4)薄膜電晶體之製造
將鉬於無鹼玻璃基板上形成厚度150nm之膜，再使用光刻法圖案成形作為閘極電極。接著，使用電漿化學氣相沉積法(PECVD)將SiNx (X＝4/3)形成厚度200nm之膜，作為閘極絕緣膜。使用(1)中製造之目標物I及II，與(2)同様地於閘極絕緣膜上形成由積層非晶質層及結晶質層構成之氧化物半導體膜。使用拆離(lift－off)以Pt(100nm)/Ti(10nm)作為源極電極及汲極電極。如此，得到W＝50μm、L＝5μm之具有第1圖構造的薄膜電晶體。
(5)薄膜電晶體之評価
測定所得之薄膜電晶體的閾值電壓差△Vth(＝Vth(大氣)－Vth(真空))。結果，所得之薄膜電晶體的閾值電壓差△Vth係0.2V。
於第8圖顯示大氣下及真空下(10－3 Pa)之薄膜電晶體的轉移特性。由第8圖可確認本發明之薄膜電晶體幾乎不會因測定環境而改變半導體特性。
實施例2~16
除了以表1及表2記載之組成作為目標物I及II之組成以外，與實施例1同樣地製造目標物I及II。接著，使用所得之目標物I及II，除了以表1及表2記載之值作為環境氣體的組成、氧氣分壓、及氧化物薄膜I及II之膜厚以外，與實施例1同樣地製造氧化物半導體膜及薄膜電晶體。與實施例1同樣地評價所得之氧化物半導體膜及薄膜電晶體。於表1及表2 顯示結果。
比較例1~3
除了以表3記載之組成作為目標物I的組成以外，與實施例1同樣地製造目標物I。接著，使用所得之目標物I，以表3記載之厚度作為氧化物薄膜I之膜厚，除了未形成氧化物薄膜II、及未進行加熱處理以外，與實施例1同樣地製造氧化物半導體膜及薄膜電晶體。與實施例1同樣地評價所得之僅由非晶質層構成的氧化物半導體膜。於表3顯示結果。
於第9圖顯示大氣下及真空下(10－3 Pa)之比較例1薄膜電晶體的轉移特性。由第9圖可確認比較例1薄膜電晶體會因測定環境而大幅改變半導體特性。
實施例17
使用電漿化學氣相沉積法(PECVD)將SiO2 於導電性矽基板上(閘極電極)形成厚度300nm之膜，以作為閘極絕緣膜。使用實施例4中製造之目標物I及II，與實施例4同樣地於閘極絕緣膜上形成由結晶質層及非晶質層構成之氧化物半導體膜。使用拆離以厚度50nm之Au作為源極電極及汲極電極。如此，得到W＝500μm、L＝100μm之具有第10圖構造的薄膜電晶體。
所得之薄膜電晶體於大氣下之場效移動度係12cm2 /Vs、及大氣下之on－off比係106 以上，並顯示常閉特性。又，所得之薄膜電晶體的輸出特性顯示清楚之夾止。該等半導體特性即使於真空下(10－3 Pa)，仍幾乎不會改變。
所得之薄膜電晶體的閾值電壓差△Vth係0.4V，且良好。
比較例4
除了使用比較例1之目標物I，與比較例1同樣地於閘極 絕緣膜上形成僅由非晶質層構成之氧化物半導體膜以外，與實施例17同樣地製造薄膜電晶體。
所得之薄膜電晶體於大氣下之場效移動度係13cm2 /Vs、及大氣下之on－off比係106 以上，並顯示常閉特性。又，所得之薄膜電晶體的輸出特性顯示清楚之夾止。然而，該等半導體特性於真空下(10－3 Pa)，場效移動度係8cm2 /Vs、及on－off比係104 以上，並顯示常開特性。因此，確認真空下之半導體特性劣於大氣下之特性。
又，所得之薄膜電晶體之閾值電壓差△Vth係35V，確認受測定時之環境氣體影響很大。
實施例18
使用電漿化學氣相沉積法(PECVD)將SiO2 於導電性矽基板上(閘極電極)形成厚度300nm之膜作為閘極絕緣膜。使用拆離使厚度50nm之Au作為源極電極及汲極電極。使用實施例5中製造之目標物I及II，與實施例5同樣地於閘極絕緣膜、源極電極及汲極電極上形成由結晶質層及非晶質層構成之氧化物半導體膜。如此，得到W＝500μm、L＝100μm之具有第11圖構造的薄膜電晶體。
所得之薄膜電晶體於大氣下之場效移動度係4cm2 /Vs、及大氣下之on－off比係105 以上，並顯示常閉特性。又，所得之薄膜電晶體的輸出特性顯示清楚之夾止。該等半導體特性即使於真空下(10－3 Pa)，仍幾乎不會改變。
所得之薄膜電晶體的閾值電壓差△Vth係0.4V，且良好。
比較例5
除了使用比較例2之目標物I，與比較例2同樣地於閘極絕緣膜、源極電極及汲極電極上形成僅由非晶質層構成之氧化物半導體膜以外，與實施例18同樣地製造薄膜電晶體。
所得之薄膜電晶體於大氣下之場效移動度係3cm2 /Vs、及大氣下之on－off比係105 以上，並顯示常閉特性。又，所得之薄膜電晶體的輸出特性顯示清楚之夾止。然而，該等半導體特性於真空下(10－3 Pa)，場效移動度係2cm2 /Vs、及on－off比係103 以上，並顯示常開特性。因此，確認真空下之半導體特性劣於大氣下之特性。
又，所得之薄膜電晶體的閾值電壓差△Vth係40V，確認受測定時環境氣體影響很大。
產業上利用之可能性
本發明之半導體薄膜可廣泛作為薄膜電晶體等場效型電晶體中使用之半導體薄膜利用。
1,2,3,4,5,6‧‧‧薄膜電晶體
10‧‧‧基板
20‧‧‧閘極電極
30‧‧‧閘極絕緣膜
40,41‧‧‧氧化物半導體膜
42‧‧‧非晶質層
44‧‧‧結晶質層
50‧‧‧源極電極
52‧‧‧汲極電極
60‧‧‧通道部
70‧‧‧保護膜
80‧‧‧蝕刻中止層
90‧‧‧層間絕緣膜
100‧‧‧通孔
第1圖係顯示本發明薄膜電晶體之一實施形態的概略截面圖。
第2圖係顯示本發明薄膜電晶體之其他實施形態的概略截面圖。
第3圖係顯示本發明薄膜電晶體之其他實施形態的概略截面圖。
第4圖係顯示本發明薄膜電晶體之其他實施形態的概略截面圖。
第5圖係顯示本發明薄膜電晶體之其他實施形態的概略截面圖。
第6圖係顯示本發明薄膜電晶體之其他實施形態的概略截面圖。
第7圖係實施例1中製造之氧化物半導體膜的截面照片。
第8圖係顯示大氣下及真空下(10－3 Pa)實施例1之薄膜電晶體的轉移特性的圖。
第9圖係顯示大氣下及真空下(10－3 Pa)比較例1之薄膜電晶體的轉移特性的圖。
第10圖係實施例17中製作之薄膜電晶體的概略截面圖。
第11圖係實施例18中製作之薄膜電晶體的概略截面圖。
1‧‧‧薄膜電晶體
10‧‧‧基板
20‧‧‧閘極電極
30‧‧‧閘極絕緣膜
40‧‧‧氧化物半導體膜
42‧‧‧非晶質層
44‧‧‧結晶質層
50‧‧‧源極電極
52‧‧‧汲極電極
60‧‧‧通道部

Claims (17)

  1. 一種薄膜電晶體，係由透明基材、閘極電極、閘極絕緣膜、氧化物半導體膜、源極電極及汲極電極所構成者，其中前述基材及閘極絕緣膜挾持閘極電極，前述氧化物半導體膜係結晶質層及非晶質層之積層體，前述非晶質層係與閘極絕緣膜連接，前述結晶質層係與前述非晶質層連接，前述源極電極及前述汲極電極係與前述結晶質層連接並分別設置，並藉由前述閘極絕緣膜及結晶質層包覆前述非晶質層的整面，且，前述結晶質層係隔著通道部與源極電極及汲極電極電連接。
  2. 如申請專利範圍第1項之薄膜電晶體，其中於前述結晶質層上更具有蝕刻中止層。
  3. 一種薄膜電晶體，係由透明基材、閘極電極、閘極絕緣膜、氧化物半導體膜、源極電極及汲極電極所構成者，其中前述基材及閘極絕緣膜挾持閘極電極，前述氧化物半導體膜係結晶質層及非晶質層之積層體，前述非晶質層係與閘極絕緣膜連接，前述結晶質層係與前述非晶質層連接， 又，前述薄膜電晶體具有以與前述結晶質層連接的方式形成的層間絕緣膜，並藉由前述結晶質層及閘極絕緣膜包覆前述非晶質層的整面，並且具有貫通前述層間絕緣膜之通孔，前述結晶質層透過前述通孔而與前述源極電極及汲極電極電連接。
  4. 一種薄膜電晶體，係由透明基材、閘極電極、閘極絕緣膜、氧化物半導體膜、源極電極及汲極電極所構成者，其中前述基材及閘極絕緣膜挾持氧化物半導體膜，前述氧化物半導體膜係結晶質層及非晶質層之積層體，前述非晶質層係與閘極絕緣膜連接，前述結晶質層係與前述非晶質層連接，前述閘極絕緣膜係以包覆前述氧化物半導體膜之方式形成，並藉由前述閘極絕緣膜及前述結晶層包覆前述非晶質層的整面，且前述閘極絕緣膜上具有前述閘極電極。
  5. 如申請專利範圍第1~4項中任一項之薄膜電晶體，其中前述源極電極及前述汲極電極係由金屬薄膜所構成。
  6. 如申請專利範圍第1~4項中任一項之薄膜電晶體，其中前述源極電極及前述汲極電極係由導電性金屬氧化物薄膜所構成。
  7. 如申請專利範圍第1~4項中任一項之薄膜電晶體，其中 前述源極電極及前述汲極電極係由金屬薄膜及導電性金屬氧化物薄膜之積層體所構成。
  8. 如申請專利範圍第6項之薄膜電晶體，其中前述導電性金屬氧化物薄膜係由選自於由氧化銦、氧化錫及氧化鋅所構成之群之1種以上金屬氧化物構成。
  9. 如申請專利範圍第7項之薄膜電晶體，其中前述導電性金屬氧化物薄膜係由選自於由氧化銦、氧化錫及氧化鋅所構成之群之1種以上金屬氧化物構成。
  10. 如申請專利範圍第5項之薄膜電晶體，其中前述金屬薄膜係選自於由Al、Cu、Mo、W、Ni、Cr、Ag及Au所構成之群之1種以上的金屬構成之合金或積層體。
  11. 如申請專利範圍第7項之薄膜電晶體，其中前述金屬薄膜係選自於由Al、Cu、Mo、W、Ni、Cr、Ag及Au所構成之群之1種以上的金屬構成之合金或積層體。
  12. 如申請專利範圍第1~4項中任一項之薄膜電晶體，其中前述結晶質層包含有銦，且除了氧以外，全原子中所佔之前述銦的含有率係90原子%以上，100原子%以下。
  13. 如申請專利範圍第1~4項中任一項之薄膜電晶體，其中前述結晶質層更包含有1種以上之正二價金屬元素。
  14. 如申請專利範圍第1~4項中任一項之薄膜電晶體，其中前述結晶質層包含有作為正二價金屬元素之鋅。
  15. 如申請專利範圍第1~4項中任一項之薄膜電晶體，其中前述結晶質層顯示銦之紅綠柱石型結晶構造。
  16. 如申請專利範圍第1~4項中任一項之薄膜電晶體，其中 前述非晶質層包含銦及鋅中之至少1種。
  17. 如申請專利範圍第16項之薄膜電晶體，其中前述非晶質層包含有銦、鋅及鎵。
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