KR101400919B1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 적층 구조, 그 제조 방법 및 이를 이용한 박막 트랜지스터에 관한 것이다.
본 발명의 실시 예에 따른 반도체 적층 구조는 기판 상에 서로 다른 결정 구조를 가지는 적어도 두 개의 층이 적층되어 형성되며, 적어도 하나는 비정질 ZnO막이고, 적어도 다른 하나는 결정질 ZnO막을 포함하고, 이를 박막 트랜지스터의 활성층에 이용한다.
본 발명의 실시 예에 따른 반도체 적층 구조는 기판 상에 서로 다른 결정 구조를 가지는 적어도 두 개의 층이 적층되어 형성되며, 적어도 하나는 비정질 ZnO막이고, 적어도 다른 하나는 결정질 ZnO막을 포함하고, 이를 박막 트랜지스터의 활성층에 이용한다.
Description
본 발명은 반도체 적층 구조에 관한 것으로, 특히 이동도와 안정성을 향상시킬 수 있는 징크 옥사이드 박막을 이용한 반도체 적층 구조, 그 제조 방법 및 이를 구비하는 박막 트랜지스터에 관한 것이다.
박막 트랜지스터(Thin Film Transistor; TFT)는 액정 표시 장치(Liquid Crystal Display; LCD)나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로로 사용된다. 이러한 박막 트랜지스터는 표시 장치의 하부 기판에 게이트 라인 및 데이터 라인과 함께 형성된다. 즉, 박막 트랜지스터는 게이트 라인의 일부인 게이트 전극, 채널로 이용되는 활성층, 데이터 라인의 일부인 소오스 전극과 드레인 전극, 그리고 게이트 절연막 등으로 이루어진다.
이러한 박막 트랜지스터의 활성층은 게이트 전극과 소오스/드레인 전극 사이에서 채널 영역을 하며, 비정질 실리콘(Amorphous Silicon) 또는 결정질 실리콘(crystalline silicon)을 이용하여 형성하였다. 그러나, 실리콘을 이용한 박막 트랜지스터 기판은 유리 기판을 사용해야 하기 때문에 무게가 무거울 뿐만 아니라 휘어지지 않아 가요성 표시 장치로 이용할 수 없는 단점이 있다. 이를 해결하기 위해 금속 산화물 물질이 최근에 많이 연구되고 있다. 또한, 고속 소자 구현, 즉 이동도(mobility) 향상을 위해 전하 농도(carrier concentration)가 높고 전기전도도가 우수한 결정질 박막을 활성층에 적용하는 것이 바람직하다.
이러한 금속 산화물로서 징크 옥사이드(Zinc Oxide; ZnO) 박막에 대한 연구가 활발히 진행되고 있다. ZnO 박막은 저온에서도 쉽게 결정이 성장되는 특성을 가지고 있으며, 높은 전하 농도와 이동도를 확보하는데 우수한 물질로 알려져 있다. 그러나, ZnO 박막은 대기중에 노출되었을 때 막질이 불안정하고, 그에 따라 박막 트랜지스터의 안정성(stability)을 저하시키는 단점이 있다. 따라서, ZnO 박막의 막질을 개선하기 위해 ZnO 박막에 인듐(In), 갈륨(Ga), 주석(Sn) 등을 도핑하여 비정질 ZnO 박막을 유도하여 박막 트랜지스터의 안정성을 개선하고자 하는 연구가 활발히 진행되고 있다. 그러나, 비정질 ZnO 박막은 이동도가 저하되고 높은 저항을 가지고 있어 고속 동작에 적합하지 않은 문제가 있다.
본 발명은 높은 이동도를 가지며 안정성을 향상시킬 수 있는 ZnO막을 이용한 반도체 적층 구조 및 그 제조 방법을 제공한다.
본 발명은 결정질 박막과 비정질 박막이 적층되어 높은 이동도를 가지며 안정성을 향상시킬 수 있는 ZnO막을 이용한 반도체 적층 구조 및 그 제조 방법을 제공한다.
본 발명은 결정질 ZnO막과 비정질 ZnO막이 적층된 ZnO막을 활성층을 이용하는 박막 트랜지스터를 제공한다.
본 발명은 결정질 ZnO막을 프론트 채널로 이용하고 비정질 ZnO막을 백 채널로 이용하는 박막 트랜지스터를 제공한다.
한편, 본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있다.
본 발명의 일 양태에 따른 반도체 적층 구조는 기판; 및 상기 기판 상에 서로 다른 결정 구조를 가지는 적어도 두 개의 층이 적층되어 형성되며, 적어도 하나는 비정질 ZnO막이고, 적어도 다른 하나는 결정질 ZnO막을 포함한다.
상기 비정질 ZnO막은 소오스 가스와 산소를 이용하여 300℃ 이하의 온도에서 형성한다.
상기 결정질 ZnO막은 소오스 가스와 산소 및 수소를 포함하는 가스를 이용하여 300℃ 이하의 온도에서 형성하거나, 소오스 가스와 산소를 이용하여 300℃ 이상의 온도에서 형성하거나, 소오스 가스와 산소를 이용하여 300℃ 이하의 온도에서 비정질 ZnO막을 형성한 후 상기 비정질 ZnO막을 결정화하여 형성한다. 산소 및 수소를 포함하는 가스는 수증기(H2O)를 포함한다.
본 발명의 다른 양태에 따른 반도체 적층 구조의 제조 방법은 기판이 제공되는 단계; 및 상기 기판 상에 서로 다른 결정 구조를 가지는 적어도 두 개의 층을 적층하여 ZnO막을 형성하는 단계를 포함하며, 상기 ZnO막의 적어도 하나는 비정질 ZnO막이고, 적어도 다른 하나는 결정질 ZnO막을 포함한다.
상기 ZnO막을 형성하는 단계는, 소오스 가스와 산소를 공급하여 제 1 온도에서 비정질 ZnO막을 형성하는 단계; 및 상기 소오스 가스와 산소 및 수소 원소를 포함하는 가스를 공급하여 상기 제 1 온도에서 상기 비정질 ZnO막 상에 결정질 ZnO막을 형성하는 단계를 포함한다.
상기 제 1 온도는 300℃ 이하이고, 상기 산소 및 수소 원소를 포함하는 가스는 수증기를 포함하며, 상기 비정질 ZnO막 및 결정질 ZnO막은 동일 반응 챔버에서 인시투로 형성되고, 상기 결정질 ZnO막의 형성 중에 열처리하는 단계를 더 포함한다.
상기 ZnO막을 형성하는 단계는, 소오스 가스와 산소를 공급하여 제 1 온도에서 비정질 ZnO막을 형성하는 단계; 및 상기 소오스 가스와 산소를 공급하고 상기 제 1 온도와 다른 제 2 온도에서 결정질 ZnO막을 형성하는 단계를 포함한다.
상기 제 1 온도는 300℃ 이하이고, 상기 제 2 온도는 300℃ 이상이다.
상기 ZnO막을 형성하는 단계는, 소오스 가스와 산소를 공급하여 제 1 비정질 ZnO막을 형성하는 단계; 상기 제 1 비정질 ZnO막을 결정화하여 결정질 ZnO막을 형성하는 단계; 및 상기 소오스 가스와 산소를 공급하여 상기 결정질 ZnO막 상에 제 2 비정질 ZnO막을 형성하는 단계를 포함한다.
본 발명의 또다른 양태에 따른 박막 트랜지스터는 게이트 전극; 상기 게이트 전극과 상하 방향으로 이격되고, 서로 이격된 소오스 전극 및 드레인 전극; 상기 게이트 전극과 상기 소오스 전극 및 드레인 전극 사이에 형성된 게이트 절연막; 상기 게이트 절연막과 상기 소오스 전극 및 드레인 전극 사이에 형성된 활성층을 포함하고, 상기 활성층은 서로 다른 결정 구조를 가지는 적어도 두 개의 층이 적층되어 형성되며, 적어도 하나는 비정질 ZnO막이고, 적어도 다른 하나는 결정질 ZnO막을 포함한다.
상기 비정질 ZnO막은 상기 소오스 전극 및 드레인 전극 측에 형성되고, 상기 결정질 ZnO막은 상기 게이트 전극 측에 형성된다.
상기 게이트 전극은 기판 상에 형성되고, 상기 게이트 전극 상에 게이트 절연막, 결정질 ZnO막 및 비정질 ZnO막이 적층되고, 상기 비정질 ZnO막 상에 상기 소오스 전극 및 드레인 전극이 형성된다.
상기 소오스 전극 및 드레인 전극은 기판 상에 형성되고, 상기 소오스 전극 및 드레인 전극과 일부 중첩되도록 상기 비정질 ZnO막 및 결정질 ZnO막이 형성되며, 상기 결정질 ZnO막 상에 상기 게이트 절연막 및 게이트 전극이 형성된다.
본 발명의 실시 예들은 막질이 다른 적어도 2개의 층, 예를들어 비정질 ZnO막과 결정질 ZnO막을 적층하여 ZnO막을 형성한다. 또한, 이를 박막 트랜지스터의 활성층으로 이용하는데, 비정질 ZnO막은 박막 트랜지스터의 소오스 및 드레인 전극 측에 형성하여 백 채널로 이용하고, 결정질 ZnO막은 게이트 전극 측에 형성하여 프론트 채널로 이용한다.
본 발명의 실시 예들에 의하면, 낮은 이동도와 높은 저항성을 가지는 반면 안정성이 우수한 비정질 ZnO막과 높은 이동도와 낮은 저항성을 갖지만 안정성이 낮은 결정질 ZnO막을 적층하여 ZnO막의 특성을 상호 보완적으로 개선할 수 있다.
또한, 비정질 ZnO막은 박막 트랜지스터의 백 채널로 이용하여 안정성을 향상시키고, 결정질 ZnO막은 프론트 채널로 이용하여 이동도를 향상시킴으로써 박막 트랜지스터의 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예들에 따른 ZnO막의 단면도.
도 2는 본 발명의 일 실시 예에 따른 ZnO막의 형성에 이용되는 증착 장치의 개략도.
도 3은 본 발명의 일 실시 예에 따른 ZnO막의 형성 방법을 설명하기 위한 단면도.
도 4는 DEZ와 산소를 이용한 ZnO막의 형성에서 산소의 유입량에 따른 결정 상태를 나타낸 도면.
도 5는 DEZ와 H2O를 이용한 ZnO막의 형성에서 결정 상태를 나타낸 도면.
도 6은 본 발명의 다른 실시 예에 따른 ZnO막의 형성 방법을 설명하기 위한 단면도.
도 7은 본 발명의 일 실시 예에 따른 ZnO막을 이용하는 박막 트랜지스터의 단면도.
도 8은 본 발명의 다른 실시 예에 따른 ZnO막을 이용하는 박막 트랜지스터의 단면도.
도 9는 본 발명의 일 실시 예에 따른 ZnO막을 적용하는 박막 트랜지스터를 구비하는 표시 장치의 평면도.
도 10은 도 9의 Ⅰ-Ⅰ' 라인을 따라 절취한 상태의 단면도.
도 2는 본 발명의 일 실시 예에 따른 ZnO막의 형성에 이용되는 증착 장치의 개략도.
도 3은 본 발명의 일 실시 예에 따른 ZnO막의 형성 방법을 설명하기 위한 단면도.
도 4는 DEZ와 산소를 이용한 ZnO막의 형성에서 산소의 유입량에 따른 결정 상태를 나타낸 도면.
도 5는 DEZ와 H2O를 이용한 ZnO막의 형성에서 결정 상태를 나타낸 도면.
도 6은 본 발명의 다른 실시 예에 따른 ZnO막의 형성 방법을 설명하기 위한 단면도.
도 7은 본 발명의 일 실시 예에 따른 ZnO막을 이용하는 박막 트랜지스터의 단면도.
도 8은 본 발명의 다른 실시 예에 따른 ZnO막을 이용하는 박막 트랜지스터의 단면도.
도 9는 본 발명의 일 실시 예에 따른 ZnO막을 적용하는 박막 트랜지스터를 구비하는 표시 장치의 평면도.
도 10은 도 9의 Ⅰ-Ⅰ' 라인을 따라 절취한 상태의 단면도.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역 등의 부분이 다른 부분 “상부에” 또는 “상에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명에 따른 반도체 적층 구조의 단면도로서, 본 발명에 따른 반도체 적층 구조는 서로 다른 결정 구조를 갖는 적어도 2개의 ZnO막으로 형성되는데, 도 1(a) 및 도 1(b)에 그 예를 도시하였다.
도 1(a)에 도시된 바와 같이 ZnO막(110)은 기판(100) 상에 예를들어 비정질 ZnO막(110a) 및 결정질 ZnO막(110b)이 적층되어 형성된다. 또한, 도 1(b)에 도시된 바와 같이 ZnO막은 기판(100) 상에 결정질 ZnO막(110b)이 먼저 형성된 후 그 상부에 비정질 ZnO막(110a)이 형성될 수도 있다.
비정질 ZnO막(110a)은 낮은 이동도(mobility)와 높은 저항성(resistivity)을 가지는 반면, 안정성(stability)이 우수한 특성을 갖는다. 이에 비해, 결정질 ZnO막(110a)은 높은 이동도와 낮은 저항성을 갖지만, 안정성이 낮은 특성을 갖는다. 즉, 비정질 ZnO막(110a)와 결정질 ZnO막(110b)은 서로 보완적인 특성을 가지고 있다. 따라서, 상호 보완적인 특성을 갖는 두 막을 증착함으로써 ZnO막(110)의 특성을 개선할 수 있다.
이러한 본 발명의 실시 예에 따른 ZnO막(110)은 비정질 ZnO막(110a)과 결정질 ZnO막(110b)이 1:9 내지 9:1의 두께 비율로 형성되는데, 예를들어 ZnO막(110)을 박막 트랜지스터의 활성층으로 이용하는 경우 비정질 ZnO막(110a)과 결정질 ZnO막(110b)이 6:4의 두께 비율로 형성할 수 있다.
한편, ZnO막(110)은 화학 기상 증착(Chemical Vapor Depositon; CVD) 및 물리 기상 증착(Physical Vapor Deposition; PVD) 등의 방법으로 형성할 수 있으며, CVD 방법으로 형성하는 경우 예를들어 Zn(C2H5)2(diethylzinc; DEZ)를 기화시킨 소오스 가스를 이용하여 형성할 수 있다. 또한, CVD 방법으로 형성하는 경우 증착 온도나 반응 가스 등의 공정 조건을 조절하여 막질을 변화시킬 수 있다. 이러한 본 발명에 따른 ZnO막의 형성 방법을 설명하면 다음과 같다.
도 2는 본 발명의 일 실시 예에 따른 ZnO막 형성 방법에 이용되는 증착 장치의 개략도로서, 비정질 ZnO막과 결정질 ZnO막을 인시투로 형성하기 위해 이용되는 증착 장치이고, 도 3(a) 및 도 3(b)는 도 2의 증착 장치를 이용한 본 발명의 일 실시 예에 따른 ZnO막의 형성 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 본 발명에 이용되는 증착 장치는 소정의 반응 공간이 마련된 반응 챔버(200)와, 반응 챔버(200)의 내부 하측에 마련된 서셉터(210)와, 반응 챔버(200)의 내부 상측에 서셉터(210)와 대응되도록 마련된 분사기(220)와, DEZ 등의 소오스 물질을 공급하는 소오스 공급부(230)와, O2 등의 제 1 반응 가스를 공급하는 제 1 반응 가스 공급부(240)와, 기화된 H2O 등의 제 2 반응 가스를 공급하는 제 2 반응 가스 공급부(250)를 포한한다. 여기서, 소오스 공급부(230)는 소오스 물질을 저장하는 소오스 저장부(232) 및 소오스 물질을 기화시켜 소오스 가스를 생성하는 제 1 버블러(234)를 포함할 수 있고, 제 2 반응 가스 공급부(240)는 수소와 산소를 포함하는 물질, 예를들어 H2O 등의 반응 물질을 저장하는 반응 물질 저장부(242)와, 반응 물질을 기화시켜 제 2 반응 가스, 즉 수증기(H2O)를 생성하는 제 2 버블러(244)를 포함할 수 있다. 한편, 서셉터(210)는 히터(미도시) 및 냉각 수단(미도시)이 내장되어 기판(100)을 원하는 공정 온도로 유지할 수 있다.
상기의 증착 장치를 이용한 ZnO막의 형성 방법을 도 3(a) 및 도 3(b)를 이용하여 설명하면 다음과 같다.
도 3(a)를 참조하면, 소정의 구조가 형성된 기판(100)이 반응 챔버(200) 내에 로딩되어 서셉터(210) 상에 안착되고, 서셉터(210)는 기판(100)이 300℃ 이하, 예를들어 100∼300℃의 온도를 유지하도록 한다. 이어서, 소오스 공급부(230)로부터 예를들어 DEZ가 기화된 소오스 가스가 분사기(220)에 공급되고, 제 1 반응 가스 공급부(240)로부터 예를들어 산소 가스가 분사기(220)에 공급된다. DEZ와 산소는 혼합되어 분사기(220)를 통해 기판(100)으로 분사된다. 그런데, 산소를 반응 가스로 이용하면 도 4에 도시된 바와 같이 300℃ 이하의 온도에서 비정질 박막이 성장되므로 기판(100) 상에는 비정질 ZnO막(110a)이 형성된다. 즉, 도 4는 250℃의 온도에서 DEZ와 산소를 공급하여 ZnO막을 형성하는 경우의 산소의 유입량에 따른 결정 상태를 나타낸 것으로 산소의 유입량을 변경시키더라도 비정질 박막이 형성됨을 알 수 있다.
도 3(b)를 참조하면, 비정질 ZnO막(110a)이 소정 두께로 증착된 후 산소의 유입을 중단하고, 제 2 반응 가스 공급부(250)로부터 수증기를 분사기(220)에 공급한다. 이때, 산소의 공급이 중단된 후 연속적으로 수증기가 공급되도록 H2O의 공급 시간과 산소의 중단 시간을 조절한다. 분사기(220)를 통해 DEZ와 수증기가 기판(100)을 향하여 분사된다. 이때, 수증기를 반응 가스로 이용하는 경우 도 5에 도시된 바와 같이 100℃ 내외에서 결정질로 성장되고 기판(100)이 100∼300℃의 온도를 유지하므로 결정질 ZnO막(110b)이 형성된다. 즉, 도 5는 200℃ 이하의 온도에서 DEZ와 수증기를 공급하여 ZnO막을 형성하는 경우의 결정 상태를 나타낸 것으로 (100) 또는 (110) 피크의 결정질 상이 나타남을 알 수 있다.
또한, 소오스 가스와 수증기를 먼저 공급하여 기판(100) 상에 결정질 ZnO막(110b)을 형성한 후 소오스 가스와 O2 반응 가스를 공급하여 비정질 ZnO막(110a)을 형성할 수도 있다.
그런데, 결정질 ZnO막(110b)은 수증기를 반응 가스로 이용하여 형성되기 때문에 막질이 저하될 수 있는데, 막질을 향상시키기 위해 열처리 공정을 실시하는 것이 바람직하다. 예를들어 오존(O3)을 이용한 열처리 공정을 결정질 ZnO막(110b) 형성중에 실시하는데, 예를들어 20Å 정도 증착된 후 열처리 공정을 실시하는 것을 반복하여 결정질 ZnO막(110b)을 형성한다. 또한, 후처리를 위해 오존을 이용하는 경우 산소 대신에 오존을 이용함으로써 공정에 이용되는 반응 가스를 줄일 수도 있다.
상기한 바와 같이 본 발명의 일 실시 예에 따른 ZnO막 형성 방법은 동일 온도를 유지하는 반응 챔버 내에서 반응 가스를 변경하여 비정질 ZnO막(110a)과 결정질 ZnO막(110b)을 인시투로 형성할 수 있다. 그러나, 본 발명에 따른 ZnO막은 상기 이외에 다양한 방법으로 형성할 수 있는데, 예를들어 증착 온도를 조절하여 형성할 수도 있다. 즉, 도 6(a)에 도시된 바와 같이 DEZ와 산소를 이용하여 300℃ 이하의 온도에서 비정질 ZnO막(110a)을 형성하고, 도 6(b)에 도시된 바와 같이 DEZ와 산소를 이용하여 300℃ 이상의 온도에서 결정질 ZnO막(110b)을 형성할 수 있다. 이때, 온도가 다른 두 반응 챔버를 이용하여 비정질 ZnO막(110a) 및 결정질 ZnO막(110b)을 형성할 수도 있다.
또한, 비정질 ZnO막(110a)을 형성한 후 증착 온도보다 높은 온도, 예를들어 400∼500℃의 온도에서 열처리하여 비정질 ZnO막(110a)을 결정화시켜 결정질 ZnO막(110b)을 형성할 수 있다. 이 경우 결정화 공정은 전체 막이 증착된 후 일부 두께만 결정화시키기 어렵기 때문에 하부에 결정질 ZnO막(110b)을 형성하는 경우에 적용하는 것이 바람직하다.
상기와 같은 본 발명의 실시 예들에 따른 ZnO막은 박막 트랜지스터의 활성층에 적용될 수 있는데, 본 발명의 일 실시 예에 따른 ZnO막을 이용한 박막 트랜지스터를 도 7을 이용하여 설명하면 다음과 같다.
도 7은 본 발명의 일 실시 예에 따른 ZnO막을 활성층으로 이용하는 박막 트랜지스터의 단면도로서, 버텀 게이트(Bottom gate)형 박막 트랜지스터의 단면도이다.
도 7을 참조하면, 본 발명의 일 실시 예에 따른 버텀 게이트형 박막 트랜지스터는 기판(100)상에 형성된 게이트 전극(310)과, 게이트 전극(310) 상에 형성된 게이트 절연막(320)과, 게이트 절연막(320) 상부에 형성되며 결정질 ZnO막(110b)와 비정질 ZnO막(110a)이 적층된 활성층(330)과, 활성층(330) 상부에서 상호 이격되어 형성된 소오스 전극(340a) 및 드레인 전극(340b)을 포함한다.
기판(100)은 투명 기판을 이용할 수 있는데, 예를들어 실리콘 기판, 글래스 기판 또는 플렉서블 디스플레이를 구현하는 경우에는 플라스틱 기판(PE, PES, PET, PEN 등)이 사용될 수 있다. 또한, 기판(100)은 반사형 기판이 이용될 수 있는데, 예를들어 메탈 기판이 사용될 수 있다. 메탈 기판은 스테인레스 스틸, 티타늄(Ti), 몰리브덴(Mo) 또는 이들의 합금으로 형성될 수 있다. 한편, 기판(100)으로 메탈 기판을 이용할 경우 메탈 기판 상부에 절연막을 형성하는 것이 바람직하다. 이는 메탈 기판과 게이트 전극(310)의 단락을 방지하고, 메탈 기판으로부터 금속 원자의 확산을 방지하기 위함이다. 이러한 절연막으로는 티타늄나이트라이드(TiN), 티타늄알루미늄나이트라이드(TiAlN), 실리콘카바이드(SiC) 또는 이들의 화합물중 적어도 하나를 포함하는 무기 물질을 이용할 수 있다.
게이트 전극(310)은 도전 물질을 이용하여 형성할 수 있는데, 예를들어 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성할 수 있다. 또한, 게이트 전극(310)은 단일층 뿐 아니라 복수 금속층의 다중층으로 형성할 수 있다. 즉, 물리 화학적 특성이 우수한 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 등의 금속층과 비저항이 작은 알루미늄(Al) 계열 또는 은(Ag) 계열의 금속층을 포함하는 이중층으로 형성할 수도 있다.
게이트 절연막(320)은 게이트 전극(310) 상부에 형성된다. 게이트 절연막(320)은 금속 물질과의 밀착성이 우수하며 절연 내압이 우수한 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiN)를 포함하는 무기 절연막 중 하나 또는 그 이상의 절연 물질을 이용하여 형성할 수 있다.
활성층(330)은 게이트 절연막(320) 상부에 형성되며, 게이트 전극(310)을 덮도록 형성된다. 이러한 활성층(330)은 게이트 전극(310)과 소오스 전극(340a) 및 드레인 전극(340b) 사이의 채널 역할을 한다. 특히 본 발명에 따른 활성층(330)은 결정질 ZnO막(110b)과 비정질 ZnO막(110a)을 적층하여 형성한다. 비정질 ZnO막(110a)은 백 채널을 형성하여 전하 이동을 방지하고, 결정질 ZnO막(110b)은 프론트 채널을 형성하여 전하를 이동시키게 된다. 즉, 게이트 전극(310)에 (+) 전압이 인가되면 게이트 절연막(320) 상부의 활성층(330) 일부에 (-) 전하가 쌓여 프론트 채널(front channel)을 형성하게 되고, 프론트 채널을 통해 전류가 잘 흐를수록 이동도가 우수하게 된다. 따라서, 프론트 채널이 되는 부분에 결정질 ZnO막(110b)을 형성한다. 이와 반대로, 게이트 전극(310)에 (-) 전압이 인가되면 (-) 전하는 소오스 전극(340a) 및 드레인 전극(340b) 하부의 활성층(330) 일부에 쌓이게 된다. 따라서, 백 채널이 되는 부분에 비정질 ZnO막(110a)을 형성하여 전하가 이동되지 못하도록 한다. 즉, 고속 소자 구현을 위해 전하 농도가 높아 이동도가 높고 전기전도도가 우수한 결정질 ZnO막(110b)을 프론트 채널(front channel)에 적용하고, 전하의 이동을 방지하도록 백 채널(back channel)에는 비정질 ZnO(110a)를 적용한다. 이에 따라, 본 발명은 결정질 ZnO막(110b)와 비정질 ZnO막(110a)을 적층하여 활성층(330)을 형성한다. 이때, 백 채널은 소오스 전극(340a) 및 드레인 전극(340b) 쪽의 활성층(330)에 형성되고 프론트 채널은 게이트 전극(310) 쪽의 활성층(330)에 형성되므로 소오스 전극(340a) 및 드레인 전극(340b) 쪽에 비정질 ZnO막(110a)을 형성하고, 게이트 전극(310) 쪽에 결정질 ZnO막(110b)을 형성한다.
소오스 전극(340a) 및 드레인 전극(340b)은 활성층(330) 상부에 형성되며, 게이트 전극(310)과 일부 중첩되어 게이트 전극(310)을 사이에 두고 상호 이격되어 형성된다. 소오스 전극(340a) 및 드레인 전극(340b)은 동일 물질을 이용한 동일 공정에 의해 형성할 수 있으며, 도전성 물질을 이용하여 형성할 수 있는데, 예를들어 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성할 수 있다. 즉, 게이트 전극(310)과 동일 물질로 형성할 수 있으나, 다른 물질로 형성할 수도 있다. 또한, 소오스 전극(340a) 및 드레인 전극(340b)은 단일층 뿐 아니라 복수 금속층의 다중층으로 형성할 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 박막 트랜지스터의 단면도로서, 스태거드 타입(staggered type)의 탑 게이트(top gate)형 박막 트랜지스터의 단면도이다.
도 8을 참조하면, 본 발명의 다른 실시 예에 따른 박막 트랜지스터는 기판(100)상에 상호 이격되어 형성된 소오스 전극(340a) 및 드레인 전극(340b)과, 그 이격된 공간에 노출되어 있는 기판(100) 부분을 포함해 소오스 전극(340a)과 드레인 전극(340b)의 일부를 덮도록 형성된 활성층(330)과, 활성층(330) 상부에 형성된 게이트 절연막(320) 및 게이트 전극(310)을 포함한다. 여기서, 활성층(330)은 비정질 ZnO막(110a)과 결정질 ZnO막(110b)이 적층되어 형성된다. 즉, 버텀 게이트형 박막 트랜지스터는 게이트 전극(310)이 상부에 형성되고 소오스 전극(340a) 및 드레인 전극(340b)이 하부에 형성되기 때문에 활성층(330)은 하부에 비정질 ZnO막(110a)이 형성되고 상부에 결정질 ZnO막(110b)이 형성된다.
상기와 같은 본 발명에 따른 ZnO막을 활성층으로 이용하는 박막 트랜지스터는 액정 표시 장치 등에서 화소를 구동하는 구동 회로로 이용될 수 있다. 이러한 박막 트랜지스터를 구비하는 액정 표시 장치의 일 예를 도 9 및 도 10을 이용하여 설명하면 다음과 같다.
도 9는 본 발명의 일 실시 예에 따른 박막 트랜지스터를 포함하는 액정 표시 장치의 평면도이고, 도 10은 도 9의 Ⅰ-Ⅰ' 라인을 따라 절취한 상태의 단면도이다.
도 9 및 도 10을 참조하면, 본 발명의 일 실시 예에 따른 액정 표시 장치는 박막 트랜지스터 기판(400), 이와 대응하는 컬러 필터 기판(500), 그리고 박막 트랜지스터 기판(400)과 컬러 필터 기판(500) 사이에 형성된 액정층(미도시)을 포함한다.
박막 트랜지스터 기판(400)은 일 방향으로 연장하는 복수의 게이트 라인(410)과, 게이트 라인(410)과 평행한 복수의 스토리지 라인(415)과, 게이트 라인(410)과 교차하는 복수의 데이터 라인(420)과, 게이트 라인(410)과 데이터 라인(420)에 의해 정의된 화소 영역에 형성된 화소 전극(430)과, 게이트 라인(410), 데이터 라인(420) 및 화소 전극(430)에 접속된 박막 트랜지스터(440)을 포함한다.
게이트 라인(410)은 예를들어 세로 방향으로 연장 형성되며, 게이트 라인(410)의 일부가 상부 또는 하부로 돌출되어 게이트 전극(310)이 형성된다. 또한, 두 게이트 라인(410) 사이에 게이트 라인(410)과 스토리지 라인(415)이 형성된다. 스토리지 라인(415)은 게이트 라인(410)과 평행하게 형성될 수 있고, 동일 공정으로 형성될 수 있다. 이러한 게이트 라인(410) 및 스토리지 라인(415)은 금속 또는 금속 합금으로 형성될 수 있고, 단일층 또는 복수의 층으로 형성될 수 있다.
게이트 라인(410) 및 스토리지 라인(415) 상에는 게이트 절연막(320)이 형성되어 게이트 라인(410) 및 스토리지 라인(415)과 데이터 라인(420)이 절연되도록 한다.
데이터 라인(420)은 예를들어 가로 방향으로 연장 형성되며, 데이터 라인(420)의 일부가 돌출하여 소오스 전극(340a)이 형성되고, 소오스 전극(340a)과 이격되어 드레인 전극(340b)이 형성된다. 데이터 라인(420)은 직선형으로 형성될 수도 있고, 소정의 굽은 영역을 가질 수도 있다. 소오스 전극(340a)은 데이터 라인(420)으로부터 돌출되어 게이트 전극(310)과 일부 중첩되고, 드레인 전극(340b)은 게이트 전극(310)과 일부 중첩되고 게이트 전극(310) 상부에서 소오스 전극(340a)과 이격되어 형성된다. 또한, 드레인 전극(340b)은 일부가 화소 영역으로 연장된다. 이러한 게이터 라인(420) 또한 금속 또는 금속 합금으로 형성될 수 있고, 단일층 또는 다층으로 형성될 수 있으며, 게이트 라인(410)과 동일 물질로 형성될 수도 있다.
박막 트랜지스터(440)는 게이트 라인(410)에 공급되는 신호에 응답하여 데이터 라인(420)에 공급되는 화소 신호가 화소 전극(430)에 충전되도록 한다. 따라서, 박막 트랜지스터(440)는 게이트 라인(410)에 접속된 게이트 전극(310)과, 데이터 라인(420)에 접속된 소오스 전극(340a)과, 화소 전극(430)에 접속된 드레인 전극(340b)과, 게이트 전극(310)과 소오스 전극(340a) 및 드레인 전극(340b) 사이에 순차적으로 형성된 게이트 절연막(320) 및 활성층(330)을 포함한다. 활성층(330)은 본 발명에 따른 ZnO막으로 형성될 수 있는데, 결정질 ZnO막(110b) 및 비정질 ZnO막(110a)이 적층 형성된다. 또한, 활성층(330)의 적어도 일부에 오믹 콘택층(미도시)이 형성될 수 있다.
게이트 라인(410), 데이터 라인(420) 및 박막 트랜지스터(440)의 상부에는 절연성 보호막(450)이 형성된다. 보호막(450)은 실리콘 옥사이드 또는 실리콘 나이트라이드 등의 무기 물질로 형성될 수 있고, 저유전율 유기막으로 형성될 수도 있다. 물론 무기 절연막과 유기막의 이중층으로 형성될 수도 있다.
화소 전극(430)은 보호막(450) 상에 형성되며 보호막(450) 상에 형성된 콘택홀(452)을 통해 드레인 전극(340b)과 접속된다. 화소 전극(430)은 인듐 주석 산화물(Indium Tin Oxide : ITO)이나 인듐 아연 산화물(Indium Zinc Oxide : IZO)을 포함하는 투명 도전막을 사용하는 것이 바람직하다.
또한, 보호막(450)은 박막 트랜지스터(440) 뿐만 아니라 스토리지 라인(415) 상부에도 형성되며, 보호막(450)을 사이에 두고 스토리지 라인(415)과 화소 전극(430)이 중첩되어 스토리지 캐패시터가 형성된다.
한편, 컬러 필터 기판(500)은 기판(505) 상에 형성된 블랙 매트릭스(510)와, 컬러 필터(520)와, 오버 코트막(530)과, 공통 전극(540)을 포함한다.
블랙 매트릭스(510)는 박막 트랜지스터 영역에 형성되어 화소 영역 이외의 영역으로 빛이 새는 것과 인접한 화소 영역들 사이의 광 간섭을 방지한다. 즉, 블랙 매트릭스(510)는 박막 트랜지스터 기판(400)의 화소 전극(430) 영역을 개방하는 개구부를 갖는다. 컬러 필터(520)는 적(R), 녹(G), 청(B)으로 구분되게 형성되어 적, 녹, 청색 광으로 각각 투과시키기 위해 블랙 매트릭스(510)의 개구부를 덮도록 형성된다. 컬러 필터(520)의 배면 상에는 유기 물질로 이루어진 오버 코트막(530)이 형성된다.
공통 전극(540)은 오버 코트막(530)의 배면 상에 전면 도포된 투명 도전층으로 복수의 절개 패턴(미도시)이 형성될 수 있다.
한편, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
100 : 기판 110 : ZnO막
110a : 비정질 ZnO막 110b : 결정질 ZnO막
310 : 게이트 전극 320 : 게이트 절연막
330 : 활성층 340a : 소오스 전극
340b : 드레인 전극
110a : 비정질 ZnO막 110b : 결정질 ZnO막
310 : 게이트 전극 320 : 게이트 절연막
330 : 활성층 340a : 소오스 전극
340b : 드레인 전극
Claims (19)
- 게이트 전극;
상기 게이트 전극과 상하 방향으로 이격되고, 서로 이격된 소오스 전극 및 드레인 전극;
상기 게이트 전극과 상기 소오스 전극 및 드레인 전극 사이에 형성된 게이트 절연막;
상기 게이트 절연막과 상기 소오스 전극 및 드레인 전극 사이에 형성된 활성층을 포함하고,
상기 활성층은 결정질 Zn 함유 산화막 및 비정질 Zn 함유 산화막을 포함하며,
상기 결정질 Zn 함유 산화막은 상기 게이트 전극 측에 형성되어 전하를 이동시키는 프론트 채널로 작용하고, 상기 비정질 Zn 함유 산화막은 상기 소오스 전극 및 드레인 전극 측에 형성되어 전하 이동을 방지하는 백 채널로 작용하는 박막 트랜지스터.
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- 제 1 항에 있어서, 상기 결정질 Zn 함유 산화막은 소오스 가스와 수증기(H2O)를 이용하여 형성하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 비정질 Zn 함유 산화막은 소오스 가스와 산소를 포함하는 가스를 이용하여 형성하는 박막 트랜지스터.
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- 기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극을 포함한 상기 기판 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 활성층을 형성하는 단계;
상기 활성층과 중첩되도록 소오스 전극 및 드레인 전극을 형성하는 단계를 포함하고;
상기 활성층은 결정질 Zn 함유 산화막 및 비정질 Zn 함유 산화막을 적층하여 형성하며,
상기 결정질 Zn 함유 산화막은 상기 게이트 전극 측에 형성되어 전하를 이동시키는 프론트 채널로 작용하고, 상기 비정질 Zn 함유 산화막은 상기 소오스 전극 및 드레인 전극 측에 형성되어 전하 이동을 방지하는 백 채널로 작용하는 박막 트랜지스터의 제조 방법.
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- 제 7 항에 있어서, 상기 결정질 Zn 함유 산화막의 형성 중에 열처리하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
- 제 7 항에 있어서, 상기 비정질 Zn 함유 산화막은 소오스 가스와 산소를 공급하여 제 1 온도에서 형성하고, 상기 결정질 Zn 함유 산화막은 상기 소오스 가스와 산소를 공급하고 상기 제 1 온도와 다른 제 2 온도에서 형성하는 박막 트랜지스터의 제조 방법.
- 제 13 항에 있어서, 상기 제 1 온도는 300℃ 이하이고, 상기 제 2 온도는 300℃ 이상인 박막 트랜지스터의 제조 방법.
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