KR101876011B1 - 산화물 박막 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 산화물 박막 트랜지스터 및 그 제조방법을 개시한다. 본 발명의 실시예에 따른 산화물 반도체로 구성되는 활성층 및 상기 활성층을 보호하는 패시베이션층을 포함하는 산화물 박막 트랜지스터에 있어서, 상기 패시베이션층은 산소 전구체로서 오존(O3)을 이용한 원자층 증착법(ALD)을 통하여 상기 활성층 상에 형성되고, 상기 산화물 박막 트랜지스터는 어닐링 처리되는 것을 특징으로 한다.

Description

산화물 박막 트랜지스터 및 그 제조방법{OXIDE THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 산화물 박막 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 산화물 박막 트랜지스터를 어닐링 처리하여 안정성을 개선시킨 산화물 박막 트랜지스터 및 그 제조방법에 관한 것이다.
FPD(Flat panel display)는 매우 얇고 가벼운 장점으로 디스플레이 시장에서 매우 높은 점유율을 차지하고 있다. FPD는 시장 점유율의 증가와 더불어 대면적화 및 고화질이 요구되고, 나아가 더 가볍고 얇으면서 휘거나 접을 수 있는 플렉서블(flexible) 디스플레이에 적용하기 위해 저온에서 공정이 가능하면서 전기적, 기계적 특성이 우수하고 동작 안정성이 보장되는 백플레인(backplane) 기술이 요구되고 있다.
디스플레이의 백플레인으로 사용되는 스위칭 소자나 구동 소자로 비정질 실리콘(a-Si)이나 폴리 실리콘(poly-Si)을 사용하는 실리콘(Si) 기반 박막 트랜지스터(TFT: Thin Film Transistor)와 산화물 반도체 박막 트랜지스터가 있다.
실리콘(Si) 기반 박막 트랜지스터의 비정질 실리콘(a-Si) 박막 트랜지스터는 제조가 용이하지만 낮은 전자 이동도를 갖고 있다. 한편, 폴리 실리콘(poly-Si) 박막 트랜지스터는 비정질 실리콘(a-Si) 박막 트랜지스터에 비해 전자 이동도가 높아 대면적의 고화질 디스플레이에 적용가능하며 안정성도 높지만, 제조공정이 복잡하고 제조원가가 높으며, 패널 내 소자 특성의 불균일로 인해 보상회로를 필요로 하는 문제점이 있다.
이러한 실리콘(Si) 기반 박막 트랜지스터의 단점을 해결하고자 산화물 반도체 박막 트랜지스터(Oxide TFT)가 개발되고 있다.
산화물 박막 트랜지스터는 대면적, 고해상도 디스플레이 구현을 가능하게 할 뿐 아니라 무안경 3D TV로의 적용도 가능하고, 산화물은 저온 공정이 가능하여 플라스틱 기판을 활용한 플렉시블 디스플레이 구현에도 적합한 소재이다. 또한, 에너지 밴드갭이 보통 3 eV 이상 크기 때문에 투명디스플레이에 응용 가능한 차세대 트랜지스터로 많은 주목을 받고 있다.
그 중에서도, 인듐, 갈륨, 아연 및 산소를 구성 원소로 하는 비정질 In-Ga-Zn-O계 재료(이하, 'a-IGZO'라고도 한다)를 사용한 박막 트랜지스터는 온/오프비를 높일 수 있어 유망시 되고 있다.
대한민국공개특허공보 제10-2013-0113972호(2013. 10. 16, 산화물 박막 트랜지스터의 제조 방법)
본 발명의 실시예는 산화물 반도체로 구성되는 활성층 및 상기 활성층을 보호하는 패시베이션층을 포함하는 산화물 박막 트랜지스터 및 그 제조방법을 제공하고자 한다.
본 발명의 실시예는 어닐링 처리된 산화물 박막 트랜지스터 및 그 제조방법을 제공하고자 한다.
본 발명의 실시예는 빛에 대한 안정성이 개선된 산화물 박막 트랜지스터 및 그 제조방법을 제공하고자 한다.
본 발명의 실시예에 따른 산화물 박막 트랜지스터는 산화물 반도체로 구성되는 활성층 및 상기 활성층을 보호하는 패시베이션층을 포함하는 산화물 박막 트랜지스터에 있어서, 상기 패시베이션층은 산소 전구체로서 오존(O3)을 이용한 원자층 증착법(ALD)을 통하여 상기 활성층 상에 형성되고, 상기 산화물 박막 트랜지스터는 어닐링 처리되는 것을 특징으로 한다.
상기 어닐링 처리는 100℃ 내지 400℃ 범위의 온도에서 수행될 수 있다.
또한, 상기 어닐링 처리는 10분 내지 5시간 동안 수행될 수 있다.
상기 패시베이션층은 5 ㎚ 내지 100 ㎚ 범위의 두께를 가질 수 있다.
상기 패시베이션층은 Y2O3로 이루어질 수 있다.
상기 활성층은 IGZO로 이루어질 수 있다.
본 발명의 실시예에 따르면 산화물 반도체로 구성되는 활성층 및 상기 활성층을 보호하는 패시베이션층을 포함하는 산화물 박막 트랜지스터를 제조할 수 있다.
본 발명의 실시예에 따르면 산화물 박막 트랜지스터에 어닐링 처리를 수행하여 빛에 대한 안정성이 개선된 산화물 박막 트랜지스터를 제조할 수 있다.
도 1은 본 발명의 일 실시예에 따른 상부 게이트 산화물 박막 트랜지스터의 개략적인 단면도이다.
도 2는 본 발명의 다른 일 실시예에 따른 하부 게이트 산화물 박막 트랜지스터의 개략적인 단면도이다.
도 3 및 도 4는 어닐링 처리되지 않은 산화물 박막 트랜지스터의 전기적 특성을 나타내는 그래프이다.
도 5 및 도 6은 본 발명의 일 실시예에 따라 어닐링 처리된 산화물 박막 트랜지스터의 전기적 특성을 나타내는 그래프이다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 사용되는 "실시예", "예", "측면", "예시" 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or'이기보다는 포함적인 논리합 'inclusive or'를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다'라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.
또한, 막, 층, 영역, 구성 요청 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 층, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
본 발명의 실시예에 따른 산화물 박막 트랜지스터는 산화물 반도체로 구성되는 활성층 및 상기 활성층을 보호하는 패시베이션층을 포함하는 산화물 박막 트랜지스터에 있어서, 상기 패시베이션층은 산소 전구체로서 오존(O3)을 이용한 원자층 증착법(ALD)을 통하여 상기 활성층 상에 형성되고, 상기 산화물 박막 트랜지스터는 어닐링 처리되는 것을 특징으로 한다.
이하에서는 도 1을 참조하여, 본 발명의 일 실시예에 따른 상부 게이트 산화물 박막 트랜지스터 및 그 제조방법을 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 상부 게이트 산화물 박막 트랜지스터의 개략적인 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 산화물 박막 트랜지스터는 기판(110) 상에 형성되는 버퍼층(120), 버퍼층(120) 상에 형성되는 소스 전극(130a) 및 드레인 전극(130b), 소스 전극(130a) 및 드레인 전극(130b)이 형성된 버퍼층(120) 상에 형성되는 활성층(140), 활성층(140) 상에 형성되는 패시베이션층(150), 패시베이션층(150)이 형성된 버퍼층(120) 상에 형성되는 게이트 절연막층(160), 게이트 절연막층(160) 상에 형성되는 게이트 전극(170)을 포함하는 상부 게이트(top gate) 구조의 산화물 박막 트랜지스터이다.
이하에서는 상기와 같은 구조로 이루어진 상부 게이트 산화물 박막 트랜지스터의 각 구성요소 및 제조방법을 보다 구체적으로 설명하기로 한다.
본 발명의 일 실시예에 따른 상부 게이트 산화물 박막 트랜지스터를 제조하기 위해서는, 우선 기판(110)이 준비된다.
기판(110)은 베이스 기판으로 사용되고, 기판(110)은 예를 들어, 유리, 플라스틱 또는 금속 호일(foil) 등의 다양한 재질이 사용될 수 있다. 상기 금속 호일(foil)은 특히, 구리 호일일 수 있다.
버퍼층(120)은 준비된 기판(110) 상에 형성된다. 버퍼층(120)은 기판(110)의 전면에 형성되고, 실리콘 산화물(SiO2) 재질로 형성될 수 있다. 버퍼층(120)은 화학기상증착법(CVD; Chemical Vapor Deposition), 스퍼터링(Sputtering) 또는 원자층 증착법(ALD; Atomic Layer Deposition) 등의 다양한 방법을 통하여 형성될 수 있고, 예를 들어, 5 ㎚ 내지 20 ㎚의 두께로 형성될 수 있다.
소스 전극(130a) 및 드레인 전극(130b)은 버퍼층(120) 상에 서로 이격되도록 형성된다. 소스 전극(130a) 및 드레인 전극(130b)은 각각 Al, Cr, Au, Ti 또는 Ag 등의 금속 및 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ITZO(Indium Tin Zinc Oxide) 등의 투명 산화물 중 적어도 어느 하나의 재질로 형성될 수 있고, 단일층 또는 다중층으로 형성되거나 상기 금속과 투명 산화물이 각각 증착된 이중층으로 형성될 수도 있다.
소스 전극(130a) 및 드레인 전극(130b)은 버퍼층(120)의 전면에 RF(Radio Frequence) 마그네트론 스퍼터링 방법을 이용하여 예를 들어, 100 ㎚ 내지 200 ㎚의 두께로 ITO층을 형성한 후 상기 ITO층을 패터닝하여 형성될 수 있다.
활성층(140)은 소스 전극(130a) 및 드레인 전극(130b)과 각각 연결되도록 버퍼층(120) 상에 형성된다. 활성층(140)은 IGZO 등과 같은 비정질 산화물 또는 ZnO를 포함하는 다결정질 산화물, 예를 들어, ZnO, ZnSnO, MgZnO, ZnSnO3, ZnSnO4, SnO2, ZnInO 또는 CdZnO 중 어느 하나의 재질로 형성될 수 있다.
활성층(140)은 원자층 증착법, 스퍼터링 방법, 스핀코팅, MOCVD법 또는 프린팅법 중 어느 하나의 방법을 이용하여 예를 들어, 5 ㎚ 내지 100 ㎚의 두께로 형성될 수 있다. 활성층(140)의 두께가 100 ㎚를 초과하는 경우에는 활성층(140) 자체의 전기 저항의 증가로 인하여 산화물 박막 트랜지스터의 특성을 저하시킬 수 있고, 활성층(140)의 두께가 5 ㎚ 미만인 경우에는 활성층으로서의 역할을 하기 불충분하기 때문에, 가능한 상기 범위 내에서 증착하는 것이 바람직하다.
패시베이션층(150)은 활성층(140) 상에 형성되어 활성층(140)을 보호한다. 패시베이션층(150)은 활성층(140)을 보호하는 역할을 수행하기 위해, Y2O3, 알루미나(Al2O3), AlON, TiO2, AlOx, TaOx, HfOx, SiON, SiOx 또는 ZrOx 등의 재질로 형성될 수 있고, 바람직하게는 Y2O3으로 형성될 수 있다.
패시베이션층(150)은 원자층 증착법(ALD)을 이용하여 예를 들어, 5 ㎚ 내지 100 ㎚의 두께로 형성될 수 있다. 패시베이션층(150)의 두께가 100 ㎚를 초과하는 경우에는 증착시 산화물 박막 트랜지스터의 문턱 전압(Vth) 이동(shift)을 증가시킬 수 있고, 활성층(140)과의 패터닝이 용이하지 않을 수 있고, 패시베이션층(150)의 두께가 5 ㎚ 미만인 경우에는 활성층(140)을 보호하는 역할을 하기에 불충분할 수 있다.
따라서 가능한 상기 범위 내에서 증착하는 것이 바람직하다. 패시베이션층(150)은 보다 바람직하게는, 5 ㎚ 내지 20 ㎚의 두께로 형성될 수 있다.
원자층 증착법(ALD)은 일반적으로, 기판 표면과의 화학적인 결합을 이용하여 전구체(분자)를 기판의 표면에 화학흡착시킨 후 흡착된 전구체를 표면 화학반응을 통하여 다음 전구체와 치환, 연소, 수소화(protonation) 등의 반응을 시켜 흡착과 치환을 번갈아 진행(사이클을 반복)하기 때문에, 초미세 층간(layer-by-layer) 증착이 가능하고 산화물을 최대한 얇게 쌓을 수 있는 특징이 있다.
원자층 증착법은 열 원자층 증착법(Thermal ALD) 및 플라즈마 원자층 증착법(PEALD; Plasma Enhanced ALD)으로 나누어질 수 있다.
열 원자층 증착법은 열 에너지가 전구체 및 산화제의 반응에 관여하는 방법이고, 플라즈마 원자층 증착법은 반응 챔버에 전원을 인가하여 전기적으로 반응 기체를 플라즈마로 분해하여 반응을 일으키는 방법이며, 플라즈마 원자층 증착법은 플라즈마 발생장치에 따라 리모트 플라즈마 원자층 증착법(Remote Plasma ALD)과 다이렉트 플라즈마 원자층 증착법(Direct Plasma ALD)으로 구분될 수 있다.
원자층 증착에 있어서, 산소 전구체로서는 수증기(H2O), 산소(O2), 산소 플라즈마(O2 plasma), 오존(O3) 또는 알코올 등을 사용할 수 있다.
패시베이션층(150)은 특정의 원자층 증착법에 한정되지 않고 다양한 원자층 증착법을 이용하여 형성될 수 있다.
본 발명의 일 실시예에서는 플라즈마 원자층 증착법(PEALD)을 이용하여 패시베이션층(150)이 형성될 수 있다. PEALD는 기존의 ALD에 플라즈마를 인가하여 공정온도를 낮추고, 전구체와 반응 가스 간의 반응성을 높여 박막을 최대한 얇게 얻을 수 있는 방법으로, 대면적이면서도 균일한 두께의 박막을 얻을 수 있다.
본 발명의 일 실시예에 따른 패시베이션층(150)은 산소 전구체로서 오존(O3)을 이용한 원자층 증착법을 통하여 형성된다.
본 발명의 일 측에 따르면, 활성층(140) 상에 패시베이션층(150)이 증착된 후 활성층(140)과 패시베이션층(150)이 동시에 패터닝될 수 있다.
게이트 절연막층(160)은 패시베이션층(150) 상에 형성된다. 게이트 절연막층(160)은 무기 절연막, 유기 절연막, 무기 절연막의 이중 구조 또는 유기/무기 하이브리드 절연막 등의 재질로 형성될 수 있고, 유기 절연막 재질로 형성되는 경우에는 스핀 코팅 방법이 이용될 수 있다. 게이트 절연막층(160)은 예를 들어, Al2O3, SiO2, HfO2 또는 ZrO2 등의 다양한 재질로 형성될 수 있다.
게이트 절연막층(160)은 재질에 따라 PECVD, 스퍼터링 방법, 원자층 증착법 또는 스핀 코팅법 등의 다양한 증착 방법으로 증착될 수 있다. 게이트 절연막층(160)은 예를 들어, 원자층 증착법을 이용하여 100 ㎚ 내지 200 ㎚의 두께로 형성될 수 있다.
게이트 절연막층(160) 상에는 게이트 절연막층(160)을 패터닝하여 소스 전극(130a) 및 드레인 전극(130b)을 컨택하기 위한 컨택홀(미도시)이 형성될 수 있다.
게이트 전극(170)은 게이트 절연막층(160) 상에 형성된다. 게이트 전극(170)은 Al, Cr, Au, Ti 또는 Ag 등의 금속 및 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ITZO(Indium Tin Zinc Oxide) 등의 투명 산화물 중 적어도 어느 하나의 재질로 형성될 수 있고, 단일층 또는 다중층으로 형성되거나 상기 금속과 투명 산화물이 각각 증착된 이중층으로 형성될 수도 있다.
게이트 전극(170)은 게이트 절연막층(160)의 전면에 RF 마그네트론 스퍼터링 방법을 이용하여 100 ㎚ 내지 200 ㎚의 두께로 ITO층을 형성한 후 상기 ITO층을 패터닝하여 형성될 수 있다.
여기서, 소스 전극(130a) 및 드레인 전극(130b), 활성층(140), 패시베이션층(150) 및 게이트 전극(170)을 각각 패터닝하는 공정은 포토리소그래피 및 에칭 공정을 이용할 수 있다.
이렇게 형성된 본 발명의 일 실시예에 따른 상부 게이트 산화물 박막 트랜지스터는 어닐링 처리된다. 상기 어닐링 처리는 공정 챔버 내에서 진공 조건에서 수행될 수 있다.
상기 어닐링 처리는 100℃ 내지 400℃ 범위의 온도에서 수행될 수 있고, 바람직하게는 150℃ 내지 250℃ 범위의 온도에서 수행될 수 있다. 또한, 상기 어닐링 처리는 10분 내지 5시간 동안 수행될 수 있고, 바람직하게는 10분 내지 1시간 동안 수행될 수 있다.
본 발명의 일 실시예에 따른 산화물 박막 트랜지스터의 어닐링 처리는 도 5 및 도 6에서 보다 상세하게 설명하기로 한다.
이하에서는 도 2를 참조하여, 본 발명의 다른 일 실시예에 따른 하부 게이트 산화물 박막 트랜지스터 및 그 제조방법을 설명하기로 한다.
도 2는 본 발명의 다른 일 실시예에 따른 하부 게이트 산화물 박막 트랜지스터의 개략적인 단면도이다.
도 2를 참조하면, 본 발명의 다른 일 실시예에 따른 산화물 박막 트랜지스터는 기판(210), 버퍼층(220), 게이트 전극(230), 게이트 절연막층(240), 활성층(250), 소스 전극(260a), 드레인 전극(260b) 및 패시베이션층(270)을 포함한다.
상세하게는, 본 발명의 다른 일 실시예에 따른 산화물 박막 트랜지스터는 기판(210) 상에 형성되는 버퍼층(220), 버퍼층(220) 상에 형성되는 게이트 전극(230), 게이트 전극(230)이 형성된 버퍼층(220) 상에 형성되는 게이트 절연막층(240), 게이트 절연막층(240) 상에 형성되는 활성층(250), 활성층(250)이 형성된 게이트 절연막층(240) 상에 형성되는 소스 전극(260a) 및 드레인 전극(260b), 및 소스 전극(260a) 및 드레인 전극(260b)이 형성된 활성층(250) 상에 형성되는 패시베이션층(270)을 포함하는 하부 게이트(bottom gate) 구조의 산화물 박막 트랜지스터이다.
이하에서는 상기와 같은 구조로 이루어진 하부 게이트 산화물 박막 트랜지스터의 각 구성요소 및 제조방법을 보다 구체적으로 설명하기로 한다.
본 발명의 다른 일 실시예는 도 1과 게이트 전극의 위치가 다른 하부 게이트 구조의 산화물 박막 트랜지스터로 각 구성요소의 역할은 실질적으로 동일하기 때문에, 설명의 편의상 도 1과 동일한 역할을 수행하는 구성요소에 대한 구체적인 특징은 도 1의 설명을 참조한다.
본 발명의 다른 일 실시예에 따른 하부 게이트 산화물 박막 트랜지스터를 제조하기 위해서는, 우선 기판(210)이 준비된다.
기판(210)은 베이스 기판으로 사용되고, 기판(210)은 예를 들어, 유리, 플라스틱 또는 금속 호일(foil) 등의 다양한 재질이 사용될 수 있다. 상기 금속 호일(foil)은 특히, 구리 호일일 수 있다.
버퍼층(220)은 준비된 기판(210) 상에 형성된다. 버퍼층(220)은 기판(210)의 전면에 형성되고, 실리콘 산화물(SiO2) 재질로 형성될 수 있다. 버퍼층(220)은 화학기상증착법(CVD; Chemical Vapor Deposition), 스퍼터링(Sputtering) 또는 원자층 증착법(ALD; Atomic Layer Deposition) 등의 다양한 방법을 통하여 형성될 수 있고, 예를 들어, 5 ㎚ 내지 20 ㎚의 두께로 형성될 수 있다.
게이트 전극(230)은 버퍼층(220) 상에 형성된다. 게이트 전극(230)은 Al, Cr, Au, Ti 또는 Ag 등의 금속 및 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ITZO(Indium Tin Zinc Oxide) 등의 투명 산화물 중 적어도 어느 하나의 재질로 형성될 수 있다.
게이트 절연막층(240) 게이트 전극(230)이 형성된 버퍼층(220) 상에 형성된다. 게이트 절연막층(240)은 무기 절연막, 유기 절연막, 무기 절연막의 이중 구조 또는 유기/무기 하이브리드 절연막 등의 재질로 형성될 수 있고, 유기 절연막 재질로 형성되는 경우에는 스핀 코팅 방법이 이용될 수 있다. 게이트 절연막층(240)은 예를 들어, Al2O3, SiO2, HfO2 또는 ZrO2 등의 다양한 재질로 형성될 수 있다.
게이트 절연막층(240)은 재질에 따라 PECVD, 스퍼터링 방법, 원자층 증착법 또는 스핀 코팅법 등의 다양한 증착 방법으로 증착될 수 있다. 게이트 절연막층(240)은 예를 들어, 원자층 증착법을 이용하여 100 ㎚ 내지 200 ㎚의 두께로 형성될 수 있다.
이어서, 활성층(250)은 게이트 절연막층(240) 상에 형성된다. 활성층(250)은 IGZO 등과 같은 비정질 산화물 또는 ZnO를 포함하는 다결정질 산화물, 예를 들어, ZnO, ZnSnO, MgZnO, ZnSnO3, ZnSnO4, SnO2, ZnInO 또는 CdZnO 중 어느 하나의 재질로 형성될 수 있다.
활성층(250)은 원자층 증착법, 스퍼터링 방법, 스핀코팅, MOCVD법 또는 프린팅법 중 어느 하나의 방법을 이용하여 예를 들어, 5 ㎚ 내지 100 ㎚의 두께로 형성될 수 있다. 활성층(250)의 두께가 100 ㎚를 초과하는 경우에는 활성층(250) 자체의 전기 저항의 증가로 인하여 산화물 박막 트랜지스터의 특성을 저하시킬 수 있고, 활성층(250)의 두께가 5 ㎚ 미만인 경우에는 활성층으로서의 역할을 하기 불충분하기 때문에, 가능한 상기 범위 내에서 증착하는 것이 바람직하다.
소스 전극(260a) 및 드레인 전극(260b)은 활성층(250)이 형성된 게이트 절연막층(240) 상에 형성된다. 소스 전극(260a) 및 드레인 전극(260b)은 각각 Al, Cr, Au, Ti 또는 Ag 등의 금속 및 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ITZO(Indium Tin Zinc Oxide) 등의 투명 산화물 중 적어도 어느 하나의 재질로 형성될 수 있다.
이어서, 패시베이션층(270)은 소스 전극(260a) 및 드레인 전극(260b)이 형성된 활성층(250) 상에 형성된다. 패시베이션층(270)은 활성층(250)을 덮도록 형성되어 활성층(250)을 보호한다. 패시베이션층(270)은 활성층(250)을 보호하는 역할을 수행하기 위해, Y2O3, 알루미나(Al2O3), AlON, TiO2, AlOx, TaOx, HfOx, SiON, SiOx 또는 ZrOx 등의 재질로 형성될 수 있고, 바람직하게는 Y2O3으로 형성될 수 있다.
패시베이션층(270)은 원자층 증착법(ALD)을 이용하여 예를 들어, 5 ㎚ 내지 100 ㎚의 두께로 형성될 수 있다. 패시베이션층(270)의 두께가 100 ㎚를 초과하는 경우에는 증착시 산화물 박막 트랜지스터의 문턱 전압(Vth) 이동(shift)을 증가시킬 수 있고, 패시베이션층(270)의 두께가 5 ㎚ 미만인 경우에는 활성층(250)을 보호하는 역할을 하기에 불충분할 수 있다.
따라서 가능한 상기 범위 내에서 증착하는 것이 바람직하다. 패시베이션층(270)은 보다 바람직하게는, 5 ㎚ 내지 20 ㎚의 두께로 형성될 수 있다.
원자층 증착법(ALD)은 일반적으로, 기판 표면과의 화학적인 결합을 이용하여 전구체(분자)를 기판의 표면에 화학흡착시킨 후 흡착된 전구체를 표면 화학반응을 통하여 다음 전구체와 치환, 연소, 수소화(protonation) 등의 반응을 시켜 흡착과 치환을 번갈아 진행(사이클을 반복)하기 때문에, 초미세 층간(layer-by-layer) 증착이 가능하고 산화물을 최대한 얇게 쌓을 수 있는 특징이 있다.
원자층 증착법은 열 원자층 증착법(Thermal ALD) 및 플라즈마 원자층 증착법(PEALD; Plasma Enhanced ALD)으로 나누어질 수 있다.
열 원자층 증착법은 열 에너지가 전구체 및 산화제의 반응에 관여하는 방법이고, 플라즈마 원자층 증착법은 반응 챔버에 전원을 인가하여 전기적으로 반응 기체를 플라즈마로 분해하여 반응을 일으키는 방법이며, 플라즈마 원자층 증착법은 플라즈마 발생장치에 따라 리모트 플라즈마 원자층 증착법(Remote Plasma ALD)과 다이렉트 플라즈마 원자층 증착법(Direct Plasma ALD)으로 구분될 수 있다.
패시베이션층(270)은 특정의 원자층 증착법에 한정되지 않고 전술한 다양한 원자층 증착법을 이용하여 형성될 수 있다.
본 발명의 다른 일 실시예에서는 플라즈마 원자층 증착법(PEALD)을 이용하여 패시베이션층(270)이 형성될 수 있다. 또한, 산소 전구체로는 수증기(H2O), 산소(O2), 산소 플라즈마(O2 plasma), 오존(O3) 또는 알코올 등을 이용할 수 있고, 바람직하게는 오존(O3)을 이용할 수 있다.
이렇게 형성된 본 발명의 다른 일 실시예에 따른 하부 게이트 산화물 박막 트랜지스터는 어닐링 처리된다. 상기 어닐링 처리는 공정 챔버 내에서 진공 조건에서 수행될 수 있다.
상기 어닐링 처리는 100℃ 내지 400℃ 범위의 온도에서 수행될 수 있고, 바람직하게는 150℃ 내지 250℃ 범위의 온도에서 수행될 수 있다. 또한, 상기 어닐링 처리는 10분 내지 5시간 동안 수행될 수 있고, 바람직하게는 10분 내지 1시간 동안 수행될 수 있다.
이하에서는 도 3 내지 및 도 6을 참조하여, 본 발명의 일 실시예에 따라 제조된 산화물 박막 트랜지스터의 전기적 특성을 설명하기로 한다.
도 3 및 도 4는 어닐링 처리되지 않은 산화물 박막 트랜지스터의 전기적 특성을 나타내는 그래프이고, 도 5 및 도 6은 본 발명의 일 실시예에 따라 어닐링 처리된 산화물 박막 트랜지스터의 전기적 특성을 나타내는 그래프이다.
구체적으로, 도3 및 도 4는 IGZO 활성층 상에 산소 전구체로서 오존(O3)을 이용한 원자층 증착법(ALD)(이하 'O3-ALD'라 함)을 통하여 Y2O3 패시베이션층을 증착한 박막 트랜지스터 소자의 게이트 전극 전압에 따른 S/D 전류량의 전기적 특성을 비교하여 나타내는 그래프이다. 도3 및 도 4에 있어서, 가로축은 게이트 전압(VG)을 나타내고, 세로축은 드레인 전류(ID)를 나타낸다.
본 발명의 일 실시예에 따라 제조된 산화물 박막 트랜지스터는 ITO로 형성된 소스 및 드레인 전극, 플라즈마 인핸스드 원자층 증착법으로 증착한 IGZO 활성층, 연속 공정으로 플라즈마 인핸스드 원자층 증착법을 이용하고 산소 전구체로서 오존(O3)을 이용한 10 ㎚ 두께의 Y2O3 패시베이션층, 게이트 절연막 및 Al으로 형성된 게이트 전극을 포함한다.
도 3을 참조하면, 제1(1st), 제2(2nd) 및 제3(3rd)의 측정 값은 서로 상이하게 나타나, 그 전기적 특성이 변화하는 것을 확인할 수 있고, 이렇게 전기적 특성이 변화하는 소자는 실제 제품으로서 적용이 불가능하다.
또한, 도 4를 참조하면, IGZO 활성층 상에 O3-ALD을 통하여 Y2O3 패시베이션층을 증착한 박막 트랜지스터 소자를 빛과 음의 전압 조건에서의 안정성 테스트(Negative bias light illumination stability test, NBLS)를 진행한 결과, O3-ALD Y2O3 패시베이션층은 빛을 전혀 막아주지 못하는 것을 확인할 수 있다. 여기서, 빛은 파장이 480 nm 이고, 이를 에너지로 환산했을 때 2.6 eV인 광원을 사용하였다.
한편, 도5 및 도 6은 IGZO 활성층 상에 O3-ALD을 통하여 Y2O3 패시베이션층을 증착한 박막 트랜지스터 소자를 어닐링 처리한 박막 트랜지스터 소자의 게이트 전극 전압에 따른 S/D 전류량의 전기적 특성을 비교하여 나타내는 그래프이다. 도5 및 도 6에 있어서, 가로축은 게이트 전압(VG)을 나타내고, 세로축은 드레인 전류(ID)를 나타낸다.
본 발명의 일 실시예에 따라 제조된 산화물 박막 트랜지스터는 ITO로 형성된 소스 및 드레인 전극, 플라즈마 인핸스드 원자층 증착법으로 증착한 IGZO 활성층, 연속 공정으로 플라즈마 인핸스드 원자층 증착법을 이용하고 산소 전구체로서 오존(O3)을 이용한 10 ㎚ 두께의 Y2O3 패시베이션층, 게이트 절연막 및 Al으로 형성된 게이트 전극을 포함하고, 최종적으로 진공 상에서 200 ℃ 조건으로 10분간 어닐링 처리하였다.
도 5를 참조하면, 제1(1st) 내지 제4(4th)의 측정 값 모두 거의 유사하게 나타나, 그 전기적 특성이 변화하지 않는 것을 확인할 수 있고, 이렇게 전기적 특성이 변화하지 않는 소자는 실제 제품으로서 적용이 가능하다.
또한, 도 6을 참조하면, IGZO 활성층 상에 O3-ALD을 통하여 Y2O3 패시베이션층을 증착한 박막 트랜지스터 소자를 어닐링 처리한 박막 트랜지스터 소자를 빛과 음의 전압 조건에서의 안정성 테스트를 진행한 결과, 어닐링 처리된 O3-ALD Y2O3 패시베이션층은 전기적 특성의 변화가 거의 없는 것으로 보아, 빛에 대하여 안정적인 것을 확인할 수 있다. 여기서, 빛은 도 4와 마찬가지로 파장이 480 nm 이고, 이를 에너지로 환산했을 때 2.6 eV인 광원을 사용하였다.
이에 따라, 본 발명의 일 실시예에 따른 산화물 박막 트랜지스터는 산화물 반도체 박막 트랜지스터에 어닐링 처리를 수행함으로써 빛에 대한 안정성을 개선시킬 수 있음을 확인할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 기판 120: 버퍼층
130a: 소스 전극 130b: 드레인 전극
140: 활성층 150: 보호층
160: 게이트 절연막층 170: 게이트 전극
210: 기판 220: 버퍼층
230: 게이트 전극 240: 게이트 절연막층
250: 활성층 260: 보호층
270a: 소스 전극 270b: 드레인 전극

Claims (6)

  1. 산화물 반도체로 구성되는 IGZO로 이루어지는 활성층 및 상기 활성층을 보호하는 패시베이션층을 포함하는 산화물 박막 트랜지스터에 있어서,
    상기 패시베이션층은 Y2O3로 이루어지고, 5 ㎚ 내지 100 ㎚ 범위의 두께를 가지며,
    상기 패시베이션층은 산소 전구체로서 오존(O3)을 이용한 원자층 증착법(ALD)을 통하여 상기 활성층 상에 형성되고,
    상기 산화물 박막 트랜지스터는 어닐링 처리되며,
    상기 어닐링 처리는 진공 조건에서, 150℃ 내지 250℃ 범위의 온도로 10분 내지 1시간 동안 수행되는 것을 특징으로 하는 산화물 박막 트랜지스터.
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