JP5780902B2 - 半導体薄膜、薄膜トランジスタ及びその製造方法 - Google Patents

半導体薄膜、薄膜トランジスタ及びその製造方法 Download PDF

Info

Publication number
JP5780902B2
JP5780902B2 JP2011209521A JP2011209521A JP5780902B2 JP 5780902 B2 JP5780902 B2 JP 5780902B2 JP 2011209521 A JP2011209521 A JP 2011209521A JP 2011209521 A JP2011209521 A JP 2011209521A JP 5780902 B2 JP5780902 B2 JP 5780902B2
Authority
JP
Japan
Prior art keywords
thin film
atoms
channel layer
metal oxide
sputtering
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011209521A
Other languages
English (en)
Other versions
JP2012104809A (ja
Inventor
麻美 西村
麻美 西村
絵美 川嶋
絵美 川嶋
雅司 笠見
雅司 笠見
松浦　正英
正英 松浦
将之 糸瀬
将之 糸瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Idemitsu Kosan Co Ltd
Original Assignee
Idemitsu Kosan Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Idemitsu Kosan Co Ltd filed Critical Idemitsu Kosan Co Ltd
Priority to JP2011209521A priority Critical patent/JP5780902B2/ja
Priority to PCT/JP2011/005679 priority patent/WO2012049830A1/ja
Priority to CN2011800489614A priority patent/CN103155154A/zh
Priority to KR1020137009219A priority patent/KR20130139915A/ko
Priority to US13/878,937 priority patent/US20130264565A1/en
Priority to TW100137020A priority patent/TW201222825A/zh
Publication of JP2012104809A publication Critical patent/JP2012104809A/ja
Application granted granted Critical
Publication of JP5780902B2 publication Critical patent/JP5780902B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H01L29/247—Amorphous materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Physical Vapour Deposition (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Description

本発明は、半導体薄膜、薄膜トランジスタ及びその製造方法に関する。
電界効果型トランジスタは、半導体メモリ集積回路の単位電子素子、高周波信号増幅素子、液晶駆動用素子等として広く用いられており、現在、最も多く実用化されている電子デバイスである。
液晶表示装置（ＬＣＤ）のみならず、エレクトロルミネッセンス（ＥＬ）表示装置や、フィールドエミッションディスプレイ（ＦＥＤ）等の各種の表示装置では、表示素子に駆動電圧を印加して表示装置を駆動させるスイッチング素子として、薄膜トランジスタ（ＴＦＴ）が多用されている。
ＴＦＴ駆動素子としては、シリコン系半導体薄膜が現在最も広く用いられている。それに対し高移動度かつ安定性が優れる金属酸化物からなる透明半導体薄膜が注目されている。
近年、導電性の酸化物半導体をチャネルとして用いた薄膜トランジスタが、有機ＥＬパネルや液晶パネルの駆動トランジスタとして用いられるようになってきている。
しかし、この薄膜トランジスタは、雰囲気に対して敏感であり、動作時や保管時の雰囲気により特性が変化することが知られている。その原因としては、この薄膜トランジスタの酸化物半導体として一般に用いられている、ＺｎＯを主成分にしたものや（例えば、特許文献１）、Ｉｎ−Ｍ−Ｚｎ−Ｏ（ＭはＧａ，Ａｌ，Ｆｅのうち少なくとも１種）を主成分にしたものが、雰囲気中の水や他のガス分子等と吸着脱離しやすいことが挙げられる。
そこで、例えば特許文献２では、チャネル層を保護膜で覆うことが提案されている。
ところで、上記薄膜トランジスタでは、ＣＶＤ等のプロセスにより酸素欠損が生じるため、ＴＦＴ特性の劣化が起きることがある。このような劣化が生じた場合には、大気中又は酸素を導入した雰囲気での熱処理が必要になる。
しかし、特許文献２に記載されているように、チャネル層を保護膜で覆った場合に、その保護膜が酸素を通さない膜（例えばＳｉＮｘや金属を含む膜）からなるときには、上記熱処理を行ったとしても、酸素がチャネル層にまで拡散せず、ＴＦＴ特性が回復しないという問題がある。
一方、上記保護膜が酸素を通す膜（例えばＳｉＯ２を含む膜）からなるときには、酸素がチャネル層にまで拡散するので、ＴＦＴ特性を回復させることができる。しかし、ＳｉＯ２はＳｉＮｘと比較して緻密性が劣るため、動作時の雰囲気に影響されＴＦＴ特性が変化してしまうという問題がある。
そのためチャネル層の保護とＴＦＴ特性の回復の双方を同時に実現させるために、チャネル層上に酸素透過性の膜（例えばＳｉＯ２）、その上に酸素非透過膜（例えばＳｉＮｘや金属を含む膜）を積層させることが提案されている（例えば、特許文献３）。しかし、プロセスが煩雑となり、コスト高の要因となる。
また、特許文献４には、酸化物半導体膜としてＩＧＺＯ（非晶質の金属酸化物）が開示されており、保護膜として、窒化珪素（ＳｉＮｘ）が開示されている。また、図面において酸化物半導体膜上に保護膜が形成されている。
しかし、ＩＧＺＯとＳｉＮｘの積層構造の具体的な実施例や半導体層の具体的な成膜方法は記載されていない。さらに、通常の成膜方法によりＩＧＺＯのチャネル層を形成した後、ＳｉＮｘを積層すると、ＩＧＺＯが還元され、半導体特性を喪失するおそれがある。
特開２００２−７６３５６号公報 特開２００７−７３７０５号公報 特開２０１０−７３８９４号公報 特開２００９−２６０３７８号公報
本発明の目的は、耐還元性に優れた半導体薄膜及びその製造方法を提供することである。
本発明の他の目的は、チャネル層上に酸素透過性膜等のバッファー層を設けなくても安定したＴＦＴ特性が得られる薄膜トランジスタ及びその製造方法を提供することである。
本発明によれば、以下の半導体薄膜及び薄膜トランジスタ等が提供される。
１．１種以上のアモルファス金属酸化物を含有し、前記金属酸化物の少なくとも一部の金属原子にＯＨ基が結合している半導体薄膜。
２．Ｉｎ及びＺｎの群から選ばれる少なくとも１種以上の金属を含有する１に記載の半導体薄膜。
３．少なくともＩｎを含有する２に記載の半導体薄膜。
４．Ｉｎ及びＺｎを含有する２に記載の半導体薄膜。
５．Ｉｎ、Ｚｎ及び第三元素を含有し、前記第三元素がＳｎ，Ｇａ，Ｈｆ，Ｚｒ，Ｔｉ，Ａｌ，Ｍｇ，Ｇｅ，Ｓｍ，Ｎｄ，Ｌａから選ばれる少なくとも１種以上の金属元素である２に記載の半導体薄膜。
６．前記第三元素がＳｎである５に記載の半導体薄膜。
７．Ｉｎ，Ｓｎ及びＺｎを以下の原子数比で含有する６に記載の半導体薄膜。
０．２＜［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］＋［Ｚｎ］）＜０．８
０＜［Ｓｎ］／（［Ｉｎ］＋［Ｓｎ］＋［Ｚｎ］）＜０．２
０．２＜［Ｚｎ］／（［Ｉｎ］＋［Ｓｎ］＋［Ｚｎ］）＜０．８
（式中、［Ｉｎ］は薄膜中のインジウム元素の原子数であり、［Ｓｎ］は薄膜中のスズ元素の原子数であり、［Ｚｎ］は薄膜中の亜鉛元素の原子数である。）
８．前記第三元素がＧａである５に記載の半導体薄膜。
９．Ｉｎ，Ｇａ及びＺｎを以下の原子数比で含有する８に記載の半導体薄膜。
０．５≦［Ｉｎ］／（［Ｉｎ］＋［Ｇａ］）＜１
０．２≦［Ｚｎ］／（［Ｉｎ］＋［Ｇａ］＋［Ｚｎ］）≦０．８
（式中、［Ｉｎ］は薄膜中のインジウム元素の原子数であり、［Ｇａ］は薄膜中のガリウム元素の原子数であり、［Ｚｎ］は薄膜中の亜鉛元素の原子数である。）
１０．前記第三元素が、Ｈｆである５に記載の半導体薄膜。
１１．Ｉｎ，Ｈｆ及びＺｎを以下の原子数比で含有する１０に記載の半導体薄膜。
０．３＜［Ｉｎ］／（［Ｉｎ］＋［Ｈｆ］＋［Ｚｎ］）＜０．８
０．０１＜［Ｈｆ］／（［Ｉｎ］＋［Ｈｆ］＋［Ｚｎ］）＜０．１
０．１＜［Ｚｎ］／（［Ｉｎ］＋［Ｈｆ］＋［Ｚｎ］）＜０．６９
（式中、［Ｉｎ］は薄膜中のインジウム元素の原子数であり、［Ｈｆ］は薄膜中のハフニウム元素の原子数であり、［Ｚｎ］は薄膜中の亜鉛元素の原子数である。）
１２．前記第三元素が、Ｚｒである５に記載の半導体薄膜。
１３．Ｉｎ，Ｚｒ及びＺｎを以下の原子数比で含有する１２に記載の半導体薄膜。
０．３＜［Ｉｎ］／（［Ｉｎ］＋［Ｚｒ］＋［Ｚｎ］）＜０．８
０．０１＜［Ｚｒ］／（［Ｉｎ］＋［Ｚｒ］＋［Ｚｎ］）＜０．１
０．１＜［Ｚｎ］／（［Ｉｎ］＋［Ｚｒ］＋［Ｚｎ］）＜０．６９
（式中、［Ｉｎ］は薄膜中のインジウム元素の原子数であり、［Ｚｒ］は薄膜中のジルコニウム元素の原子数であり、［Ｚｎ］は薄膜中の亜鉛元素の原子数である。）
１４．以下の（１ａ）〜（１ｃ）のいずれかの工程を含む半導体薄膜の製造方法。
（１ａ）水を含む希ガス雰囲気下において、金属酸化物からなるターゲットをスパッタリングする工程
（１ｂ）少なくとも希ガス原子、酸素原子、水素原子を含む気体雰囲気下において、金属酸化物からなるターゲットをスパッタリングする工程
（１ｃ）金属酸化物からなるターゲットをスパッタリングして半導体薄膜を成膜し、成膜した半導体薄膜を水蒸気雰囲気下でアニールする工程
１５．ゲート電極、
１〜１３のいずれかに記載の半導体薄膜からなるチャネル層、及び
少なくともＳｉＮｘを含有する保護膜をこの順に備え、
前記保護膜は前記チャネル層と隣接している薄膜トランジスタ。
１６．以下の（１ａ）〜（１ｃ）のいずれかの工程によってチャネル層を製造し：
（１ａ）水を含む希ガス雰囲気下において、金属酸化物からなるターゲットをスパッタリングする工程；
（１ｂ）少なくとも希ガス原子、酸素原子、水素原子を含む気体雰囲気下において、金属酸化物からなるターゲットをスパッタリングする工程；
（１ｃ）金属酸化物からなるターゲットをスパッタリングしてチャネル層を成膜し、成膜したチャネル層を水蒸気雰囲気下でアニールする工程；
Ｔｉ，Ａｌ，Ｍｏ，Ｃｕ，Ａｕからなる群から選ばれる少なくとも１種以上の金属又は金属酸化物を含有する導電体層を前記チャネル層に隣接して成膜し、
前記導電体層をパターニングすることでソース電極及びドレイン電極を形成し、
前記ソース電極、ドレイン電極及びチャネル層の上にＳｉＮｘからなる保護膜を成膜する薄膜トランジスタの製造方法。
１７．前記導電体層が、Ｔｉ，Ａｌ，Ｍｏ，Ｃｕ，Ａｕからなる群から選ばれる少なくとも１種以上の金属又は金属酸化物からなる１６に記載の薄膜トランジスタの製造方法。
本発明によれば、耐還元性に優れた半導体薄膜及びその製造方法が提供できる。
また、本発明によれば、チャネル層上に酸素透過性膜等のバッファー層を設けなくても安定したＴＦＴ特性が得られる薄膜トランジスタ及びその製造方法が提供できる。
本発明の一実施形態を示す図である。 実施例１，４及び比較例１のＦＴ−ＩＲ測定の結果を示す図である。 実施例１，４及び比較例１の昇温脱離測定の結果を示す図である。
１．半導体薄膜
本発明の第１の半導体薄膜は、１種以上のアモルファス金属酸化物を含有し、金属酸化物の少なくとも一部の金属原子にＯＨ基が結合している。
金属原子にＯＨ基が結合していることは、フーリエ変換赤外線吸収分光測定（ＦＴ−ＩＲ）又は昇温脱離測定で確認できる。
本発明の半導体薄膜は、一部又は全部の金属原子にＯＨ基が結合する。いずれの場合も、ＦＴ−ＩＲ等でＯＨ基の結合が確認できればよい。
具体的には、半導体薄膜のフーリエ変換赤外分光測定において、１１００ｃｍ−１付近（１０００〜１３００ｃｍ−１）と３０００ｃｍ−１付近（２６００〜３５００ｃｍ−１）にピーク（好ましくは最大ピーク高さの５％以上又は１０％以上の高さの、山又はショルダー）が観測されることで確認できる。
また、昇温脱離測定において、好ましくは３５０〜６００℃において５．０×１０−１０以上、より好ましくは８．０×１０−１０以上のピークが観察されることで確認できる。
フーリエ変換赤外分光法による赤外線吸収分光測定、昇温脱離測定は、実施例に記載の方法で行うことができる。
本発明において「半導体」とは薄膜のキャリア濃度が１×１０１９／ｃｍ３未満の状態をいう。キャリア濃度は株式会社東陽テクニカ製の高抵抗ホール測定装置ＲｅｓｉＴｅｓｔ８３００により求める。
上記薄膜は１種以上のアモルファス金属酸化物を含有する。好ましくは、実質的に１種以上のアモルファス金属酸化物のみからなる。尚、「実質的に」とは、本発明の効果を損なわない範囲で他に不可避不純物を含んでいてもよいことを意味する。
アモルファス酸化物であると、大面積での均一性に優れ、システムオングラス（ＳＯＧ）等の周辺回路や有機ＥＬディスプレイの電流駆動を行うスイッチング素子に適している。
アモルファス酸化物とは、Ｘ線回折で明確なピークが確認できないものをいう。
上記薄膜は、好ましくはＩｎ及びＺｎの群から選ばれる少なくとも１種以上の金属の酸化物を含有する。より好ましくは、少なくともＩｎを含有し、さらに好ましくはＩｎ及びＺｎを含有する。
薄膜中の全元素中のインジウム元素の含有量は、好ましくは下記原子比を満たす。
０．２≦［Ｉｎ］／全金属原子≦０．８
式中、［Ｉｎ］は薄膜中に含まれるインジウム元素の原子数である。全金属原子とは、薄膜中に含まれる全ての金属原子の原子数である。
好ましくは、０．２５≦［Ｉｎ］／全金属原子≦０．７５であり、さらに好ましくは０．３≦［Ｉｎ］／全金属原子≦０．７である。
［Ｉｎ］／全金属原子（原子比）が０．２未満の場合、得られた薄膜のキャリア濃度が半導体領域よりも低くなってしまい、絶縁体となってしまうおそれがある。
一方、［Ｉｎ］／全金属原子（原子比）が０．８超の場合、薄膜が結晶化しやすくなり、大面積に成膜した場合に、面内の電気特性が不均一になるおそれがある。
また、上記薄膜は、好ましくはＩｎ及びＺｎの他に第三元素を含有し、第三元素としてＳｎ，Ｇａ，Ｈｆ，Ｚｒ，Ｔｉ，Ａｌ，Ｍｇ，Ｇｅ，Ｓｍ，Ｎｄ，Ｌａから選ばれる少なくとも１種以上の金属元素を選択することができる。
第三元素としてＳｎを含有する場合、耐薬品性が向上するため、チャンネルエッチ型でＴＦＴを積層する際、エッチストッパーを設ける必要がない。また、スパッタリングターゲットを製造した際にＳｎが焼結助剤の効果を果たすため、低密度なスパッタリングターゲットを容易に作製することが可能である。さらに水分圧の変化に対する電界効果移動度の変動変化が第三元素としてＧａを含有する場合と比較して小さいため、より好適に用いることができる。
第三元素としてＧａ、Ｈｆ、Ｚｒ、Ｔｉ、Ａｌ、Ｇｅ、Ｓｍ、Ｎｄ又はＬａを含有する場合、半導体として適切な量にキャリア濃度を低減できることが期待される。また、特定のエッチャントに耐薬品性を有するため、エッチャントを選択することによりエッチストッパーを設ける必要がない。さらにドライエッチ、リフトオフの場合はエッチストッパーを設ける必要がない。
上記第三元素は好ましくはＳｎである。この場合、上記薄膜はＩｎ，Ｓｎ及びＺｎを以下の原子数比で含有することが好ましい。
０．２＜［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］＋［Ｚｎ］）＜０．８
０＜［Ｓｎ］／（［Ｉｎ］＋［Ｓｎ］＋［Ｚｎ］）＜０．２
０．２＜［Ｚｎ］／（［Ｉｎ］＋［Ｓｎ］＋［Ｚｎ］）＜０．８
式中、［Ｉｎ］は薄膜中のインジウム元素の原子数であり、［Ｓｎ］は薄膜中のスズ元素の原子数であり、［Ｚｎ］は薄膜中の亜鉛元素の原子数である。
好ましくは下記原子比を満たす。
０．２＜［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］＋［Ｚｎ］）＜０．６
０＜［Ｓｎ］／（［Ｉｎ］＋［Ｓｎ］＋［Ｚｎ］）＜０．１５
０．４＜［Ｚｎ］／（［Ｉｎ］＋［Ｓｎ］＋［Ｚｎ］）＜０．８
［Ｓｎ］／（［Ｉｎ］＋［Ｓｎ］＋［Ｚｎ］）≧０．２の場合、本発明の薄膜をＴＦＴに用いる場合、エッチャントに不溶となるためチャネル層のパターニングが困難となる恐れがある。また成膜時に使用するスパッタリングターゲットの抵抗が高くなり、ＤＣスパッタリングができなくなる恐れがある。
また、［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］＋［Ｚｎ］）≦０．２の場合、得られた薄膜のキャリア濃度が低くなりすぎてしまい、半導体として機能しなくなるおそれがある。［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］＋［Ｚｎ］）≧０．８の場合は、得られたキャリア密度が増大化し、半導体特性が損なわれるおそれがある。
また、上記第三元素は好ましくはＧａである。この場合、上記薄膜はＩｎ，Ｇａ及びＺｎを以下の原子数比で含有することが好ましい。
０．５≦［Ｉｎ］／（［Ｉｎ］＋［Ｇａ］）＜１
０．２≦［Ｚｎ］／（［Ｉｎ］＋［Ｇａ］＋［Ｚｎ］）≦０．８
式中、［Ｉｎ］は薄膜中のインジウム元素の原子数であり、［Ｇａ］は薄膜中のガリウム元素の原子数であり、［Ｚｎ］は薄膜中の亜鉛元素の原子数である。
好ましくは下記原子比を満たす。
０．５≦［Ｉｎ］／（［Ｉｎ］＋［Ｇａ］）＜１
０．２≦［Ｚｎ］／（［Ｉｎ］＋［Ｇａ］＋［Ｚｎ］）≦０．５
［Ｉｎ］／（［Ｉｎ］＋［Ｇａ］）が０．５よりも小さい場合、さらには０．３よりも小さい場合、本発明の薄膜を用いて得られたＴＦＴ素子の移動度が低くなる恐れがある。
一方、［Ｚｎ］／（［Ｉｎ］＋［Ｇａ］＋［Ｚｎ］）＜０．２又は［Ｚｎ］／（［Ｉｎ］＋［Ｇａ］＋［Ｚｎ］＞０．８である場合、得られる薄膜が結晶化しやすくなり、大面積に成膜した場合に面内の電気特性が不均一になるおそれがある。
また、上記第三元素は好ましくはＨｆである。この場合、上記薄膜はＩｎ，Ｈｆ及びＺｎを以下の原子数比で含有することが好ましい。
０．３＜［Ｉｎ］／（［Ｉｎ］＋［Ｈｆ］＋［Ｚｎ］）＜０．８
０．０１＜［Ｈｆ］／（［Ｉｎ］＋［Ｈｆ］＋［Ｚｎ］）＜０．１
０．１＜［Ｚｎ］／（［Ｉｎ］＋［Ｈｆ］＋［Ｚｎ］）＜０．６９
式中、［Ｉｎ］は薄膜中のインジウム元素の原子数であり、［Ｈｆ］は薄膜中のハフニウム元素の原子数であり、［Ｚｎ］は薄膜中の亜鉛元素の原子数である。
また、上記第三元素は好ましくはＺｒである。この場合、上記薄膜はＩｎ，Ｚｒ及びＺｎを以下の原子数比で含有することが好ましい。
０．３＜［Ｉｎ］／（［Ｉｎ］＋［Ｚｒ］＋［Ｚｎ］）＜０．８
０．０１＜［Ｚｒ］／（［Ｉｎ］＋［Ｚｒ］＋［Ｚｎ］）＜０．１
０．１＜［Ｚｎ］／（［Ｉｎ］＋［Ｚｒ］＋［Ｚｎ］）＜０．６９
式中、［Ｉｎ］は薄膜中のインジウム元素の原子数であり、［Ｚｒ］は薄膜中のジルコニウム元素の原子数であり、［Ｚｎ］は薄膜中の亜鉛元素の原子数である。
またこの場合、スパッタリング成膜時に使用するスパッタリングターゲットを高密度化させるために、上記薄膜はＩｎ，Ｚｒ及びＺｎに加えてＳｎを含むとより好ましい。このとき、Ｓｎを以下の原子比で含むと好ましい。
０．１＜［Ｓｎ］／（［Ｉｎ］＋［Ｚｒ］＋［Ｚｎ］＋［Ｓｎ］）＜０．２
上記第三元素がＺｒ又はＨｆであると、熱安定性、耐熱性、耐薬品性が向上し、Ｓ値やオフ電流を低減でき、また光電流を低減できるため好ましい。
上記の半導体薄膜は、後述する水又は酸素原子と水素原子を含む雰囲気で形成するため、耐真空性、耐還元性を有するため、ＣＶＤ等の製造プロセスを通しても酸素欠損ができにくく、ＴＦＴに用いた場合、ＴＦＴ特性の劣化が起こらない。そのため、ＴＦＴの特性の回復を担う酸素透過膜のようなバッファー層が不必要であり、簡便なプロセスにてＴＦＴを作製することが可能である。
上記の半導体薄膜は、後述する薄膜トランジスタのチャネル層の製造方法（１ａ）〜（１ｃ）と同様の方法により作製することができる。
（１ａ）、（１ｂ）又は（１ｃ）の方法を用いることで、効果的に半導体薄膜の酸素欠陥が抑制され、安定なメタル−酸素の結合を形成することができる。そのため還元性雰囲気にさらされても薄膜のキャリア濃度の上昇を抑えることができる。
さらに、（１ａ）、（１ｂ）又は（１ｃ）の方法によって作製された半導体薄膜は、金属酸化物からなるターゲットを酸素と希ガス雰囲気下でスパッタリングして作製した半導体薄膜よりもバンドギャップを広くすることが可能である。そのため光照射時でも良好な信頼性を得ることができる。
本発明の第２の半導体薄膜は、（１ａ）、（１ｂ）又は（１ｃ）の方法により製造された膜である。
この半導体薄膜は、アモルファス金属酸化物を含み、金属酸化物の好適な元素の組成は、第１の半導体薄膜と同じである。
２．薄膜トランジスタ
薄膜トランジスタは、通常、ゲート電極、ゲート絶縁膜、チャネル層、ソース電極及びドレイン電極、及び保護膜を備える。
本発明の薄膜トランジスタでは、バッファー層が不要であり、チャネル層に直接保護膜を設けることができる。このため、製造工程を簡略化させることができる。
チャネル層はアモルファス金属酸化物を含み、金属酸化物の好適な元素の組成は、第１の半導体薄膜と同じである。チャネル層として、第１又は第２の半導体薄膜を用いることができる。
上記の保護膜としては、少なくともＳｉＮｘ（窒化ケイ素）を含有するものを好適に用いることができる。ＳｉＮｘはＳｉＯ２と比較して緻密な膜を形成できるため、ＴＦＴの劣化抑制効果が高いという利点を有する。
上記保護膜は、ＳｉＮｘの他に例えばＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３，ＰｂＴｉ３，ＢａＴａ２Ｏ６，ＳｒＴｉＯ３又はＡｌＮ等の酸化物等を含むことができるが、好ましくは、実質的にＳｉＮｘのみからなる。
本発明の薄膜トランジスタの一実施形態を図１に示す。
薄膜トランジスタ１は、ゲート電極（基板）１０上に絶縁膜２０を有し、絶縁膜２０上にチャネル層３０、及び間隔をあけてソース電極４０及びドレイン電極５０を有する。ソース電極４０及びドレイン電極５０の間にチャネル層３０が形成されている。
基板１０がゲート電極を兼ねており、基板１０に印加される電圧によってソース電極４０とドレイン電極５０の間のチャネル層３０に流れる電流が制御されることで、薄膜トランジスタ１がオン／オフ動作する。
チャネル層３０、ソース電極４０及びドレイン電極５０を覆うように保護膜６０が設けられている。
ドレイン電極、ソース電極及びゲート電極の各電極を形成する材料に特に制限はなく、一般に用いられている材料を任意に選択することができる。例えば、ＩＴＯ，ＩＺＯ，ＺｎＯ，ＳｎＯ２等の透明電極や、Ａｌ，Ａｇ，Ｃｕ，Ｃｒ，Ｎｉ，Ｍｏ，Ａｕ，Ｔｉ，Ｔａ等の金属電極、又はこれらを含む合金の金属電極を用いることができる。
ドレイン電極、ソース電極及びゲート電極の各電極は、異なる２層以上の導電層を積層した多層構造とすることもできる。特にソース・ドレイン電極は低抵抗配線への要求が強いため、ＡｌやＣｕ等の良導体をＴｉやＭｏ等の密着性に優れた金属でサンドイッチして使う場合がある。
ゲート絶縁膜を形成する材料は特に制限はなく、一般に用いられている材料を任意に選択できる。
ゲート絶縁膜の材料としては、例えばＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，ＨｆＯ３，ＣａＨｆＯ３，ＰｂＴｉ３，ＢａＴａ２Ｏ６，ＳｒＴｉＯ３，ＡｌＮ等の化合物を用いることができる。これらのなかでも、好ましくはＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｙ２Ｏ３，ＨｆＯ３，ＣａＨｆＯ３であり、より好ましくはＳｉＯ２，ＳｉＮｘ，Ｙ２Ｏ３，ＨｆＯ３，ＣａＨｆＯ３である。
尚、上記の酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい（例えば、ＳｉＯ２でもＳｉＯｘでもよい）。
ゲート絶縁膜は、異なる２層以上の絶縁膜を積層した構造でもよい。また、ゲート絶縁膜は結晶質、多結晶質、非晶質のいずれであってもよいが、工業的に製造しやすい多結晶質又は非晶質であることが好ましい。
チャネル層は、後述する製造方法（１ａ）〜（１ｃ）のいずれかの方法により形成することができる。
製造方法（１ａ）〜（１ｃ）におけるスパッタリングの方法は特に限定されず、プラズマ活性の低いＤＣスパッタリング及び周波数１０ＭＨｚ以下の高周波スパッタリングのいずれでもよい。また、スパッタリングはパルススパッタリングでもよい。
ここでＤＣスパッタリングとは、直流電源を印加して行うスパッタ方法（直流スパッタ）をいい、高周波スパッタ（ＲＦスパッタリング）とは、交流電源（交流スパッタ）を印加して行うスパッタリングをいう。また、パルススパッタリングとは、パルス電圧を印加して行うスパッタリングをいう。
ＲＦスパッタリングは、ＤＣスパッタリングに比べてプラズマ密度が高く、放電電圧が下がるため、格子の乱れ等が減少し、キャリア移動度を高めることができる。また、一般的にＲＦスパッタリングの方が面内均一性が良好な膜が得られやすい。
そのため、ＲＦスパッタリングより得られる膜は、ＴＦＴ素子としたときの電界効果移動度も高くなることが期待される。しかし、一般的にＲＦスパッタリングは、ＤＣスパッタリングよりも成膜速度が遅いため、工業的にはＤＣスパッタリングが採用されている。
スパッタ成膜時のターゲットに印加するパワー密度は、好ましくは１〜５Ｗ／ｃｍ２であり、さらに好ましくは２〜５Ｗ／ｃｍ２である。特に好ましくは２．５〜５Ｗ／ｃｍ２である。
パワー密度が１Ｗ／ｃｍ２未満の場合、成膜速度が遅くなり、生産性が悪くなるおそれがある。一方、スパッタパワー密度が５Ｗ／ｃｍ２超の場合、成膜速度が速くなりすぎて、膜厚の制御性が悪くなるおそれがある。
スパッタリングの成膜速度は、基板の成膜面に対して垂直方向に通常は１〜２００ｎｍ、好ましくは１〜１００ｎｍ／ｍｉｎであり、さらに好ましくは１０〜８０ｎｍ／ｍｉｎであり、特に好ましくは３０〜６０ｎｍ／ｍｉｎである。
成膜速度が１ｎｍ／ｍｉｎ未満の場合、成膜速度が遅いため生産性が悪くなるおそれがある。一方、成膜速度が２００ｎｍ／ｍｉｎ超の場合、成膜速度が速くなりすぎて、膜厚の制御性が悪くなるおそれがある。
ターゲット及び基板間の距離は、基板の成膜面に対して垂直方向に好ましくは１〜１５ｃｍであり、さらに好ましくは４〜８ｃｍである。
この距離が１ｃｍ未満の場合、基板に到達するターゲット構成元素の粒子の運動エネルギーが大きくなり、良好な膜特性を得ることができないおそれがあるうえ、膜厚及び電気特性の面内分布が生じてしまうおそれがある。一方、ターゲットと基板との間隔が１５ｃｍを越える場合、基板に到達するターゲット構成元素の粒子の運動エネルギーが小さくなりすぎて、緻密な膜を得ることができず、良好な膜特性を得ることができないおそれがある。
磁場強度が３００〜１０００ガウスの雰囲気下でスパッタリングすることが望ましい。
磁場強度が３００ガウス未満の場合、プラズマ密度が低くなるため高抵抗のスパッタリングターゲットの場合スパッタリングできなくなるおそれがある。一方、１０００ガウス超の場合、膜厚及び膜中の電気特性の制御性が悪くなるおそれがある。
気体雰囲気の圧力（スパッタ圧力）は、プラズマが安定して放電できる範囲であれば特に限定されないが、好ましくは０．１〜５．０Ｐａである。
尚、スパッタ圧力とは、アルゴン、酸素等を導入した後のスパッタ開始時の系内の全圧をいう。
本発明の薄膜トランジスタの製造方法は、以下の工程を含む。
（１ａ）水を含む希ガス雰囲気下において、金属酸化物からなるターゲットをスパッタリングして、アモルファス金属酸化物からなるチャネル層を成膜する工程。
（２）Ｔｉ，Ａｌ，Ｍｏ，Ｃｕ，Ａｕからなる群から選ばれる少なくとも１種以上の金属又は金属酸化物を含有する導電体層を上記チャネル層に隣接して成膜する工程。好ましくは、上記導電体層はＴｉ，Ａｌ，Ｍｏ，Ｃｕ，Ａｕからなる群から選ばれる少なくとも１種以上の金属又は金属酸化物のみからなる。
（３）上記導電体層をパターニングすることでソース電極及びドレイン電極を形成する工程。
（４）上記ソース電極、ドレイン電極及びチャネル層の上にＳｉＮｘからなる保護膜を成膜する工程。
工程（１ａ）の成膜方法を用いることで、効果的にチャネル層の酸素欠陥が抑制され、安定なメタル−酸素の結合を形成することができる。そのため還元性雰囲気にさらされても薄膜のキャリア濃度の上昇を抑えることができる。
水分子の希ガス原子に対する分圧比は、［Ｈ２Ｏ］／（［Ｈ２Ｏ］＋［希ガス原子］）で表される。［Ｈ２Ｏ］は気体雰囲気中の水分子の分圧であり、［希ガス原子］は気体雰囲気中の希ガス原子の分圧である。この分圧比は好ましくは０．１〜１０％、より好ましくは０．５〜７．０％、さらに好ましくは１．０〜５．０％、特に好ましくは１．０〜３．０％である。
水分子の含有量が希ガス原子に対して分圧比で０．１％未満の場合、酸素欠損の生成抑制効果が得られず、膜中のキャリア濃度を低下させるおそれがある。一方、水分子の含有量が希ガス原子に対して分圧比で１０％超の場合、得られるＴＦＴ素子の移動度が低下するおそれがある。
尚、希ガス原子は特に制限されないが、好ましくはアルゴン原子である。また、希ガス及び水以外に、ＴＦＴ素子に影響を及ぼさない範囲で酸素及び窒素を含んでもよい。
上記工程（１ａ）の代わりに、以下の工程（１ｂ）によってチャネル層を形成してもよい。
（１ｂ）酸素原子及び水素原子を含む希ガス雰囲気下において、金属酸化物からなるターゲットをスパッタリングすることによってアモルファス金属酸化物からなるチャネル層を成膜する工程。
工程（１ｂ）において、スパッタリング中の気体雰囲気は酸素原子に対してモル比で２倍以上の水素原子を含むことが好ましい。そうすることにより気体雰囲気中に水を導入したものと同等の効果を得ることができる。
工程（１ａ）及び（１ｂ）において、成膜したチャネル層は、好ましくは２００〜４００℃で５〜１２０分間アニール処理する。アニール処理することにより、得られる酸化物半導体の半導体特性の安定性が向上し、さらに成膜後のプロセスによる劣化を抑制することができる。
アニール温度が２００℃未満の場合、又は成膜時間が５分未満の場合、効果を得ることが難しく、アニール温度が４００℃超の場合、又は成膜時間が１２０分超の場合、結晶化が進行してしまうおそれがある。
上記アニール処理は、２００℃〜４００℃の温度範囲であれば特に雰囲気に制限を受けないが、少なくも酸素を含有する雰囲気下で行なうことが好ましい。酸素を含有する雰囲気下で行なうことにより、アニール処理した薄膜をＴＦＴとしたときの特性のばらつきを抑制することができる。
上記工程（１ａ）又は（１ｂ）の代わりに、以下の工程（１ｃ）によってチャネル層を形成してもよい。
（１ｃ）金属酸化物からなるターゲットをスパッタリングすることによってチャネル層を成膜し、成膜したチャネル層を高圧水蒸気雰囲気下でアニールする工程。
アニール処理は高圧水蒸気アニール炉を用いて、１〜３ＭＰａで２００℃〜４００℃、５〜１２０分間アニール処理をする。
チャネル層の膜厚は、チャネル層の比抵抗に応じて適宜最適な値が選定され、均一性の観点からは膜厚が厚い方が好ましく、成膜時間（工程のタクトタイム）の観点からは膜厚が薄い方が好ましい。
チャネル層の膜厚は、通常２０〜５００ｎｍ、好ましくは４０〜１５０ｎｍ、より好ましくは５０〜１４０ｎｍ、さらに好ましくは６０〜１３０ｎｍ、特に好ましくは７０〜１１０ｎｍである。
チャネル層の膜厚が２０ｎｍ未満の場合、大面積に成膜した際の膜厚の不均一性により、作製したＴＦＴの特性が不均一になるおそれがある。一方、膜厚が５００ｎｍ超の場合、成膜時間が長くなり工業的に採用できないおそれがある。
本発明の薄膜トランジスタは、電界効果移動度及びｏｎ−ｏｆｆ比が高く、ノーマリーオフを示すとともに、ピンチオフが明瞭なトランジスタである。
また、本発明の薄膜トランジスタは、金属酸化物を低温で成膜できるので、無アルカリガラス等の耐熱温度に限界のある基板上に構成することが可能である。
本発明に用いるチャネル層は、通常、ｎ型領域で用いられるが、Ｐ型Ｓｉ系半導体、Ｐ型酸化物半導体、Ｐ型有機半導体等の種々のＰ型半導体と組合せてＰＮ接合型トランジスタ等の各種の半導体デバイスに利用することができる。
また、本発明のＴＦＴは電界効果型トランジスタ、論理回路、メモリ回路、差動増幅回路等各種の集積回路にも適用できる。さらに、電界効果型トランジスタ以外にも静電誘起型トランジスタ、ショットキー障壁型トランジスタ、ショットキーダイオード、抵抗素子に適応できる。
薄膜トランジスタの構成は、ボトムゲート、ボトムコンタクト、トップコンタクト等公知の構成を制限なく利用することができる。
特にボトムゲート構成が、アモルファスシリコンやＺｎＯのＴＦＴに比べ高い性能が得られるので有利である。ボトムゲート構成は、製造時のマスク枚数を削減しやすく、大型ディスプレイ等の用途の製造コストを低減しやすいため好ましい。
大面積のディスプレイ用としては、チャンネルエッチ型のボトムゲート構成の薄膜トランジスタが特に好ましい。チャンネルエッチ型のボトムゲート構成の薄膜トランジスタは、フォトリソ工程時のフォトマスクの数が少なく低コストでディスプレイ用パネルを製造できる。中でも、チャンネルエッチ型のボトムゲート構成トップコンタクト構成の薄膜トランジスタが移動度等の特性が良好で工業化しやすいため特に好ましい。
薄膜トランジスタの電界効果移動度は、通常１ｃｍ２／Ｖｓ以上であり、好ましくは５ｃｍ２／Ｖｓ以上、より好ましくは１８ｃｍ２／Ｖｓ以上、さらに好ましくは３０ｃｍ２／Ｖｓ以上、特に好ましくは５０ｃｍ２／Ｖｓ以上である。
電界効果移動度が１ｃｍ２／Ｖｓ未満の場合、スイッチング速度が遅くなるおそれがある。
薄膜トランジスタのｏｎ−ｏｆｆ比は、通常１０３以上であり、好ましくは１０４以上、より好ましく１０５以上、さらに好ましくは１０６以上であり、特に好ましくは１０７以上である。
また、薄膜トランジスタは、低消費電力の観点からは閾値電圧（Ｖｔｈ）がプラスでノーマリーオフとなることが好ましい。閾値電圧（Ｖｔｈ）がマイナスでノーマリーオンとなると、消費電力が大きくなるおそれがある。
実施例１
（１）薄膜トランジスタの作製
基板に膜厚１００ｎｍの熱酸化膜付きの導電性シリコン基板を使用した。熱酸化膜がゲート絶縁膜として機能し、導電性シリコン部がゲート電極として機能する。
ゲート絶縁膜上にＩｎ２Ｏ３−ＳｎＯ２−ＺｎＯ（ＩＴＺＯ）ターゲットを用いて、表１に示す条件でスパッタ成膜した。レジストとしてＯＦＰＲ♯８００（東京応化工業株式会社製）を使用し、塗布、プレベーク（８０℃、５分）、露光した。現像後、ポストベーク（１２０℃、５分）し、シュウ酸にてエッチングし、所望の形状にパターニングした。その後熱風加熱炉内にて３００℃で１時間アニール処理を行った。
得られた膜は、Ｘ線回折測定（ＸＲＤ）により、ハローパターンが観測され、明確なピークは確認できなかったため、非晶質であると判断した。
その後Ｍｏ（２００ｎｍ）をスパッタ成膜により成膜した。チャンネルエッチによりソース／ドレイン電極を所望の形状にパターニングした。その後プラズマＣＶＤ法（ＰＥＣＶＤ）にてＳｉＮｘを成膜して保護膜とした。フッ酸を用いてコンタクトホールを開口し、薄膜トランジスタを作製した。
（２）評価
作製した薄膜トランジスタについて、オン電流、オフ電流、電界効果移動度（μ）、Ｓ値及び閾値電圧（Ｖｔｈ）を評価した。これらは、半導体パラメーターアナライザー（ケースレーインスツルメンツ株式会社製４２００ＳＣＳ）を用い、室温、遮光環境下（シールドボックス内）で測定した。尚、ドレイン電圧（Ｖｄ）は１０Ｖとした。結果を表１に示す。
（３）酸化物半導体単層膜の評価
（３−１）バンドギャップ測定
石英基板上に、表１に示すＩｎ２Ｏ３−ＳｎＯ２−ＺｎＯ（ＩＴＺＯ）ターゲットを用いて、表１に示すスパッタ条件で酸化物薄膜をスパッタ成膜した。この薄膜を３００℃で１時間加熱処理を行った。
得られた薄膜について、以下のようにバンドギャップを測定した。
多入射角分光エリプソメトリー（ジェー・エー・ウーラムジャパン株式会社製）を用いて、光の入射角度５０〜７０°、波長領域１９２．３〜１６８９ｎｍにてΨ及びΔを測定した。薄膜を均一膜と仮定してＴ−Ｌ ｍｏｄｅｌ、Ｇａｕｓｓｉａｎ、Ｄｒｕｄｅ ｍｏｄｅｌを用いてフィッティングを行い、消衰係数ｋ及び屈折率ｎを求めた。求めたｎ及びｋから吸光係数αを算出し、直接遷移型と仮定してバンドギャップを読み取った。結果を表１に示す。
（３−２）ＦＴ−ＩＲ測定
金５０ｎｍを成膜したガラス基板上に、表１に示すＩＴＺＯターゲットを用いて、表１に示すスパッタ条件で２００ｎｍの酸化物薄膜をスパッタ成膜した。この薄膜を３００℃で１時間加熱処理を行った。
ＦＴ−ＩＲ測定装置（Ｂｉｏ−Ｒａｄ社製）を用いて、１回反射のＡＴＲ（減衰全反射）法（クリスタルＧｅ、入射角度４５°）により、積算回数１００回でＩＲ測定を行った。結果を図２に示す。図２から分かるように、１１００ｃｍ−１付近と３０００ｃｍ−１付近にピークが観測された。
（３−３）昇温脱離（ＴＰＤ）測定
Ｓｉウエハ上に、表１に示すＩＴＺＯターゲットを用いて、表１に示すスパッタ条件で１００ｎｍの酸化物薄膜をスパッタ成膜した。この薄膜を３００℃で１時間加熱処理を行った。
ＴＤＳ−ＭＳ（電子科学株式会社製）を用いて、測定温度５０〜６００℃、昇温測定３０℃／ｍｉｎにてＴＰＤを行った。結果を図３に示す。
図３はｍ／ｚ＝１８のＴＰＤスペクトルを示しており、実施例１，４において、３５０℃以降から金属に結合したＯＨ基がＨ２Ｏとして脱離していることが明らかとなった。このことから、実施例１，４の酸化物薄膜の金属原子にＯＨ基が結合していることが分かる。
実施例２
実施例１において、ターゲットとしてＩｎ２Ｏ３−Ｇａ２Ｏ３−ＺｎＯ（ＩＧＺＯ）を用いてチャネル層を形成し、ソース／ドレイン電極は、Ｔｉ（５０ｎｍ）／Ａｕ（１００ｎｍ）／Ｔｉ（５０ｎｍ）を用いてスパッタ成膜し、リフトオフによりパターニングを行って作製した。この他は実施例１と同様にして薄膜トランジスタを作製し、評価した。結果を表１に示す。
また、ターゲットを表１のように変更した他は実施例１と同様にして単層膜を成膜し、バンドギャップ測定及びＦＴ−ＩＲ測定を行った。ＦＴ−ＩＲ測定において、１１００ｃｍ−１付近と３０００ｃｍ−１付近にピークが観測された。
実施例３
ターゲットとしてＩｎ２Ｏ３−ＳｎＯ２−ＺｎＯ−ＺｒＯ２（ＩＴＺＺＯ）を用いてチャネル層を形成した他は実施例１と同様にして薄膜トランジスタを作製し、評価した。結果を表１に示す。
また、ターゲットを表１のように変更した他は実施例１と同様にして単層膜を成膜し、バンドギャップ測定及びＦＴ−ＩＲ測定を行った。ＦＴ−ＩＲ測定において、１１００ｃｍ−１付近と３０００ｃｍ−１付近にピークが観測された。
実施例４
チャネル層のスパッタ条件を表１のように変更した他は実施例１と同様にして薄膜トランジスタを作製し、評価した。結果を表１に示す。
また、ターゲット及びスパッタ条件を表１のように変更した他は実施例１と同様にして単層膜を成膜し、バンドギャップ測定、ＦＴ−ＩＲ測定及びＴＰＤ測定を行った。ＦＴ−ＩＲ測定において、１１００ｃｍ−１付近と３０００ｃｍ−１付近にピークが観測された。ＦＴ−ＩＲ測定の結果を図２に、昇温脱離測定の結果を図３に示す。
実施例５
チャネル層のスパッタ条件及びアニール条件を表１のように変更した他は実施例１と同様にして薄膜トランジスタを作製し、評価した。結果を表１に示す。
また、スパッタ条件及びアニール条件を表１のように変更した他は実施例１と同様にして単層膜を成膜し、バンドギャップ測定及びＦＴ−ＩＲ測定を行った。ＦＴ−ＩＲ測定において、１１００ｃｍ−１付近と３０００ｃｍ−１付近にピークが観測された。
実施例６
ターゲットとしてＩＧＺＯを用い、チャネル層のスパッタ条件を表１のように変更した他は実施例２と同様にして薄膜トランジスタを作製し、評価した。結果を表１に示す。
また、ターゲット及びスパッタ条件を表１のように変更した他は実施例１と同様にして単層膜を成膜し、バンドギャップ測定及びＦＴ−ＩＲ測定を行った。ＦＴ−ＩＲ測定において、１１００ｃｍ−１付近と３０００ｃｍ−１付近にピークが観測された。
実施例７
ターゲットとしてＩＧＺＯを用い、チャネル層のスパッタ条件を表１のように変更した他は実施例２と同様にして薄膜トランジスタを作製し、評価した。結果を表１に示す。
また、ターゲット及びスパッタ条件を表１のように変更した他は実施例１と同様にして単層膜を成膜し、バンドギャップ測定及びＦＴ−ＩＲ測定を行った。ＦＴ−ＩＲ測定において、１１００ｃｍ−１付近と３０００ｃｍ−１付近にピークが観測された。
実施例８
ターゲットとしてＩＧＺＯを用い、チャネル層のスパッタ条件を表１のように変更した他は実施例２と同様にして薄膜トランジスタを作製し、評価した。結果を表１に示す。
また、ターゲット及びスパッタ条件を表１のように変更した他は実施例１と同様にして単層膜を成膜し、バンドギャップ測定及びＦＴ−ＩＲ測定を行った。ＦＴ−ＩＲ測定において、１１００ｃｍ−１付近と３０００ｃｍ−１付近にピークが観測された。
実施例９
ターゲットの組成、チャネル層のスパッタ条件を表１のように変更した他は実施例１と同様にして薄膜トランジスタを作製し、評価した。結果を表１に示す。
また、ターゲット及びスパッタ条件を表１のように変更した他は実施例１と同様にして単層膜を成膜し、バンドギャップ測定及びＦＴ−ＩＲ測定を行った。ＦＴ−ＩＲ測定において、１１００ｃｍ−１付近と３０００ｃｍ−１付近にピークが観測された。
実施例１０
ターゲットとしてＩＧＺＯを用い、チャネル層のスパッタ条件を表１のように変更した他は実施例１と同様にして薄膜トランジスタを作製し、評価した。結果を表１に示す。
また、ターゲット及びスパッタ条件を表１のように変更した他は実施例１と同様にして単層膜を成膜し、バンドギャップ測定及びＦＴ−ＩＲ測定を行った。ＦＴ−ＩＲ測定において、１１００ｃｍ−１付近と３０００ｃｍ−１付近にピークが観測された。
比較例１
ターゲットの組成及びチャネル層のスパッタ条件を表２のように変更した他は実施例１と同様にして薄膜トランジスタを作製し、評価した。結果を表２に示す。
また、ターゲットの組成及びスパッタ条件を表２のように変更した他は実施例１と同様にして単層膜を成膜し、バンドギャップ測定、ＦＴ−ＩＲ測定、及び昇温脱離測定を行った。ＦＴ−ＩＲ測定において、１１００ｃｍ−１付近と３０００ｃｍ−１付近にはピークが観測されなかった。ＦＴ−ＩＲ測定の結果を図２に、昇温脱離測定の結果を図３に示す。
比較例２
チャネル層のスパッタ条件を表２のように変更した他は実施例２と同様にして薄膜トランジスタを作製し、評価した。結果を表２に示す。
また、スパッタ条件を表２のように変更した他は実施例２と同様にして単層膜を成膜し、バンドギャップ測定及びＦＴ−ＩＲ測定を行った。ＦＴ−ＩＲ測定において、１１００ｃｍ−１付近と３０００ｃｍ−１付近にはピークが観測されなかった。
本発明の薄膜トランジスタは、半導体メモリ集積回路の単位電子素子、高周波信号増幅素子、液晶駆動用素子等として広く用いることができる。
１ 薄膜トランジスタ
１０ ゲート電極（基板）
２０ 絶縁膜
３０ チャネル層
４０ ソース電極
５０ ドレイン電極
６０ 保護膜

Claims (7)

  1. ゲート電極、
    １種以上のアモルファス金属酸化物を含有し、前記金属酸化物の少なくとも一部の金属原子にＯＨ基が結合し、Ｉｎ，Ｓｎ及びＺｎを以下の原子数比で含有する半導体薄膜からなるチャネル層、及び
    ＳｉＮｘのみからなる保護膜をこの順に備え、
    前記保護膜は前記チャネル層と隣接している薄膜トランジスタ。
    ０．２＜［Ｉｎ］／（［Ｉｎ］＋［Ｓｎ］＋［Ｚｎ］）＜０．８
    ０＜［Ｓｎ］／（［Ｉｎ］＋［Ｓｎ］＋［Ｚｎ］）＜０．２
    ０．２＜［Ｚｎ］／（［Ｉｎ］＋［Ｓｎ］＋［Ｚｎ］）＜０．８
    （式中、［Ｉｎ］は薄膜中のインジウム元素の原子数であり、［Ｓｎ］は薄膜中のスズ元素の原子数であり、［Ｚｎ］は薄膜中の亜鉛元素の原子数である。）
  2. ゲート電極、
    １種以上のアモルファス金属酸化物を含有し、前記金属酸化物の少なくとも一部の金属原子にＯＨ基が結合し、Ｉｎ，Ｇａ及びＺｎを以下の原子数比で含有する半導体薄膜からなるチャネル層、及び
    ＳｉＮｘのみからなる保護膜をこの順に備え、
    前記保護膜は前記チャネル層と隣接している薄膜トランジスタ。
    ０．６２５≦［Ｉｎ］／（［Ｉｎ］＋［Ｇａ］）＜１
    ０．２≦［Ｚｎ］／（［Ｉｎ］＋［Ｇａ］＋［Ｚｎ］）≦０．８
    （式中、［Ｉｎ］は薄膜中のインジウム元素の原子数であり、［Ｇａ］は薄膜中のガリウム元素の原子数であり、［Ｚｎ］は薄膜中の亜鉛元素の原子数である。）
  3. ゲート電極、
    １種以上のアモルファス金属酸化物を含有し、前記金属酸化物の少なくとも一部の金属原子にＯＨ基が結合し、Ｉｎ，Ｈｆ及びＺｎを以下の原子数比で含有する半導体薄膜からなるチャネル層、及び
    ＳｉＮｘのみからなる保護膜をこの順に備え、
    前記保護膜は前記チャネル層と隣接している薄膜トランジスタ。
    ０．３＜［Ｉｎ］／（［Ｉｎ］＋［Ｈｆ］＋［Ｚｎ］）＜０．８
    ０．０１＜［Ｈｆ］／（［Ｉｎ］＋［Ｈｆ］＋［Ｚｎ］）＜０．１
    ０．１＜［Ｚｎ］／（［Ｉｎ］＋［Ｈｆ］＋［Ｚｎ］）＜０．６９
    （式中、［Ｉｎ］は薄膜中のインジウム元素の原子数であり、［Ｈｆ］は薄膜中のハフニウム元素の原子数であり、［Ｚｎ］は薄膜中の亜鉛元素の原子数である。）
  4. ゲート電極、
    １種以上のアモルファス金属酸化物を含有し、前記金属酸化物の少なくとも一部の金属原子にＯＨ基が結合し、Ｉｎ，Ｚｒ及びＺｎを以下の原子数比で含有する半導体薄膜からなるチャネル層、及び
    ＳｉＮｘのみからなる保護膜をこの順に備え、
    前記保護膜は前記チャネル層と隣接している薄膜トランジスタ。
    ０．３＜［Ｉｎ］／（［Ｉｎ］＋［Ｚｒ］＋［Ｚｎ］）＜０．８
    ０．０１＜［Ｚｒ］／（［Ｉｎ］＋［Ｚｒ］＋［Ｚｎ］）＜０．１
    ０．１＜［Ｚｎ］／（［Ｉｎ］＋［Ｚｒ］＋［Ｚｎ］）＜０．６９
    （式中、［Ｉｎ］は薄膜中のインジウム元素の原子数であり、［Ｚｒ］は薄膜中のジルコニウム元素の原子数であり、［Ｚｎ］は薄膜中の亜鉛元素の原子数である。）
  5. 移動度が１０ｃｍ２／Ｖｓ以上である請求項１〜４のいずれか記載の薄膜トランジスタ。
  6. 以下の（１ａ）〜（１ｃ）のいずれかの工程によってチャネル層を製造し：
    （１ａ）水を含む希ガス雰囲気下において、金属酸化物からなるターゲットをスパッタリングする工程；
    （１ｂ）少なくとも希ガス原子、酸素原子、水素原子を含む気体雰囲気下において、金属酸化物からなるターゲットをスパッタリングする工程；
    （１ｃ）金属酸化物からなるターゲットをスパッタリングしてチャネル層を成膜し、成膜したチャネル層を水蒸気雰囲気下でアニールする工程；
    Ｔｉ，Ａｌ，Ｍｏ，Ｃｕ，Ａｕからなる群から選ばれる少なくとも１種以上の金属又は金属酸化物を含有する導電体層を前記チャネル層に隣接して成膜し、
    前記導電体層をパターニングすることでソース電極及びドレイン電極を形成し、
    前記ソース電極、ドレイン電極及びチャネル層の上にＳｉＮｘのみからなる保護膜を成膜し、請求項１〜５のいずれか記載の薄膜トランジスタを製造する薄膜トランジスタの製造方法。
  7. 前記導電体層が、Ｔｉ，Ａｌ，Ｍｏ，Ｃｕ，Ａｕからなる群から選ばれる少なくとも１種以上の金属又は金属酸化物からなる請求項６に記載の薄膜トランジスタの製造方法。
JP2011209521A 2010-10-12 2011-09-26 半導体薄膜、薄膜トランジスタ及びその製造方法 Expired - Fee Related JP5780902B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2011209521A JP5780902B2 (ja) 2010-10-12 2011-09-26 半導体薄膜、薄膜トランジスタ及びその製造方法
PCT/JP2011/005679 WO2012049830A1 (ja) 2010-10-12 2011-10-11 半導体薄膜、薄膜トランジスタ及びその製造方法
CN2011800489614A CN103155154A (zh) 2010-10-12 2011-10-11 半导体薄膜、薄膜晶体管及其制造方法
KR1020137009219A KR20130139915A (ko) 2010-10-12 2011-10-11 반도체 박막, 박막 트랜지스터 및 그의 제조방법
US13/878,937 US20130264565A1 (en) 2010-10-12 2011-10-11 Semiconductor thin film, thin film transistor and production method therefor
TW100137020A TW201222825A (en) 2010-10-12 2011-10-12 Semiconductor thin film, thin film transistor and production method therefor

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010229809 2010-10-12
JP2010229809 2010-10-12
JP2011209521A JP5780902B2 (ja) 2010-10-12 2011-09-26 半導体薄膜、薄膜トランジスタ及びその製造方法

Publications (2)

Publication Number Publication Date
JP2012104809A JP2012104809A (ja) 2012-05-31
JP5780902B2 true JP5780902B2 (ja) 2015-09-16

Family

ID=45938071

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011209521A Expired - Fee Related JP5780902B2 (ja) 2010-10-12 2011-09-26 半導体薄膜、薄膜トランジスタ及びその製造方法

Country Status (6)

Country Link
US (1) US20130264565A1 (ja)
JP (1) JP5780902B2 (ja)
KR (1) KR20130139915A (ja)
CN (1) CN103155154A (ja)
TW (1) TW201222825A (ja)
WO (1) WO2012049830A1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6002088B2 (ja) * 2012-06-06 2016-10-05 株式会社神戸製鋼所 薄膜トランジスタ
JP6033594B2 (ja) * 2012-07-18 2016-11-30 国立大学法人北陸先端科学技術大学院大学 薄膜トランジスタ及び薄膜トランジスタの製造方法
DE112013005331T5 (de) 2012-11-08 2015-11-19 Semiconductor Energy Laboratory Co., Ltd. Metalloxidfilm und Verfahren zur Bildung eines Metalloxidfilms
JP2014175503A (ja) 2013-03-08 2014-09-22 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタおよび表示装置
JP6139973B2 (ja) * 2013-05-14 2017-05-31 出光興産株式会社 酸化物半導体薄膜及びその製造方法、並びに当該酸化物半導体薄膜を備えてなる薄膜トランジスタ
JP2015018959A (ja) * 2013-07-11 2015-01-29 出光興産株式会社 酸化物半導体及び酸化物半導体膜の製造方法
WO2015025499A1 (ja) * 2013-08-19 2015-02-26 出光興産株式会社 酸化物半導体基板及びショットキーバリアダイオード
JP6180908B2 (ja) * 2013-12-06 2017-08-16 富士フイルム株式会社 金属酸化物半導体膜、薄膜トランジスタ、表示装置、イメージセンサ及びｘ線センサ
KR102306200B1 (ko) * 2014-01-24 2021-09-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6252904B2 (ja) * 2014-01-31 2017-12-27 国立研究開発法人物質・材料研究機構 酸化物半導体およびその製法
WO2015115330A1 (ja) * 2014-01-31 2015-08-06 独立行政法人物質・材料研究機構 薄膜トランジスタ、酸化物半導体、およびその製造方法
WO2016056206A1 (ja) * 2014-10-10 2016-04-14 株式会社Ｊｏｌｅｄ 薄膜トランジスタの製造方法
KR101788929B1 (ko) * 2015-09-25 2017-11-15 아주대학교산학협력단 금속산화물 박막의 전기 전도도 향상 방법 및 이에 의해 전도도가 조절된 금속산화물 박막을 포함하는 박막트랜지스터
TWI720188B (zh) * 2016-04-26 2021-03-01 日商出光興產股份有限公司 氧化物燒結體、濺鍍靶及氧化物半導體膜
CN108987410A (zh) * 2017-05-31 2018-12-11 Tcl集团股份有限公司 薄膜晶体管和阵列基板的制备方法
CN113049517B (zh) * 2021-02-18 2023-02-03 天津科技大学 程序升温-红外光谱联用装置及其在催化剂制备中的应用
WO2023155085A1 (zh) * 2022-02-17 2023-08-24 京东方科技集团股份有限公司 半导体材料、发光器件、显示面板及显示装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5244331B2 (ja) * 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
CN103258857B (zh) * 2007-12-13 2016-05-11 出光兴产株式会社 使用了氧化物半导体的场效应晶体管及其制造方法
US8461583B2 (en) * 2007-12-25 2013-06-11 Idemitsu Kosan Co., Ltd. Oxide semiconductor field effect transistor and method for manufacturing the same
CN102132414B (zh) * 2008-08-27 2013-05-22 出光兴产株式会社 场效应型晶体管、其制造方法和溅射靶
US8129718B2 (en) * 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
JP5616012B2 (ja) * 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2010205798A (ja) * 2009-02-27 2010-09-16 Japan Science & Technology Agency 薄膜トランジスタの製造方法
JP5760298B2 (ja) * 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
KR101623956B1 (ko) * 2010-01-15 2016-05-24 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자

Also Published As

Publication number Publication date
JP2012104809A (ja) 2012-05-31
US20130264565A1 (en) 2013-10-10
KR20130139915A (ko) 2013-12-23
TW201222825A (en) 2012-06-01
WO2012049830A1 (ja) 2012-04-19
CN103155154A (zh) 2013-06-12

Similar Documents

Publication Publication Date Title
JP5780902B2 (ja) 半導体薄膜、薄膜トランジスタ及びその製造方法
JP6231880B2 (ja) 薄膜トランジスタ
JP5977569B2 (ja) 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
JP4870404B2 (ja) 薄膜トランジスタの製法
JP6134230B2 (ja) 薄膜トランジスタおよび表示装置
US8932903B2 (en) Method for forming wiring, semiconductor device, and method for manufacturing semiconductor device
WO2012091126A1 (ja) 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
Cai et al. High-performance transparent AZO TFTs fabricated on glass substrate
US20110095288A1 (en) Thin film transistor and display device
WO2011132418A1 (ja) 成膜方法
WO2012043806A1 (ja) 配線構造および表示装置
WO2013168748A1 (ja) 薄膜トランジスタおよび表示装置
WO2012063588A1 (ja) 配線構造
KR101975929B1 (ko) 질산화물 채널층을 구비한 트랜지스터 및 그 제조방법
WO2012121332A1 (ja) 薄膜トランジスタの半導体層用酸化物、上記酸化物を備えた薄膜トランジスタの半導体層および薄膜トランジスタ
JP2007073562A (ja) 薄膜トランジスタ
JP6659255B2 (ja) 薄膜トランジスタ
JP2010123913A (ja) 薄膜トランジスタ及びその製造方法
JP5857432B2 (ja) 薄膜トランジスタの製造方法
JP2014056945A (ja) アモルファス酸化物薄膜及びその製造方法、並びにそれを用いた薄膜トランジスタ
JP2016225505A (ja) 薄膜トランジスタおよびその製造方法ならびにスパッタリングターゲット
JP2011258804A (ja) 電界効果型トランジスタ及びその製造方法
JP2012186383A (ja) 薄膜トランジスタの製造方法
JP2013207100A (ja) 薄膜トランジスタ
KR101876011B1 (ko) 산화물 박막 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140502

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140819

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150406

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150707

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150714

R150 Certificate of patent or registration of utility model

Ref document number: 5780902

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees