JP2010123913A - 薄膜トランジスタ及びその製造方法 - Google Patents
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Abstract
【課題】薄膜トランジスタのチャネル層を形成するに際して、低温工程が可能であり、ゲート絶縁膜との界面特性が良好であり、且つ経済的な透明電子素子の薄膜トランジスタ及びその製造方法を提供する。
【解決手段】本発明による薄膜トランジスタの製造方法は、基板上にボロンドープされた酸化亜鉛−スズの化合物で半導体薄膜を形成するステップと、半導体薄膜をパターニングし、チャネルを形成するステップとを含む。
【選択図】図１
【解決手段】本発明による薄膜トランジスタの製造方法は、基板上にボロンドープされた酸化亜鉛−スズの化合物で半導体薄膜を形成するステップと、半導体薄膜をパターニングし、チャネルを形成するステップとを含む。
【選択図】図１
Description
本発明は、薄膜トランジスタに関する。特に本発明は、透明電子の照射での酸化物薄膜トランジスタ及びその製造方法に関する。
現在、集積回路及びディスプレイ回路において使用される薄膜トランジスタの場合、多様な物質の半導体がチャネルに使用される。
しかしながら、代表的な酸化膜薄膜トランジスタにおいてチャネルに使用される酸化亜鉛膜は、大気湿度、熱処理、製造過程などで薄膜の特性が敏感に変わることができるので、安定性に問題があり、結晶質チャネルで素子均一性に問題を引き起こす場合があり、電流及び光に対する素子変形が深刻になり得る。
したがって、酸化亜鉛にインジウム及びガリウム酸化物を適用したＩＧＺＯ物質を利用する場合には、特性は向上するが、インジウム及びガリウムが枯渇資源であり、価格が高いため、さらに競争力が低下する問題がある。また、酸化物薄膜トランジスタは、チャネル薄膜の内部的に、またはゲート絶縁膜との界面によって電流に対する安定性が劣化する短所も存在する。
また、シリコン基盤薄膜トランジスタにおいて非晶質シリコンは、低い移動度が問題になり、多結晶シリコンでは、均一度の問題がパネルの大型化に対して大きい短所になる。特に、非晶質シリコントランジスタは、電流による安定性に脆弱である。
一方、透明電子素子での薄膜トランジスタは、絶縁膜及び半導体が透明であることを求められているが、シリコン基盤薄膜トランジスタだけでなく、ＺｎＳ、ＺｎＳｅ、ＣｄＳなどは、不透明なので、透明電子素子への応用が制限されることができる。
Applied Physics Letters 92, 013502 (2008), M.G.McDowell et al.,"Combinatorial study of zinc tin oxide thin-film transistors"
Applied Physics Letters 86, 013503 (2005), H.Q.Chiang et al.,"High mobility transparent thin-film transistors with amorphous zinc tin oxide channel layer"
本発明の目的は、薄膜トランジスタのチャネル層を形成するに際して、低温工程が可能であり、ゲート絶縁膜との界面特性が良好であり、且つ経済的な透明電子素子の薄膜トランジスタ及びその製造方法を提供することにある。
本発明による薄膜トランジスタの製造方法は、基板上にボロンドープされた酸化亜鉛−スズの化合物で半導体薄膜を形成するステップと、前記半導体薄膜をパターニングし、チャネルを形成するステップとを含む。
ボロンドープされた酸化亜鉛−スズの化合物において亜鉛対スズの原子比含有量は、工程温度が３００℃以下では４：１〜２：１を満たし、３００℃以上では４：１〜１：４を満たすことができる。
ボロンは、酸化亜鉛−スズの化合物において亜鉛及びスズの合計の０．００１％乃至１０％を満たすことができる。
半導体薄膜を形成した後、半導体薄膜上にチャネル保護層を形成するステップをさらに含むことができる。
チャネル保護層は、１〜２０ｎｍの厚さを有するように形成し、半導体薄膜とともにパターニングすることができる。
チャネル保護層は、アルミニウム酸化物、シリコン酸化物またはシリコン窒化物をスパッタリング、化学気相蒸着法または原子層蒸着法で積層して形成することができる。
チャネル上にゲート絶縁膜を形成するステップと、ゲート絶縁膜上にゲート電極を形成するステップとをさらに含むことができる。
チャネル上にゲート絶縁膜を形成するステップと、ゲート絶縁膜上にゲート電極を形成するステップとをさらに含むことができる。
基板上にゲート電極を形成するステップと、ゲート電極とチャネルとの間にゲート絶縁膜を形成するステップとをさらに含むことができる。
チャネル層、チャネル保護層及びゲート絶縁膜は、透明素子で形成することができる。
また、本発明による薄膜トランジスタは、基板上にソース／ドレーン電極、半導体チャネル、ゲート絶縁膜及びゲート電極を含む薄膜トランジスタであって、半導体チャネルは、ソース／ドレーン電極の間を連結し、ボロンドープされた酸化亜鉛−スズの化合物で形成される。
酸化亜鉛−スズの化合物において亜鉛対スズの含有量は、工程温度が３００℃以下では４：１〜２：１を満たし、３００℃以上では４：１〜１：４を満たすことができる。
ドープされるボロンの量は、酸化亜鉛−スズの化合物において亜鉛及びスズの合計の０．００１％乃至１０％を満たすことができる。
半導体チャネル上にチャネル保護層をさらに含むことができる。
チャネル保護層は、１〜２０ｎｍの厚さを有し、チャネル層と同一のパターンを有することができる。
チャネル保護層は、アルミニウム酸化物、シリコン酸化物またはシリコン窒化物で形成されることができる。
薄膜トランジスタは、チャネル上にゲート絶縁膜及びゲート電極が順に積層されることができる。
薄膜トランジスタは、基板とチャネルとの間にゲート電極とゲート絶縁膜が順に積層されることができる。
本発明によれば、３００℃以下の低温工程で非晶質状態のボロンドープされたＺＴＯ薄膜を製造することができ、低温基板及び低価のガラス基板を使用することができ、ボロンドープされたＺＴＯチャネルを使用することによって、素子の均一度を大きく高めることができる。また、既存のＺＴＯチャネルに比べて約５０％の移動度の増加など電気的特性が画期的に改善され、素子の活用可能性が非常に高くなり、高価のＩｎ、Ｇａなどの使用を抑えながら、透明電子素子の特性を確保することができる。
以下では、添付の図面を参照して本発明の実施例について本発明の属する技術分野における通常の知識を有する者が容易に実施することができるように詳しく説明する。しかし、本発明は、様々な相異する形態に具現されることができ、下記に説明する実施例に限定されない。また、図面で、本発明を明確に説明するために説明と関係ない部分は省略し、明細書全体を通じて類似の部分に対しては類似の図面符号を付けた。
なお、明細書全体において、或る部分が任意の構成要素を“含む”とする時、これは、特に反対される記載がない限り、他の構成要素を除外するものではなく、他の構成要素をさらに含むことができることを意味する。
以下、本発明による薄膜トランジスタについて説明する。
図１は、本発明の第１実施例に係る薄膜トランジスタの断面図であり、図２は、本発明の第２実施例に係る薄膜トランジスタの断面図であり、図３は、本発明の第３実施例に係る薄膜トランジスタであり、図４は、本発明の第４実施例に係る薄膜トランジスタである。
図１を参照すれば、本発明の第１実施例に係る薄膜トランジスタは、スタガー（stagger）型のトランジスタであって、基板１００上に分離されているソース／ドレーン電極１１０ａ、１１０ｂが形成されており、ソース／ドレーン電極１１０ａ、１１０ｂを連結し、ソース／ドレーン電極１１０ａ、１１０ｂ間の露出された基板１００を覆うように半導体チャネル１２０が形成されている。このような半導体チャネル１２０は、ＺｎＯ系の３成分系の単一層チャネルであって、スズ酸化物との混合において、亜鉛組成比に対するスズ原子比が４：１〜２：１を満たし、ボロンでドープされている。
このようなソース／ドレーン電極１１０ａ、１１０ｂ及びチャネル１２０を覆うようにゲート絶縁膜１３０が形成されており、ゲート絶縁膜１３０上にゲート電極１４０がチャネル１２０と対向して形成されている。
このような薄膜トランジスタは、チャネル１２０上にチャネル保護層１２５をさらに含むことができ、ゲート絶縁膜１３０、チャネル保護層１２５及びチャネル１２０は、いずれも透明な物質で形成され、透明電子素子の薄膜トランジスタとして動作する。
図２に示された薄膜トランジスタは、コプラナー（coplanar）型の薄膜トランジスタであって、図１とは異なって、基板２００上に半導体チャネル２２０及びチャネル保護層２２５がまず形成され、互いに分離されてチャネル２２０とそれぞれ接触しているソース／ドレーン電極２１０ａ、２１０ｂ、及び該ソース／ドレーン電極２１０ａ、２１０ｂとチャネル２２０を覆うゲート絶縁膜２３０及びゲート電極２４０が順に積層されている。
図３に示された薄膜トランジスタは、逆スタガー（inverted stagger）型であって、基板３００上にゲート電極３１０、ゲート絶縁膜３２０が順に積層されており、ソース／ドレーン電極３３０ａ、３３０ｂが分離されていて、ソース／ドレーン電極３３０ａ、３３０ｂを覆うようにチャネル３４０及びチャネル保護層３５０が形成されている。
図４に示された薄膜トランジスタは、逆コプラナー（inverted coplanar）型であって、基板４００上にゲート電極４１０及びゲート絶縁膜４２０が形成され、その上にチャネル４３０及びチャネル保護層４３５が形成されており、チャネル４３０の両側にソース／ドレーン電極４４０ａ、４４０ｂが形成されている。
このような本発明の第１乃至第４実施例に係る薄膜トランジスタのチャネル１２０、２２０、３４０、４４０は、ＺｎＯ系の３成分系単一層チャネルであって、スズ酸化物との混合時に、亜鉛組成比に対するスズ原子比が４：１〜２：１を満たし、工程温度３００℃以下の温度でゲート絶縁膜１３０、２３０、３２０、４２０との界面で最適化される。この時、ゲート絶縁膜１３０、２３０、３２０、４２０は、アルミナであってもよく、シリコン窒化膜及びシリコン酸化膜をゲート絶縁膜１３０、２３０、３２０、４２０として使用可能である。
また、本発明の薄膜トランジスタは、酸化物チャネルとゲート絶縁膜１３０、２３０、３２０、４２０間の界面特性を最適化するために、ＺＴＯ（Zinc-Tin-Oxide）にボロンをドープし、移動度の増加とＳＳ（sub-threshold swing）値を大きく減少する。すなわち、ボロンは、ＺＴＯチャネル１２０、２２０、３４０、４４０のキャリア濃度を増加させ、表面特性を向上させて、移動度とＳＳ値に肯定的に影響を及ぼす。
これにより、酸化物チャネルを適用した薄膜トランジスタの低温製作が可能になり、既存のＬＣＤ、ＯＬＥＤ駆動素子だけでなく、医療用から自動車ＨＵＤ（ＨＥＡＤ ＵＰ ＤＩＳＰＬＡＹ）製品に至るまで、透明で且つ安定した素子の応用可能性を高めることができる。
以下、図５ａ乃至図５ｆを参照して本発明の第１実施例に係る薄膜トランジスタの製造方法について説明する。
図５ａ乃至図５ｆは、図１の薄膜トランジスタの製造方法を示す断面図である。
まず、図５ａのように、基板１００上にソース／ドレーン電極の形成のための伝導性物質１１０を積層し、チャネル領域だけ離隔されるようにパターニングし、ソース／ドレーン電極１１０ａ、１１０ｂを形成する。
次に、図５ｂのように、ソース／ドレーン電極１１０ａ、１１０ｂ及び該ソース／ドレーン電極１１０ａ、１１０ｂ間の露出された基板１００上を覆うようにチャネル物質層１２０ａを積層する。チャネル物質層１２０ａは、スパッタリング、ＰＬＤ（Pulsed Laser Deposition）、イオンビーム蒸着法などを用いて積層されることができる。
この時、チャネル物質層１２０ａは、亜鉛対スズの原子比含有量が４：１〜２：１の範囲を満たす亜鉛−スズ酸化物にボロンが添加されたものであって、これをターゲットにしてスパッタリングして形成することができる。その後、３００℃以下の低温で熱処理し、非晶質酸化膜のボロンドープされたＺＴＯを形成する。または、３００℃以上の高温で形成時に、亜鉛対スズ含有量を４：１〜１：４に増大することができ、非晶質状態が維持される温度である約４５０℃未満まで工程が可能である。
この時、ボロンの濃度は、亜鉛とスズの合計に対して原子量で０．００１％〜１０％を満たす。
一方、図５ｃのように、チャネル物質層１２０ａであるＺＴＯを形成した後、ボロンをドープすることもでき、ドープ濃度は、亜鉛とスズの合計に対して原子量で０．００１％〜１０％を満たす。
次に、図５ｄのように、チャネル物質層１２０ａ上にチャネル保護層１２５を積層する。
チャネル保護層１２５の厚さは、１〜２０ｎｍを満たし、ＡｌＯｘ、ＳｉＮｘ、ＳｉＯｘなど絶縁膜で形成されることができる。このようなチャネル物質層１２０ａ及びチャネル保護層１２５は、フォトレジストを積層した後にパターニングし、ウェットエッチング及びドライエッチング、そしてイオンミーリングを行い、図５ｅのように、ソース／ドレーン電極１１０ａ、１１０ｂと接触し、ソース／ドレーン電極１１０ａ、１１０ｂ間の基板１００上にチャネルが形成されるようにパターニングする。
この時、フォトレジストでリフトオフパターンを形成することもできるが、フォトレジストは、ＺＴＯ蒸着温度に脆弱なので、１５０℃未満で適用する。
次に、図５ｆのように、ソース／ドレーン電極１１０ａ、１１０ｂ及びチャネルを覆うようにゲート絶縁膜１３０を形成する。
ゲート絶縁膜１３０は、原子層蒸着方法（atomic layer deposition、ＡＬＤ）を用いて絶縁膜を蒸着し、これを利用してＭＩＳ（metal-insulator-semiconductor）キャパシタを形成する。
この時、ゲート絶縁膜１３０としてアルミナを使用する場合、蒸着は、１００℃〜２５０℃で行い、素子の熱処理工程は、３００℃以内、好ましくは、２００℃〜３００℃で行う。
アルミナゲート絶縁膜１３０は、原子層蒸着方法以外にも、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）やＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）を用いて成長させることができ、ゲート絶縁膜１３０をＰＥＣＶＤを用いてシリコン窒化膜またはシリコン酸化膜で形成する場合には、１００℃〜３００℃で成長させる。
このような最適の温度は、熱処理温度によるＭＩＳ（metal-insulator-semiconductor）キャパシタンスの変化を実験的に測定して得た値である。
ボロンがドープされたＺＴＯチャネルの場合、基板温度が常温から２００度まで熱処理可能であり、後熱処理温度も３００℃以内で調節することができる。
以下、図６及び図７を参照して、本発明による薄膜トランジスタの効果を説明する。
図６は、ＺＴＯチャネルを有する薄膜トランジスタの特性曲線であり、図７は、本発明によるボロンドープされたＺＴＯチャネルを有する薄膜トランジスタの特性曲線である。
図６及び図７に示された薄膜トランジスタは、いずれもスタガー型であって、チャネルを常温で蒸着し、３００℃で後熱処理した後、特性を評価したものである。
薄膜トランジスタを構成するすべての物質は、透明な素材で形成し、ソース／ドレーン及びゲート電極は、ＩＴＯ（indium-tin-oxide）のような透明な物質またはＭｏ、Ａｕ／Ｔｉのような金属物質からなり、絶縁体は、アルミナを使用し、紫外線〜赤外線領域で平均透過率が８０％以上となるように素子を最適化させたものである。また、各チャネルのＺｎ：Ｓｎ割合は、原子量比で３：１を満たす。
チャネルの厚さは２０ｎｍであり、アルミナチャネル保護層の厚さは１０ｎｍであり、アルミナゲート絶縁膜の厚さは１９０ｎｍであり、ＩＴＯ電極は１５０ｎｍである。
チャネル層及びチャネル保護層は、薄いＨＦ基盤溶液にウェットエッチングを進行してパターニングし、ＩＴＯ及びアルミナなどは、ウェットエッチング方法で行った。
また、スパッタリングによって蒸着されたＩＴＯは、リン酸と窒酸の混合液を使用して５０℃でエッチングを進行し、アルミナは、原子層薄膜蒸着法またはＰＥＣＶＤ、ＭＯＣＶＤなどを用いて成膜し、エッチングは、リン酸溶液を１２０℃まで加熱した後に実施した。
図６及び図７を参照すれば、ボロンがドープされた図７の薄膜トランジスタの移動度が、ボロンがドープされていない図６の薄膜トランジスタの移動度に対して約５０％程度高く、ＳＳ値は、１／２程度であることが分かり、特性が画期的に改善されたことが分かる。
以下では、図８乃至図１８を参照して本発明の薄膜トランジスタの応用方法について説明する。
本発明のＺＴＯチャネルを適用した透明薄膜トランジスタは、ディスプレイだけでなく、各種透明電気素子の回路設計に応用される。
特に、図８の医療用透明ディスプレイパネル、図９の電子回路に適用されるか、または、図１０のＵＶ ＰＤ、図１１の透明ＬＥＤ、図１２の双方向透明モニター、図１３のＬＣＤ、ＯＬＥＤの駆動素子としてパネルに適用することができる。
また、図１４の透明ＲＦＩＤに非晶質ＺＴＯ薄膜トランジスタが使用可能であり、図１５の透明ガラス窓とディスプレイ機能とを同時にすることができるスマート窓、及び図１６の自動車及び航空機などのＨＵＤ、図１７のＨＭＤ（Ｈｅａｄ Ｍｏｕｎｔｅｄ Ｄｉｓｐｌａｙ）及び図１８の汎用透明ディスプレイまたは透明で且つ柔軟なディスプレイに非晶質ＺＴＯチャネルを有する薄膜トランジスタが使用可能である。
以上において説明した本発明は、本発明が属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能であるので、上述した実施例及び添付された図面に限定されるものではない。
１００ 基板
１１０ａ ソース／ドレーン電極
１１０ｂ ソース／ドレーン電極
１２０ 半導体チャネル
１２０ａ チャネル物質層
１２５ チャネル保護層
１３０ ゲート絶縁膜
１４０ ゲート電極
１１０ａ ソース／ドレーン電極
１１０ｂ ソース／ドレーン電極
１２０ 半導体チャネル
１２０ａ チャネル物質層
１２５ チャネル保護層
１３０ ゲート絶縁膜
１４０ ゲート電極
Claims (17)
- 基板上にボロンドープされた酸化亜鉛−スズの化合物で半導体薄膜を形成するステップと、
前記半導体薄膜をパターニングし、チャネルを形成するステップと
を含む薄膜トランジスタの製造方法。 - 前記ボロンドープされた酸化亜鉛−スズの化合物において前記亜鉛対スズの原子比含有量は、工程温度が３００℃以下では４：１〜２：１を満たし、３００℃以上では４：１〜１：４を満たすことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
- 前記ボロンは、前記酸化亜鉛−スズの化合物において亜鉛及びスズの合計の０．００１％乃至１０％を満たすことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
- 前記半導体薄膜を形成した後、前記半導体薄膜上にチャネル保護層を形成するステップをさらに含むことを特徴とする請求項１乃至３のいずれかに記載の薄膜トランジスタの製造方法。
- 前記チャネル保護層は、１〜２０ｎｍの厚さを有するように形成し、前記半導体薄膜とともにパターニングすることを特徴とする請求項４に記載の薄膜トランジスタの製造方法。
- 前記チャネル保護層は、アルミニウム酸化物、シリコン酸化物またはシリコン窒化物をスパッタリング、化学気相蒸着法または原子層蒸着法で積層して形成することを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
- 前記チャネル上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上にゲート電極を形成するステップと
をさらに含むことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。 - 前記基板上にゲート電極を形成するステップと、
前記ゲート電極と前記チャネルとの間にゲート絶縁膜を形成するステップと
をさらに含むことを特徴とする請求項１に記載の薄膜トランジスタの製造方法。 - 前記チャネル層、前記チャネル保護層及び前記ゲート絶縁膜は、透明素子で形成することを特徴とする請求項７または８に記載の薄膜トランジスタの製造方法。
- 基板上にソース／ドレーン電極、半導体チャネル、ゲート絶縁膜及びゲート電極を含む薄膜トランジスタにおいて、
前記半導体チャネルは、
前記ソース／ドレーン電極の間を連結し、ボロンドープされた酸化亜鉛−スズの化合物で形成されることを特徴とする薄膜トランジスタ。 - 前記酸化亜鉛−スズの化合物において前記亜鉛対スズの含有量は、工程温度が３００℃以下では４：１〜２：１を満たし、３００℃以上では４：１〜１：４を満たすことを特徴とする請求項１０に記載の薄膜トランジスタ。
- ドープされるボロンの量は、前記酸化亜鉛−スズの化合物において亜鉛及びスズの合計の０．００１％乃至１０％を満たすことを特徴とする請求項１０に記載の薄膜トランジスタ。
- 前記半導体チャネル上にチャネル保護層をさらに含むことを特徴とする請求項１１または１２に記載の薄膜トランジスタ。
- 前記チャネル保護層は、１〜２０ｎｍの厚さを有し、前記チャネル層と同一のパターンを有することを特徴とする請求項１３に記載の薄膜トランジスタ。
- 前記チャネル保護層は、アルミニウム酸化物、シリコン酸化物またはシリコン窒化物で形成されることを特徴とする請求項１４に記載の薄膜トランジスタ。
- 前記薄膜トランジスタは、前記チャネル上に前記ゲート絶縁膜及び前記ゲート電極が順に積層されていることを特徴とする請求項１０に記載の薄膜トランジスタ。
- 前記薄膜トランジスタは、前記基板と前記チャネルとの間に前記ゲート電極及びゲート絶縁膜が順に積層されていることを特徴とする請求項１０に記載の薄膜トランジスタ。
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