KR20100135544A - 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 - Google Patents
트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 Download PDFInfo
- Publication number
- KR20100135544A KR20100135544A KR1020090053988A KR20090053988A KR20100135544A KR 20100135544 A KR20100135544 A KR 20100135544A KR 1020090053988 A KR1020090053988 A KR 1020090053988A KR 20090053988 A KR20090053988 A KR 20090053988A KR 20100135544 A KR20100135544 A KR 20100135544A
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- layer
- light
- channel layer
- gate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 22
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 239000010409 thin film Substances 0.000 claims description 12
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 5
- 239000004973 liquid crystal related substance Substances 0.000 claims description 5
- 150000004767 nitrides Chemical class 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 161
- 239000000758 substrate Substances 0.000 description 20
- 230000000052 comparative effect Effects 0.000 description 14
- 239000011241 protective layer Substances 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 description 8
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 description 8
- 229910004444 SUB1 Inorganic materials 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910004438 SUB2 Inorganic materials 0.000 description 6
- 101100311330 Schizosaccharomyces pombe (strain 972 / ATCC 24843) uap56 gene Proteins 0.000 description 6
- 101150018444 sub2 gene Proteins 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 239000008186 active pharmaceutical agent Substances 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 230000001678 irradiating effect Effects 0.000 description 3
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910021480 group 4 element Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000012044 organic layer Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910052723 transition metal Inorganic materials 0.000 description 2
- 150000003624 transition metals Chemical class 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
- H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/126—Shielding, e.g. light-blocking means over the TFTs
Landscapes
- Microelectronics & Electronic Packaging (AREA)
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Nonlinear Science (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
Abstract
트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관해 개시되어 있다. 개시된 트랜지스터는 채널층과 게이트절연층 사이에 광에 의한 상기 트랜지스터의 특성 변화를 억제할 수 있는 광완화층(photo relaxation layer)을 구비한다. 상기 광완화층은 광에 의한 상기 트랜지스터의 문턱전압 변화를 억제하는 물질층일 수 있다. 상기 광완화층은 Al 산화물을 포함할 수 있다. 상기 채널층은 비정질 산화물반도체를 포함할 수 있다. 상기 비정질 산화물반도체는 ZnO 계열의 산화물일 수 있다.
Description
본 개시는 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭소자(switching device)나 구동소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(Thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치 분야에서 유용하게 사용된다.
트랜지스터의 동작 특성을 향상시키기 위해, 캐리어 이동도(carrier mobility)가 높은 산화물층을 채널층으로 적용하는 방법이 시도되고 있다. 이러한 방법은 주로 평판표시장치용 박막 트랜지스터에 적용된다.
그러나 산화물층을 채널층으로 갖는 트랜지스터(이하, 종래의 산화물 트랜지스터)의 경우, 산화물 채널층이 광에 민감하기 때문에, 광에 의해 트랜지스터의 특 성이 쉽게 변화되는 문제가 있다.
광에 의한 특성 변화가 억제된 트랜지스터 및 그 제조방법을 제공한다.
상기 트랜지스터를 포함하는 전자소자를 제공한다.
본 발명의 일 실시예는 소오스, 드레인, 채널층, 게이트절연층 및 게이트를 포함하는 트랜지스터에 있어서, 상기 채널층은 비정질 산화물반도체를 포함하고, 상기 채널층과 상기 게이트절연층 사이에, 광에 의한 상기 트랜지스터의 특성 변화를 억제하기 위한 것으로 Al 산화물을 포함하는 광완화층(photo relaxation layer)이 구비된 트랜지스터를 제공한다.
상기 광완화층은 광에 의한 상기 트랜지스터의 문턱전압 변화를 억제하는 층일 수 있다.
상기 광완화층은 Al2O3 로 형성될 수 있다.
상기 광완화층은 1∼50nm 정도의 두께를 가질 수 있다.
상기 비정질 산화물반도체는 ZnO 계열 산화물을 포함할 수 있다.
상기 ZnO 계열 산화물은 HfInZnO 를 포함할 수 있다.
상기 게이트절연층은 Si 질화물을 포함할 수 있다.
상기 게이트절연층은 Si 산화물을 포함할 수 있다.
상기 게이트절연층은 50∼400nm 정도의 두께를 가질 수 있다.
상기 트랜지스터는 바텀 게이트 구조 또는 탑 게이트 구조를 갖는 박막 트랜지스터일 수 있다.
상기 트랜지스터가 바텀 게이트 구조를 갖는 박막 트랜지스터인 경우, 상기 채널층 상에 식각정지층이 더 구비될 수 있다. 이때, 상기 소오스 및 상기 드레인은 상기 식각정지층 상에 상기 채널층의 양단에 각각 접촉되도록 구비될 수 있다.
본 발명의 다른 실시예는 전술한 트랜지스터를 포함하는 평판표시장치를 제공한다.
상기 평판표시장치는 액정표시장치 또는 유기발광표시장치일 수 있다.
상기 트랜지스터는 스위칭소자 또는 구동소자로 사용될 수 있다.
본 발명의 실시예에 따르면, 광에 의한 특성 변화가 억제된 트랜지스터를 구현할 수 있다. 이러한 트랜지스터를 평판표시장치에 적용하면, 평판표시장치의 신뢰성을 향상시킬 수 있다.
이하, 본 발명의 실시예에 따른 트랜지스터, 트랜지스터의 제조방법 및 트랜지스터를 포함하는 전자소자를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 보여준다. 본 실시예의 트랜 지스터는 게이트(G1)가 채널층(C1) 아래에 구비되는 바텀(bottom) 게이트 구조의 박막 트랜지스터이다.
도 1을 참조하면, 기판(SUB1) 상에 게이트(G1)가 형성될 수 있다. 기판(SUB1)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 게이트(G1)는 일반적인 전극 물질(금속 등)로 형성될 수 있다. 기판(SUB1) 상에 게이트(G1)를 덮는 게이트절연층(GI1)이 형성될 수 있다. 게이트절연층(GI1)은 실리콘 질화물층이나 실리콘 산화물층일 수 있으나, 그 밖의 다른 물질층일 수도 있다. 게이트절연층(GI1) 상에 광완화층(photo relaxation layer)(R1)이 구비될 수 있다. 광완화층(R1)에 대해서는 추후에 상세히 설명한다.
광완화층(R1) 상에 채널층(C1)이 구비될 수 있다. 채널층(C1)은 게이트(G1) 위쪽에 위치할 수 있고, 채널층(C1)의 X축 방향 폭은 게이트(G1)의 X축 방향 폭보다 다소 클 수 있다. 채널층(C1)은 비정질의 산화물반도체, 예컨대, ZnO 계열의 산화물반도체를 포함할 수 있다. 채널층(C1)이 ZnO 계열의 산화물반도체를 포함하는 경우, In 및 Ga과 같은 3족 원소, Sn과 같은 4족 원소, Hf와 같은 전이금속 또는 그 밖의 다른 원소를 더 포함할 수 있다. 구체적인 예로, 본 실시예에서 채널층(C1)은 HfInZnO층일 수 있다. 이와 같이, 채널층(C1)을 산화물반도체로 형성할 때, 결정화 및 활성화를 위한 고온공정 없이 저온에서 채널층(C1)을 형성할 수 있다. 또한 산화물반도체층은 비정질실리콘이나 다결정실리콘보다 이동도가 수 내지 수십배 정도 높기 때문에, 산화물반도체층을 이용하면 동작 속도가 빠른 트랜지스 터를 구현할 수 있다.
광완화층(R1) 상에 채널층(C1)의 양단에 각각 접촉되는 소오스전극(S1) 및 드레인전극(D1)이 구비될 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 단일 금속층 또는 다중 금속층일 수 있다. 소오스전극(S1) 및 및 드레인전극(D1)은 게이트(G1)과 동일한 금속층일 수 있으나, 다른 금속층일 수도 있다. 소오스전극(S1) 및 드레인전극(D1)으로 커버되지 않은 채널층(C1)의 표면부는 산소를 포함하는 플라즈마로 처리된 영역일 수 있다. 광완화층(R1) 상에 채널층(C1), 소오스전극(S1) 및 드레인전극(D1)을 덮는 보호층(passivation layer)(P1)이 형성될 수 있다. 보호층(P1)은 실리콘 산화물층, 실리콘 질화물층 또는 유기층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다. 게이트(G1), 게이트절연층(GI1), 소오스전극(S1) 및 드레인전극(D1)의 두께는 각각 50∼300nm, 50∼400nm, 10∼200nm 및 10∼200nm 정도일 수 있다.
이하에서는, 광완화층(R1)에 대해 상세히 설명한다.
광완화층(R1)은 채널층(C1)과 게이트절연층(GI1) 사이에 구비된 것으로, 광에 의한 트랜지스터의 특성 변화를 억제 또는 방지하기 위한 수단이다. 채널층(C1)에 광이 조사되면, 채널층(C1)에서 잉여 전하가 발생할 수 있고, 그에 따라, 트랜지스터의 특성이 변화될 수 있다. 광완화층(R1)은 이러한 잉여 전하, 즉, 전자 또는 정공과 같은 캐리어(carrier)의 트랩 사이트(trap site) 형성을 방지하여 트랜지스터의 특성 변화를 억제 또는 방지하는 역할을 하는 것으로 사료된다. 광완화 층(R1)은, 예컨대, Al 산화물(Al2O3)을 포함하는 절연 물질층일 수 있다. 금속산화물의 경우, 그 조성에 따라 절연 특성, 반도체 특성 또는 도전체 특성을 가질 수 있다. 광완화층(R1)으로 사용되는 물질은 절연 특성을 나타내는 조성을 가질 수 있다. 광완화층(R1)의 두께는, 예컨대, 1∼50nm 정도일 수 있다.
본 발명의 다른 실시예에 따르면, 도 1의 트랜지스터는 채널층(C1) 상에 식각정지층을 더 구비할 수 있다. 그 예가 도 2에 도시되어 있다.
도 2를 참조하면, 채널층(C1) 상에 식각정지층(etch stop layer)(ES1)이 더 구비될 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 식각정지층(ES1) 상에 채널층(C1)의 양단과 각각 접촉되도록 구비될 수 있다. 식각정지층(ES1)은 소오스전극(S1) 및 드레인전극(D1)을 형성하기 위한 식각 공정에서, 상기 식각에 의해 채널층(C1)이 손상되는 것을 방지하는 역할을 할 수 있다. 식각정지층(ES1)은, 예를 들어, 실리콘 질화물, 실리콘 산화물 또는 유기절연물 등을 포함할 수 있다. 식각정지층(ES1)의 사용 여부는 채널층(C1)의 물질과 소오스전극(S1) 및 드레인전극(D1)의 물질에 따라 결정될 수 있다. 식각정지층(ES1)을 구비하는 것을 제외하면, 도 2의 구조는 도 1과 동일할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 트랜지스터를 보여준다. 본 실시예에 따른 트랜지스터는 게이트(G2)가 채널층(C2) 위에 형성되는 탑(top) 게이트 구조의 박막 트랜지스터이다.
도 3을 참조하면, 기판(SUB2) 상에 채널층(C2)이 구비될 수 있다. 기 판(SUB2) 상에 채널층(C2)의 양단에 각각 접촉되는 소오스전극(S2) 및 드레인전극(D2)이 구비될 수 있다. 소오스전극(S2) 및 드레인전극(D2)으로 커버되지 않은 채널층(C2)의 표면부는 산소를 포함하는 플라즈마로 처리된 영역일 수 있다. 채널층(C2), 소오스전극(S2) 및 드레인전극(D2)을 덮는 광완화층(R2)이 구비될 수 있다. 광완화층(R2) 상에 게이트절연층(GI2)이 형성될 수 있다. 게이트절연층(GI2) 상에 게이트(G2)가 구비될 수 있다. 게이트(G2)는 채널층(C2) 위쪽에 위치할 수 있다. 게이트절연층(GI2) 상에 게이트(G2)를 덮는 보호층(P2)이 구비될 수 있다. 도 3의 기판(SUB2), 채널층(C2), 소오스전극(S2), 드레인전극(D2), 광완화층(R2), 게이트절연층(GI2), 게이트(G2) 및 보호층(P2) 각각의 물질 및 두께는 도 1의 기판(SUB1), 채널층(C1), 소오스전극(S1), 드레인전극(D1), 광완화층(R1), 게이트절연층(GI1), 게이트(G1) 및 보호층(P1) 각각의 그것들과 동일할 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 트랜지스터의 제조방법을 보여준다. 본 실시예는 바텀(bottom) 게이트 구조의 박막 트랜지스터의 제조방법이다. 도 1과 도 4a 내지 도 4c에서 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 4a를 참조하면, 기판(SUB1) 상에 게이트(G1)를 형성할 수 있고, 게이트(G1)를 덮는 게이트절연층(GI1)을 형성할 수 있다. 게이트절연층(GI1)은 실리콘 질화물 또는 실리콘 산화물로 형성하거나, 그 밖의 다른 물질로 형성할 수도 있다. 게이트절연층(GI1)은, 예컨대, 50∼400nm 정도의 두께로 형성할 수 있다.
도 4b를 참조하면, 게이트절연층(GI1) 상에 광완화층(R1)을 형성할 수 있다. 광완화층(R1)은 스퍼터링(sputtering) 법 또는 증발(evaporation) 법과 같은 물리 기상 증착(physical vapor deposition)(이하, PVD) 방법으로 형성하거나, 산화(oxidation) 공정으로 형성할 수 있다. 예컨대, 광완화층(R1)은 Al 산화물(Al2O3)을 포함하는 절연 물질로 형성할 수 있다. 광완화층(R1)은 1∼50nm 정도의 두께로 형성할 수 있다.
다음, 광완화층(R1) 상에 채널층(C1)을 형성할 수 있다. 이때, 채널층(C1)은 게이트(G1) 위쪽에 위치할 수 있다. 채널층(C1)은 비정질의 산화물반도체, 예컨대, ZnO 계열의 산화물반도체로 형성할 수 있다. 상기 ZnO 계열의 산화물반도체는 In 및 Ga과 같은 3족 원소, Sn과 같은 4족 원소, Hf와 같은 전이금속 또는 그 밖의 다른 원소를 더 포함할 수 있다. 일례로, 본 실시예에서 채널층(C1)은 HfInZnO 로 형성할 수 있다. 이와 같이, 채널층(C1)을 산화물반도체로 형성할 때, 결정화 및 활성화를 위한 고온공정 없이 저온에서 채널층(C1)을 형성할 수 있다.
도 4c를 참조하면, 광완화층(R1) 상에 채널층(C1)의 양단에 각각 접촉하고 채널층(C1)의 상부면 일부를 노출시키는 소오스전극(S1) 및 드레인전극(D1)을 형성할 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 단일 금속층 또는 다중 금속층으로 형성할 수 있다. 기판(SUB1) 상에 채널층(C1)의 상기 노출된 부분과, 소오스전극(S1) 및 드레인전극(D1)을 덮는 보호층(P1)을 형성할 수 있다. 보호층(P1)은 실리콘 산화물층, 실리콘 질화물층 및 유기층 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성할 수 있다. 상기 보호층(P1) 증착 전에, 채널층(C1)의 상기 노출된 부분을 산소를 포함하는 플라즈마로 처리할 수도 있다. 이러한 플라즈마 처리에 의해 상기 채널층(C1)의 노출부에 산소가 공급될 수 있고, 그 결과, 채널층(C1)의 전기전도도가 조절될 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도에서 어닐링(annealing) 될 수 있다. 상기 어닐링은 공기(air) 분위기에서 수행하거나, N2 및 O2 분위기에서 수행할 수 있다. 상기 어닐링은 200∼400℃ 정도의 온도에서, 약 1시간 내지 100시간 동안 수행할 수 있다.
도 4c에서 소오스전극(S1) 및 드레인전극(D1)을 형성하기 전에, 채널층(C1) 상면에 식각정지층을 형성할 수도 있다. 이 경우, 도 2의 구조가 얻어질 수 있다.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여준다. 본 실시예는 탑(top) 게이트 구조의 박막 트랜지스터의 제조방법이다. 도 3과 도 5a 내지 도 5c에서 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 5a를 참조하면, 기판(SUB2) 상에 채널층(C2)을 형성할 수 있다. 채널층(C2)은 도 4b의 채널층(C1)과 동일한 물질로 형성할 수 있다. 다음, 기판(SUB2) 상에 채널층(C2)의 양단에 각각 접촉된 소오스전극(S2) 및 드레인전극(D2)을 형성할 수 있다. 필요에 따라, 소오스전극(S2) 및 드레인전극(D2)으로 커버되지 않은 채널층(C2)의 노출부를 산소를 포함하는 플라즈마로 처리할 수 있다.
도 5b를 참조하면, 기판(SUB1) 상에 채널층(C2)의 상기 노출된 부분과 소오스전극(S2) 및 드레인전극(D2)을 덮는 광완화층(R2)을 형성할 수 있다. 광완화층(R2) 상에 게이트절연층(GI2)을 형성할 수 있다. 게이트절연층(GI2) 및 광완화층(R2)의 형성 방법, 물질 및 두께는 도 4a 및 도 4b를 참조하여 설명한 게이트절 연층(GI1) 및 광완화층(R1)의 형성 방법, 물질 및 두께와 동일할 수 있다.
도 5c를 참조하면, 게이트절연층(GI2) 상에 게이트(G2)를 형성할 수 있다. 게이트(G2)는 채널층(C2) 위에 위치하도록 형성할 수 있다. 게이트절연층(GI2) 상에 게이트(G2)을 덮도록 보호층(P2)을 형성할 수 있다. 보호층(P2)은 도 4c의 보호층(P1)과 동일한 물질로 형성할 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도에서 어닐링될 수 있다. 상기 어닐링 조건은 도 4c를 참조하여 설명한 바와 동일할 수 있다.
도 6은 비교예에 따른 트랜지스터의 광조사에 의한 게이트전압(VGS)-드레인전류(IDS) 특성의 변화를 보여준다. 상기 비교예에 따른 트랜지스터는 도 1에서 광완화층(R1)이 없는 구조를 갖는다. 이때, 게이트절연층으로는 실리콘 질화물층(SiNx층)이 사용되었고, 채널층으로는 HfInZnO층이 사용되었다. 도 6에서 'Photo 0.5' 내지 'Photo 2.0'에서 숫자는 조사된 광의 상대적인 세기를 나타낸다. 예컨대, 'Photo 1.0'은 'Photo 0.5'의 두 배에 대응하는 광이 조사되었음을 의미한다. 'Dark'는 광조사를 하지 않은 경우이다. 이러한 표시는 도 7에서도 동일한 의미로 사용된다. 광은 보호층 위쪽에서 트랜지스터로 조사되었다.
도 6을 참조하면, 조사된 광의 세기가 증가함에 따라, 그래프는 전반적으로 왼쪽으로 이동하였다. 곧, 조사된 광의 세기가 증가함에 따라, 트랜지스터의 문턱전압은 크게 음(-)의 방향으로 이동하고, 서브문턱전압 전류(subthreshold current)는 증가하였다. 화살표 ①은 문턱전압의 변화를, 화살표 ②는 서브문턱전 압 전류(subthreshold current)의 변화를 나타낸다.
도 7은 본 발명의 실시예에 따른 트랜지스터의 광조사에 의한 게이트전압(VGS)-드레인전류(IDS) 특성의 변화를 보여준다. 도 7의 결과를 얻는데 사용된 트랜지스터는 도 1의 구조를 갖는다. 이때, 게이트절연층(GI1)으로는 실리콘 질화물층(SiNx층)이 사용되었고, 광완화층(R1)으로는 Al2O3층이 사용되었으며, 채널층(C1)으로는 HfInZnO층이 사용되었다. 즉, 도 7의 결과를 얻는데 사용된 트랜지스터는, 광완화층(R1)이 사용된 것을 제외하면, 도 6의 결과를 얻는데 사용한 트랜지스터와 동일하다.
도 7을 참조하면, 조사된 광의 세기가 증가함에 따라, 서브문턱전압 전류(subthreshold current)는 도 6과 유사하게 증가하였지만, 문턱전압의 변화는 상대적으로 매우 적은 것을 알 수 있다. 화살표 ①'는 문턱전압의 변화를, 화살표 ②'는 서브문턱전압 전류(subthreshold current)의 변화를 나타낸다.
도 6와 도 7의 결과로부터, 본 발명의 실시예에서와 같이 광완화층을 사용하면, 광에 의한 트랜지스터의 특성(예컨대, 문턱전압) 변화를 억제할 수 있음을 알 수 있다.
도 8은 본 발명의 실시예 및 비교예에 따른 트랜지스터에 광을 조사한 후, 상기 광을 차단했을 때, 시간에 따라 트랜지스터의 특성이 어떻게 변화되는지를 보여주는 그래프이다. 이때, 트랜지스터에 조사된 광은 도 6의 'Photo 2.0'에 대응하는 세기를 갖는다. 상기 본 발명의 실시예에 따른 트랜지스터는 도 7의 결과를 얻 는데 사용한 트랜지스터와 동일하고, 상기 비교예에 따른 트랜지스터는 도 6의 결과를 얻는데 사용한 트랜지스터와 동일하다. 도 8에서 X축은 광차단 이후의 시간을 나타내고, Y축, 즉, "ΔV_1nA"는 광조사 전과 후의 'V_1nA'의 차이[V_1nA(후)-V_1nA(전)]를 나타낸다. 여기서, 'V_1nA'는 소오스/드레인간 1nA 의 전류가 흐르게 하는 드레인전압을 나타낸다.
도 8을 참조하면, 본 발명의 실시예에 따른 트랜지스터의 경우, 광차단 후, "ΔV_1nA"가 빠르게 0V 에 가까워지는 것을 알 수 있다. 광차단 후, 1분 정도가 지나면 "ΔV_1nA"는 거의 0V 가 되고, 10분 정도가 경과되면 0V 가 된다. 이는 광차단 후, 트랜지스터의 특성이 광조사 이전의 상태로 빠르게 되돌아가는 것을 의미한다. 반면, 상기 비교예에 따른 트랜지스터의 경우, 광차단 후, 20분 정도가 지나도 "ΔV_1nA"는 약 -3V 정도를 유지한다. 이는 비교예에 따른 트랜지스터의 경우, 광에 의해 변화된 특성이 비교적 장시간 동안 지속되는 것을 의미한다.
도 9는 본 발명의 실시예 및 비교예에 따른 트랜지스터의 광조사 및 전압 스트레스에 의한 특성 변화를 보여주는 그래프이다. 보다 자세히 설명하면, 본 발명의 실시예 및 비교예에 따른 트랜지스터에 도 6의 'Photo 0.5'에 대응하는 광을 조사하고, 동시에 게이트 및 드레인에 각각 -20V 및 10V의 전압을 인가하면서 시간 경과에 따른 각 트랜지스터의 특성 변화("ΔV_1nA")를 측정하였다. 이때, 본 발명의 실시예에 따른 트랜지스터는 도 7의 결과를 얻는데 사용한 트랜지스터와 동일하고, 상기 비교예에 따른 트랜지스터는 도 6의 결과를 얻는데 사용한 트랜지스터와 동일하다.
도 9를 참조하면, 상기 비교예에 따른 트랜지스터의 경우, 전압 스트레스 하에서 광을 조사한지 약 0.5 시간이 지나면 ΔV_1nA는 -9.0V 정도로 낮아지고, 3시간이 지나면 ΔV_1nA는 -9.5V 정도로 낮아진다. 이는 상기 비교예에 따른 트랜지스터의 경우, 전압 스트레스 하에서 광을 조사한지 약 0.5 시간이 지나면 문턱전압이 9.0V 정도 변화되는 것을 의미한다. 반면, 본 발명의 실시예에 따른 트랜지스터의 경우, V_1nA의 변화가 상대적으로 적은 것을 알 수 있다. 이는 본 발명의 실시예에 따른 트랜지스터의 경우, 전압 스트레스 하에서도 광조사에 의한 문턱전압 변화가 적다는 것을 의미한다.
본 발명의 실시예에 따른 트랜지스터는 액정표시장치 및 유기발광표시장치 등과 같은 평판표시장치에 스위칭소자 또는 구동소자로 적용될 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예에 따른 트랜지스터는 광에 의한 특성 변화가 적기 때문에, 이를 평판표시장치에 적용하면, 평판표시장치의 신뢰성을 향상시킬 수 있다. 액정표시장치 및 유기발광표시장치 등의 구조는 잘 알려진바, 이들에 대한 자세한 설명은 생략한다. 본 발명의 실시예에 따른 트랜지스터는 평판표시장치뿐 아니라, 메모리소자 및 논리소자 등 다른 전자소자 분야에 다양한 용도로 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 3의 트랜지스터의 구성요소 및 구조는 각각 다양화 및 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 본 발명의 실시예에 따른 트랜지스터는 더블 게이트 구조를 가질 수 있고, 채널층(C1, C2)은 다층 구조를 가질 수 있다. 또한, 당업자라면 도 4a 내지 도 4c 및 도 5a 내지 도 5c의 제조방법도 다양하게 변화될 수 있음을 알 수 있을 것이다. 아울러 본 발명의 사상(idea)은 박막 트랜지스터가 아닌 그 밖의 다른 트랜지스터에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
도 1 내지 도 3은 본 발명의 실시예들에 따른 트랜지스터의 단면도이다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 6은 비교예에 따른 트랜지스터의 광조사에 의한 게이트전압(VGS)-드레인전류(IDS) 특성의 변화를 보여주는 그래프이다.
도 7은 본 발명의 실시예에 따른 트랜지스터의 광조사에 의한 게이트전압(VGS)-드레인전류(IDS) 특성의 변화를 보여주는 그래프이다.
도 8은 본 발명의 실시예 및 비교예에 따른 트랜지스터에 광을 조사한 후, 상기 광을 차단했을 때, 시간에 따라 각 트랜지스터의 특성이 어떻게 변화되는지를 보여주는 그래프이다.
도 9는 본 발명의 실시예 및 비교예에 따른 트랜지스터의 광조사 및 전압 스트레스에 의한 특성 변화를 보여주는 그래프이다.
* 도면의 주요 부분에 대한 부호설명 *
C1, C2 : 채널층 D1, D2 : 드레인전극
G1, G2 : 게이트 GI1, GI2 : 게이트절연층
P1, P2 : 보호층 R1, R2 : 광완화층
S1, S2 : 소오스전극 SUB1, SUB2 : 기판
Claims (14)
- 소오스, 드레인, 채널층, 게이트절연층 및 게이트를 포함하는 트랜지스터에 있어서,상기 채널층은 비정질 산화물반도체를 포함하고,상기 채널층과 상기 게이트절연층 사이에, 광에 의한 상기 트랜지스터의 특성 변화를 억제하기 위한 것으로 Al 산화물을 포함하는 광완화층(photo relaxation layer)이 구비된 트랜지스터.
- 제 1 항에 있어서,상기 광완화층은 광에 의한 상기 트랜지스터의 문턱전압 변화를 억제하는 층인 트랜지스터.
- 제 1 항에 있어서,상기 광완화층은 Al2O3 로 형성된 트랜지스터.
- 제 1 항에 있어서,상기 광완화층은 1∼50nm 의 두께를 갖는 트랜지스터.
- 제 1 항에 있어서,상기 비정질 산화물반도체는 ZnO 계열 산화물인 트랜지스터.
- 제 5 항에 있어서,상기 ZnO 계열 산화물은 HfInZnO 인 트랜지스터.
- 제 1 항에 있어서,상기 게이트절연층은 Si 질화물을 포함하는 트랜지스터.
- 제 1 항에 있어서,상기 게이트절연층은 Si 산화물을 포함하는 트랜지스터.
- 제 1 항에 있어서,상기 게이트절연층은 50∼400nm 의 두께를 갖는 트랜지스터.
- 제 1 항에 있어서,상기 트랜지스터는 바텀 게이트 구조 또는 탑 게이트 구조를 갖는 박막 트랜지스터인 트랜지스터.
- 제 1 항에 있어서,상기 트랜지스터가 바텀 게이트 구조를 갖는 박막 트랜지스터인 경우,상기 채널층 상에 식각정지층이 더 구비되고,상기 소오스 및 상기 드레인은 상기 식각정지층 상에 상기 채널층의 양단에 각각 접촉되도록 구비된 트랜지스터.
- 청구항 1에 기재된 트랜지스터를 포함하는 평판표시장치.
- 제 12 항에 있어서,상기 평판표시장치는 액정표시장치 또는 유기발광표시장치인 평판표시장치.
- 제 12 항에 있어서,상기 트랜지스터는 스위칭소자 또는 구동소자로 사용되는 평판표시장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090053988A KR20100135544A (ko) | 2009-06-17 | 2009-06-17 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
| US12/591,914 US20100321279A1 (en) | 2009-06-17 | 2009-12-04 | Transistor, electronic device including a transistor and methods of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090053988A KR20100135544A (ko) | 2009-06-17 | 2009-06-17 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100135544A true KR20100135544A (ko) | 2010-12-27 |
Family
ID=43353857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090053988A KR20100135544A (ko) | 2009-06-17 | 2009-06-17 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20100321279A1 (ko) |
| KR (1) | KR20100135544A (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011062029A1 (en) * | 2009-11-18 | 2011-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
| KR101672344B1 (ko) * | 2010-05-20 | 2016-11-04 | 삼성전자주식회사 | 광센싱 회로, 상기 광센싱 회로의 구동 방법, 및 상기 광센싱 회로를 채용한 광센싱 장치 |
| TWI658516B (zh) | 2011-03-11 | 2019-05-01 | 日商半導體能源研究所股份有限公司 | 半導體裝置的製造方法 |
| US8679905B2 (en) * | 2011-06-08 | 2014-03-25 | Cbrite Inc. | Metal oxide TFT with improved source/drain contacts |
| KR101851565B1 (ko) * | 2011-08-17 | 2018-04-25 | 삼성전자주식회사 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
| US9018629B2 (en) * | 2011-10-13 | 2015-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| TWI469360B (zh) * | 2012-09-06 | 2015-01-11 | Innocom Tech Shenzhen Co Ltd | 顯示面板及顯示裝置 |
| KR102164941B1 (ko) | 2014-01-13 | 2020-10-14 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판, 이를 포함하는 표시 장치, 및 박막 트랜지스터 기판의 제조 방법 |
| CN106449656A (zh) * | 2016-10-26 | 2017-02-22 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示面板和显示装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070202645A1 (en) * | 2006-02-28 | 2007-08-30 | Tien Ying Luo | Method for forming a deposited oxide layer |
| KR100785038B1 (ko) * | 2006-04-17 | 2007-12-12 | 삼성전자주식회사 | 비정질 ＺｎＯ계 ＴＦＴ |
| US7906415B2 (en) * | 2006-07-28 | 2011-03-15 | Xerox Corporation | Device having zinc oxide semiconductor and indium/zinc electrode |
| JP4609797B2 (ja) * | 2006-08-09 | 2011-01-12 | Ｎｅｃ液晶テクノロジー株式会社 | 薄膜デバイス及びその製造方法 |
| US7601558B2 (en) * | 2006-10-24 | 2009-10-13 | Applied Materials, Inc. | Transparent zinc oxide electrode having a graded oxygen content |
| US7935964B2 (en) * | 2007-06-19 | 2011-05-03 | Samsung Electronics Co., Ltd. | Oxide semiconductors and thin film transistors comprising the same |
| US20090278120A1 (en) * | 2008-05-09 | 2009-11-12 | Korea Institute Of Science And Technology | Thin Film Transistor |
| KR101468591B1 (ko) * | 2008-05-29 | 2014-12-04 | 삼성전자주식회사 | 산화물 반도체 및 이를 포함하는 박막 트랜지스터 |
-
2009
- 2009-06-17 KR KR1020090053988A patent/KR20100135544A/ko not_active Application Discontinuation
- 2009-12-04 US US12/591,914 patent/US20100321279A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20100321279A1 (en) | 2010-12-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20100135544A (ko) | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 | |
| KR101312259B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| KR101413655B1 (ko) | 산화물 반도체 박막 트랜지스터의 제조 방법 | |
| KR101344483B1 (ko) | 박막 트랜지스터 | |
| US8188472B2 (en) | Thin film transistor, method of manufacturing the same, and flat panel display having the same | |
| JP5562587B2 (ja) | トランジスタ | |
| KR101623956B1 (ko) | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 | |
| EP2339633B1 (en) | Method of manufacturing transistor, and of electronic device including transistor | |
| US8912536B2 (en) | Transistors, methods of manufacturing the same and electronic devices including transistors | |
| KR101238823B1 (ko) | 박막 트랜지스터 및 그의 제조 방법 | |
| US10461100B2 (en) | Display device having a different type of oxide semiconductor transistor | |
| KR20130140897A (ko) | 박막 트랜지스터 구조, 및 그 구조를 구비한 박막 트랜지스터 및 표시 장치 | |
| KR101638977B1 (ko) | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 | |
| KR20100007703A (ko) | 채널층 및 그를 포함하는 트랜지스터 | |
| US20200075767A1 (en) | Oxide semiconductor transistor having dual gate structure and method of fabricating the same | |
| KR102099860B1 (ko) | 박막 트랜지스터의 제작 방법 | |
| KR101829970B1 (ko) | 산화물 박막 트랜지스터 및 그 제조 방법 | |
| KR101802054B1 (ko) | 산화물 박막 트랜지스터 및 그의 제조 방법 | |
| KR20110080118A (ko) | 다층의 식각 정지층을 구비한 박막 트랜지스터 및 그 제조방법 | |
| JP7060365B2 (ja) | 薄膜デバイス | |
| KR20100010888A (ko) | Ｚｔｏ 박막의 제조방법, 이를 적용한 박막 트랜지스터 및 박막 트랜지스터의 제조방법 | |
| TWI834014B (zh) | 氧化物半導體薄膜、薄膜電晶體及濺鍍靶 | |
| Deng et al. | Hybrid-phase microstructural ITO-stabilized ZnO TFTs with self-aligned coplanar architecture | |
| KR20200138001A (ko) | 산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타겟 | |
| Wang et al. | P‐18: Student Poster: Non‐Oxidizing Pre‐Annealing for Enhanced Fluorination of an Indium‐Gallium‐Zinc Oxide Thin‐Film Transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |