KR20200138001A - 산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타겟 - Google Patents

산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타겟 Download PDF

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Abstract

[과제] 본 발명은 제조 비용이 비교적 낮고, 박막 트랜지스터를 형성했을 때의 캐리어 이동도 및 광 스트레스 내성이 높은 산화물 반도체 박막의 제공을 목적으로 한다.
[해결 수단] 본 발명은, 금속 원소를 포함하는 산화물 반도체 박막으로서, 상기 금속 원소가 In, Zn, Fe 및 불가피적 불순물로 이루어지고, In, Zn 및 Fe의 합계 원자수에 대해, In의 원자수가 58atm% 이상 80atm% 이하, Zn의 원자수가 19atm% 이상 41atm% 이하, Fe의 원자수가 0.6atm% 이상 3atm% 이하이다.

Description

산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타겟{OXIDE SEMICONDUCTOR THIN FILM, THIN FILM TRANSISTOR AND SPUTTERING TARGET}
본 발명은 산화물 반도체 박막, 박막 트랜지스터 및 스퍼터링 타겟에 관한 것이다.
아몰퍼스 산화물 반도체는, 예를 들면 아몰퍼스 실리콘 반도체에 비해 박막 트랜지스터(Thin Film Transistor: TFT)를 형성했을 때의 캐리어 이동도가 높다. 또한, 아몰퍼스 산화물 반도체는 광학 밴드 갭이 커서, 가시광의 투과성이 높다. 또, 아몰퍼스 산화물 반도체의 박막은, 아몰퍼스 실리콘 반도체보다도 저온에서 성막할 수 있다. 이들 특징을 살려, 아몰퍼스 산화물 반도체 박막은, 고해상도로 고속 구동할 수 있는 차세대의 대형 디스플레이나, 저온에서의 성막이 요구되는 수지 기판을 이용한 가요성 디스플레이로의 응용이 기대되고 있다.
이와 같은 아몰퍼스 산화물 반도체 박막으로서는, 인듐, 갈륨, 아연 및 산소를 포함하는 In-Ga-Zn-O(IGZO) 아몰퍼스 산화물 반도체 박막이 공지이다(예를 들면 일본 특허공개 2010-219538호 공보 참조). 아몰퍼스 실리콘 반도체를 이용한 박막 트랜지스터의 캐리어 이동도가 0.5cm2/Vs 정도인 데 비해, 상기 공보에 기재된 IGZO 아몰퍼스 산화물 반도체 박막을 이용한 TFT는, 1cm2/Vs 이상의 이동도를 갖는다.
이동도가 더 향상된 아몰퍼스 산화물 반도체 박막으로서, 인듐, 갈륨, 아연 및 주석을 포함하는 산화물 반도체 박막이나 인듐, 갈륨, 주석 및 산소를 포함하는 산화물 반도체 박막이 공지이다(예를 들면 일본 특허공개 2010-118407호 공보, 일본 특허공개 2013-249537호 공보 참조). 예를 들면 상기 공보에 기재된 In-Ga-Zn-Sn 아몰퍼스 산화물 반도체 박막을 이용한 TFT에서는, 채널 길이 1000μm에서 그의 캐리어 이동도가 20cm2/Vs를 초과한다. 그러나, 채널 길이가 짧은 TFT에서는 캐리어 이동도가 저하되는 경향이 있어, 고속성이 요구되는, 예를 들면 차세대의 대형 디스플레이에 이용하기 위해서는, 단(短)채널 영역에서의 캐리어 이동도가 부족할 우려가 있다.
또한, 이들 아몰퍼스 산화물 반도체는, 희소 원소인 갈륨(Ga)을 포함하기 때문에, 비교적 제조 비용이 높다. 이 때문에, Ga를 포함하지 않는 산화물 반도체가 요구되고 있다.
또, 박막 트랜지스터에 이용되는 아몰퍼스 산화물 반도체 박막을 디스플레이에 이용하기 위해서는, 박막 트랜지스터에 대해서 광의 조사를 행하더라도 계시(繼時)적인 역치 전압의 시프트가 적을 것, 이른바 광 스트레스 내성이 높을 것이 요망되고 있다.
일본 특허공개 2010-219538호 공보 일본 특허공개 2010-118407호 공보 일본 특허공개 2013-249537호 공보
본 발명은, 전술한 바와 같은 사정에 기초하여 이루어진 것으로, 제조 비용이 비교적 낮고, 박막 트랜지스터를 형성했을 때의 캐리어 이동도 및 광 스트레스 내성이 높은 산화물 반도체 박막, 이 산화물 반도체 박막을 이용한 박막 트랜지스터, 및 이 산화물 반도체 박막을 형성하기 위한 스퍼터링 타겟의 제공을 목적으로 한다.
본 발명자들은, 산화물 반도체 박막에 철(Fe)을 소정량 포함시킴으로써, Ga를 포함하지 않아도 높은 캐리어 이동도와 광 스트레스 내성을 갖는 산화물 반도체 박막이 얻어지는 것을 발견하여, 본 발명을 완성시켰다.
즉, 본 발명의 일 태양에 따른 산화물 반도체 박막은, 금속 원소를 포함하는 산화물 반도체 박막으로서, 상기 금속 원소가 In, Zn, Fe 및 불가피적 불순물로 이루어지고, In, Zn 및 Fe의 합계 원자수에 대해, In의 원자수가 58atm% 이상 80 atm% 이하, Zn의 원자수가 19atm% 이상 41atm% 이하, Fe의 원자수가 0.6atm% 이상 3atm% 이하이다.
당해 산화물 반도체 박막은, In 및 Zn의 원자수를 상기 범위 내로 하고, Fe의 원자수를 상기 하한 이상으로 하므로, 높은 광 스트레스 내성을 갖는다. 또한, 당해 산화물 반도체 박막은, Fe의 원자수를 상기 상한 이하로 하므로, 당해 산화물 반도체 박막을 이용하여 박막 트랜지스터를 형성했을 때의 캐리어 이동도를 높일 수 있다. 또, 당해 산화물 반도체 박막은, Ga를 포함할 필요가 없으므로, 제조 비용을 저감할 수 있다.
당해 산화물 반도체 박막은, 표시 장치에 적합하게 이용된다.
본 발명은, 당해 산화물 반도체 박막을 갖는 박막 트랜지스터를 포함한다. 당해 박막 트랜지스터는, 당해 산화물 반도체 박막을 가지므로, 제조 비용이 비교적 낮고, 캐리어 이동도 및 광 스트레스 내성이 높다.
당해 박막 트랜지스터의 광 조사에 의한 역치 전압 시프트로서는, 5V 이하가 바람직하다. 상기 역치 전압 시프트를 상기 상한 이하로 함으로써, 박막 트랜지스터의 성능 안정성을 높일 수 있다.
당해 박막 트랜지스터의 캐리어 이동도로서는, 32cm2/Vs 이상이 바람직하다. 상기 캐리어 이동도를 상기 하한 이상으로 함으로써, 고속성이 요구되는, 예를 들면 차세대의 대형 디스플레이에 적합하게 이용할 수 있다.
또한, 본 발명의 다른 일 태양에 따른 스퍼터링 타겟은, 금속 원소를 포함하는 산화물 반도체 박막의 형성에 이용되는 스퍼터링 타겟으로서, 상기 금속 원소가 In, Zn, Fe 및 불가피적 불순물로 이루어지고, In, Zn 및 Fe의 합계 원자수에 대해, In의 원자수가 58atm% 이상 80atm% 이하, Zn의 원자수가 19atm% 이상 41atm% 이하, Fe의 원자수가 0.6atm% 이상 3atm% 이하이다.
당해 스퍼터링 타겟은 원자수가 상기 범위 내인 In, Zn 및 Fe를 포함하므로, 당해 스퍼터링 타겟을 이용하여 산화물 반도체 박막을 성막함으로써, 제조 비용이 비교적 낮고, 캐리어 이동도 및 광 스트레스 내성이 높은 박막 트랜지스터를 제조할 수 있다.
여기에서, 「캐리어 이동도」란, 박막 트랜지스터의 포화 영역에서의 전계 효과 이동도를 나타내고, 「전계 효과 이동도」란, 게이트 전압 Vg[V], 역치 전압 Vth[V], 드레인 전류 Id[A], 채널 길이 L[m], 채널 폭 W[m], 게이트 절연막의 용량 Cox[F]로 할 때, 박막 트랜지스터의 전류-전압 특성의 포화 영역(Vg>Vd-Vth)에 있어서, 이하의 식(1)에 나타내는 μFE[m2/Vs]에 의해 구해지는 값을 가리킨다.
Figure pat00001
한편, 박막 트랜지스터의 「역치 전압」이란, 트랜지스터의 드레인 전류가 10-9A가 되는 게이트 전압을 가리킨다.
또한, 「광 조사에 의한 역치 전압 시프트」란, 기판 온도 60℃에서, 박막 트랜지스터의 소스-드레인 간에 10V, 게이트-소스 간에 -10V의 전압 조건으로, 박막 트랜지스터에 백색 LED를 2시간 조사했을 때의 조사 전후의 역치 전압의 차의 절대치를 가리킨다.
이상 설명한 바와 같이, 당해 산화물 반도체 박막을 이용한 박막 트랜지스터는, 제조 비용이 비교적 낮고, 캐리어 이동도 및 광 스트레스 내성이 높다. 또한, 당해 스퍼터링 타겟을 이용함으로써, 제조 비용이 비교적 낮고, 캐리어 이동도 및 광 스트레스 내성이 높은 산화물 반도체 박막을 형성할 수 있다.
도 1은 기판 표면에 형성된 본 발명의 일 실시형태의 박막 트랜지스터를 나타내는 모식적 단면도이다.
이하, 본 발명의 실시의 형태에 대하여 적절히 도면을 참조하면서 상세히 설명한다.
[박막 트랜지스터]
도 1에 나타내는 당해 박막 트랜지스터는, 예를 들면 차세대의 대형 디스플레이나 가요성 디스플레이 등의 표시 장치의 제조에 이용할 수 있다. 당해 박막 트랜지스터는, 기판(X)의 표면에 형성된 보텀 게이트형의 트랜지스터이다. 당해 박막 트랜지스터는, 게이트 전극(1), 게이트 절연막(2), 산화물 반도체 박막(3), ESL(Etch Stop Layer) 보호막(4), 소스 및 드레인 전극(5), 패시베이션 절연막(6), 및 도전막(7)을 갖는다.
(기판)
기판(X)으로서는, 특별히 한정되지 않지만, 예를 들면 표시 장치에 이용되는 기판을 들 수 있다. 이와 같은 기판(X)으로서는, 유리 기판이나 실리콘 수지 기판 등의 투명 기판을 들 수 있다. 상기 유리 기판에 이용되는 유리로서는, 특별히 한정되지 않고, 예를 들면 무알칼리 유리, 고변형점 유리, 소다 라임 유리 등을 들 수 있다. 또한, 기판(X)으로서 스테인리스 박막 등의 금속 기판, 폴리에틸렌 테레프탈레이트(PET) 필름 등의 수지 기판을 이용할 수도 있다.
기판(X)의 평균 두께는, 가공성의 관점에서 0.3mm 이상 1.0mm 이하가 바람직하다. 또한, 기판(X)의 크기 및 형상은, 사용되는 표시 장치 등의 크기나 형상에 따라서 적절히 결정된다. 여기에서, 「평균 두께」란, 임의의 10점의 두께를 측정하여, 그들로부터 산출되는 평균치를 가리킨다.
(게이트 전극)
게이트 전극(1)은, 기판(X)의 표면에 형성되고, 도전성을 갖는다. 게이트 전극(1)을 구성하는 박막으로서는, 특별히 한정되지 않지만, Al 합금이나 Al 합금의 표면에 Mo, Cu, Ti 등의 박막이나 합금막을 적층한 것을 이용할 수 있다.
게이트 전극(1)의 평균 두께의 하한으로서는, 50nm가 바람직하고, 170nm가 보다 바람직하다. 한편, 게이트 전극(1)의 평균 두께의 상한으로서는, 500nm가 바람직하고, 400nm가 보다 바람직하다. 게이트 전극(1)의 평균 두께가 상기 하한 미만이면, 게이트 전극(1)의 저항이 크기 때문에, 게이트 전극(1)에서의 전력 소비가 증대될 우려나 단선이 발생하기 쉬워질 우려가 있다. 반대로, 게이트 전극(1)의 평균 두께가 상기 상한을 초과하면, 게이트 전극(1)의 표면측에 적층되는 게이트 절연막(2) 등의 평탄화가 곤란해져, 당해 박막 트랜지스터의 특성이 악화될 우려가 있다.
한편, 게이트 절연막(2)의 커버리지를 좋게 하기 위해, 게이트 전극(1)의 두께 방향의 단면은, 기판(X)을 향해 확장하는 테이퍼상으로 하면 된다. 테이퍼 각도로서는, 30° 이상 40° 이하가 바람직하다.
(게이트 절연막)
게이트 절연막(2)은, 게이트 전극(1)을 덮도록 기판(X)의 표면측에 적층된다. 게이트 절연막(2)을 구성하는 박막으로서는, 특별히 한정되지 않지만, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, Al2O3이나 Y2O3 등의 금속 산화물막 등을 들 수 있다. 또한, 게이트 절연막(2)은, 이들 박막의 단층 구조여도 되고, 2종 이상의 박막을 적층한 다층 구조여도 된다.
게이트 절연막(2)의 형상은 게이트 전극(1)이 피복되는 한 한정되지 않고, 예를 들면 게이트 절연막(2)이 기판(X) 전면을 덮어도 된다.
게이트 절연막(2)의 평균 두께의 하한으로서는, 50nm가 바람직하고, 100nm가 보다 바람직하다. 또한, 게이트 절연막(2)의 평균 두께의 상한으로서는, 300nm가 바람직하고, 250nm가 보다 바람직하다. 게이트 절연막(2)의 평균 두께가 상기 하한 미만이면, 게이트 절연막(2)의 내압이 부족하여, 게이트 전압의 인가에 의해 게이트 절연막(2)이 브레이크 다운될 우려가 있다. 반대로, 게이트 절연막(2)의 평균 두께가 상기 상한을 초과하면, 게이트 전극(1)과 당해 산화물 반도체 박막(3) 사이에 형성되는 캐패시터의 용량이 부족하여, 드레인 전류가 불충분해질 우려가 있다. 한편, 게이트 절연막(2)이 다층 구조인 경우, 「게이트 절연막의 평균 두께」란, 그 합계의 평균 두께를 가리킨다.
(산화물 반도체 박막)
당해 산화물 반도체 박막(3)은 그 자체가 본 발명의 다른 실시형태이다. 당해 산화물 반도체 박막(3)은 금속 원소를 포함한다. 당해 산화물 반도체 박막(3)에서는, 상기 금속 원소가 In, Zn, Fe 및 불가피적 불순물로 이루어진다. 즉, 당해 산화물 반도체 박막(3)은, 실질적으로 In, Zn, Fe 이외의 금속 원소를 포함하지 않는다.
In, Zn 및 Fe의 합계 원자수에 대한 In의 원자수의 하한으로서는, 58atm%이며, 60atm%가 보다 바람직하고, 65atm%가 더 바람직하다. 한편, 상기 In의 원자수의 상한으로서는, 80atm%이며, 75atm%가 보다 바람직하고, 69atm%가 더 바람직하다. 상기 In의 원자수가 상기 하한 미만이면, 당해 박막 트랜지스터의 캐리어 이동도가 저하될 우려가 있다. 반대로, 상기 In의 원자수가 상기 상한을 초과하면, 당해 산화물 반도체 박막(3)의 리크 전류가 증대되거나, 역치 전압이 마이너스측으로 시프트되거나 하기 때문에, 당해 산화물 반도체 박막(3)이 도체화될 우려가 있다.
In, Zn 및 Fe의 합계 원자수에 대한 Zn의 원자수의 하한으로서는, 19atm%이며, 24atm%가 보다 바람직하고, 30atm%가 더 바람직하다. 한편, 상기 Zn의 원자수의 상한으로서는, 41atm%이며, 39atm%가 보다 바람직하고, 34atm%가 더 바람직하다. 상기 Zn의 원자수가 상기 하한 미만이면, 다른 금속 원자수가 상대적으로 많아지기 때문에, 도체화될 우려가 있다. 반대로, 상기 Zn의 원자수가 상기 상한을 초과하면, 캐리어 농도가 억제되어, 당해 박막 트랜지스터의 캐리어 이동도가 저하될 우려가 있다.
In, Zn 및 Fe의 합계 원자수에 대한 Fe의 원자수의 하한으로서는, 0.6atm%이며, 0.8atm%가 보다 바람직하고, 0.9atm%가 더 바람직하다. 한편, 상기 Fe의 원자수의 상한으로서는, 3atm%이며, 2atm%가 보다 바람직하고, 1.5atm%가 더 바람직하다. 상기 Fe의 원자수가 상기 하한 미만이면, 광 조사에 의한 역치 전압 시프트가 커질 우려가 있다. 반대로, 상기 Fe의 원자수가 상기 상한을 초과하면, 캐리어 농도가 억제되어, 당해 박막 트랜지스터의 캐리어 이동도가 저하될 우려가 있다.
Fe의 원자수에 대한 In의 원자수의 비(In/Fe)의 하한으로서는, 25가 바람직하고, 50이 보다 바람직하고, 55가 더 바람직하다. 한편, In/Fe의 상한으로서는, 100이 바람직하고, 80이 보다 바람직하고, 60이 더 바람직하다. In/Fe가 상기 하한 미만이면, 캐리어 이동도가 저하되는 경우가 있다. 반대로, In/Fe가 상기 상한을 초과하면, 당해 박막 트랜지스터의 S값(Subthreshold Swing값, 후술)이 커지는 경우가 있다.
당해 산화물 반도체 박막(3)의 평면시 형상으로서는, 특별히 한정되지 않지만, 당해 박막 트랜지스터의 채널 길이 및 채널 폭의 제어성의 관점에서, 게이트 전극(1)과 마찬가지의 형상이 바람직하다. 당해 산화물 반도체 박막(3)의 평면시의 크기로서는, 당해 박막 트랜지스터의 채널 길이 및 채널 폭을 확보할 수 있는 크기이면 된다.
또한, 당해 산화물 반도체 박막(3)의 평면시의 크기는, 당해 산화물 반도체 박막(3)을 게이트 전극(1)의 직상에 확실히 배설(配設)시키기 위해, 게이트 전극(1)의 평면시의 크기보다 작은 것이 바람직하다. 당해 산화물 반도체 박막(3)과 게이트 전극(1)의 채널 방향 및 채널 폭 방향의 변의 길이의 차의 하한으로서는, 2nm가 바람직하고, 4nm가 보다 바람직하다. 한편, 상기 변의 길이의 차의 상한으로서는, 10nm가 바람직하고, 8nm가 보다 바람직하다. 상기 변의 길이의 차가 상기 하한 미만이면, 패터닝의 어긋남 등에 의해 당해 산화물 반도체 박막(3)의 일부가 게이트 전극(1)의 직상으로부터 벗어나고, 그 결과 당해 산화물 반도체 박막(3)의 평탄성이 악화되어, 당해 박막 트랜지스터의 특성이 악화될 우려가 있다. 반대로, 상기 변의 길이의 차가 상기 상한을 초과하면, 당해 박막 트랜지스터가 불필요하게 커질 우려가 있다.
당해 산화물 반도체 박막(3)의 평균 두께는, 예를 들면 20nm 이상 60nm 이하로 할 수 있다.
한편, 소스 및 드레인 전극(5)의 커버리지를 좋게 하기 위해, 당해 산화물 반도체 박막(3)의 두께 방향의 단면은, 기판(X)을 향해 확장하는 테이퍼상으로 하면 된다. 테이퍼 각도로서는, 30° 이상 40° 이하가 바람직하다.
당해 산화물 반도체 박막(3)의 캐리어 농도의 하한으로서는, 1×1012cm-3이 바람직하고, 1×1013cm-3이 보다 바람직하고, 1×1014cm-3이 더 바람직하다. 한편, 상기 캐리어 농도의 상한으로서는, 1×1020cm-3이 바람직하고, 1×1019cm-3이 보다 바람직하고, 1×1018cm-3이 더 바람직하다. 상기 캐리어 농도가 상기 하한 미만이면, 당해 박막 트랜지스터의 드레인 전류가 부족할 우려가 있다. 반대로, 상기 캐리어 농도가 상기 상한을 초과하면, 당해 산화물 반도체 박막(3)의 내부를 완전히 공핍화하는 것이 곤란해지기 때문에, 스위칭 소자로서 기능하지 않을 우려가 있다.
당해 산화물 반도체 박막(3)의 홀 이동도의 하한으로서는, 32cm2/Vs가 바람직하고, 35cm2/Vs가 보다 바람직하고, 38cm2/Vs가 더 바람직하다. 상기 홀 이동도가 상기 하한 미만이면, 당해 박막 트랜지스터의 스위칭 특성이 저하될 우려가 있다. 한편, 상기 홀 이동도의 상한은, 특별히 한정되지 않는다. 「홀 이동도」란, 홀 효과 측정에 의해 얻어지는 캐리어 이동도를 가리킨다.
(ESL 보호막)
ESL 보호막(4)은, 소스 및 드레인 전극(5)을 에칭에 의해 형성할 때에 당해 산화물 반도체 박막(3)이 손상을 받아 당해 박막 트랜지스터의 특성이 저하되는 것을 억지하는 보호막이다. ESL 보호막(4)을 구성하는 박막으로서는, 특별히 한정되지 않지만, 실리콘 산화막이 적합하게 이용된다.
(소스 및 드레인 전극)
소스 및 드레인 전극(5)을 구성하는 박막으로서는, 도전성을 갖는 한 특별히 한정되지 않고, 예를 들면 게이트 전극(1)과 마찬가지의 박막을 이용할 수 있다.
소스 및 드레인 전극(5)의 평균 두께의 하한으로서는, 100nm가 바람직하고, 150nm가 보다 바람직하다. 한편, 소스 및 드레인 전극(5)의 평균 두께의 상한으로서는, 400nm가 바람직하고, 300nm가 보다 바람직하다. 소스 및 드레인 전극(5)의 평균 두께가 상기 하한 미만이면, 소스 및 드레인 전극(5)의 저항이 크기 때문에, 소스 및 드레인 전극(5)에서의 전력 소비가 증대될 우려나 단선이 발생하기 쉬워질 우려가 있다. 반대로, 소스 및 드레인 전극(5)의 평균 두께가 상기 상한을 초과하면, 패시베이션 절연막(6)의 평탄화가 곤란해져, 도전막(7)에 의한 배선이 곤란해질 우려가 있다.
(패시베이션 절연막)
패시베이션 절연막(6)은, 게이트 전극(1), 게이트 절연막(2), 당해 산화물 반도체 박막(3), ESL 보호막(4), 소스 전극(5a) 및 드레인 전극(5b)을 덮어, 당해 박막 트랜지스터의 특성이 열화하는 것을 막는다. 패시베이션 절연막(6)을 구성하는 박막으로서는, 특별히 한정되지 않지만, 수소의 함유량에 의해 비교적 시트 저항의 제어가 용이한 실리콘 질화막이 적합하게 이용된다. 또한, 시트 저항의 제어성을 더 높이기 위해서 패시베이션 절연막(6)은, 예를 들면 실리콘 산화막과 실리콘 질화막의 2층 구조로 해도 된다.
패시베이션 절연막(6)의 평균 두께의 하한으로서는, 100nm가 바람직하고, 250nm가 보다 바람직하다. 한편, 패시베이션 절연막(6)의 평균 두께의 상한으로서는, 500nm가 바람직하고, 300nm가 보다 바람직하다. 패시베이션 절연막(6)의 평균 두께가 상기 하한 미만이면, 당해 박막 트랜지스터의 특성의 열화 방지 효과가 부족할 우려가 있다. 반대로, 패시베이션 절연막(6)의 평균 두께가 상기 상한을 초과하면, 패시베이션 절연막(6)이 불필요하게 두꺼워져, 당해 박막 트랜지스터의 제조 비용의 상승이나 생산 효율의 저하가 발생할 우려가 있다. 한편, 패시베이션 절연막(6)이 다층 구조인 경우, 「패시베이션 절연막의 평균 두께」란, 그 합계의 평균 두께를 가리킨다.
(도전막)
도전막(7)은, 패시베이션 절연막(6)에 뚫린 콘택트 홀(8)을 통하여 드레인 전극(5b)에 접속된다. 이 도전막(7)에 의해 당해 박막 트랜지스터로부터 드레인 전류를 취득하는 배선이 구성된다.
도전막(7)으로서는, 특별히 한정되지 않지만, 디스플레이로의 응용에 적합한 투명 도전막이 바람직하다. 이와 같은 투명 도전막으로서는, ITO막, ZnO막 등을 들 수 있다.
도전막(7)이 드레인 전극(5b)과 접속하는 위치로서는, 드레인 전극(5b)이 게이트 절연막(2)과 접하는 위치이고, 게이트 전극(1)의 직상은 아닌 위치가 바람직하다. 도전막(7)을 이와 같은 위치에서 드레인 전극(5b)과 접속함으로써, 도전막(7)과 드레인 전극(5b)의 접속 부분의 평탄성이 높아지기 때문에, 접촉 저항의 증대를 억지할 수 있다.
도전막(7)의 평균 배선폭의 하한으로서는, 5μm가 바람직하고, 10μm가 보다 바람직하다. 한편, 도전막(7)의 평균 배선폭의 상한으로서는, 50μm가 바람직하고, 30μm가 보다 바람직하다.
도전막(7)의 평균 두께의 하한으로서는, 50nm가 바람직하고, 80nm가 보다 바람직하다. 한편, 도전막(7)의 평균 두께의 상한으로서는, 200nm가 바람직하고, 150nm가 보다 바람직하다.
(박막 트랜지스터의 특성)
당해 박막 트랜지스터의 캐리어 이동도(전자 이동도)의 하한으로서는, 32cm2/Vs가 바람직하고, 35cm2/Vs가 보다 바람직하고, 38cm2/Vs가 더 바람직하다. 당해 박막 트랜지스터의 캐리어 이동도가 상기 하한 미만이면, 당해 박막 트랜지스터의 스위칭 특성이 저하될 우려가 있다. 한편, 당해 박막 트랜지스터의 캐리어 이동도의 상한으로서는, 특별히 한정되지 않지만, 통상 당해 박막 트랜지스터의 캐리어 이동도는 100cm2/Vs 이하이다.
당해 박막 트랜지스터의 역치 전압의 하한으로서는, -1V가 바람직하고, 0V가 보다 바람직하다. 한편, 당해 박막 트랜지스터의 역치 전압의 상한으로서는, 3V가 바람직하고, 2V가 보다 바람직하다. 당해 박막 트랜지스터의 역치 전압이 상기 하한 미만이면, 게이트 전극(1)에 전압을 인가하지 않는 스위칭 소자로서의 오프 상태에서의 리크 전류가 커져, 당해 박막 트랜지스터의 대기 전력이 지나치게 커질 우려가 있다. 반대로, 당해 박막 트랜지스터의 역치 전압이 상기 상한을 초과하면, 게이트 전극(1)에 전압을 인가한 스위칭 소자로서의 온 상태에서의 드레인 전류가 부족할 우려가 있다.
당해 박막 트랜지스터의 광 조사에 의한 역치 전압 시프트의 상한으로서는, 5V가 바람직하고, 3V가 보다 바람직하고, 2V가 더 바람직하다. 상기 역치 전압 시프트가 상기 상한을 초과하면, 당해 박막 트랜지스터를 표시 장치에 이용한 경우, 당해 박막 트랜지스터의 성능이 안정되지 않아, 필요한 스위칭 특성이 얻어지지 않을 우려가 있다. 상기 역치 전압 시프트의 하한으로서는, 0V, 즉 상기 역치 전압 시프트가 발생하지 않는 것이 바람직하다.
당해 박막 트랜지스터의 S값(Subthreshold Swing값)의 상한으로서는, 0.7V가 바람직하고, 0.5V가 보다 바람직하다. 당해 박막 트랜지스터의 S값이 상기 상한을 초과하면, 당해 박막 트랜지스터의 스위칭에 시간을 필요로 할 우려가 있다. 한편, 당해 박막 트랜지스터의 S값의 하한으로서는, 특별히 한정되지 않지만, 통상 당해 박막 트랜지스터의 S값은 0.2V 이상이다. 여기에서, 박막 트랜지스터의 「S값」이란, 드레인 전류를 한자릿수 상승시키는 데 필요한 게이트 전압의 변화량의 최소치를 가리킨다.
[박막 트랜지스터의 제조 방법]
당해 박막 트랜지스터는, 예를 들면 게이트 전극 성막 공정, 게이트 절연막 성막 공정, 산화물 반도체 박막 성막 공정, ESL 보호막 성막 공정, 소스 및 드레인 전극 성막 공정, 패시베이션 절연막 성막 공정, 도전막 성막 공정 및 포스트 어닐링 처리 공정을 구비하는 제조 방법에 의해 제조할 수 있다.
<게이트 전극 성막 공정>
게이트 전극 성막 공정에서는, 기판(X)의 표면에 게이트 전극(1)을 성막한다.
구체적으로는, 우선 기판(X)의 표면에 공지의 방법, 예를 들면 스퍼터링법에 의해 도전막을 원하는 막 두께가 되도록 적층한다. 스퍼터링법에 의해 도전막을 적층할 때의 조건으로서는, 특별히 한정되지 않지만, 예를 들면 기판 온도 20℃ 이상 50℃ 이하, 성막 파워 밀도 3W/cm2 이상 4W/cm2 이하, 압력 0.1Pa 이상 0.4Pa 이하, 캐리어 가스 Ar의 조건으로 할 수 있다.
다음으로, 이 도전막을 패터닝하는 것에 의해, 게이트 전극(1)을 형성한다. 패터닝의 방법으로서는, 특별히 한정되지 않지만, 예를 들면 포토리소그래피를 행한 후에, 웨트 에칭을 행하는 방법을 이용할 수 있다. 이때, 게이트 절연막(2)의 커버리지가 좋아지도록, 게이트 전극(1)의 단면을 기판(X)을 향해 확장하는 테이퍼상으로 에칭하면 된다.
<게이트 절연막 성막 공정>
게이트 절연막 성막 공정에서는, 게이트 전극(1)을 덮도록 기판(X)의 표면측에 게이트 절연막(2)을 성막한다.
구체적으로는, 우선 기판(X)의 표면측에 공지의 방법, 예를 들면 각종 CVD법에 의해 절연막을 원하는 막 두께가 되도록 적층한다. 예를 들면 플라즈마 CVD법에 의해 실리콘 산화막을 적층하는 경우이면, 기판 온도 300℃ 이상 400℃ 이하, 성막 파워 밀도 0.7W/cm2 이상 1.3W/cm2 이하, 압력 100Pa 이상 300Pa 이하의 조건으로 하고, 원료 가스로서 N2O와 SiH4의 혼합 가스를 이용하여 행할 수 있다.
<산화물 반도체 박막 성막 공정>
산화물 반도체 박막 성막 공정에서는, 게이트 절연막(2)의 표면에서, 또한 게이트 전극(1)의 직상에 당해 산화물 반도체 박막(3)을 성막한다. 구체적으로는, 기판(X)의 표면에 산화물 반도체층을 적층한 후, 이 산화물 반도체층을 패터닝하는 것에 의해, 당해 산화물 반도체 박막(3)을 형성한다.
(산화물 반도체층의 적층)
우선, 예를 들면 공지의 스퍼터링 장치를 이용하여, 스퍼터링법에 의해 기판(X)의 표면에 산화물 반도체층을 적층한다. 스퍼터링법을 이용함으로써, 그의 성분이나 막 두께의 면내 균일성이 우수한 산화물 반도체층을 용이하게 형성할 수 있다.
스퍼터링법에 이용하는 스퍼터링 타겟은, 그 자체가 본 발명의 다른 실시형태이다. 즉, 상기 스퍼터링 타겟은, 당해 산화물 반도체 박막(3)의 형성에 이용되는 스퍼터링 타겟으로서, 상기 금속 원소가 In, Zn, Fe 및 불가피적 불순물로 이루어진다. 당해 스퍼터링 타겟으로서는, 구체적으로는, In, Zn 및 Fe를 포함하는 산화물 타겟(IZFO 타겟)을 들 수 있다.
당해 스퍼터링 타겟의 In, Zn 및 Fe의 합계 원자수에 대한 In의 원자수의 하한으로서는, 58atm%이며, 60atm%가 보다 바람직하고, 65atm%가 더 바람직하다. 한편, 상기 In의 원자수의 상한으로서는, 80atm%이며, 75atm%가 보다 바람직하고, 69atm%가 더 바람직하다. 또한, In, Zn 및 Fe의 합계 원자수에 대한 Zn의 원자수의 하한으로서는, 19atm%이며, 24atm%가 보다 바람직하고, 30atm%가 더 바람직하다. 한편, 상기 Zn의 원자수의 상한으로서는, 41atm%이며, 39atm%가 보다 바람직하고, 34atm%가 더 바람직하다. 또한, In, Zn 및 Fe의 합계 원자수에 대한 Fe의 원자수의 하한으로서는, 0.6atm%이며, 0.8atm%가 보다 바람직하고, 0.9atm%가 더 바람직하다. 한편, 상기 Fe의 원자수의 상한으로서는, 3atm%이며, 2atm%가 보다 바람직하고, 1.5atm%가 더 바람직하다. 당해 스퍼터링 타겟을 이용하여 당해 산화물 반도체 박막(3)을 성막함으로써, 제조 비용이 비교적 낮고, 캐리어 이동도 및 광 스트레스 내성이 높은 당해 박막 트랜지스터를 제조할 수 있다.
당해 스퍼터링 타겟은, 원하는 산화물 반도체층과 동일 조성으로 하는 것이 바람직하다. 이와 같이 당해 스퍼터링 타겟의 조성을 원하는 산화물 반도체층과 동일로 함으로써, 형성되는 산화물 반도체층의 조성 어긋남을 억지할 수 있으므로, 원하는 조성을 갖는 산화물 반도체층을 얻기 쉽다.
스퍼터링법에 의해 산화물 반도체층을 적층할 때의 조건으로서는, 특별히 한정되지 않지만, 예를 들면 기판 온도 20℃ 이상 50℃ 이하, 성막 파워 밀도 2W/cm2 이상 3W/cm2 이하, 압력 0.1Pa 이상 0.3Pa 이하, 캐리어 가스 Ar의 조건으로 할 수 있다. 또한, 산소원으로서, 분위기 중에 산소를 함유시키면 된다. 분위기 중의 산소의 함유량으로서는, 3체적% 이상 5체적% 이하로 할 수 있다.
(패터닝)
다음으로, 이 산화물 반도체층을 패터닝하는 것에 의해, 당해 산화물 반도체 박막(3)을 형성한다.
한편, 패터닝 후에 프리 어닐링 처리를 행하여 당해 산화물 반도체 박막(3)의 트랩 준위의 밀도를 저감해도 된다. 이에 의해 제조되는 박막 트랜지스터의 광 조사에 의한 역치 전압 시프트를 저감할 수 있다.
프리 어닐링 처리의 온도의 하한으로서는, 300℃가 바람직하고, 350℃가 보다 바람직하다. 한편, 어닐 처리의 온도의 상한으로서는, 450℃가 바람직하고, 400℃가 보다 바람직하다.
프리 어닐링 처리의 압력 및 시간의 조건은 특별히 한정되지 않지만, 예를 들면 대기압(0.9기압 이상 1.1기압 이하)의 N2 분위기 중에서, 10분 이상 60분 이하의 시간의 조건을 이용할 수 있다.
<ESL 보호막 성막 공정>
ESL 보호막 성막 공정에서는, 당해 산화물 반도체 박막(3)의 표면에서 소스 및 드레인 전극(5)이 형성되지 않는 부분에 ESL 보호막(4)을 성막한다.
구체적으로는, 우선 기판(X)의 표면측에 공지의 방법, 예를 들면 각종 CVD법에 의해 절연막을 원하는 막 두께가 되도록 적층한다. 예를 들면 플라즈마 CVD법에 의해 실리콘 산화막을 적층하는 경우이면, 기판 온도 100℃ 이상 300℃ 이하, 성막 파워 밀도 0.2W/cm2 이상 0.5W/cm2 이하, 압력 100Pa 이상 300Pa 이하의 조건으로 하고, 원료 가스로서 N2O와 SiH4의 혼합 가스를 이용하여 행할 수 있다.
<소스 및 드레인 전극 성막 공정>
소스 및 드레인 전극 성막 공정에서는, 당해 박막 트랜지스터의 채널 양단에서 당해 산화물 반도체 박막(3)과 전기적으로 접속하는 소스 전극(5a) 및 드레인 전극(5b)을 성막한다.
〔이점〕
당해 산화물 반도체 박막(3)은, In, Zn 및 Fe의 합계 원자수에 대해, In의 원자수를 58atm% 이상 80atm% 이하, Zn의 원자수를 19atm% 이상 41atm% 이하로 하고, Fe의 원자수를 0.6atm% 이상으로 하므로, 높은 광 스트레스 내성을 갖는다. 또한, 당해 산화물 반도체 박막(3)은, Fe의 원자수를 3atm% 이하로 하므로, 당해 산화물 반도체 박막(3)을 이용하여 박막 트랜지스터를 형성했을 때의 캐리어 이동도가 높다. 또, 당해 산화물 반도체 박막(3)은, Ga를 포함할 필요가 없으므로, 제조 비용을 저감할 수 있다.
실시예
이하, 실시예에 기초하여 본 발명을 상세히 기술하지만, 이 실시예의 기재에 기초하여 본 발명이 한정적으로 해석되는 것은 아니다.
[실시예 1]
유리 기판(코닝사제의 「EagleXG」, 직경 6인치, 두께 0.7mm)을 준비하고, 우선 이 유리 기판의 표면에 Mo 박막을 평균 두께가 100nm가 되도록 성막했다. 성막 조건은 기판 온도 25℃(실온), 성막 파워 밀도 3.8W/cm2, 압력 0.266Pa 및 캐리어 가스 Ar로 했다. Mo 박막을 성막 후, 패터닝에 의해 게이트 전극을 형성했다.
다음으로, 게이트 절연막으로서, 평균 두께 250nm의 실리콘 산화막을 CVD법에 의해 상기 게이트 전극을 덮도록 성막했다. 원료 가스로서는, N2O와 SiH4의 혼합 가스를 이용했다. 성막 조건은 기판 온도 320℃, 성막 파워 밀도 0.96W/cm2 및 압력 133Pa로 했다.
다음으로, 유리 기판의 표면측에 산화물 반도체층으로서, 평균 두께 40nm의 실질적으로 In, Zn, Fe만을 금속 원소로서 포함하는 산화물 반도체층을 스퍼터링법에 의해 형성했다.
스퍼터링법에는, 종래부터 최적인 조성비를 조사하는 수법으로서 확립되어 있는 수법을 이용했다. 구체적으로는, In2O3과, ZnO와, Fe칩을 장착한 In2O3의 3개의 타겟을 상기 유리 기판의 주위의 상이한 위치에 배치하고, 정지되어 있는 상기 유리 기판에 대해서 스퍼터링을 행함으로써, 산화물 반도체층을 성막했다. 이와 같은 방법에 의하면, 구성 원소가 상이한 3개의 타겟을 유리 기판의 주위의 상이한 위치에 배치하고 있으므로, 유리 기판 상의 위치에 따라 각 타겟으로부터의 거리가 상이하다. 스퍼터링 타겟으로부터 멀어짐에 따라서 그 타겟으로부터 공급되는 원소가 감소하기 때문에, 예를 들면 ZnO 타겟에 가깝고 In2O3 타겟으로부터 먼 위치에서는 In에 비해 Zn이 많아지고, 반대로 In2O3 타겟에 가깝고 ZnO 타겟으로부터 먼 위치에서는 Zn에 비해 In이 많아진다. 즉, 유리 기판 상의 위치에 따라 조성비가 상이한 산화물 반도체층을 얻을 수 있다.
스퍼터링 장치(주식회사 알박제의 「CS200」)를 이용하여, 성막 조건은 기판 온도 25℃(실온), 성막 파워 밀도 2.55W/cm2, 압력 0.133Pa 및 캐리어 가스 Ar로 했다. 또한, 분위기의 산소 함유량은 4체적%로 했다.
얻어진 산화물 반도체층을 포토리소그래피 및 웨트 에칭에 의해 패터닝을 행하여, 유리 기판 상의 위치에 따라 조성이 상이한 산화물 반도체 박막을 형성했다. 한편, 웨트 에천트에는, 간토 화학 주식회사제의 「ITO-07N」을 이용했다.
여기에서, 이 산화물 반도체 박막의 막질 개선을 위해 프리 어닐링 처리를 행했다. 한편, 프리 어닐링 처리의 조건은, 대기 분위기(대기압)에서 350℃의 환경하 60분간으로 했다.
다음으로, 유리 기판의 표면측에 실리콘 산화막을 CVD법에 의해 평균 두께가 100nm가 되도록 성막했다. 원료 가스로서는, N2O와 SiH4의 혼합 가스를 이용했다. 성막 조건은 기판 온도 230℃, 성막 파워 밀도 0.32W/cm2 및 압력 133Pa로 했다. 실리콘 산화막을 성막 후, 패터닝에 의해 ESL 보호막을 형성했다.
다음으로, 유리 기판의 표면측에 Mo 박막을 평균 두께가 200nm가 되도록 성막했다. 성막 조건은 기판 온도 25℃(실온), 성막 파워 밀도 3.8W/cm2, 압력 0.266Pa 및 캐리어 가스 Ar로 했다. Mo 박막을 성막 후, 패터닝에 의해 소스 전극 및 드레인 전극을 형성했다.
다음으로, 유리 기판의 표면측에 실리콘 산화막(평균 두께 100nm)과 실리콘 질화막(평균 두께 150nm)의 2층 구조의 패시베이션 절연막을 CVD법에 의해 형성했다. 원료 가스로서는, 실리콘 산화막의 형성에는 N2O와 SiH4의 혼합 가스를 이용하고, 실리콘 질화막의 형성에는, NH3과 SiH4의 혼합 가스를 이용했다. 성막 조건은 기판 온도 150℃, 성막 파워 밀도 0.32W/cm2 및 압력 133Pa로 했다.
다음으로, 포토리소그래피 및 드라이 에칭에 의해 콘택트 홀을 형성하고, 드레인 전극에 전기적으로 접속하기 위한 패드를 설치했다. 이 패드에 프로브를 댐으로써 박막 트랜지스터의 전기적인 측정이 행해진다.
마지막으로, 포스트 어닐링 처리를 행했다. 한편, 포스트 어닐링 처리의 조건은, 대기압의 N2 분위기에서 250℃의 환경하 30분간으로 했다.
이와 같이 해서 실시예 1의 박막 트랜지스터를 얻었다. 한편, 이 박막 트랜지스터의 채널 길이는 20μm, 채널 폭은 200μm로 했다. 또한, 실시예 1의 박막 트랜지스터에서의 산화물 반도체 박막의 조성은 표 1에 나타내는 대로였다.
[실시예 2∼4, 비교예 1∼5]
이용하는 스퍼터링 타겟의 In, Zn 및 Fe의 합계 원자수에 대한 In, Zn 및 Fe의 원자수, 즉 형성되는 산화물 반도체 박막의 In, Zn 및 Fe의 합계 원자수에 대한 In, Zn 및 Fe의 원자수를 표 1과 같이 변화시킨 것 이외에는, 실시예 1과 마찬가지로 해서, 실시예 2∼4 및 비교예 1∼5의 박막 트랜지스터를 얻었다.
[측정 방법]
실시예 1∼4 및 비교예 1∼5의 박막 트랜지스터에 대해서, 캐리어 이동도, 역치 전압, 역치 전압 시프트 및 S값의 측정을 행했다.
이들 측정 중, 캐리어 이동도, 역치 전압 및 S값의 측정은, 모두 트랜지스터의 박막 트랜지스터의 정특성(Id-Vg 특성)으로부터 산출했다. 상기 정특성의 측정은, 반도체 파라미터 애널라이저(Agilent Technology사제의 「HP4156C」)를 이용하여 행했다. 측정 조건으로서는, 소스 전압을 0V, 드레인 전압을 10V에 고정하고, 게이트 전압을 -30V에서 30V까지 0.25V 간격으로 변화시키는 조건으로 했다. 한편, 측정은 실온(25℃)에서 행했다. 이하에, 상기 정특성으로부터의 캐리어 이동도, 역치 전압 및 S값의 산출 방법을 기재한다.
<캐리어 이동도>
캐리어 이동도는, 상기 정특성의 포화 영역에서의 전계 효과 이동도 μFE[m2/Vs]로 했다. 이 전계 효과 이동도 μFE[m2/Vs]는, 전술한 식(1)에 따라 산출했다. 결과를 표 1에 나타낸다.
<역치 전압>
역치 전압은, 트랜지스터의 드레인 전류가 10-9A가 되는 게이트 전압을 상기 박막 트랜지스터의 정특성으로부터 산출한 값으로 했다. 결과를 표 1에 나타낸다.
<S값>
S값은, 상기 정특성으로부터 드레인 전류를 한자릿수 상승시키는 데 필요한 게이트 전압의 변화량을 산출하여, 그의 최소치로 했다. 결과를 표 1에 나타낸다.
<역치 전압 시프트>
역치 전압 시프트는, 기판 온도 60℃에서, 박막 트랜지스터의 소스 전압을 0V, 드레인 전압을 10V, 게이트 전압을 -10V에 고정하고, 박막 트랜지스터에 백색 LED(PHILIPTS사제의 「LXHL-PW01」)를 2시간 조사하고, 조사 전후의 역치 전압의 차의 절대치로서 산출했다. 이 수치가 작을수록 광 스트레스 내성이 높다고 말할 수 있다. 결과를 표 1에 나타낸다.
[판정]
전술한 측정 결과를 토대로 이하의 판정 기준으로 종합 판정을 행했다. 결과를 표 1에 나타낸다.
A: 캐리어 이동도가 32m2/Vs 이상, 또한 역치 전압 시프트가 5V 이하로, 차세대 대형 디스플레이나 가요성 디스플레이에 적합하다.
B: 캐리어 이동도가 32m2/Vs 미만, 또는 역치 전압 시프트가 5V 초과로, 차세대 대형 디스플레이나 가요성 디스플레이에 이용할 수 없다.
Figure pat00002
표 1로부터, 실시예 1∼4의 박막 트랜지스터는, 캐리어 이동도가 높고, 역치 전압 시프트가 작다. 이에 비해, 비교예 1의 박막 트랜지스터는, 산화물 반도체 박막의 In, Zn 및 Fe의 합계 원자수에 대한 In의 원자수가 적기 때문에, 캐리어 이동도가 낮다고 생각되어, 스위칭 동작이 뒤떨어진다. 또한, 비교예 2, 3의 박막 트랜지스터는, 산화물 반도체 박막이 Fe를 포함하지 않기 때문에, 역치 전압 시프트가 크다고 생각되어, 광 스트레스 내성이 뒤떨어진다. 비교예 4의 박막 트랜지스터는, 산화물 반도체 박막의 In, Zn 및 Fe의 합계 원자수에 대한 Fe의 원자수가 적기 때문에, 역치 전압 시프트가 크다고 생각되어, 광 스트레스 내성이 뒤떨어진다. 비교예 5의 박막 트랜지스터는, Fe의 원자수가 많기 때문에, 캐리어 이동도가 낮다고 생각되어, 스위칭 동작이 뒤떨어진다.
이상으로부터, 산화물 반도체 박막의 In, Zn 및 Fe의 합계 원자수에 대해, In의 원자수를 58atm% 이상 80atm% 이하, Zn의 원자수를 19atm% 이상 41atm% 이하, Fe의 원자수를 0.6atm% 이상 3atm% 이하로 함으로써, 캐리어 이동도 및 광 스트레스 내성을 높일 수 있는 것을 알 수 있다.
이상 설명한 바와 같이, 당해 산화물 반도체 박막을 이용한 박막 트랜지스터는, 제조 비용이 비교적 낮고, 캐리어 이동도 및 광 스트레스 내성이 높다. 따라서, 당해 박막 트랜지스터는, 고속성이 요구되는, 예를 들면 차세대의 대형 디스플레이에 적합하게 이용할 수 있다. 또한, 당해 스퍼터링 타겟을 이용함으로써, 제조 비용이 비교적 낮고, 캐리어 이동도 및 광 스트레스 내성이 높은 산화물 반도체 박막을 형성할 수 있다.
1 게이트 전극
2 게이트 절연막
3 산화물 반도체 박막
4 ESL 보호막
5 소스 및 드레인 전극
5a 소스 전극
5b 드레인 전극
6 패시베이션 절연막
7 도전막
8 콘택트 홀
X 기판

Claims (6)

  1. 금속 원소를 포함하는 산화물 반도체 박막으로서,
    상기 금속 원소가 In, Zn, Fe 및 불가피적 불순물로 이루어지고,
    In, Zn 및 Fe의 합계 원자수에 대해,
    In의 원자수가 58atm% 이상 80atm% 이하,
    Zn의 원자수가 19atm% 이상 41atm% 이하,
    Fe의 원자수가 0.6atm% 이상 3atm% 이하
    인 산화물 반도체 박막.
  2. 제 1 항에 있어서,
    표시 장치에 이용되는 산화물 반도체 박막.
  3. 제 1 항에 기재된 산화물 반도체 박막을 갖는 박막 트랜지스터.
  4. 제 3 항에 있어서,
    광 조사에 의한 역치 전압 시프트가 5V 이하인 박막 트랜지스터.
  5. 제 3 항 또는 제 4 항에 있어서,
    캐리어 이동도가 32cm2/Vs 이상인 박막 트랜지스터.
  6. 금속 원소를 포함하는 산화물 반도체 박막의 형성에 이용되는 스퍼터링 타겟으로서,
    상기 금속 원소가 In, Zn, Fe 및 불가피적 불순물로 이루어지고,
    In, Zn 및 Fe의 합계 원자수에 대해,
    In의 원자수가 58atm% 이상 80atm% 이하,
    Zn의 원자수가 19atm% 이상 41atm% 이하,
    Fe의 원자수가 0.6atm% 이상 3atm% 이하
    인 스퍼터링 타겟.
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