KR20100094535A - 산화물 반도체 전계효과형 트랜지스터 및 그의 제조 방법 - Google Patents

산화물 반도체 전계효과형 트랜지스터 및 그의 제조 방법 Download PDF

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Abstract

In 원소 및 Zn 원소와, Zr, Hf, Ge, Si, Ti, Mn, W, Mo, V, Cu, Ni, Co, Fe, Cr, Nb, Al, B, Sc, Y 및 란타노이드류로 이루어진 군으로부터 선택되는 1 이상의 원소 X를, 하기 (1) 내지 (3)의 원자비로 포함하는 복합 산화물로 이루어지는 반도체층을 갖는 전계효과형 트랜지스터.
In/(In+Zn)=0.2 내지 0.8 (1)
In/(In+X)=0.29 내지 0.99 (2)
Zn/(X+Zn)=0.29 내지 0.99 (3)

Description

산화물 반도체 전계효과형 트랜지스터 및 그의 제조 방법{OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 산화물 반도체막을 채널층에 이용한 전계효과형 트랜지스터, 및 그의 제조 방법에 관한 것이다.
박막 트랜지스터(TFT) 등의 전계효과형 트랜지스터는 반도체 메모리 집적 회로의 단위 전자 소자, 고주파 신호 증폭 소자, 액정 구동용 소자 등으로서 널리 이용되고 있고, 현재 가장 많이 실용되고 있는 전자 디바이스이다.
그 중에서도, 최근에 있어서의 표시 장치의 놀라운 발전에 따라, 액정 표시 장치(LCD), 전기발광 표시 장치(EL), 전계 방출 디스플레이(FED) 등의 각종 표시 장치에 있어서 표시 소자에 구동 전압을 인가하여 표시 장치를 구동시키는 스위칭 소자로서 TFT가 다용되고 있다.
전계효과형 트랜지스터의 주요 부재인 반도체층(채널층)의 재료로서는, 실리콘 반도체 화합물이 가장 널리 이용되고 있다. 일반적으로, 고속 동작이 필요한 고주파 증폭 소자나 집적 회로용 소자 등에는 실리콘 단결정이 이용되고 있다. 한편, 액정 구동용 소자 등에는, 대면적화의 요구로 인해 비결정성 실리콘 반도체(비정질 실리콘)가 이용되고 있다.
예컨대, TFT로서, 유리 등의 기판 상에 게이트 전극, 게이트 절연층, 수소화 비정질 실리콘(a-Si:H) 등의 반도체층, 소스 및 드레인 전극을 적층한 역스태거(inverted-staggered) 구조의 것이 있다. 이 TFT는, 이미지 센서를 비롯하여 대면적 디바이스의 분야에서, 액티브 매트릭스형의 액정 디스플레이로 대표되는 플랫 패널 디스플레이 등의 구동 소자로서 이용되고 있다. 이들 용도에서는, 종래 비정질 실리콘을 이용한 것에서도 고기능화에 따른 작동의 고속화가 요구되고 있다.
현재, 표시 장치를 구동시키는 스위칭 소자로서는, 실리콘계 반도체막을 이용한 소자가 주류를 차지하고 있는데, 그것은, 실리콘 박막의 안정성, 가공성의 장점 외에, 스위칭 속도가 빠른 등, 여러 가지 성능이 양호하기 때문이다. 그리고, 이러한 실리콘계 박막은 일반적으로 화학 증기 석출(CVD)법에 의해 제조되고 있다.
그런데, 결정성의 실리콘계 박막은, 결정화를 도모할 때에 예컨대 800℃ 이상의 고온이 필요하게 되어, 유리 기판 상이나 유기물 기판 상에의 구성이 곤란하다. 이 때문에, 실리콘 웨이퍼나 석영 등의 내열성이 높은 비싼 기판 상에 밖에 형성할 수 없고, 또한 제조시에 막대한 에너지와 공정수가 필요하다는 등의 문제가 있었다.
또한, 결정성의 실리콘계 박막은, 통상 TFT의 소자 구성이 상부(top) 게이트 구성에 한정되기 때문에 마스크 매수의 삭감 등 비용 절감이 곤란했다.
한편, 비정질 실리콘의 박막은 비교적 저온에서 형성할 수 있지만, 결정성의 것과 비교하여 스위칭 속도가 느리기 때문에, 표시 장치를 구동하는 스위칭 소자로서 사용했을 때에 고속 동화(動畵)의 표시에 추종할 수 없는 경우가 있다.
또한, 반도체 활성층에 가시광이 조사되면 도전성을 나타내고, 누설 전류가 발생하여 오동작의 우려가 있는 등, 스위칭 소자로서의 특성이 열화된다는 문제도 있다. 그 때문에, 가시광을 차단하는 차광층을 설치하는 방법이 알려져 있다. 예컨대, 차광층으로서는 금속 박막이 이용되고 있다.
그러나, 금속 박막으로 이루어지는 차광층을 설치하면 공정이 늘어날 뿐만 아니라, 부유 전위를 가지게 되기 때문에 차광층을 그라운드 레벨로 할 필요가 있어, 그 경우에도 기생 용량이 발생한다는 문제가 있다.
구체적으로, 해상도가 VGA인 액정 텔레비전에서는, 이동도가 0.5 내지 1cm2/Vs인 비정질 실리콘이 사용 가능하지만, 해상도가 SXGA, UXGA, QXGA 또는 그 이상이 되면 2cm2/Vs 이상의 이동도가 요구된다. 또한, 화질을 향상시키기 위해 구동 주파수를 높이면 더욱 높은 이동도가 필요하게 된다.
또한, 유기 EL 디스플레이에서는 전류 구동이 되기 때문에, DC 스트레스에 의해 특성이 변화되는 비정질 실리콘을 사용하면 장시간의 사용에 의해 화질이 저하된다는 문제가 있었다.
그 밖에, 이들 용도에 결정 실리콘을 사용하면, 대면적에 대응할 수 없거나, 고온의 열처리가 필요하기 때문에 제조 비용이 높아진다는 문제가 있었다.
이러한 상황 하에, 최근에는, 실리콘계 반도체 박막보다도 안정성이 우수한 것으로서, 산화물을 이용한 산화물 반도체 박막이 주목받고 있다.
예컨대, 특허문헌 1에는 반도체층으로서 산화아연을 사용한 TFT가 기재되어 있다.
그러나, 이 반도체층에서는 전계효과 이동도가 1cm2/V·sec 정도로 낮고, 온오프(on-off) 비도 작았다. 게다가, 누설 전류가 발생하기 쉽기 때문에, 공업적으로는 실용화가 곤란했다. 또한, 산화아연을 이용한 결정질을 포함하는 산화물 반도체에 관해서는 다수의 검토가 이루어지고 있지만, 공업적으로 일반적으로 행해지고 있는 스퍼터링법으로 성막한 경우에는 다음과 같은 문제가 있었다.
즉, 이동도가 낮고, 온오프 비가 낮고, 누설 전류가 크고, 핀치 오프(pinch-off)가 불명료하고, 노멀리 온(normally-on)이 되기 쉬운 등, TFT의 성능이 낮아질 우려가 있었다. 또한, 내약품성이 뒤떨어지기 때문에, 습식 에칭이 어려운 등 제조 프로세스나 사용 환경의 제한이 있었다. 나아가, 성능을 높이기 위해서는 높은 압력에서 성막할 필요가 있어 성막 속도가 느리거나, 700℃ 이상의 고온 처리가 필요한 등 공업화에 문제도 있었다. 또한, 하부(bottom) 게이트 구성에서의 전계 이동도 등의 TFT 성능이 낮고, 성능을 높이기 위해서는 상부 게이트 구성에서 막 두께를 50nm 이상으로 할 필요가 있는 등 TFT 소자 구성상의 제한도 있었다.
이러한 문제를 해결하기 위해 산화인듐, 산화아연으로 이루어지는 비정질의 산화물 반도체막을 제작하여 박막 트랜지스터를 구동시키는 방법이 검토되고 있다(특허문헌 2). 그러나, 이 트랜지스터에서는 성능이 불충분했다. 또한, 이 산화물 반도체막을 이용한 박막 트랜지스터에서는, S값을 작게 억제하거나, 스트레스에 의한 역치(threshold value) 시프트를 작게 하기 위해, 상응하는 열이력(예컨대, 300℃ 이상의 고온에서 1시간 이상 열처리하는 등)을 가하는 것이 필요했다(비특허문헌 1). 그 때문에, 이동도가 낮고, S값이 크다는 문제 외에, 액정 디스플레이나 유기 EL 디스플레이 등의 TFT로서 이용하는 경우에는 내열성이 높은 기판을 이용할 필요가 있었다. 따라서, 저렴한 유리 기판에 의한 비용 절감이나, 기판의 수지화에 의한 가요성 디스플레이의 공업화가 곤란했다.
또한, 산화인듐, 산화아연, 산화갈륨으로 이루어지는 비정질의 산화물 반도체막을 제작하여 박막 트랜지스터를 구동시키는 방법이 검토되고 있다(특허문헌 3, 4). 그러나, 타겟의 저항을 낮추는 것이나 타겟의 밀도를 높이는 것이 어려워, 타겟이 파손되기 쉽거나, DC 스퍼터링법을 이용하는 것이 어려웠다. 또한, 구체적인 검토는 갈륨을 다량으로 포함한 것에서 이루어지고 있고, 알루미늄을 포함하는 것에 대한 검토는 이루어지고 있지 않았다. 종래의 갈륨을 다량으로 포함한 반도체층에서는, S값이 크고, 내열성이 낮고, 스트레스에 의한 역치 시프트가 크다는 문제가 있었다.
한편, 인듐 및 아연과, 알루미늄 등의 원소를 포함하는 복합 산화물이 투명 도전막으로서 검토되고 있다(특허문헌 5, 비특허문헌 2 참조). 그러나, 캐리어 밀도가 높아 트랜지스터로서 이용 가능한 것은 아니었다.
일본 특허공개 2003-86808호 공보 US 2005/0199959 일본 특허공개 2007-73701호 공보 일본 특허공개 2007-73312호 공보 일본 특허공개 2000-44236호 공보
Kim, Chang Jung et al. Highly Stable Ga2O3-In2O3-ZnO TFT for Active-Matrix Organic Light-Emitting Diode Display Application, Electron Devices Meeting, 2006. IEDM '06. International(ISBN: 1-4244-0439-8) K. Tomonaga et al., J. Vac. Sci. Technol. A23(3), 2005, 401
본 발명은 상기 사정에 비추어 이루어진 것으로, 이동도가 높고, S값이 낮은 전계효과형 트랜지스터의 제공을 목적으로 한다.
또한, 저온 또는 단시간의 열이력으로도 높은 특성이 얻어지는 전계효과형 트랜지스터의 제조 방법의 제공을 목적으로 한다.
본 발명에 의하면, 이하의 전계효과형 트랜지스터 등이 제공된다.
In 원소 및 Zn 원소와, Zr, Hf, Ge, Si, Ti, Mn, W, Mo, V, Cu, Ni, Co, Fe, Cr, Nb, Al, B, Sc, Y 및 란타노이드류(La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu)로 이루어진 군으로부터 선택되는 1 이상의 원소 X를, 하기 (1) 내지 (3)의 원자비로 포함하는 복합 산화물로 이루어지는 반도체층을 갖는 전계효과형 트랜지스터.
In/(In+Zn)=0.2 내지 0.8 (1)
In/(In+X)=0.29 내지 0.99 (2)
Zn/(X+Zn)=0.29 내지 0.99 (3)
본 발명은 원소 X의 종류에 의해 이하의 2개 태양으로 나누어진다.
·본 발명의 제 1 태양
1. In(인듐) 원소 및 Zn(아연) 원소와, Zr, Hf, Ge, Si, Ti, Mn, W, Mo, V, Cu, Ni, Co, Fe, Cr 및 Nb로 이루어진 군으로부터 선택되는 1 이상의 원소 X를, 하기 (1) 내지 (3)의 원자비로 포함하는 복합 산화물로 이루어지는 반도체층을 갖는 전계효과형 트랜지스터.
In/(In+Zn)=0.2 내지 0.8 (1)
In/(In+X)=0.29 내지 0.99 (2)
Zn/(X+Zn)=0.29 내지 0.99 (3)
2. 상기 원소 X가 Zr인 1에 기재된 전계효과형 트랜지스터.
3. 상기 반도체층이 비정질막이고, 그의 전자 캐리어 농도가 1013 내지 1018/cm3이며, 밴드갭이 2.0 내지 6.0eV인 1 또는 2에 기재된 전계효과형 트랜지스터.
4. 상기 반도체층이 비축퇴(非縮退) 반도체인 1 내지 3 중 어느 하나에 기재된 전계효과형 트랜지스터.
5. In(인듐) 원소 및 Zn(아연) 원소와, Zr, Hf, Ge, Si, Ti, Mn, W, Mo, V, Cu, Ni, Co, Fe, Cr 및 Nb로 이루어진 군으로부터 선택되는 1 이상의 원소 X를, 하기 (1) 내지 (3)의 원자비로 포함하는 복합 산화물로 이루어지는 반도체층용 타겟.
In/(In+Zn)=0.2 내지 0.8 (1)
In/(In+X)=0.29 내지 0.99 (2)
Zn/(X+Zn)=0.29 내지 0.99 (3)
6. 상기 5에 기재된 타겟을 이용하여 DC 또는 AC 스퍼터링에 의해 반도체층을 성막하는 공정과, 상기 반도체층을 70 내지 350℃에서 열처리하는 공정을 포함하는, 전계효과형 트랜지스터의 제조 방법.
·본 발명의 제 2 태양
1. In(인듐) 원소 및 Zn(아연) 원소와, Al(알루미늄), B(붕소), Sc(스칸듐), Y(이트륨) 및 란타노이드류(La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu)로 이루어진 군으로부터 선택되는 1 이상의 원소 X를, 하기 (1) 내지 (3)의 원자비로 포함하는 복합 산화물로 이루어지는 반도체층을 갖는 전계효과형 트랜지스터.
In/(In+Zn)=0.2 내지 0.8 (1)
In/(In+X)=0.29 내지 0.99 (2)
Zn/(X+Zn)=0.29 내지 0.99 (3)
2. 복합 산화물로 이루어지는 반도체층이 원소 X를 하기 (2)'의 원자비로 포함하는 것을 특징으로 하는 1의 전계효과형 트랜지스터.
In/(In+X)=0.59 내지 0.99 (2)'
3. 상기 원소 X가 Al 또는 B인 1 또는 2에 기재된 전계효과형 트랜지스터.
4. 상기 원소 X가 Sc 또는 Y인 1 또는 2에 기재된 전계효과형 트랜지스터.
5. 상기 원소 X가 란타노이드류(La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu)인 1 또는 2에 기재된 전계효과형 트랜지스터.
6. 상기 반도체층이 비정질막이고, 그의 전자 캐리어 농도가 1013 내지 1018/cm3이며, 밴드갭이 2.0 내지 6.0eV인 1 내지 5 중 어느 하나에 기재된 전계효과형 트랜지스터.
7. 상기 반도체층이 비축퇴 반도체인 1 내지 6 중 어느 하나에 기재된 전계효과형 트랜지스터.
8. In(인듐) 원소 및 Zn(아연) 원소와, Al(알루미늄), B(붕소), Sc(스칸듐), Y(이트륨) 및 란타노이드류(La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu)로 이루어진 군으로부터 선택되는 1 이상의 원소 X를, 하기 (1) 내지 (3)의 원자비로 포함하는 복합 산화물로 이루어지는 반도체층용 타겟.
In/(In+Zn)=0.2 내지 0.8 (1)
In/(In+X)=0.29 내지 0.99 (2)
Zn/(X+Zn)=0.29 내지 0.99 (3)
9. 추가로, Sn(주석), Ge(저마늄), Si(실리콘), Ti(타이타늄), Zr(지르코늄) 및 Hf(하프늄)로 이루어진 군으로부터 선택되는 1 이상의 원소를 100 내지 10000원자ppm 포함하는 8에 기재된 반도체층용 타겟.
10. 상기 8 또는 9에 기재된 타겟을 이용하여 DC 또는 AC 스퍼터링에 의해 반도체층을 성막하는 공정과, 상기 반도체층을 70 내지 350℃에서 열처리하는 공정을 포함하는, 전계효과형 트랜지스터의 제조 방법.
본 발명에 의하면, 이동도가 높고, S값이 낮은 전계효과형 트랜지스터가 얻어진다. 또한, 저온 또는 단시간의 열이력으로 전계효과형 트랜지스터를 제조할 수 있다.
도 1은 본 발명의 일 실시형태의 전계효과형 트랜지스터의 개략 단면도이다.
도 2는 전계효과형 트랜지스터(1)의 개략 평면도이다.
도 3은 본 발명의 다른 실시형태의 전계효과형 트랜지스터의 개략 단면도이다.
도 4는 본 발명의 다른 실시형태의 전계효과형 트랜지스터의 개략 단면도이다.
도 5는 본 발명의 다른 실시형태의 전계효과형 트랜지스터의 개략 단면도이다.
도 6은 반도체층의 열처리 온도와 이동도의 관계를 나타내는 그래프이다.
도 7은 반도체층의 열처리 온도와 이동도의 관계를 나타내는 그래프이다.
[본 발명의 제 1 태양]
본 발명의 전계효과형 트랜지스터는, In(인듐) 원소 및 Zn(아연) 원소와, 하기 군으로부터 선택되는 1 이상의 원소 X를, 하기 (1) 내지 (3)의 원자비로 포함하는 복합 산화물로 이루어지는 반도체층을 갖는다.
군: Zr, Hf, Ge, Si, Ti, Mn, W, Mo, V, Cu, Ni, Co, Fe, Cr 및 Nb
In/(In+Zn)=0.2 내지 0.8 (1)
In/(In+X)=0.29 내지 0.99 (2)
Zn/(X+Zn)=0.29 내지 0.99 (3)
반도체층을 상기 복합 산화물로 형성함으로써, 이동도가 높고, S값이 낮은 전계효과형 트랜지스터가 얻어진다. 또한, 저온 또는 단시간의 열이력(열처리)으로도 높은 특성이 얻어지는 전계효과형 트랜지스터가 된다.
상기 (1)에 있어서 In의 비율이 0.2보다 작으면, 이동도가 낮아지거나, S값이 커지거나, 내습성이 저하되거나, 산·알칼리 등에 대한 내약품성이 저하될 우려가 있다. 한편, 0.8보다 크면, 오프 전류나 게이트 누설 전류가 커지거나, S값이 커지거나, 내플라즈마성이 저하되거나, 역치가 음이 되어 노멀리 온이 될 우려가 있다.
In/(In+Zn)은 바람직하게는 0.3 내지 0.75이고, 보다 바람직하게는 0.35 내지 0.7이다.
상기 (2)에 있어서 In의 비율이 0.29보다 작으면, 이동도가 낮아지거나, S값이 커지거나, 역치 전압이 높아질 우려가 있다. 한편, 0.99보다 크면, 오프 전류나 게이트 누설 전류가 커지거나, 역치가 음이 되어 노멀리 온이 되거나, 광전류가 커지거나, 내플라즈마성이 저하되거나, 역치 전압의 시프트가 커질 우려가 있다.
In/(In+X)는 바람직하게는 0.45 내지 0.98이고, 보다 바람직하게는 0.65 내지 0.98이며, 특히 바람직하게는 0.7 내지 0.97이다.
상기 (3)에 있어서 Zn의 비율이 0.29보다 작으면, 이동도가 낮아지거나, S값이 커지거나, 안정화시키는 데 고온 또는 장시간의 열처리가 필요하게 되거나, 습식 에칭 레이트(etching rate)가 느려질 우려가 있다. 한편, 0.99보다 크면 이동도가 낮아지거나, S값이 커지거나, 열안정성이나 내열성이 저하되거나, 내습성이 저하되거나, 산·알칼리 등에 대한 내약품성이 저하되거나, 역치 전압의 시프트가 커질 우려가 있다.
Zn/(X+Zn)은 바람직하게는 0.45 내지 0.98이고, 보다 바람직하게는 0.6 내지 0.98이며, 더 바람직하게는 0.7 내지 0.97이다.
본 발명에 있어서는, 반도체층이 추가로 하기 (4)의 비율(원자비)을 만족하는 것이 바람직하다.
X/(In+Zn+X)=0.01 내지 0.2 (4)
X의 비율이 0.2보다 크면, S값이 커지거나, 이동도가 저하되거나, 역치 전압이 커지거나 할 우려가 있다. 한편, 0.01보다 작으면, 열안정성이나 내열성이 저하되거나, 내습성이 저하되거나, 산·알칼리 등에 대한 내약품성이 저하되거나, 역치 전압의 시프트가 커질 우려가 있다.
X/(In+Zn+X)는 0.02 내지 0.15가 보다 바람직하고, 특히 0.03 내지 0.1이 바람직하다.
나아가, 용도에 따라서 반도체층이 하기 (5) 또는 (6)의 비율(원자비)을 만족하는 것이 특히 바람직하다.
In/(In+Zn+X)=0.3 내지 0.5 (5)
In/(In+Zn+X)=0.5 내지 0.7(0.5를 포함하지 않음) (6)
상기 (5)의 비율은, 오프 전류를 저감하기 쉽고 온오프 비를 높게 할 수 있다. 또한, 성막 조건이나 후처리 조건의 마진(margin)도 넓다. 상기 (6)의 비율이면 이동도를 높게 하고, 역치 전압을 작게 할 수 있다.
본 발명에서는, 열안정성, 내열성, 내약품성이 향상되고, S값이나 오프 전류를 저감할 수 있기 때문에, 원소 X는 Zr 또는 Hf인 것이 바람직하고, Zr인 것이 특히 바람직하다.
또한, 광전류를 저감하고 싶은 경우는, 원소 X는 Zr, Hf, Ge, Si, Ti가 바람직하다. 또한, 플라즈마 내성을 높게 하여 후공정에서 특성이 변화되기 어렵게 하고 싶은 경우는, 원소 X는 Cu, Ni, Co, Fe, Cr, Mn, W, Mo, V 및 Nb가 바람직하다.
[본 발명의 제 2 태양]
본 발명의 전계효과형 트랜지스터는, In(인듐) 원소 및 Zn(아연) 원소와, 하기의 A군으로부터 선택되는 1 이상의 원소 X를, 하기 (1) 내지 (3)의 원자비로 포함하는 복합 산화물로 이루어지는 반도체층을 갖는다.
A군: Al(알루미늄), B(붕소), Sc(스칸듐), Y(이트륨) 및 란타노이드류(La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu)
In/(In+Zn)=0.2 내지 0.8 (1)
In/(In+X)=0.29 내지 0.99 (2)
Zn/(X+Zn)=0.29 내지 0.99 (3)
반도체층을 상기 복합 산화물로 형성함으로써, 이동도가 높고, S값이 낮은 전계효과형 트랜지스터가 얻어진다. 또한, 저온 또는 단시간의 열이력(열처리)으로도 높은 특성이 얻어지는 전계효과형 트랜지스터가 된다.
상기 (1)에 있어서 In의 비율이 0.2보다 작으면, 이동도가 낮아지거나, S값이 커지거나, 내습성이 저하되거나, 산·알칼리 등에 대한 내약품성이 저하될 우려가 있다. 한편, 0.8보다 크면, 오프 전류나 게이트 누설 전류가 커지거나, S값이 커지거나, 내플라즈마성이 저하되거나, 역치가 음이 되어 노멀리 온이 될 우려가 있다.
In/(In+Zn)은 바람직하게는 0.3 내지 0.75이고, 보다 바람직하게는 0.35 내지 0.7이다.
상기 (2)에 있어서 In의 비율이 0.29보다 작으면, 이동도가 낮아지거나, S값이 커지거나, 역치 전압이 높아질 우려가 있다. 한편, 0.99보다 크면, 오프 전류나 게이트 누설 전류가 커지거나, 역치가 음이 되어 노멀리 온이 되거나, 광전류가 커지거나, 내플라즈마성이 저하되거나, 역치 전압의 시프트가 커질 우려가 있다.
In/(In+X)는 통상은 0.29 내지 0.99, 바람직하게는 0.59 내지 0.98, 보다 바람직하게는 0.6 내지 0.97이고, 더 바람직하게는 0.65 내지 0.96이며, 특히 바람직하게는 0.7 내지 0.95이다.
상기 (3)에 있어서 Zn의 비율이 0.29보다 작으면, 이동도가 낮아지거나, S값이 커지거나, 안정화시키는 데 고온 또는 장시간의 열처리가 필요하게 되거나, 습식 에칭 레이트가 느려질 우려가 있다. 한편, 0.99보다 크면 이동도가 낮아지거나, S값이 커지거나, 열안정성이나 내열성이 저하되거나, 내습성이 저하되거나, 산·알칼리 등에 대한 내약품성이 저하되거나, 역치 전압의 시프트가 커질 우려가 있다.
Zn/(X+Zn)은 바람직하게는 0.45 내지 0.98이고, 보다 바람직하게는 0.6 내지 0.98이고, 더 바람직하게는 0.7 내지 0.97이며, 특히 바람직하게는 0.75 내지 0.90이다.
본 발명에 있어서는, 반도체층이 추가로 하기 (4)의 비율(원자비)을 만족하는 것이 바람직하다.
X/(In+Zn+X)=0.02 내지 0.3 (4)
X의 비율이 0.3보다 크면, S값이 커지거나, 이동도가 저하되거나, 역치 전압이 커지거나 할 우려가 있다. 한편, 0.02보다 작으면 열안정성이나 내열성이 저하되거나, 내습성이 저하되거나, 산·알칼리 등에 대한 내약품성이 저하되거나, 오프 전류가 커지거나, 역치 전압의 시프트가 커질 우려가 있다.
X/(In+Zn+X)는 0.04 내지 0.25가 보다 바람직하고, 0.055 내지 0.2가 더 바람직하며, 0.06 내지 0.15가 특히 바람직하다.
나아가, 반도체층이 하기 (5) 또는 (6)의 비율(원자비)을 만족하는 것이, 용도에 따라 가려 쓸 수 있어 특히 바람직하다.
In/(In+Zn+X)=0.3 내지 0.5 (5)
In/(In+Zn+X)=0.5 내지 0.7(0.5는 포함하지 않음) (6)
상기 (5)의 비율에서는, 오프 전류를 저감하기 쉽고 온오프 비를 높게 할 수 있다. 또한, 성막 조건이나 후처리 조건의 마진도 넓다. 상기 (6)의 비율이면 이동도를 높게 하고, 역치 전압을 작게 할 수 있다.
본 발명에 있어서 원소 X는 Al 또는 B인 것이 바람직하다. 또한, Sc 또는 Y인 경우도 바람직하다. 나아가, 란타노이드류(La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu)인 경우도 바람직하다.
본 발명의 전계효과형 트랜지스터는, 상술한 제 1 태양 또는 제 2 태양에서 나타낸 반도체층을 갖고 있으면, 다른 구성에 관해서는 특별히 한정은 없다. 상부 게이트형이나 하부 게이트형 등 공지된 구조를 이용할 수 있다. 이하, 전계효과형 트랜지스터의 구성예에 관하여 도면을 참조하여 설명한다.
도 1은 본 발명의 일 실시형태의 전계효과형 트랜지스터의 개략 단면도이다.
전계효과형 트랜지스터(1)는 하부 게이트형이며, 열산화막(11)을 갖는 실리콘 기판(10) 상에 게이트 전극(12)이 스트라이프 형상으로 형성되어 있다. 이 게이트 전극(12)을 덮도록 게이트 절연막(13)을 갖고, 이 게이트 절연막(13) 상 및 게이트 전극(12) 상에 반도체층(14)(활성층)이 형성되어 있다.
반도체층(14)의 한 끝(14a)에, 게이트 전극(12)과 직교하는 방향으로 소스 전극(15)이 접속되어 있다. 또한, 반도체층(14)의 한 끝(14a)에 대향하는 다른 끝(14b)에 드레인 전극(16)이 접속되어 있다.
도 2는 게이트 전극(12), 반도체층(14), 소스 전극(15) 및 드레인 전극(16)의 위치 관계를 나타내는 개략 평면도이다. 위치 관계의 가시화를 위해 일부 부재를 생략하고 있다.
하부 게이트형의 전계효과형 트랜지스터의 경우, 반도체층은 보호층으로 보호하고 있는 것이 바람직하다. 하부 게이트형의 트랜지스터에서는 보호층이 없으면 반도체층의 주요 부분이 노출되기 때문에 보호층의 효과가 크다.
도 3 및 도 4는 본 발명의 다른 실시형태의 전계효과형 트랜지스터의 개략 단면도이다.
전계효과형 트랜지스터(2 및 3)는 보호층(17)을 형성하고 있는 것 외에는, 상술한 전계효과형 트랜지스터(1)와 동일한 구성을 하고 있다.
도 5는 상부 게이트형의 전계효과형 트랜지스터의 예를 나타내는 개략 단면도이다.
전계효과형 트랜지스터(4)에서는, 기판(30) 상에 소스 전극(35) 및 드레인 전극(36)이 형성되고, 그 간극 및 이들 전극의 일부를 덮도록 반도체층(34)이 설치되어 있다. 그리고, 반도체층(34)에 게이트 절연막(33)을 통해서 게이트 전극(32)이 형성되어 있다.
트랜지스터(3)에서는, 기판(30)이 보호층(37)의 역할을 하고 있다.
이하, 본 발명의 전계효과형 트랜지스터의 구성 부재에 관하여 설명한다.
1. 기판
특별히 제한은 없고, 본 기술분야에서 공지된 것을 사용할 수 있다. 예컨대, 규산알칼리계 유리, 무알칼리 유리, 석영 유리 등의 유리 기판, 실리콘 기판, 아크릴, 폴리카보네이트, 폴리에틸렌 나프탈레이트(PEN) 등의 수지 기판, 폴리에틸렌 테레프탈레이트(PET), 폴리아마이드 등의 고분자 필름 기재 등을 사용할 수 있다.
기판이나 기재의 두께는 0.1 내지 10mm가 일반적이고, 0.3 내지 5mm가 바람직하다. 유리 기판의 경우는, 화학적으로 또는 열적으로 강화시킨 것이 바람직하다.
투명성이나 평활성이 요구되는 경우는 유리 기판, 수지 기판이 바람직하고, 유리 기판이 특히 바람직하다. 경량화가 요구되는 경우는 수지 기판이나 고분자 기재가 바람직하다.
2. 반도체층
반도체층은, 상술한 제 1 태양 또는 제 2 태양에서 나타낸 In(인듐), Zn(아연) 및 원소 X를 상기 (1) 내지 (3)의 비율, 바람직하게는 (1) 내지 (4)의 비율을 만족하도록 함유하는 복합 산화물로 이루어진다.
이러한 반도체층은, 예컨대 본 발명의 복합 산화물 타겟(반도체층용 타겟)을 사용하여 박막을 형성함으로써 제작할 수 있다.
본 발명의 반도체층용 타겟은, 상술한 제 1 태양 또는 제 2 태양에서 나타낸 비율 (1) 내지 (3) 또는 (1) 내지 (4)를 만족하는 복합 산화물의 소결체로 이루어진다. 이 타겟은, 예컨대 산화인듐, 산화아연 및 원소 X의 산화물을, 상기 원소 비율을 만족하도록 포함하는 혼합 분체를 원료로 한다. 원료 분체를 볼 밀 등으로 미분체화한 후, 타겟 형상으로 성형하고 소성함으로써 제작할 수 있다.
한편, 사용하는 원료 분체의 일부는, 타겟의 단재(端材)나 사용이 끝난 타겟 등의 고순도 산화인듐 함유 스크랩(scrap)으로부터 회수하여 제작한 것이어도 좋다. 특히, ITO 타겟으로부터 회수한 산화인듐은 불순물로서 Sn(주석)을 적절히 포함하고 있어 바람직하다. 산화인듐의 회수는 일본 특허공개 2002-069544호에 기재된 방법 등 공지된 방법을 이용할 수 있다.
한편, 상술한 제 1 태양에서 나타낸 원소 X가 Zr, Hf, Ge, Si, Ti, V 및 Nb이면, 특히 외관이 좋고 저항력이 높은 타겟을 제조하기 쉽다.
각 원료 분말의 순도는 통상 99.9%(3N) 이상, 바람직하게는 99.99%(4N) 이상, 더 바람직하게는 99.995% 이상, 특히 바람직하게는 99.999%(5N) 이상이다. 각 원료 분말의 순도가 99.9%(3N) 미만이면, 불순물에 의해 반도체 특성이 저하되거나, 색 불균일이나 반점 등의 외관상 불량이 발생하거나, 신뢰성이 저하되는 등의 우려가 있다.
원료 분말에 대하여, 산화인듐 분말의 비표면적을 8 내지 10m2/g, 산화아연 분말의 비표면적을 2 내지 4m2/g, 원소 X의 산화물의 비표면적을 5 내지 10m2/g(보다 바람직하게는 8 내지 10m2/g)으로 하는 것이 바람직하다. 또는, 산화인듐 분말의 중앙 직경(median diameter)을 0.2 내지 2㎛, 산화아연 분말의 중앙 직경을 0.8 내지 1.6㎛로 하는 것이 바람직하다.
한편, 산화인듐 분말의 비표면적과 원소 X의 산화물 분말의 비표면적이 거의 동일한 분말을 사용하는 것이 바람직하다. 이에 의해, 보다 효율적으로 분쇄 혼합할 수 있다. 구체적으로는, 비표면적의 차이를 5m2/g 이하로 하는 것이 바람직하다. 비표면적이 지나치게 다르면, 효율적인 분쇄 혼합을 할 수 없어, 소결체 중에 원소 X의 산화물의 입자가 남는 경우가 있다.
혼합 분체를, 예컨대 습식 매체 교반 밀을 사용하여 혼합 분쇄한다. 이 때, 분쇄 후의 비표면적이 원료 혼합 분체의 비표면적보다 1.5 내지 2.5m2/g 증가하는 정도나, 또는 분쇄 후의 평균 중앙 직경이 0.6 내지 1㎛가 되는 정도로 분쇄하는 것이 바람직하다. 이와 같이 조정한 원료 분말을 사용함으로써 가소(假燒) 공정을 전혀 필요로 하지 않고서 고밀도의 산화물 소결체를 얻을 수 있다. 또한, 환원 공정도 불필요하게 된다.
한편, 원료 혼합 분체의 비표면적의 증가분이 1.0m2/g 미만 또는 분쇄 후의 원료 혼합 분말의 평균 중앙 직경이 1㎛를 초과하면, 소결 밀도가 충분히 커지지 않는 경우가 있다. 한편, 원료 혼합 분체의 비표면적의 증가분이 3.0m2/g을 초과하는 경우 또는 분쇄 후의 평균 중앙 직경이 0.6㎛ 미만이 되면, 분쇄시 분쇄 기기 등으로부터의 오염량(불순물 혼입량)이 증가하는 경우가 있다.
여기서, 각 분체의 비표면적은 BET법으로 측정한 값이다. 각 분체의 입도 분포의 중앙 직경은 입도 분포계로 측정한 값이다. 이들 값은 분체를 건식 분쇄법, 습식 분쇄법 등에 의해 분쇄함으로써 조정할 수 있다.
분쇄 공정 후의 원료를 스프레이 건조기 등으로 건조한 후, 성형한다. 성형은 공지된 방법, 예컨대 가압 성형, 냉간 정수압 가압을 채용할 수 있다.
이어서, 얻어진 성형물을 소결하여 소결체를 얻는다. 소결은 1350 내지 1600℃에서 2 내지 20시간 소결하는 것이 바람직하다. 1350℃ 미만에서는 밀도가 향상되지 않고, 또한 1600℃를 초과하면 아연이 증산(蒸散)하여 소결체의 조성이 변화되거나, 증산에 의해 소결체 중에 보이드(공극)가 발생하거나 하는 경우가 있다.
또한, 소결은 산소를 유통시킴으로써 산소 분위기 중에서 소결하거나, 가압 하에서 소결하는 것이 좋다. 이에 의해 아연의 증산을 억제할 수 있어, 보이드(공극)가 없는 소결체가 얻어진다.
이렇게 하여 제조한 소결체는 밀도가 높기 때문에 사용시에 있어서의 노듈이나 파티클의 발생이 적으므로, 막 특성이 우수한 산화물 반도체막을 제작할 수 있다.
산화물 소결체는 연마 등의 가공을 실시함으로써 타겟이 된다. 구체적으로는, 소결체를, 예컨대 평면 연삭반으로 연삭하여 표면 조도 Ra를 5㎛ 이하로 한다. 또한, 타겟의 스퍼터링면에 경면 가공을 실시하여 평균 표면 조도 Ra를 1000옹스트롬 이하로 하여도 좋다. 이 경면 가공(연마)은 기계적인 연마, 화학 연마, 기계화학적 연마(기계적인 연마와 화학 연마의 병용) 등 이미 알려져 있는 연마 기술을 이용할 수 있다. 예컨대, 고정 지립 폴리셔(fixed abrasive polisher)(폴리싱액: 물)로 #2000 이상으로 폴리싱하거나, 또는 유리 지립 랩(free abrasive lap)(연마재: SiC 페이스트 등)에 의해 래핑한 후, 연마재를 다이아몬드 페이스트로 바꿔 래핑함으로써 얻을 수 있다. 이러한 연마 방법에는 특별히 제한은 없다.
얻어진 타겟을 백킹 플레이트에 접착함으로써 각종 성막 장치에 장착하여 사용할 수 있다. 성막법으로서는, 예컨대 스퍼터링법, PLD(펄스 레이저 데포지션)법, 진공 증착법, 이온 플레이팅법 등을 들 수 있다.
한편, 타겟의 청정 처리에는, 에어 블로잉(air blowing)이나 유수(running water) 세정 등을 사용할 수 있다. 에어 블로잉으로 이물질을 제거할 때에는, 노즐의 맞은편에서 집진기로 흡기를 행하면 보다 유효하게 제거할 수 있다.
에어 블로잉이나 유수 세정 외에 초음파 세정 등을 행할 수도 있다. 초음파 세정에서는, 주파수 25 내지 300KHz 사이에서 다중 발진시켜 행하는 방법이 유효하다. 예컨대 주파수 25 내지 300KHz 사이에서, 25KHz마다 12종류의 주파수를 다중 발진시켜 초음파 세정을 행하는 것이 좋다.
산화물 소결체 중에서의 각 화합물의 입경은 각각 20㎛ 이하가 바람직하고, 10㎛ 이하가 더 바람직하며, 5㎛ 이하가 특히 바람직하다. 한편, 입경은 전자 프로브 마이크로 애널라이저(EPMA)로 측정한 평균 입경이다. 결정 입경은, 예컨대 원료인 산화인듐, X 원소의 산화물, 산화아연의 각 분체의 배합비나 원료 분체의 입경, 순도, 승온 시간, 소결 온도, 소결 시간, 소결 분위기, 강온 시간을 조정함으로써 얻어진다. 화합물의 입경이 20㎛보다 크면 스퍼터링시에 노듈이 발생할 우려가 있다.
타겟의 밀도는 이론 밀도의 95% 이상이 바람직하고, 98% 이상이 보다 바람직하며, 99% 이상이 특히 바람직하다. 타겟의 밀도가 95%보다 작으면 강도가 불충분해져 성막시에 타겟이 파손될 우려가 있다. 또한, 트랜지스터를 제작했을 때에 성능이 불균일해질 우려가 있다
여기서, 타겟의 이론 상대밀도는, 각 산화물의 비중(예컨대, ZnO는 5.66g/cm3, In2O3는 7.12g/cm3, ZrO2는 5.98g/cm3)과 그의 양 비로부터 밀도를 계산하고, 아르키메데스법으로 측정한 밀도와의 비율을 계산하여 이론 상대밀도로 한다.
타겟의 벌크 저항은 20mΩ 이하가 바람직하고, 10mΩ 이하가 보다 바람직하고, 5mΩ 이하가 더 바람직하며, 2mΩcm 이하가 특히 바람직하다. 20mΩ보다 크면 DC 스퍼터링으로의 성막시에 타겟이 파손될 우려가 있다. 또한, 이상 방전에 의해 스파크가 발생하여 타겟이 깨지거나, 스파크에 의해 튀어나간 입자가 성막 기판에 부착되어 산화물 반도체막으로서의 성능을 저하시키거나 하는 경우가 있다. 또한, 방전시에 타겟이 깨질 우려도 있다.
한편, 벌크 저항은 저항률계를 사용하여 4탐침법에 의해 측정한 값이다.
본 발명의 타겟의 저항력은 8kg/mm2 이상인 것이 바람직하고, 10kg/mm2 이상인 것이 보다 바람직하며, 12kg/mm2 이상인 것이 특히 바람직하다. 타겟의 운반, 부착시에 하중이 걸려 타겟이 파손될 우려가 있다는 이유로 타겟에는 일정 이상의 저항력이 요구되고, 8kg/mm2 미만에서는 타겟으로서의 사용에 견딜 수 없을 우려가 있다. 타겟의 저항력은 JIS R 1601에 준하여 측정할 수 있다.
한편, 본 발명의 제 2 태양에 관한 타겟에서는, 추가로, Sn(주석), Ge(저마늄), Si(실리콘), Ti(타이타늄), Zr(지르코늄) 및 Hf(하프늄)로 이루어진 군으로부터 선택되는 1 이상의 원소를 100 내지 10000ppm 포함하는 것이 바람직하다. 이들 원소를 포함하면, 타겟의 밀도의 향상, 강도의 향상, 저항의 저하, 색 불균일의 감소, 균일성의 향상, 이상 방전이나 옐로 플레이크(yellow flake)의 감소 등의 효과가 있어, 반도체용 타겟으로서 품질이 향상되는 것을 기대할 수 있다.
상기 원소는, 이들 원소를 포함하는 소결체(타겟)로부터 회수한 원료를 이용하여 불순물로서 포함되어 있어도 좋다. 또한, 원료에 금속 분체나 산화물로서 첨가하여도 좋다.
본 발명에 있어서, 반도체층은 비정질막인 것이 바람직하다.
비정질막인 것에 의해, 절연막이나 보호층과의 밀착성이 개선되거나, 대면적이라도 균일한 트랜지스터 특성이 용이하게 얻어지게 된다.
여기서, 반도체층이 비정질막인지는 X선 결정 구조 해석에 의해 확인할 수 있다. 명확한 피크가 관측되지 않는 경우가 비정질이다.
또한, 반도체층의 전자 캐리어 농도가 1013 내지 1018/cm3인 것이 바람직하고, 특히 1014 내지 1017/cm3인 것이 바람직하다.
전자 캐리어 농도가 상기 범위이면, 비축퇴 반도체가 되기 쉽고, 트랜지스터로서 이용했을 때에 이동도와 온오프 비의 밸런스가 양호해져 바람직하다.
또한, 밴드갭이 2.0 내지 6.0eV인 것이 바람직하고, 특히 2.8 내지 5.0eV가 보다 바람직하다. 밴드갭은, 2.0eV보다 작으면 가시광을 흡수하여 전계효과형 트랜지스터가 오동작할 우려가 있다. 한편, 6.0eV보다 크면 캐리어가 공급되기 어려워져 전계효과형 트랜지스터가 기능하지 않게 될 우려가 있다.
반도체층은 열 활성형을 나타내는 비축퇴 반도체인 것이 바람직하다. 축퇴 반도체이면 캐리어가 지나치게 많아 오프 전류·게이트 누설 전류가 증가하거나, 역치가 음이 되어 노멀리 온이 될 우려가 있다.
반도체층이 비축퇴 반도체인지는, 홀(hall) 효과를 이용한 이동도와 캐리어 밀도의 온도 변화를 측정함으로써 판단할 수 있다.
또한, 반도체층을 비축퇴 반도체로 하는 것은, 성막시의 산소 분압을 조정하거나, 후처리를 함으로써 산소 결함량을 제어하여 캐리어 밀도를 최적화함으로써 달성할 수 있다.
반도체층의 표면 조도(RMS)는 1nm 이하가 바람직하고, 0.6nm 이하가 더 바람직하며, 0.3nm 이하가 특히 바람직하다. 1nm보다 크면, 이동도가 저하될 우려가 있다.
반도체층은, 산화인듐의 빅스바이트(bixbyite) 구조의 모서리 공유 구조의 적어도 일부를 유지하고 있는 비정질막인 것이 바람직하다. 산화인듐을 포함하는 비정질막이 산화인듐의 빅스바이트 구조의 모서리 공유 구조의 적어도 일부를 유지하고 있는지 여부는, 고휘도의 싱크로트론 방사(synchrotron radiation) 등을 이용한 미소각 입사 X선 산란(GIXS)에 의해 구한 동경(動徑) 분포 함수(RDF)에 의해, In-X(X는 In, Zn)를 나타내는 피크가 0.30 내지 0.36nm 사이에 있는 것으로 확인할 수 있다. 상세에 관해서는 하기의 문헌을 참조하면 좋다.
문헌 [F. Utsuno, et al., Thin Solid Films, Volume 496, 2006, pages 95-98]
나아가, 원자간 거리가 0.30 내지 0.36nm 사이인 RDF의 최대치를 A, 원자간 거리가 0.36 내지 0.42 사이인 RDF의 최대치를 B로 한 경우에, A/B>0.7의 관계를 만족하는 것이 바람직하고, A/B>0.85가 보다 바람직하고, A/B>1이 더 바람직하며, A/B>1.2가 특히 바람직하다.
A/B가 0.7 이하이면, 반도체층을 트랜지스터의 활성층으로서 이용한 경우, 이동도가 저하되거나, 역치나 S값이 지나치게 커질 우려가 있다. A/B가 작은 것은 비정질 막의 근거리 질서성이 나쁜 것을 반영하고 있는 것으로 생각된다.
또한, In-In의 평균 결합 거리가 0.3 내지 0.322nm인 것이 바람직하고, 0.31 내지 0.32nm인 것이 특히 바람직하다. In-In의 평균 결합 거리는 X선 흡수 분광법에 의해 구할 수 있다. X선 흡수 분광법에 의한 측정에서는, 치솟은 곳부터 수백 eV나 높은 에너지인 곳까지 확대된 X선 흡수 광역 미세 구조(EXAFS)를 나타낸다. EXAFS는 여기된 원자 주위의 원자에 의한 전자의 후방 산란에 의해 야기된다. 튀어나가는 전자파와 후방 산란된 물결의 간섭 효과가 일어난다. 간섭은 전자 상태의 파장과 주위의 원자로 오가는 광로 길이에 의존한다. EXAFS를 프리에(Fourier) 변환함으로써 동경 분포 함수(RDF)가 얻어진다. RDF의 피크로부터 평균 결합 거리를 어림할 수 있다.
반도체층의 막 두께는 통상 0.5 내지 500nm, 바람직하게는 1 내지 150nm, 보다 바람직하게는 3 내지 80nm, 특히 바람직하게는 10 내지 60nm이다. 0.5nm보다 얇으면 공업적으로 균일하게 성막하는 것이 어렵다. 한편, 500nm보다 두꺼우면 성막 시간이 길어져 공업적으로 채용할 수 없다. 또한, 3 내지 80nm의 범위 내에 있으면, 이동도나 온오프 비 등 TFT 특성이 특히 양호하다.
본 발명에서는, 반도체층이 비정질막이며, 비국재 준위의 에너지폭(E0)이 14meV 이하인 것이 바람직하다. 반도체층의 비국재 준위의 에너지폭(E0)은 10meV 이하가 보다 바람직하고, 8meV 이하가 더 바람직하며, 6meV 이하가 특히 바람직하다.
비국재 준위의 에너지폭(E0)이 14meV보다 크면, 반도체층을 트랜지스터의 활성층으로서 이용한 경우, 이동도가 저하되거나, 역치나 S값이 지나치게 커질 우려가 있다. 반도체층의 비국재 준위의 에너지폭(E0)이 큰 것은 비정질막의 근거리 질서성이 나쁜 것을 반영하고 있는 것으로 생각된다.
3. 반도체층의 보호층
전계효과형 트랜지스터는 반도체의 보호층이 있는 것이 바람직하다. 반도체의 보호층이 없으면, 진공 중이나 저압 하에서 반도체 표면층의 산소가 탈리되어 오프 전류가 높아지거나 역치 전압이 음이 될 우려가 있다. 또한, 대기 하에서도 습도 등 주위의 영향을 받아, 역치 전압 등의 트랜지스터 특성의 격차가 커질 우려가 있다.
반도체의 보호층을 형성하는 재료는 특별히 제한은 없다. 본 발명의 효과를 잃지 않는 범위에서 일반적으로 이용되고 있는 것을 임의로 선택할 수 있다. 예컨대, SiO2, SiNx, Al2O3, Ta2O5, TiO2, MgO, ZrO2, CeO2, K2O, Li2O, Na2O, Rb2O, Sc2O3, Y2O3, Hf2O3, CaHfO3, PbTi3, BaTa2O6, SrTiO3, AlN 등을 이용할 수 있다. 이들 중에서도, SiO2, SiNx, Al2O3, Y2O3, Hf2O3, CaHfO3를 이용하는 것이 바람직하고, 보다 바람직하게는 SiO2, SiNx, Y2O3, Hf2O3, CaHfO3이며, 특히 바람직하게는 SiO2, Y2O3, Hf2O3, CaHfO3 등의 산화물이다. 이들 산화물의 산소 수는 반드시 화학양론비와 일치하지 않고 있어도 좋다(예컨대, SiO2이어도 SiOx이어도 좋다). 또한, SiNx는 수소 원소를 포함하고 있어도 좋다.
이러한 보호막은 상이한 2층 이상의 절연막을 적층한 구조이어도 좋다.
또한, 보호층은 결정질, 다결정질, 비정질 중 어느 것이어도 좋지만, 공업적으로 제조하기 쉬운 다결정질이나 비정질인 것이 바람직하다. 그러나, 보호층이 비정질인 것이 특히 바람직하다. 비정질막이 아니면 계면의 평활성이 나빠 이동도가 저하되거나, 역치 전압이나 S값이 지나치게 커질 우려가 있다.
반도체층의 보호층은 비정질 산화물 또는 비정질 질화물인 것이 바람직하고, 비정질 산화물인 것이 특히 바람직하다. 또한, 보호층이 산화물이 아니면 반도체 중의 산소가 보호층측으로 이동하여 오프 전류가 높아지거나, 역치 전압이 음이 되어 노멀리 오프(normally-off)를 나타낼 우려가 있다.
또한, 반도체층의 보호층은 폴리(4-바이닐페놀)(PVP), 페릴렌 등의 유기 절연막을 사용하여도 좋다. 나아가, 반도체층의 보호층은 무기 절연막 및 유기 절연막의 2층 이상 적층 구조를 가져도 좋다.
4. 게이트 절연막
게이트 절연막을 형성하는 재료에도 특별히 제한은 없다. 본 실시형태의 발명의 효과를 잃지 않는 범위에서 일반적으로 이용되고 있는 것을 임의로 선택할 수 있다. 예컨대, SiO2, SiNx, Al2O3, Ta2O5, TiO2, MgO, ZrO2, CeO2, K2O, Li2O, Na2O, Rb2O, Sc2O3, Y2O3, Hf2O3, CaHfO3, PbTi3, BaTa2O6, SrTiO3, AlN 등을 이용할 수 있다. 이들 중에서도, SiO2, SiNx, Al2O3, Y2O3, Hf2O3, CaHfO3를 이용하는 것이 바람직하고, 보다 바람직하게는 SiO2, SiNx, Y2O3, Hf2O3, CaHfO3이다. 이들 산화물의 산소 수는 반드시 화학양론비와 일치하지 않고 있어도 좋다(예컨대, SiO2이어도 SiOx이어도 좋다). 또한, SiNx는 수소 원소를 포함하고 있어도 좋다.
이러한 게이트 절연막은 상이한 2층 이상의 절연막을 적층한 구조이어도 좋다. 또한, 게이트 절연막은 결정질, 다결정질, 비정질 중 어느 것이어도 좋지만, 공업적으로 제조하기 쉬운 다결정질이나 비정질인 것이 바람직하다.
또한, 게이트 절연막은 폴리(4-바이닐페놀)(PVP), 페릴렌 등의 유기 절연막을 사용하여도 좋다. 나아가, 게이트 절연막은 무기 절연막 및 유기 절연막의 2층 이상 적층 구조를 가져도 좋다.
5. 전극
게이트 전극, 소스 전극 및 드레인 전극의 각 전극을 형성하는 재료에 특별히 제한은 없고, 본 발명의 효과를 잃지 않는 범위에서 일반적으로 이용되고 있는 것을 임의로 선택할 수 있다.
예컨대, 인듐주석 산화물(ITO), 인듐아연 산화물, ZnO, SnO2 등의 투명 전극이나, Al, Ag, Cr, Ni, Mo, Au, Ti, Ta, Cu 등의 금속 전극, 또는 이들을 포함하는 합금의 금속 전극을 이용할 수 있다. 또한, 그들을 2층 이상 적층하여 접촉 저항을 저감하거나 계면 강도를 향상시키는 것이 바람직하다. 또한, 소스 전극, 드레인 전극의 접촉 저항을 저감시키기 위해 반도체의 전극과의 계면을 플라즈마 처리, 오존 처리 등으로 처리하여 저항을 조정하여도 좋다.
계속해서, 본 발명의 전계효과형 트랜지스터의 제조 방법에 관하여 설명한다.
본 발명의 제조 방법에서는, 상술한 본 발명의 타겟을 이용하여 DC 또는 AC 스퍼터링에 의해 반도체층을 성막하는 공정과, 반도체층을 형성한 후에 70 내지 350℃에서 열처리하는 공정을 포함하는 것을 특징으로 한다.
한편, 상술한 전계효과형 트랜지스터의 각 구성 부재(층)는 본 기술분야에서 공지된 수법으로 형성할 수 있다.
구체적으로, 성막 방법으로서는, 스프레이법, 디핑법, CVD법 등의 화학적 성막 방법, 또는 스퍼터링법, 진공 증착법, 이온 플레이팅법, 펄스 레이저 데포지션법 등의 물리적 성막 방법을 이용할 수 있다. 캐리어 밀도가 제어되기 쉽고, 막질 향상이 용이한 점에서, 바람직하게는 물리적 성막 방법을 이용하고, 보다 바람직하게는 생산성이 높기 때문에 스퍼터링법을 이용한다.
스퍼터링에서는, 복합 산화물의 소결 타겟을 이용하는 방법, 복수의 소결 타겟을 이용하여 코스퍼터링(co-sputtering)을 이용하는 방법, 합금 타겟을 이용하여 반응성 스퍼터링을 이용하는 방법 등을 이용할 수 있다. 단, 복수의 소결 타겟을 이용하여 코스퍼터링을 이용하는 방법이나, 합금 타겟을 이용하여 반응성 스퍼터링을 이용하는 방법에서는, 균일성이나 재현성이 나빠지는 경우나 비국재 준위의 에너지폭(E0)이 커지는 경우가 있어, 이동도가 저하되거나 역치 전압이 커지는 등, 트랜지스터 특성이 저하될 우려가 있다. 바람직하게는, 복합 산화물의 소결 타겟을 이용한다.
형성한 막을 각종 에칭법에 의해 패터닝할 수 있다.
본 발명에서는 반도체층을, 본 발명의 타겟을 이용하여 DC 또는 AC 스퍼터링에 의해 성막한다. DC 또는 AC 스퍼터링을 이용함으로써, RF 스퍼터링의 경우와 비교하여 성막시의 손상을 저감할 수 있다. 이 때문에, 전계효과형 트랜지스터에 있어서, 역치 전압 시프트의 저감, 이동도의 향상, 역치 전압의 감소, S값의 감소 등의 효과를 기대할 수 있다.
또한, 본 발명에서는 반도체층과 반도체의 보호층을 형성한 후에, 70 내지 350℃에서 열처리한다. 70℃보다 낮으면 얻어지는 트랜지스터의 열안정성이나 내열성이 저하되거나, 이동도가 낮아지거나, S값이 커지거나, 역치 전압이 높아질 우려가 있다. 한편, 350℃보다 높으면 내열성이 없는 기판을 사용할 수 없을 우려나, 열처리용 설비 비용이 들 우려나, 보호층, 절연막 또는 반도체층의 계면이 열화될 우려나, 물 분압을 낮춰 성막했을 때에 결정화되어 비정질막이 얻어지지 않을 우려가 있다.
열처리 온도는 80 내지 260℃가 바람직하고, 90 내지 180℃가 보다 바람직하며, 100 내지 150℃가 더 바람직하다. 특히, 열처리 온도가 180℃ 이하이면, 기판으로서 PEN 등의 내열성이 낮은 수지 기판을 이용할 수 있기 때문에 바람직하다.
열처리 시간은 통상 1초 내지 24시간이 바람직하지만, 처리 온도에 따라 조정하는 것이 바람직하다. 예컨대, 70 내지 180℃에서는 10분 내지 24시간이 보다 바람직하고, 20분 내지 6시간이 더 바람직하며, 30분 내지 3시간이 특히 바람직하다. 180 내지 260℃에서는 6분 내지 4시간이 보다 바람직하고, 15분 내지 2시간이 더 바람직하다. 260 내지 300℃에서는 30초 내지 4시간이 보다 바람직하고, 1분 내지 2시간이 특히 바람직하다. 300 내지 350℃에서는 1초 내지 1시간이 보다 바람직하고, 2초 내지 30분이 특히 바람직하다.
열처리는 불활성 가스 중에서 산소 분압이 10-3Pa 이하인 환경 하에서 행하거나, 또는 반도체층을 보호층으로 덮은 후에 행하는 것이 바람직하다. 상기 조건 하이면 재현성이 향상된다.
불활성 가스로서는, N2, He, Ne, Ar, Kr, Xe가 바람직하다.
본 발명의 전계효과 트랜지스터에서는, 이동도는 1cm2/Vs 이상이 바람직하고, 3cm2/Vs 이상이 보다 바람직하며, 8cm2/Vs 이상이 특히 바람직하다. 1cm2/Vs보다 작으면 스위칭 속도가 느려져 대화면 고세밀 디스플레이에 이용할 수 없을 우려가 있다.
온오프 비는 106 이상이 바람직하고, 107 이상이 보다 바람직하며, 108 이상이 특히 바람직하다.
오프 전류는 2pA 이하가 바람직하고, 1pA 이하가 보다 바람직하고, 0.5pA 이하가 더 바람직하며, 0.2pA 이하가 특히 바람직하다. 오프 전류가 2pA보다 크면 디스플레이의 TFT로서 이용한 경우에 콘트라스트가 나빠지거나, 화면의 균일성이 나빠질 우려가 있다.
게이트 누설 전류는 1pA 이하가 바람직하다. 1pA보다 크면 디스플레이의 TFT로서 이용한 경우에 콘트라스트가 나빠질 우려가 있다.
역치 전압은 통상 0 내지 10V이지만, 0 내지 4V가 바람직하고, 0 내지 3V가 보다 바람직하며, 0 내지 2V가 특히 바람직하다. 0V보다 작으면 노멀리 온이 되어, 오프시에 전압을 걸 필요가 있어 소비 전력이 커질 우려가 있다. 10V보다 크면 구동 전압이 커져 소비 전력이 커지거나, 높은 이동도가 필요하게 될 우려가 있다.
또한, S값은 0.8V/dec 이하가 바람직하고, 0.3V/dec 이하가 보다 바람직하고, 0.25V/dec 이하가 더 바람직하며, 0.2V/dec 이하가 특히 바람직하다. 0.8V/dec보다 크면 구동 전압이 커져 소비 전력이 커질 우려가 있다. 특히, 유기 EL 디스플레이에서 이용하는 경우는, 직류 구동을 위해 S값을 0.3V/dec 이하로 하면 소비 전력을 대폭 저감할 수 있기 때문에 바람직하다.
한편, S값(Swing Factor)이란, 오프 상태로부터 게이트 전압을 증가시켰을 때에, 오프 상태로부터 온 상태에 걸쳐 드레인 전류가 급준(急峻)하게 치솟는데, 이 급준한 정도를 나타내는 값이다. 하기 식으로 정의되는 바와 같이, 드레인 전류가 1자리(10배) 상승할 때의 게이트 전압의 증가분을 S값으로 한다.
S값=dVg/dlog(Ids)
S값이 작을수록 급준하게 치솟게 된다(문헌 [「박막 트랜지스터 기술의 전부」, 우카이 야스히로 저술, 2007년 간행, 공업조사회]).
S값이 크면, 온으로부터 오프로 전환할 때에 높은 게이트 전압을 걸 필요가 있어, 소비 전력이 커질 우려가 있다.
또한, 10μA의 직류 전압을 50℃에서 100시간 가한 전후의 역치 전압의 시프트량은 1.0V 이하가 바람직하고, 0.5V 이하가 보다 바람직하다. 1V보다 크면 유기 EL 디스플레이의 트랜지스터로서 이용한 경우, 화질이 변화되어 버릴 우려가 있다.
또한, 전달 곡선에서 게이트 전압을 승강시킨 경우의 히스테리시스(hysteresis)가 작은 편이 바람직하다.
또한, 채널 폭 W와 채널 길이 L의 비 W/L(도 2 참조)은 통상 0.1 내지 100, 바람직하게는 0.5 내지 20, 특히 바람직하게는 1 내지 8이다. W/L이 100을 초과하면 누설 전류가 늘어나거나, 온오프 비가 저하되거나 할 우려가 있다. 0.1보다 작으면 전계효과 이동도가 저하되거나, 핀치 오프가 불명료해지거나 할 우려가 있다.
또한, 채널 길이 L은 통상 0.1 내지 1000㎛, 바람직하게는 1 내지 100㎛, 더 바람직하게는 2 내지 10㎛이다. 0.1㎛ 이하는 공업적으로 제조가 어렵고 또한 누설 전류가 커질 우려가 있으며, 1000㎛ 이상에서는 소자가 지나치게 커져 바람직하지 못하다.
본 발명의 전계효과형 트랜지스터는 반도체층을 차광하는 구조를 가지는 것이 바람직하다. 반도체층을 차광하는 구조(예컨대, 차광층)를 가지고 있지 않으면, 광이 반도체층에 입사된 경우에 캐리어 전자가 여기되어 오프 전류가 높아질 우려가 있다. 차광층은 300 내지 800nm에서 흡수를 가지는 박막이 바람직하다. 차광층은 반도체층의 상부, 하부 어느 쪽이어도 상관없지만, 상부 및 하부 양쪽에 있는 것이 바람직하다. 또한, 차광층은 게이트 절연막이나 블랙 매트릭스 등과 겸용되어 있어도 상관없다. 차광층이 한쪽에만 있는 경우, 차광층이 없는 쪽으로부터 광이 반도체층에 조사되지 않도록 구조상 고안할 필요가 있다.
한편, 본 발명의 전계효과형 트랜지스터에서는, 반도체층과 소스 전극 또는 드레인 전극 사이에 콘택트층을 설치하는 것이 바람직하다. 콘택트층의 형성 재료는, 상술한 반도체층과 동일한 조성의 복합 산화물을 사용할 수 있다. 즉, 콘택트층은 In이나 Zn 등, 반도체층에 포함되는 원소를 주성분으로 하는 산화물인 것이 바람직하다. 이들 원소를 포함하지 않으면, 콘택트층과 반도체층 사이에서 원소의 이동이 발생하여, 스트레스 시험 등을 행했을 때에 역치 전압의 시프트가 커질 우려가 있다.
콘택트층의 제작 방법에 특별히 제약은 없지만, 성막 조건을 변경하여 반도체층과 동일한 조성비의 콘택트층을 성막하거나, 반도체층과 조성비가 다른 층을 성막하거나, 반도체의 전극과의 콘택트 부분을 플라즈마 처리나 오존 처리에 의해 저항을 높임으로써 구성하거나, 반도체층을 성막할 때에 산소 분압 등의 성막 조건에 의해 저항이 높아지는 층을 구성하여도 좋다.
또한, 본 발명의 전계효과형 트랜지스터에서는, 반도체층과 게이트 절연막 사이 및/또는 반도체층과 보호층 사이에, 반도체층보다도 저항이 높은 산화물 저항층을 갖는 것이 바람직하다. 산화물 저항층이 없으면 오프 전류가 발생하거나, 역치 전압이 음이 되어 노멀리 온이 될 우려가 있다. 또한, 보호막 성막이나 에칭 등의 후처리 공정시에 반도체층이 변질되어 특성이 열화될 우려가 있다.
산화물 저항층으로서는 이하의 것을 예시할 수 있다.
·반도체막의 성막시보다도 높은 산소 분압으로 성막한 반도체층과 동일 조성의 비정질 산화물막
·반도체층과 동일 조성이지만 조성비를 변경한 비정질 산화물막
·In 및 Zn을 포함하고 반도체층과 다른 원소 X를 포함하는 비정질 산화물
·산화인듐을 주성분으로 하는 다결정 산화물막
·산화인듐을 주성분으로 하고, Zn, Cu, Co, Ni, Mn, Mg 등의 +2가 원소를 1종 이상 도핑한 다결정 산화물막
·반도체층에 포함되는 조성에, 추가로 Cu, Co, Ni, Mn, Fe, Mg, Ca, Sr, Ba, Ag, Au로부터 선택되는 1종 이상의 원소를 가한 비정질 산화물막
반도체층과 동일 조성이지만 조성비를 변경한 비정질 산화물막이나, In 및 Zn을 포함하고 반도체층과 다른 원소 X를 포함하는 비정질 산화물막의 경우는, In 조성비가 반도체층보다도 적은 것이 바람직하다. 또한, 원소 X의 조성비가 반도체층보다도 많은 것이 바람직하다.
산화물 저항층은 In 및 Zn의 각 원소를 포함하는 산화물인 것이 바람직하다. 이들을 포함하지 않으면, 산화물 저항층과 반도체층 사이에서 원소의 이동이 발생하여, 스트레스 시험 등을 행했을 때에 역치 전압의 시프트가 커질 우려가 있다.
반도체층에 포함되는 조성에, 추가로 Cu, Co, Ni, Mn, Fe, Mg, Ca, Sr, Ba, Ag, Au로부터 선택되는 1종 이상의 원소를 가한 비정질 산화물막의 경우는, In 조성비가 반도체층보다도 적은 것이 바람직하다. 또한, Ga 조성비가 반도체층보다도 많은 것이 바람직하다.
[실시예]
[제 1 태양]
실시예 1
(1) 스퍼터링 타겟의 제조
원료로서, 산화인듐, 산화아연 및 산화지르코늄의 분말을, 원자비 〔In/(In+Zn+Zr)〕이 0.48, 원자비 〔Zn/(In+Zn+Zr)〕이 0.50, 원자비 〔Zr/(In+Zn+Zr)〕이 0.02가 되도록 혼합했다. 이를 습식 볼 밀에 공급하고, 72시간 혼합 분쇄하여 원료 미분말을 얻었다.
얻어진 원료 미분말을 조립화(造粒化)한 후, 직경 10cm, 두께 5mm의 치수로 프레스 성형하고, 이를 소성로에 넣고, 1500℃에서 12시간 소성하여 소결체(타겟)를 얻었다.
타겟의 벌크 저항은 3mΩ, 이론 상대밀도는 0.99였다. 또한, 색 불균일이 없이 외관의 균일성이 높은 타겟이 얻어졌다.
한편, 이론 상대밀도는 각 산화물의 비중과 그의 양 비로부터 계산한 밀도와, 아르키메데스법으로 측정한 밀도의 비율을 계산하여 구했다.
(2) 트랜지스터의 제작
기판에 유리 기판을 사용한 것 외에는, 도 1에 나타내는 전계효과형 트랜지스터와 동일한 트랜지스터를 제작했다.
유리 기판 상에 실온의 RF 스퍼터링으로 몰리브덴 금속을 200nm 적층한 후, 습식 에칭으로 패터닝하여 게이트 전극을 제작했다.
다음으로, 게이트 전극을 제작한 기판에 플라즈마 화학 기상 성장 장치(PECVD)에 의해, SiNx를 300℃에서 성막(두께 200nm)하여 게이트 절연막으로 했다.
다음으로, (1)에서 제조한 타겟을 DC 스퍼터링법의 하나인 DC 마그네트론 스퍼터링법의 성막 장치에 장착하여 게이트 절연막 상에 성막하고, 그 후 패터닝하여 반도체층(막 두께 50nm)을 형성했다.
스퍼터링 조건은, 기판 온도: 25℃, 도달 압력: 1×10-6Pa, 분위기 가스: Ar 99.5% 및 산소 0.5%, 스퍼터링 압력(전체 압력): 2×10-1Pa, 투입 전력: 100W, 성막 시간: 6분간, S-T 거리: 110mm로 했다.
다음으로, 리프트 오프 프로세스 및 RF 마그네트론 스퍼터링(실온, Ar 100%)을 이용하여, In2O3-ZnO로 이루어지는 소스/드레인 전극을 형성했다.
그 후, 질소 환경 하에 170℃에서 2시간 열처리하여 전계효과형 트랜지스터를 제조했다(도 2의 W가 40㎛, L이 4㎛인 하부 게이트형의 전계효과형 트랜지스터).
[반도체층의 평가]
유리 기판(코닝 1737) 상에, 상기 실시예 (1)에서 제조한 타겟을 사용하여 반도체층을 형성하고 평가했다.
반도체층의 형성은, DC 마그네트론 스퍼터링법의 성막 장치에 의해 실시예 (2)와 동일하게 했다. 이 결과, 유리 기판 상에 막 두께가 50nm인 산화물 박막이 형성되었다.
얻어진 반도체막을 ICP(Inductively Coupled Plasma)법으로 분석한 바, 원자비 〔In/(In+Zn+Zr)〕이 0.49, 원자비 〔Zn/(In+Zn+Zr)〕이 0.49, 원자비 〔Ga/(In+Zn+Zr)〕이 0.02였다.
상기 반도체막을 질소 환경 하에 170℃에서 2시간 열처리했다.
열처리 후의 반도체막의 캐리어 농도 및 홀 이동도를 홀 측정 장치에 의해 측정했다. 결과는 n형을 나타내고, 캐리어 농도는 4×1017cm-3, 홀 이동도는 2cm2/Vs였다.
한편, 홀 측정 장치 및 그 측정 조건은 하기와 같았다.
·홀 측정 장치
도요테크니카(Toyo Technica)제: Resi Test 8310
·측정 조건
측정 온도: 실온(25℃)
측정 자장: 0.5T
측정 전류: 10-12 내지 10-4A
측정 모드: AC 자장 홀 측정
또한, X선 결정 구조 해석에 의해 비정질임이 확인되었다. AMF에 의해 측정한 표면 조도는 RMS 0.2nm였다. 또한 광학적으로 구한 밴드갭은 3.8eV였다.
나아가, 77 내지 300K의 범위에서 측정 온도를 변화시켜 홀 효과를 측정하면 열 활성형을 나타내고, 반도체막은 비축퇴 반도체임을 확인할 수 있었다.
또한, 온도를 변화시켜 홀 효과를 이용하여 측정한 캐리어 농도와 활성화 에너지의 관계로부터 비국재 준위의 에너지폭(E0)은 6meV 이하였다.
나아가, X선 산란 측정에 의해 구한 동경(動徑) 분포 함수(RDF)에 의해, In-In을 나타내는 피크가 0.35nm 부근에서 관측되고, 산화인듐의 빅스바이트 구조의 모서리 공유 구조가 남아 있음을 확인할 수 있었다. 원자간 거리가 0.30 내지 0.36nm 사이인 RDF의 최대치를 A, 원자간 거리가 0.36 내지 0.42 사이인 RDF의 최대치를 B로 한 경우의 A/B는 1.3이었다. X선 흡수 분광법에 의해 구한 In-In의 평균 결합 거리가 0.318nm였다.
[트랜지스터의 평가]
전계효과형 트랜지스터에 대하여 하기의 평가를 행했다.
(1) 전계효과 이동도(μ), 온오프 비, 오프 전류, 게이트 누설 전류, S값, 역치 전압(Vth)
반도체 파라미터 애널라이저(케이슬레이(Keithley) 4200)를 이용하여, 실온, 대기 중 및 차광 환경 하에서 측정했다.
(2) 히스테리시스
반도체 파라미터 애널라이저를 이용하여, 전압 상승시의 전달 곡선(I-V 특성)과 전압 하강시의 전달 곡선(I-V 특성)을 측정하고, 승강시의 전압 차이를 ΔVg로 한다. ΔVg의 최대치가 0.5V 이하인 것을 「적음」, 0.5 내지 3V인 것을 「있음」, 3V 이상인 것을 「큼」으로 했다.
(3) 스트레스 시험
스트레스 조건은, 게이트 전압 15V에서 10μA의 직류 전압을 50℃에서 100시간 가하는 것으로 했다. 스트레스를 걸기 전후의 Vth를 비교하여 역치 전압의 시프트량(ΔVth)을 측정했다.
또한, 내산성 및 내습성을 아래와 같이 하여 평가했다.
(1) 내산성
실시예 1(2)와 동일한 조건으로 유리 기판 상에 200nm 두께의 반도체막을 형성하고 열처리했다. 이를 옥살산계 에칭액(간토화학(Kanto Chemical)제, ITO-06)으로 에칭하고, 25℃에서의 에칭 속도를 측정했다. 평가는 하기와 같이 했다.
◎: 200nm/분 미만
○: 200 내지 500nm/분
△: 500 내지 1000nm/분
×: 1000nm/분 이상
(2) 내습성
제작한 트랜지스터를, 85℃, 85% RH에서 2000시간 내습 시험을 실시했다. 시험 전후의 저항을 측정하고, 하기와 같이 분류했다. 시험 전의 저항치÷시험 후의 저항치, 및 시험 후의 저항치÷시험 전의 저항치 중 큰 쪽을 변화율로 했다.
◎: 변화율 2배 미만
○: 변화율 2 내지 5배 변화
△: 변화율 5 내지 100배 변화
×: 변화율 100배 이상
변화 측정 결과를 표 1에 나타낸다.
실시예 2 내지 29, 비교예 1 내지 7
원료인 산화인듐, 산화아연 및 X 원소의 산화물의 혼합비를, 표 1 내지 4에 나타내는 조성이 되도록 조제한 것 외에는, 실시예 1(1)과 동일하게 하여 스퍼터링 타겟을 제조했다.
상기 스퍼터링 타겟을 사용하고, 성막 조건을 표 1 내지 4에 나타낸 바와 같이 변경한 것 외에는, 실시예 1(2)와 동일하게 하여 전계효과형 트랜지스터를 제작하고, 평가했다.
한편, 스퍼터링 타겟의 제조시에 산화지르코늄 대신에 사용한 원료는 이하와 같다.
실시예 12: HfO2, 주식회사 고순도화학연구소사(Kojundo Chemical Laboratory Co., Ltd.)제, HFO01PB
실시예 13: GeO2, 주식회사 고순도화학연구소사제, GEO06PB
실시예 14: SiO2, 주식회사 고순도화학연구소사제, SIO12PB
실시예 15: TiO2, 주식회사 고순도화학연구소사제, TIO14PB
실시예 16: MnO2, 주식회사 고순도화학연구소사제, MNO03PB
실시예 17: WO3, 주식회사 고순도화학연구소사제, WWO04PB
실시예 18: MoO3, 주식회사 고순도화학연구소사제, MOO03PB
실시예 19: V2O5, 주식회사 고순도화학연구소사제, VVO09PB
실시예 20: Nb2O5, 주식회사 고순도화학연구소사제, NBO08PB
실시예 25: CuO, 주식회사 고순도화학연구소사제, CUO08PB
실시예 26: NiO, 주식회사 고순도화학연구소사제, NIO11PB
실시예 27: CoO, 주식회사 고순도화학연구소사제, COO03PB
실시예 28: FeO, 주식회사 고순도화학연구소사제, FEO01PB
실시예 29: Cr2O3, 주식회사 고순도화학연구소사제, CRO01GB
실시예 21에서는, 소스/드레인 전극을 형성한 후에, RF 마그네트론 스퍼터링으로 SiO2를 300nm 성막하여 보호층을 형성하여, 도 4에 나타내는 전계효과형 트랜지스터를 제작했다.
실시예 22, 및 비교예 1 내지 7에서는, 반도체층의 형성을 RF 스퍼터링으로 행했다. 구체적으로, 타겟을 RF 마그네트론 스퍼터링 성막 장치에 장착하여 성막했다.
여기서의 스퍼터링 조건은 기판 온도: 25℃, 도달 압력: 1×10-6Pa, 분위기 가스: Ar 99.5% 및 산소 0.5%, 스퍼터링 압력(전체 압력): 2×10-1Pa, 투입 전력: 100W, 성막 시간: 8분간, S-T 거리: 100mm로 했다.
실시예 23에서는, SiO2 열산화막 부착 실리콘 기판을 사용했다. SiO2 열산화막의 두께는 100nm였다. 이 트랜지스터에서는, 게이트 절연막이 SiO2 열산화막이며, 실리콘 기판이 게이트 전극과 기판의 역할을 한다.
SiO2 열산화막 부착 실리콘 기판 상에 반도체층, 소스 전극 및 드레인 전극을 실시예 1과 동일하게 하여 형성했다.
Figure pct00001
Figure pct00002
Figure pct00003
Figure pct00004
Figure pct00005
[스퍼터링 타겟의 예]
실시예 30
원료로서, 산화인듐, 산화아연 및 산화지르코늄의 분말을, 원자비 〔In/(In+Zn+Zr)〕이 0.4, 원자비 〔Zn/(In+Zn+Zr)〕이 0.4, 원자비 〔Zr/(In+Zn+Zr)〕이 0.2가 되도록 혼합했다. 이를 습식 볼 밀에 공급하고, 72시간 혼합 분쇄하여 원료 미분말을 얻었다.
얻어진 원료 미분말을 조립화한 후, 직경 20cm, 두께 5mm의 치수로 프레스 성형한 후, 이를 소성로에 넣고, 1400℃에서 12시간 소성하여 소결체(타겟)를 얻었다.
타겟의 벌크 저항은 5mΩ, 이론 상대밀도는 0.98이었다. 타겟의 저항력은 12kg/mm2였다. 또한, 색 불균일이 없이 외관의 균일성이 높은 타겟이 얻어졌다.
비교예 8
원료로서, 산화인듐, 산화아연 및 산화갈륨의 분말을, 원자비 〔In/(In+Zn+Ga)〕가 0.4, 원자비 〔Zn/(In+Zn+Ga)〕가 0.4, 원자비 〔Ga/(In+Zn+Ga)〕가 0.2가 되도록 혼합했다. 이를 습식 볼 밀에 공급하고, 72시간 혼합 분쇄하여 원료 미분말을 얻었다.
얻어진 원료 미분말을 조립화한 후, 직경 20cm, 두께 5mm의 치수로 프레스 성형한 후, 이를 소성로에 넣고, 1400℃에서 12시간 소성하여 소결체(타겟)를 얻었다.
타겟의 벌크 저항은 70mΩ, 이론 상대밀도는 0.82였다. 타겟의 저항력은 7kg/mm2였다. 또한, 타겟에는 약간 색 불균일이 확인되었다.
도 6에, 실시예 1 및 5와 동일한 조성의 반도체층에 대하여, 열처리 온도와 이동도의 관계를 나타냈다. 한편, 처리 시간은 2시간이다.
실시예 1의 조성으로는 150℃의 처리에서 이동도가 안정한 데 반하여, 실시예 5의 조성으로는 이동도를 안정시키는 데 300℃ 이상의 처리 온도가 필요했다.
[제 2 태양]
[스퍼터링 타겟의 제작]
실시예 31(타겟 I)
원료로서, 5N(순도 99.999%)의 산화인듐(주식회사 고순도화학연구소사제 INO04PB), 5N의 산화아연(주식회사 고순도화학연구소사제 ZNO04PB) 및 5N의 산화알루미늄(주식회사 고순도화학연구소사제)의 분말을, 원자비 〔In/(In+Zn+Al)〕이 0.48, 원자비 〔Zn/(In+Zn+Al)〕이 0.50, 원자비 〔Al/(In+Zn+Al)〕이 0.02가 되도록 혼합했다. 이를 습식 볼 밀에 공급하고, 72시간 혼합 분쇄하여 원료 미분말을 얻었다.
얻어진 원료 미분말을 조립화한 후, 직경 10cm, 두께 5mm의 치수로 프레스 성형하고, 이를 소성로에 넣고, 1500℃에서 12시간 소성하여 소결체(타겟)를 얻었다.
타겟을 분쇄하여 ICP로 분석한 바, Sn(주석), Ge(저마늄), Si(실리콘), Ti(타이타늄), Zr(지르코늄), Hf(하프늄) 등의 불순물은 포함되어 있지 않았다. 또한, 타겟의 벌크 저항은 20mΩ, 이론 상대밀도는 0.95였다.
실시예 32(타겟 II)
원료로서, 사용이 끝난 ITO 타겟 등으로부터 회수한 산화인듐, 5N의 산화아연(주식회사 고순도화학연구소사제 ZNO04PB) 및 4N의 산화알루미늄(주식회사 고순도화학연구소사제 ALO12PB)의 분말을, 원자비 〔In/(In+Zn+Al)〕이 0.48, 원자비 〔Zn/(In+Zn+Al)〕이 0.50, 원자비 〔Al/(In+Zn+Al)〕이 0.02가 되도록 혼합했다. 이를 습식 볼 밀에 공급하고, 72시간 혼합 분쇄하여 원료 미분말을 얻었다.
얻어진 원료 미분말을 조립화한 후, 직경 10cm, 두께 5mm의 치수로 프레스 성형하고, 이를 소성로에 넣고, 1500℃에서 12시간 소성하여 소결체(타겟)를 얻었다.
타겟을 분쇄하여 ICP로 분석한 바, 불순물로서 Sn(주석) 500ppm이 포함되어 있었다. 또한, 타겟의 벌크 저항은 3mΩ, 이론 상대밀도는 0.99였다. 또한, 색 불균일이 없이 외관의 균일성이 높은 타겟이 얻어졌다.
실시예 33 내지 37(타겟 III 내지 VII)
Ge, Si, Ti, Zr 또는 Hf 원소를 원료 중의 금속 원소 전체에 대하여 500원자ppm이 되도록 산화물로서 첨가한 것 외에는 타겟 I과 동일한 공정으로 제작했다. 타겟은 타겟 II와 거의 같은 품질의 것이 얻어졌지만, 외관은 더욱 균질하고 기려(綺麗)한 것이 얻어졌다.
[스퍼터링 타겟의 평가]
·타겟 I
상기 실시예 31에서 제작한 타겟 I을 RF 스퍼터링법의 하나인 RF 마그네트론 스퍼터링법의 성막 장치에 장착하고, 유리 기판(코닝 1737) 상에 반도체막을 성막했다.
여기서의 스퍼터링 조건으로서는, 기판 온도: 25℃, 도달 압력: 1×10-6Pa, 분위기 가스: Ar 99.5% 및 산소 0.5%, 스퍼터링 압력(전압): 2×10-1Pa, 투입 전력: 100W, 성막 시간: 8분간, S-T 거리: 100mm로 했다.
이 결과, 유리 기판 상에 막 두께가 70nm인 반도체막이 형성되었다.
한편, 얻어진 막 조성을 ICP법으로 분석한 바, 원자비 〔In/(In+Zn+Al)〕이 0.49, 원자비 〔Zn/(In+Zn+Al)〕이 0.49, 원자비 〔Al/(In+Zn+Al)〕이 0.02였다.
이와 같이, 타겟 I로는 반도체막을 형성할 수 있었다.
·타겟 II 내지 VII
상기 타겟 I과 동일하게 하여 반도체막을 성막했다. 그 결과, 타겟 II 내지 VII을 이용한 경우도, 타겟 I의 결과와 거의 동일하게 반도체막을 형성할 수 있었다.
단, 장기간 연속 방전했을 때, 타겟 I을 사용한 경우와 비교하여, 스퍼터링시 이상 방전의 빈도나 옐로 플레이크 양의 감소를 확인할 수 있었다.
[반도체막의 평가]
타겟 I을 사용하여 형성한 상기 반도체막을, 질소 환경 하에 150℃에서 2시간 열처리했다.
열처리 후의 반도체막에 대하여, 홀 측정 장치에 의해 캐리어 농도 및 홀 이동도를 측정했다. 그 결과, 반도체막은 n형을 나타내고, 캐리어 농도는 4×1017cm-3, 홀 이동도는 3cm2/Vs였다.
또한, X선 결정 구조 해석에 의해 비정질임이 확인되었다. 원자간력 현미경(AMF)에 의해 측정한 표면 조도는 RMS 0.2nm였다. 또한 광학적으로 구한 밴드갭은 3.9eV였다.
또한, 77 내지 300K의 범위에서 측정 온도를 변화시켜 홀 효과를 측정하면 열 활성형을 나타내고, 반도체막은 비축퇴 반도체임을 확인할 수 있었다.
또한, 온도를 변화시켜 홀 효과를 이용하여 측정한 캐리어 농도와 활성화 에너지의 관계로부터 비국재 준위의 에너지폭(E0)은 6meV 이하였다.
나아가, X선 산란 측정에 의해 구한 동경 분포 함수(RDF)에 의해, In-In을 나타내는 피크가 0.35nm 부근에서 관측되고, 산화인듐의 빅스바이트 구조의 모서리 공유 구조가 남아 있음을 확인할 수 있었다. 원자간 거리가 0.30 내지 0.36nm 사이인 RDF의 최대치를 A, 원자간 거리가 0.36 내지 0.42 사이인 RDF의 최대치를 B로 한 경우의 A/B는 1.5였다. X선 흡수 분광법에 의해 구한 In-In의 평균 결합 거리가 0.317nm였다.
[전계효과형 트랜지스터의 제작]
실시예 38
기판으로 유리 기판을 사용한 것 외에는, 도 1에 나타내는 전계효과형 트랜지스터와 동일한 트랜지스터를 제작했다.
유리 기판 상에 실온의 RF 스퍼터링으로 몰리브덴 금속을 200nm 적층한 후, 습식 에칭으로 패터닝하여 게이트 전극을 제작했다.
다음으로, 게이트 전극을 제작한 기판에 플라즈마 화학 기상 성장 장치(PECVD)에 의해 SiNx를 300℃에서 성막(두께 200nm)하여 게이트 절연막으로 했다.
다음으로, 실시예 31에서 제조한 타겟 I을 이용하여, 상기 타겟 I의 평가시에 제작한 반도체막과 동일한 조건으로 성막하고, 그 후 패터닝하여 반도체층을 형성했다.
다음으로, 리프트 오프 프로세스 및 RF 마그네트론 스퍼터링(실온, Ar 100%)을 이용하여, In2O3-ZnO로 이루어지는 소스/드레인 전극을 형성했다.
그 후, 질소 환경 하에 150℃에서 2시간 열처리하여 전계효과형 트랜지스터를 제조했다(도 2의 W가 50㎛, L이 4㎛인 하부 게이트형의 전계효과형 트랜지스터).
이 전계효과형 트랜지스터에 대하여, 실시예 1과 동일하게 평가했다. 측정 결과를 표 6에 나타낸다.
실시예 39 내지 61, 비교예 11 내지 18
원료인 산화인듐, 산화아연 및 X 원소의 산화물의 혼합비를, 표 6 내지 9에 나타내는 조성이 되도록 조제한 것 외에는, 실시예 31과 동일하게 하여 스퍼터링 타겟을 제조했다.
상기 스퍼터링 타겟을 사용하고, 성막 조건을 표 6 내지 9에 나타낸 바와 같이 변경한 것 외에는, 실시예 38과 동일하게 하여 전계효과형 트랜지스터를 제작하고, 평가했다.
한편, 스퍼터링 타겟의 제조시에 산화알루미늄 대신에 사용한 원료는 이하와 같다.
실시예 49: B2O3, 주식회사 고순도화학연구소사제, BBO06PB
실시예 50: Y2O3, 주식회사 고순도화학연구소사제, YYO03PB
실시예 51: Sc2O3, 주식회사 고순도화학연구소사제, SCO01PB
실시예 52: CeO2, 주식회사 고순도화학연구소사제, CEO05PB
실시예 53: Nd2O3, 주식회사 고순도화학연구소사제, NDO01PB
실시예 54: Sm2O3, 주식회사 고순도화학연구소사제, SMO01PB
실시예 55: Gd2O3, 주식회사 고순도화학연구소사제, GDO01PB
실시예 56: Tb2O3, 주식회사 고순도화학연구소사제, TBO02PB
실시예 57: Yb2O3, 주식회사 고순도화학연구소사제, YBO02PB
실시예 58에서는, 소스/드레인 전극을 형성한 후에, RF 마그네트론 스퍼터링으로 SiO2를 300nm 성막하여 보호층을 형성하여, 도 4에 나타내는 전계효과형 트랜지스터를 제작했다.
실시예 59에서는, 반도체층의 형성을 DC 스퍼터링으로 행했다. 타겟을 DC 마그네트론 스퍼터링 성막 장치(신코정기(주)(Shinko Seiki Co., Ltd.)제)에 장착하고, 유리 기판(코닝(Corning) 1737) 상에 반도체층을 성막했다.
여기서의 스퍼터링 조건으로서는, 기판 온도: 25℃, 도달 압력: 1×10-6Pa, 분위기 가스: Ar 99% 및 산소 1.0%, 스퍼터링 압력(전압): 2×10-1Pa, 투입 전력: 100W, 성막 시간: 8분간, S-T 거리: 100mm로 했다.
성막 전에, 챔버를 충분히 베이킹하여 도달 압력을 충분히 낮추고, 로드록을 이용하여 기판을 투입함으로써 성막시의 물 분압을 저감시켰다. 4중극 질량 분석기(Q-mass)로 스퍼터링 챔버 중의 H2O(물)를 분석하여 성막시의 물 분압을 측정한 바 1×10-6Pa 이하였다.
실시예 60에서는, SiO2 열산화막 부착 실리콘 기판을 사용했다. SiO2 열산화막의 두께는 100nm였다. 이 트랜지스터에서는, 게이트 절연막이 SiO2 열산화막이며, 실리콘 기판이 게이트 전극과 기판의 역할을 한다.
SiO2 열산화막 부착 실리콘 기판 상에 반도체층, 소스 전극 및 드레인 전극을 실시예 38과 동일하게 하여 형성했다.
Figure pct00006
Figure pct00007
Figure pct00008
Figure pct00009
한편, 비교예 17의 박막은 X선 흡수 분광법에 의해 구한 In-In의 평균 결합 거리가 0.325nm였다. 또한, 홀 효과를 이용하여 측정한 캐리어 농도와 활성화 에너지의 관계로부터 구한 비국재 준위의 에너지폭(E0)은 22meV였다.
[열처리 온도와 효과]
도 7에, 실시예 41, 61 및 비교예 14와 동일한 조성의 반도체층에 대하여 열처리 온도와 이동도의 관계를 나타냈다. 한편, 처리 시간은 2시간이다.
실시예 41의 조성으로는 150℃의 처리에서 이동도가 안정한 데 반하여, 실시예 61의 조성으로는 이동도를 안정시키는 데 300℃ 이상의 처리 온도가 필요하고, 비교예 14에서는 400℃ 이상에서 열처리하더라도 효과가 없음이 확인되었다.
산업상 이용가능성
본 발명의 전계효과형 트랜지스터는 논리 회로, 메모리 회로, 차동 증폭 회로 등의 집적 회로에 적용할 수 있다. 특히, 액정 디스플레이 또는 유기 EL 디스플레이를 구동시키는 스위칭 소자로서 사용할 수 있다.

Claims (11)

  1. In 원소 및 Zn 원소와,
    Zr, Hf, Ge, Si, Ti, Mn, W, Mo, V, Cu, Ni, Co, Fe, Cr, Nb, Al, B, Sc, Y 및 란타노이드류(La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu)로 이루어진 군으로부터 선택되는 1 이상의 원소 X를, 하기 (1) 내지 (3)의 원자비로 포함하는 복합 산화물로 이루어지는 반도체층을 갖는 전계효과형 트랜지스터.
    In/(In+Zn)=0.2 내지 0.8 (1)
    In/(In+X)=0.29 내지 0.99 (2)
    Zn/(X+Zn)=0.29 내지 0.99 (3)
  2. 제 1 항에 있어서,
    상기 원소 X가 Al, B, Sc, Y 및 란타노이드류(La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu)로 이루어진 군으로부터 선택되는 1 이상의 원소이고,
    복합 산화물로 이루어지는 반도체층이 원소 X를 하기 (2)'의 원자비로 포함하는 것을 특징으로 하는 전계효과형 트랜지스터.
    In/(In+X)=0.59 내지 0.99 (2)'
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 원소 X가 Al 또는 B인 전계효과형 트랜지스터.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 원소 X가 Sc 또는 Y인 전계효과형 트랜지스터.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 원소 X가 란타노이드류(La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu)인 전계효과형 트랜지스터.
  6. 제 1 항에 있어서,
    상기 원소 X가 Zr인 전계효과형 트랜지스터.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체층이 비정질막이고, 그의 전자 캐리어 농도가 1013 내지 1018/cm3이며, 밴드갭이 2.0 내지 6.0eV인 전계효과형 트랜지스터.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 반도체층이 비축퇴 반도체인 전계효과형 트랜지스터.
  9. In 원소 및 Zn 원소와,
    Zr, Hf, Ge, Si, Ti, Mn, W, Mo, V, Cu, Ni, Co, Fe, Cr, Nb, Al, B, Sc, Y 및 란타노이드류(La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu)로 이루어진 군으로부터 선택되는 1 이상의 원소 X를, 하기 (1) 내지 (3)의 원자비로 포함하는 복합 산화물로 이루어지는 반도체층용 타겟.
    In/(In+Zn)=0.2 내지 0.8 (1)
    In/(In+X)=0.29 내지 0.99 (2)
    Zn/(X+Zn)=0.29 내지 0.99 (3)
  10. 제 9 항에 있어서,
    상기 원소 X가 Al, B, Sc, Y 및 란타노이드류(La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu)로 이루어진 군으로부터 선택되는 1 이상의 원소이고,
    추가로, Sn, Ge, Si, Ti, Zr 및 Hf로 이루어진 군으로부터 선택되는 1 이상의 원소를 100 내지 10000원자ppm 포함하는 반도체층용 타겟.
  11. 제 9 항 또는 제 10 항에 기재된 타겟을 이용하여 DC 또는 AC 스퍼터링에 의해 반도체층을 성막하는 공정과,
    상기 반도체층을 70 내지 350℃에서 열처리하는 공정을 포함하는, 전계효과형 트랜지스터의 제조 방법.
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