JP5213458B2 - アモルファス酸化物及び電界効果型トランジスタ - Google Patents

アモルファス酸化物及び電界効果型トランジスタ Download PDF

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Description

本発明は、アモルファス（非晶質ともいう）酸化物、又はアモルファス酸化物を活性層に用いた電界効果型トランジスタに関する。また、当該トランジスタを用いた有機ＥＬや無機ＥＬを発光素子に利用した表示装置や、液晶を利用した表示装置に関する。
近年、アモルファス酸化物系半導体薄膜を用いた半導体素子が注目されている。該半導体薄膜は、低温で製膜でき、かつ光学バンドギャップが大きく可視光に対して光透過性がある等の特徴を有しているので、プラスチック基板やフィルムなどの基板上にフレキシブルな透明薄膜トランジスタ（ＴＦＴ）等を形成することが可能である。
一例として、特許文献１には、Ｚｎ−Ｏを主成分とした酸化物膜を活性層に利用したＴＦＴに関する技術が開示されている。
また、非特許文献１には、室温で形成されたインジウムと亜鉛とガリウムを含む非晶質酸化物膜を活性層に利用したＴＦＴに関する技術が開示されている。このＴＦＴは、Ｓ値が約２Ｖ／ｄｅｃａｄｅと比較的大きいものの、電界効果移動度が６〜９ｃｍ２／Ｖｓと高く、液晶やエレクトロルミネッセンス等を用いた平面ディスプレイ装置に望まれているアクティブマトリクスへの応用が期待されている。
また、非特許文献２には、室温で形成された酸化インジウムを主成分として用いた酸化物薄膜をＴＦＴのチャネル層（活性層）に用いることが開示されている。このＴＦＴでは、ゲート絶縁膜材料に依存して、電界効果移動度が１０〜１４０ｃｍ２／Ｖｓ、Ｓ値が０．０９〜５．６Ｖ／ｄｅｃａｄｅの値を示している。
また、特許文献２には、室温で形成されたインジウムと亜鉛とガリウムを含むアモルファス酸化物膜を活性層に利用したＴＦＴにおいて、活性層にＬｉ、Ｎａ、Ｍｎ、Ｎｉ、Ｐｄ、Ｃｕ、Ｃｄ、Ｃ、Ｎ、Ｐ等の不純物を添加することに関する技術が開示されている。このように、活性層中に不純物元素を添加することにより、キャリア密度が制御され、結果、電流オン・オフ比の大きなＴＦＴが得られるとされている。
特開２００２−７６３５６号公報 特開２００６−１６５５２９号公報 Ｎａｔｕｒｅ ＶＯＬ４３２、２５ Ｎｏｖｅｍｂｅｒ ２００４（４８８−４９２） Ｊｏｕｒｎａｌ ｏｆ Ｎｏｎ−Ｃｒｙｓｔａｌｌｉｎｅ Ｓｏｌｉｄｓ ３５２（２００６）２３１１
しかしながら、本発明者らの知見によれば、非特許文献１のＴＦＴでは、活性層に用いた非晶質酸化物膜の主要構成金属元素の原子組成比率によってＴＦＴ特性が大きく変わるという問題がある。
また、特許文献２のＴＦＴでは、主要構成金属元素の原子組成比率を変えたときの不純物添加の効果が明らかにされていない。
また、非特許文献２に関して、本発明者らの知見によれば、室温で形成されたＩｎ−Ｏ膜は、対環境安定性が低く、大気中に放置すると抵抗率が大きく変化してしまう。例えば、気温２０℃、湿度５０％の大気中に１ヶ月放置した場合、１桁〜２桁の抵抗率の減少が観測される。さらに、上記抵抗率の減少は、特許文献１に記載のＺｎ−Ｏを主成分として用いた酸化物半導体においても、同様に観測される。
本発明は、上記課題に鑑みてなされたものであり、電界効果移動度やＳ値などのトランジスタ特性及び対環境安定性に優れ、かつ原子組成率マージン（設計自由度）の大きなアモルファス酸化物及び電界効果型ＴＦＴを提供することを目的とする。
本発明は、アモルファス酸化物であって、Ｉｎ、Ｚｎ及びＳｎのうち少なくとも一つの元素と、Ｍｏと、を少なくとも含み、前記アモルファス酸化物中の全金属原子数に対するＭｏの原子組成比率が０．１原子％以上５原子％以下であることを特徴とする。
また、本発明は、ドレイン電極、ソース電極、ゲート電極、活性層、ゲート絶縁膜より少なくともなる電界効果型トランジスタであって、前記活性層が前記アモルファス酸化物であることを特徴とする。
また、本発明は、表示素子の電極に、前記電界効果型トランジスタのソース電極又はドレイン電極が接続されてなることを特徴とする表示装置である。
本発明の実施形態によれば、半導体特性に優れたアモルファス酸化物を得ることができる。また、電界効果移動度やＳ値などのトランジスタ特性に優れ、かつ対環境安定性に優れた電界効果トランジスタを提供することができる。さらには、構成原子（特に金属原子）の原子組成比率に依るトランジスタ特性の変化が少ない、原子組成比率マージン（設計自由度）の大きな電界効果型トランジスタを提供することができる。
まず、本発明者らが得た本発明に関する知見について説明する。
非特許文献１には、Ｉｎ：Ｇａ：Ｚｎ＝１．１：１．１：０．９（原子％）の原子組成比率を有するアモルファス酸化物をＴＦＴの活性層に用いる技術が記載されている。
そこで本発明者らがスパッタリング法によりＩｎ−Ｇａ−Ｚｎ−Ｏ膜を室温で形成し、そのトランジスタ特性を評価したところ、Ｇａの原子組成比率を小さくすることで、初期特性に優れたトランジスタを得ることができることがわかった。特に、酸化物薄膜にＧａが含まれない場合、電界効果移動度が大きく、かつＳ値の小さなトランジスタを得ることができることがわかった。ここで、本発明において上記Ｓ値とは、ドレイン電圧一定で、ドレイン電流を１桁変化させるサブスレショルド領域でのゲート電圧値を意味する。
一方、Ｇａの原子組成比率を小さくすることで、ＩｎとＺｎの原子組成比率の設計範囲（トランジスタに適用しうる原子組成比率範囲）が小さくなるという問題もわかった。例えば、ＩｎとＧａとＺｎに対するＧａの原子組成比率Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ）が３０原子％のときには、ＩｎとＺｎに対するＩｎの原子組成比率Ｉｎ／（Ｉｎ＋Ｚｎ）が１５原子％以上６５原子％以下の範囲で、良好なトランジスタ動作を示す。一方、Ｇａが０原子％のときには、良好なトランジスタ動作を示したＩｎとＺｎに対するＩｎの原子組成比率の範囲は３０原子％以上５５原子％以下となり、範囲が狭くなる。なお、上記以外の原子組成比率の範囲では、負ゲートバイアス印加時においても比較的大きな電流が流れてしまうといった現象が生じ、１０５以上の電流オン／オフ比は得られない。
また、Ｇａ原子組成比率によって、酸化膜自体の耐環境安定性が変化する。酸化膜を大気中に静置したときの抵抗率の経時変化は、膜中の前記Ｇａ原子組成比率が大きくなるに伴って小さくなる。すなわち、ＴＦＴ特性に関しては、Ｇａ原子組成比率が少ないほうが好ましいが、環境安定性に関してはＧａ原子組成比率が大きいほうが好ましい。
そこで、本発明者らは、良好な特性と環境安定性を両立した酸化物半導体を実現するために、Ｉｎ−Ｚｎ−Ｏ膜に各種元素を添加し、そのトランジスタ特性及び抵抗率の経時変化の測定を行った。その結果、Ｍｏを特定の原子組成比率となるように添加することで、Ｉｎ−Ｚｎ−Ｏと同程度のトランジスタ特性を維持したまま、耐環境安定性が向上することを見出した。
図１はＩｎ−Ｚｎ−Ｏ膜を、気温２０℃、湿度５０％の大気中に放置した場合の抵抗率の経時変化を示したグラフである。Ｍｏを添加していないＩｎ−Ｚｎ−Ｏでは成膜直後より抵抗率の減少が観測される。特に、Ｉｎ原子組成比率が、５５原子％以上、及び３０原子％以下の原子組成比率の範囲では、耐環境安定性が低く、その原子組成比率によっては抵抗率が約１桁から３桁減少する。この原因は明らかではないが、膜の抵抗率が大きく減少していることから、膜中に過剰なキャリアが生成されているものと考えられる。
一方、Ｍｏを微量添加したＩｎ−Ｚｎ−Ｏ膜ではその原子組成比率に依らず、１ヶ月放置した後も抵抗率の変化は殆ど観測されない。図２は１ヶ月静置後における抵抗率を異なる原子組成比率に対しプロットしたものである。
また、微量のＭｏを添加することで、ＩｎとＺｎの原子組成比率に対してのトランジスタの設計範囲（トランジスタに適用しうる原子組成比率範囲）が大きくなることもわかった。特に、ＩｎとＺｎに対するＩｎの原子組成比率が３０原子％以上８０原子％以下の範囲で、良好なトランジスタ動作を示すことがわかった。
本発明者の検討により、酸化物半導体の抵抗率が高い程、オフ電流が低く、ゲート電圧非印加時には電流が流れない、いわゆる「ノーマリーオフ特性」を示すことがわかっている。したがって、上述のＭｏ添加による組成設計範囲の拡大は、耐環境安定性の低かったＩｎ−ｒｉｃｈ領域（Ｉｎ：５５原子％以上）での抵抗経時変化（低抵抗化）が抑制されたことが原因の一つと考えられる。
また、本発明者らの実験によると、Ｉｎ、Ｚｎ又はＳｎの少なくとも一つの元素を含むアモルファス酸化物は、比較的高いキャリア移動度が得られる一方、抵抗の経時変化が大きいことがわかっている。そこで、上述の知見を基に、Ｉｎ、Ｚｎ又はＳｎのうち少なくとも一つの元素を含むアモルファス酸化物薄膜にＭｏを添加する実験を行った。結果、微量のＭｏを添加することで、比較的高いキャリア移動度を維持したまま、抵抗の経時変化を抑制できることがわかった。
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
図３に本実施形態のＴＦＴ素子構造の模式図を示す。該ＴＦＴはゲート電極１５上にゲート絶縁膜１４を設け、ゲート絶縁膜１４上にソース電極１２、ドレイン電極１３を設けることにより構成される。ゲート電極１５はリンドープＳｉのように、基板を兼ねたものでもよく、ガラス等の基板上に形成されていてもよい。
本実施形態に適用できる半導体素子の構成は、このような逆スタガ型（ボトムゲート型）構造のＴＦＴに限らず、図４に示すように、例えば活性層の上にゲート絶縁膜とゲート電極を順に備えるスタガ構造（トップゲート型）のＴＦＴでもよい。
ＴＦＴの活性層（チャネル層）１１には、前述したように、Ｉｎ、Ｚｎ及びＳｎのうち少なくとも一つの元素を含み、かつ微量のＭｏを含むアモルファス酸化物を適用する。特に、アモルファス酸化物中の全金属原子数に対するＭｏの原子組成比率が０．１原子％以上のとき、アモルファス酸化物の抵抗率の経時変化が抑制されるので、該酸化物をＴＦＴの活性層に用いることによって経時安定性に優れたＴＦＴを得ることができる。
図５は、膜中Ｍｏ原子組成比率を変えて、抵抗率の変化の大きさをプロットしたグラフである。具体的には、異なるＭｏ原子組成比率で形成したアモルファス酸化物の成膜直後の抵抗率を、大気中に１ヶ月静置した後の抵抗率で除した値を示している。図５より、Ｍｏ原子組成比率が０．１原子％以上のアモルファス酸化物からなる膜では、抵抗率の変化が殆どないことがわかる。
一方、本発明者らの検討によると、全金属原子数に対するＭｏの原子組成比率が大きすぎる場合、高いキャリア移動度を有する膜を得ることが困難になり、結果として良好なＴＦＴ特性が得られなくなることがわかった。具体的には、全金属原子数に対するＭｏの原子組成比率が３原子％を超えると、電流オン／オフ比が５桁未満、さらに５原子％を超えると電流オン／オフ比が３桁未満となる。このため、全金属原子数に対するＭｏの原子組成比率の範囲は、好ましくは０．１原子％以上５原子％以下、より好ましくは０．１原子％以上３原子％以下である。
ここで、電流オン／オフ比はトランスファ特性における、最も大きなソース・ドレイン電極間の電流（Ｉｄ）と、最も小さなＩｄの値の比から求めることができる。また、トランスファ特性の結果から、√Ｉｄ―Ｖｇのグラフを作製し、この傾きから電界効果移動度を導いている。
また、上記アモルファス酸化物がＩｎ及びＺｎを含んでいる場合、電界効果移動度が大きく、またサブスレショルド領域の立ち上がり特性に優れたＳ値の小さなＴＦＴを得ることができる。本発明者らの検討によると、特にＩｎを多く含んだ膜では高電界効果移動度、Ｚｎを多く含んだ膜ではＳ値の小さなＴＦＴを得ることができることがわかっており、任意の組成を選択することで、所望の特性を有したトランジスタを得ることができる。しかし、全金属原子数に対するＺｎの原子組成比率が７０原子％より大きくなると、膜は多結晶となってしまい、膜の表面粗さが大きくなる。このような酸化物薄膜をＴＦＴ活性層に用いた場合、界面特性が低下するため、電界効果移動度が低下し、Ｓ値も大きくなってしまう。したがって、全金属原子数に対するＺｎ原子組成比率は、７０原子％以下が好ましい。Ｚｎ原子組成比率の下限値については、本発明の効果が得られる限り特に制限はないが、本発明者らの知見によれば７０原子％が好ましい。
なお、上記酸化物材料は、他の特性に悪影響を与えない範囲でＧａを含有していてもよい。Ｇａが含まれている場合、Ｇａの組成比によって膜の光学特性を制御することができるというメリットがある。具体的には、Ｇａを膜中に導入することで禁制帯エネルギー幅が大きくなるため、可視光に対して透明性の高いアモルファス酸化物を得ることができる。
また、上記酸化物には、Ｇａ以外にも、キャリア移動度、キャリア濃度、禁制帯エネルギー幅といった膜特性に実質的に影響を及ぼさない程度の不純物を含んでもよい。
ソース電極１２、ドレイン電極１３及びゲート電極の材料は、良好な電気伝導性とチャネル層への電気接続を可能とするものであれば特に制限はない。例えば、リンドープされたシリコン基板のように、ゲート電極と基板を兼ねたものでもよい。また、錫ドープされた酸化インジウム膜、酸化亜鉛などの透明導電膜や、金、プラチナ、アルミ、ニッケル、モリブデンなどの金属膜を用いることもできる。本発明者らの検討によると、モリブデンをソース・ドレイン電極に用いた場合、特に良好なＴＦＴ特性が得られることがわかった。これは活性層と電極に同じ元素が用いられているため、密着性及び電気コンタクト性が向上したことによるものと考えられる。また、活性層と電極との間、及びゲート電極とゲート絶縁膜との間に配置されている、密着性向上のためのチタン、ニッケル、クロム等からなる密着層１６はあってもなくてもよい。
ゲート絶縁膜１４としては、一般的に用いられているシリコン酸化膜、シリコン窒化膜、シリコン酸窒化の他に、誘電率の高いアルミナやイットリア、あるいはこれらを積層した膜のいずれを用いてもよい。
上記の各膜が形成される基板１０としては、熱処理条件等にもよるが、ガラス基板、金属基板、プラスチック基板、プラスチックフィルムなどを用いることができる。
本発明のＴＦＴ活性層の作成方法としては、まず、ガラス基板、プラスチック基板、ＰＥＴフィルム、Ｓｉ基板等の基板を用意する。次いで、スパッタ法、パルスレーザー蒸着法、及び電子ビーム蒸着法の気相法、若しくはそれらの組み合わせなどにより酸化物半導体を形成する。このとき、所望の電気抵抗率に応じて、気相中にＯ２などを導入する。
また、本発明者らの検討によると、酸化物半導体薄膜を活性層に適用したＴＦＴにおいては、電気抵抗率が約１Ωｃｍ〜１００ｋΩｃｍの半絶縁性の酸化膜を適用すると、特に良好なＴＦＴ特性が得られることがわかった。例えば、電気抵抗率にして１Ωｃｍ以下の場合、ＴＦＴの電流オン・オフ比を大きくすることができない。極端な場合には、ゲート電圧の印加によっても、ソース・ドレイン電極間の電流がオン・オフせず、トランジスタ動作を示さない。一方で、電気抵抗率にして１００ｋΩｃｍ以上となると、オン電流を大きくすることができなくなる。極端な場合には、ゲート電圧の印加によっても、ソース・ドレイン電極間の電流がオン・オフせず、トランジスタ動作を示さない。
通常、酸化物の電気抵抗率や電子キャリア濃度を制御するためには、成膜時の酸素分圧を制御することで行う。すなわち、酸素分圧を制御することで、主として薄膜中の酸素欠損量を制御し、これにより電子キャリア濃度を制御する。スパッタリング法により成膜した場合、典型的には０．００１Ｐａから０．０１Ｐａ程度の導入酸素分圧で成膜することで、半絶縁性の薄膜を得ることができる。
また、上記工程後、作製された酸化物に対して熱処理を行うことも好ましい。熱処理温度の上限は適宜設定できるが、基板の熱変形が生じるガラス転移温度よりも低いことが好ましい。例えば、ガラス基板では４５０℃以下、プラスチック基板の場合では２００℃以下で熱処理することが好ましい。これにより、酸化膜の電気的特性が安定し、さらに信頼性の高い半導体素子を実現することができる。効果的に熱処理を行うには、酸素、窒素、水蒸気、二酸化炭素、オゾン、窒素酸化物のいずれかを含む雰囲気中の温度を１５０℃以上（温度の上限は使用する基板によって前記範囲に調整する）として熱処理を行うのがよい。これにより、ＴＦＴのオフ電流をさらに小さく出来、また界面特性が向上するため、Ｓ値を小さくできるという効果がある。
これより、本発明の実施形態のＴＦＴ特性について説明する。
まず、トランジスタ動作特性の評価指標について説明する。図６に本実施形態の薄膜トランジスタの典型的な特性を示す。ソース・ドレイン電極間に、６Ｖ程度の電圧Ｖｄを印加したとき、ゲート電圧Ｖｇを−３Ｖ〜１０Ｖの間でスイッチすることで、ソース・ドレイン電極間の電流Ｉｄを制御する（オン・オフする）ことができる。
トランジスタ特性の評価項目としては、さまざまなものがあるが、例えば、電界効果移動度、電流オン／オフ比などが上げられる。電界効果移動度は、線形領域や飽和領域の特性から求めることができる。例えば、トランスファ特性の結果から、√Ｉｄ―Ｖｇのグラフを作製し、この傾きから電界効果移動度を導く方法が挙げられる。本明細書では特に説明のない限り、この手法で評価している。電流オン／オフ比は、トランスファ特性における、最も大きなＩｄと、最も小さなＩｄの値の比から求めることができる。
本実施形態のＴＦＴでは、従来のＩｎ−Ｇａ−Ｚｎ−Ｏを活性層に用いたＴＦＴ（電界移動度：約６〜９ｃｍ２／Ｖｓ、S値：約２Ｖ／ｄｅｃａｄｅ）と比較して、電界効果移動度が高く、Ｓ値が小さいことがわかる。また、金属元素の原子組成比率の設計範囲（トランジスタに適用しうる原子組成比率範囲）が大きい。具体的には、図８に示すように、Ｍｏ添加Ｉｎ−Ｚｎ−Ｏを活性層に用いたＴＦＴの場合、Ｉｎ／（Ｉｎ＋Ｚｎ）で表されるＩｎの原子組成比率が３０原子％以上８０原子％以下の範囲で、１０５以上の電流オン／オフ比が得られる。本発明者らの知見によれば、酸化物半導体の抵抗率が高い程、オフ電流が低くなる。したがって、上述のＭｏ添加による組成設計範囲の拡大は、耐環境安定性の低かったＩｎ−ｒｉｃｈ領域（Ｉｎ：４５原子％以上）及びＺｎ−ｒｉｃｈ領域（Ｉｎ：３５原子％以下）での抵抗経時変化（低抵抗化）が抑制されたことが原因の一つと考えられる。また、Ｉｎが３０原子％以下の組成では、オン電流が大きく低下することが観測されており、結果、電流オン／オフ比が小さくなっている。このとき、膜が多結晶化していることから、上記オン電流の低下は界面特性の低下に起因する電界効果移動度の低下が原因と考えられる。
一方、従来のＩｎ−Ｏを用いたＴＦＴでは、移動度が高いものの、対環境安定性が低いという特徴があったが、本実施形態のＴＦＴでは作製直後と１ヶ月間大気中に静置した後とでＴＦＴ特性の変化は小さく、常に安定して優れた特性を示す。
本実施形態の電界効果型トランジスタの出力端子であるドレイン電極に、有機又は無機のエレクトロルミネッセンス（ＥＬ）素子、液晶素子等の表示素子の電極に接続することで表示装置を構成することができる。以下に、表示装置の断面図を用いて具体的な表示装置構成の例を説明する。
例えば、図１０に示すように、基体１１１上に、活性層（チャネル層）１１２と、ソース電極１１３と、ドレイン電極１１４とゲート絶縁膜１１５と、ゲート電極１１６から構成される電界効果型トランジスタを形成する。そして、ドレイン電極１１４に、層間絶縁層１１７を介して電極１１８が接続されており、電極１１８は発光層１１９と接し、さらに発光層１１９が電極１２０と接している。かかる構成により、発光層１１９に注入する電流を、ソース電極１１３からドレイン電極１１４に活性層１１２に形成されるチャネルを介して流れる電流値によって制御することが可能となる。したがって、これを電界効果型トランジスタのゲート電極１１６の電圧によって制御することができる。ここで、電極１１８、発光層１１９、電極１２０は無機若しくは有機のエレクトロルミネッセンス素子を構成する。
あるいは、図１１に示すように、ドレイン電極１１４が延長されて電極１１８を兼ねており、これを高抵抗膜１２１、１２２に挟まれた液晶セルや電気泳動型粒子セル１２３へ電圧を印加する電極１１８とする構成を取ることもできる。液晶セルや電気泳動型粒子セル１２３、高抵抗層１２１及び１２２、電極１１８、電極１２０は表示素子を構成する。これら表示素子に印加する電圧を、ソース電極１１３からドレイン電極１１４に活性層１１２に形成されるチャネルを介して流れる電流値によって制御することが可能となる。したがって、これをＴＦＴのゲート電極１１６の電圧によって制御することができる。ここで表示素子の表示媒体が流体と粒子を絶縁性被膜中に封止したカプセルであるなら、高抵抗膜１２１、１２２は不要である。
上述の２例において薄膜トランジスタとしては、スタガ構造（トップゲート型）の構成で代表させたが、本発明は必ずしも本構成に限定されるものではない。例えば、薄膜トランジスタの出力端子であるドレイン電極と表示素子の接続が位相幾何的に同一であれば、コプレナー型等他の構成も可能である。
また、上述の２例においては、表示素子を駆動する一対の電極が、基体と平行に設けられた例を図示したが、本実施形態は必ずしも本構成に限定されるものではない。例えば、薄膜トランジスタの出力端子であるドレイン電極と表示素子の接続が位相幾何的に同一であれば、いずれかの電極若しくは両電極が基体と垂直に設けられていてもよい。
ここで、表示素子を駆動する一対の電極が、基体と平行に設けられた場合、表示素子がＥＬ素子若しくは反射型液晶素子等の反射型表示素子ならば、いずれかの電極が発光波長若しくは反射光の波長に対して透明であることが求められる。あるいは、透過型液晶素子等の透過型表示素子ならば、両電極とも透過光に対して透明であることが求められる。
さらに、本実施形態の薄膜トランジスタでは、全ての構成体を透明にすることも可能であり、これにより、透明な表示素子を形成することもできる。また、軽量可撓で透明な樹脂製プラスチック基板など低耐熱性基体の上にも、かかる表示素子を設けることができる。
次に、ＥＬ素子（ここでは有機ＥＬ素子）と電界効果型トランジスタを含む画素を二次元状に複数配置した表示装置について図１２を用いて説明する。
図１２において、有機ＥＬ層２０４を駆動するトランジスタ２０１、及び画素を選択するトランジスタ２０２が示されている。また、コンデンサ２０３は選択された状態を保持するためのものであり、共通電極線２０７とトランジスタ２０２のソース部分との間に電荷を蓄え、トランジスタ２０１のゲートの信号を保持している。画素選択は走査電極線２０５と信号電極線２０６により決定される。
より具体的に説明すると、画像信号がドライバ回路（不図示）から走査電極２０５を通してゲート電極へパルス信号で印加される。それと同時に、別のドライバ回路（不図示）から信号電極２０６を通してやはりパスル信号でトランジスタ２０２へと印加されて画素が選択される。そのときトランジスタ２０２がＯＮとなり信号電極線２０６とトランジスタ２０２のソースの間にあるコンデンサ２０３に電荷が蓄積される。これによりトランジスタ２０１のゲート電圧が所望の電圧に保持されトランジスタ２０１はＯＮになる。この状態は次の信号を受け取るまで保持される。トランジスタ２０１がＯＮである状態の間、有機ＥＬ層２０４には電圧、電流が供給され続け発光が維持されることになる。
この図１２の例では１画素にトランジスタ２ヶコンデンサー１ヶの構成であるが、性能を向上させるためにさらに多くのトランジスタ等を組み込んでもよい。
以下、実施例を用いて本発明をさらに説明するが、本発明は下記の例に限定されない。
（実施例１）
本発明に係わるＴＦＴ素子の第１の実施例を、図４を用いて説明する。
本実施例ではゲート電極１５としてＩＴＯを用い、ゲート絶縁膜１４には約１５０ｎｍのシリコン酸化膜を用いていた。また、基板にはガラス基板を用い、このガラス基板上に活性層１１として、Ｍｏ添加したＩｎ−Ｚｎ−Ｏ膜を形成した。
なお、本実施例においては、活性層の原子組成比率依存性を検討するために、成膜にコンビナトリアル法を用いた。すなわち、スパッタ法により様々な組成を有する酸化物の薄膜を一度に一枚の基板上に作製する手法を用いて検討した。ただし、この手法を必ずしも用いる必要はない。所定の組成の材料源（ターゲット）を用意してアモルファス酸化物からなる薄膜を形成してもよいし、複数のターゲットのそれぞれへの投入パワーを制御することで、所望の組成の薄膜を形成してもよい。
Ｍｏ添加Ｉｎ−Ｚｎ−Ｏ膜の製膜は、３元斜入射スパッタ装置を用いて行った。ターゲットは基板に対し斜め方向に配置されており、基板面上の膜の組成がターゲットからの距離の差により変化するため、基板面内にわたり３元系元素の広い組成分布がついた薄膜を得ることができる。ターゲット（材料源）としては、ＺｎＯ組成を有する２インチ焼結体、Ｉｎ２Ｏ３組成を有する２インチ焼結体、及びＭｏＯ３組成を有する２インチ焼結体（それぞれ純度９９．９％）を用いた。投入ＲＦパワーは、それぞれＺｎＯが４５Ｗ、Ｉｎ２Ｏ３が３５Ｗ、ＭｏＯ３が１１Ｗであった。なお、ターゲットと基板との距離は約７〜１２ｃｍ、成膜時の基板温度は２５℃とした。Ｍｏ添加Ｉｎ−Ｚｎ−Ｏ膜は、４×１０−１Ｐａのアルゴン酸素混合ガス雰囲気中で成膜され、導入酸素分圧は６×１０−３Ｐａとした。
その後、スパッタリング法を用いて、酸化物半導体活性層に近い側から、約１５０ｎｍの膜厚を有するＩＴＯ層を成膜し、フォトリソグラフィ法とリフトオフ法により、ソース電極１２及びドレイン電極１３を形成した。最後に、ゲート絶縁膜１４として用いるＳｉＯ２膜をＲＦスパッタリング法により約２００ｎｍの膜厚となるまで成膜し、その上に約１５０ｎｍの厚みを有するＩＴＯを成膜し、フォトリソグラフィ法とリフトオフ法によりゲート電極１５を形成した。チャネル長は１０μｍで、チャネル幅は１５０μｍであった。
次に、上記方法で作製されたＴＦＴに対し、３００℃の大気雰囲気中で１時間熱処理を行った。最終的に得られたＭｏ添加Ｉｎ−Ｚｎ−Ｏ膜酸化膜について段差計で測定を行ったところ、膜厚は約２５ｎｍであった。また、蛍光Ｘ線分析によりＩｎとＺｎの総原子数に対するＩｎの原子組成比率Ｉｎ／（Ｚｎ＋Ｉｎ）は１５〜８０原子％で、ＩＣＰ発光分光分析により全金属原子数に対するＭｏの原子組成比率Ｍｏ／（Ｉｎ＋Ｚｎ＋Ｍｏ）は約０．１〜７原子％であることがわかった。
また、膜面に入射角０．５度の条件でＸ線回折を測定したところ、Ｚｎ原子組成比率（Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｍｏ））が７０原子％以下のとき、明瞭な回折ピークは検出されず、作製した膜はアモルファスであることが確認された。一方、Ｚｎの原子組成比率Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｍｏ）が７０原子％以上では、ＺｎｋＩｎ２Ｏｋ＋３の回折ピークが検出され、作製した膜は結晶化していることが確認された。
（比較例１）
活性層を除いては上記実施例１と同様の構成とした。本比較例では活性層１１として、Ｍｏ添加していないＩｎ−Ｚｎ−Ｏ膜を形成した。なお、本比較例においても、活性層の材料の原子組成比率依存性を検討するために、成膜にコンビナトリアル法を用いた。
Ｉｎ−Ｚｎ−Ｏ膜は４×１０−１Ｐａのアルゴン酸素混合ガス雰囲気中で成膜され、導入酸素分圧は６×１０−３Ｐａとした。その他の成膜条件は、上記実施例１と同様とした。最終的に得られた酸化膜について段差計で測定を行ったところ、膜厚は約２５ｎｍであった。また、蛍光Ｘ線分析を行ったところ、Ｉｎの原子組成比率Ｉｎ／（Ｚｎ＋Ｉｎ）は１５〜８０原子％であった。膜中のＭｏ量に関しては、ＩＣＰ発光分光分析を用いて評価を行ったところ、検出限界以下であることがわかった。
また、膜面に入射角０．５度の条件でＸ線回折を測定したところ、Ｚｎの原子組成比率Ｚｎ／（Ｉｎ＋Ｚｎ）が７０原子％以上のとき、明瞭な回折ピークは検出されなかったので、作製した膜はアモルファスであることが確認された。一方、Ｚｎの原子組成比率Ｚｎ／（Ｉｎ＋Ｚｎ）が７０原子％以下では、ＺｎｋＩｎ２Ｏｋ＋３の回折ピークが検出され、作製した膜は結晶化していることが確認された。
（比較例２）
活性層を除いては上記実施例１と同様の構成とした。本比較例では活性層１１として、Ｍｏ添加したＩｎ−Ｚｎ−Ｏ膜を形成したが、全金属元素数に対するＭｏの原子組成比率を０．０１〜０．０５原子％とした。なお、本比較例においても、活性層の材料の原子組成比率依存性を検討するために、成膜にコンビナトリアル法を用いた。
ターゲット（材料源）としては、ＺｎＯ組成を有する２インチ焼結体、Ｉｎ２Ｏ３組成を有する２インチ焼結体、及びＭｏＯ３組成を有する２インチ焼結体（それぞれ純度９９．９％）を用いた。投入ＲＦパワーは、それぞれＺｎＯが８０Ｗ、Ｉｎ２Ｏ３が６０Ｗ、ＭｏＯ３が５Ｗとした。なお、ターゲットと基板との距離は約７〜１２ｃｍ、成膜時の基板温度は２５℃とした。Ｍｏ添加Ｉｎ−Ｚｎ−Ｏ膜は、４×１０−１Ｐａのアルゴン酸素混合ガス雰囲気中で成膜され、導入酸素分圧は６×１０−３Ｐａとした。その他の成膜条件は、上記実施例１と同様とした。最終的に得られた酸化膜について段差計で測定を行ったところ、膜厚は２５ｎｍであった。また、蛍光Ｘ線分析を行ったところ、Ｉｎの原子組成比率Ｉｎ／（Ｚｎ＋Ｉｎ）は１５〜８０原子％であった。膜中のＭｏ量に関しては、ＩＣＰ発光分光分析を用いて評価を行ったところ、全金属原子数に対するＭｏの原子組成比率Ｍｏ／（Ｉｎ＋Ｚｎ＋Ｍｏ）が、約０．０１〜０．０５原子％であることがわかった。
また、膜面に入射角０．５度の条件でＸ線回折を測定したところ、Ｚｎの原子組成比率Ｚｎ／（Ｉｎ＋Ｚｎ）が７０原子％以上のとき、明瞭な回折ピークは検出されず、作製した膜はアモルファスであることが確認された。一方、Ｚｎの原子組成比率Ｚｎ／（Ｉｎ＋Ｚｎ）が７０原子％以下では、ＺｎｋＩｎ２Ｏｋ＋３の回折ピークが検出され、作製した膜は結晶化していることが確認された。
（実施例１と、比較例１及び２の比較評価）
実施例１で得られたＭｏ添加Ｉｎ−Ｚｎ−Ｏ活性層について、光吸収スペクトルの解析を行った。すると、上記Ｍｏ添加酸化膜の禁制帯エネルギー幅は、Ｉｎの原子組成比率に依存して約２．７〜２．９ｅＶの値を示しており、比較例１のＩｎ−Ｚｎ−Ｏ膜及び比較例２のＭｏ添加Ｉｎ−Ｚｎ−Ｏ膜とほぼ同程度の値を示していた。
次に、Ｍｏ添加したＩｎ−Ｚｎ−Ｏ膜の経時安定性を調べるため、実施例１及び比較例１、２で作製した酸化膜を気温２０℃、湿度５０％の大気中に静置し、抵抗率の時間変化を測定した。比較例１及び２の酸化膜では、１ヶ月静置後にはＩｎとＺｎ原子組成比率に依存して、約１〜２桁の抵抗率の低下が観測されたが、実施例１のＭｏ添加Ｉｎ−Ｚｎ−Ｏ膜では抵抗率の変化は観測されず、耐環境安定性に優れていることがわかった。図７は実施例１及び比較例１、２で得られた酸化膜について、Ｉｎの原子組成比率Ｉｎ／（Ｚｎ＋Ｉｎ）が５０原子％における、抵抗率の経時変化を示したものである。
以上のように、適切な量のＭｏをＩｎ−Ｚｎ−Ｏ膜に添加することにより、耐環境安定性を有した半導体を実現することができる。
また、実施例１において、良好なトランジスタ特性が得られたのは、全金属組成比に対するＭｏの原子組成比率が５原子％以下のときであった。図９に、Ｉｎの原子組成比率Ｉｎ／（Ｚｎ＋Ｉｎ）が５０原子％のときの、異なるＭｏ組成比に対するＴＦＴの電流オン／オフ比を示す。全金属組成比に対するＭｏの原子組成比率が５原子％以下の場合、Ｉｎ及びＺｎの組成比に依らず、電流オン／オフ比で３桁以上の値を得ることができた。また、最も良好なトランジスタ特性が得られたのは、全金属原子数に対するＭｏの原子組成比率が約０．１〜３原子％で、Ｉｎ／（Ｚｎ＋Ｉｎ）で表されるＩｎの原子組成比率が約３０〜８０原子％のときであった。このとき、図８に示すように、１０５以上の電流オン／オフ比が得られている。一方、Ｉｎが３０原子％以下の組成では、オン電流が大きく低下することが観測されており、結果、電流オン／オフ比が小さくなっている。このとき、膜が多結晶化していることから、上記オン電流の低下は界面特性の低下に起因する電界効果移動度の低下が原因と考えられる。図６は、全金属原子数に対するＭｏの原子組成比率が約０．１〜３原子％、Ｉｎ／（Ｚｎ＋Ｉｎ）で表されるＩｎの原子組成比率が約３０〜８０原子％の組成範囲で得られたＴＦＴ素子を室温下で測定した実験結果である。そこでは、Ｖｄ＝６ＶにおけるＩｄ−Ｖｇ特性（トランスファ特性）が示されている。上記組成範囲内では金属組成比に依存せず、ほぼ同様の特性が得られ、例えばオン電流は、Ｖｇ＝１０ＶにおいてＩｄ＝５×１０−４Ａ程度の大きな電流が流れていることがわかった。オフ電流はＩｄ＝８×１０−１３Ａ程度でしきい電圧は１．５Ｖ程度であった。出力特性から電界効果移動度を算出したところ、飽和領域において１５ｃｍ２／Ｖｓ程度の値が得られた。また、Ｓ値は０．３Ｖ／ｄｅｃ程度であった。
一方、比較例１及び２で作製したＴＦＴ素子の特性は、酸化膜中のＩｎとＺｎの組成比によって大きく変化することがわかった。最も良好なトランジスタ特性が得られたのは比較例１、２ともにＩｎ／（Ｚｎ＋Ｉｎ）で表されるＩｎの原子組成比率が約４０原子％のときであった。そのとき、移動度及びＳ値は、それぞれ約１６ｃｍ２／Ｖｓと１７ｃｍ２／Ｖｓ、約０．１６Ｖ／ｄｅｃと−０．２Ｖ／ｄｅｃの値を示していた。しかし、Ｉｎ原子組成比率の増加にともなうオフ電流の増加が観測され、Ｉｎ／（Ｚｎ＋Ｉｎ）で表されるＩｎの原子組成比率が５５原子％を超えたあたりで、電流オン／オフ比が３桁未満になってしまうことがわかった。このように、比較例１及び２のＴＦＴではＩｎとＺｎの原子組成比率に対しての原子組成比率の設計範囲（トランジスタに適用しうる原子組成比率範囲）が小さいことがわかった。図８は実施例１及び比較例１について、ＴＦＴ電流オン・オフ比をプロットしたものである。なお、図８の実施例１のグラフは全金属組成比に対するＭｏの組成比が０．１原子％のときに得られたデータを用いている。この図からも明らかなように、実施例１の電流オン・オフ比は、比較例１と比較して、非常に安定している。
次に、ＴＦＴ素子の経時安定性を調べるため、気温２０℃、湿度５０％の大気中に静置し、ＴＦＴ特性の時間変化を測定した。結果、実施例１で作製したＴＦＴでは、１ヶ月静置した後も特性の変化は見られず、耐環境安定性に優れていることがわかった。一方、比較例１及び２で作製したＴＦＴでは、ＩｎとＺｎの原子組成比率に依存して、しきい電圧が０．５Ｖから２Ｖ程度負側へ変化した。さらに、Ｉｎ−ｒｉｃｈの領域ではオフ電流の増加も観測され、結果として、電流オン・オフ比が１〜２桁減少低下することがわかった。
以上のように、適切な量のＭｏを添加したＩｎ−Ｚｎ−Ｏ膜を活性層に用いることにより、移動度やＳ値等のトランジスタ特性及び耐環境安定性に優れ、かつ原子組成比率マージン（設計自由度）の大きいＴＦＴ素子を実現することができる。
（実施例２）
本発明に係わるＴＦＴ素子の第２の実施例を、図４を用いて説明する。本実施例では、活性層をＩｎ−Ｚｎ−Ｇａ−Ｏ膜とした。
本実施例ではゲート電極１５としてＭｏを用い、ゲート絶縁膜１４には約１５０ｎｍのシリコン酸化膜を用いた。また、基板にはガラス基板を用い、このガラス基板上に活性層１１として、Ｍｏ添加したＩｎ−Ｚｎ−Ｇａ−Ｏ膜を形成した。
Ｉｎ−Ｚｎ−Ｇａ−Ｏ膜の製膜は、３元斜入射スパッタ装置を用いて行った。本実施例では、Ｉｎ２Ｏ３、ＺｎＯ、Ｇａ２Ｏ３の３元で製膜を行っているため、一枚の基板面内でＧａ比１原子％以上１０原子％以下の原子組成比率の分布を持つＩｎ−Ｚｎ−Ｇａ−Ｏ薄膜を得ることができる。また、このときＩｎ−Ｚｎの組成傾斜と直交する方向にＧａ濃度分布が形成されるようになっている。
ターゲット（材料源）としては、ＺｎＯ組成を有する２インチ焼結体、Ｉｎ２Ｏ３組成を有する２インチ焼結体及びＧａ２Ｏ３組成を有する２インチ焼結体（それぞれ純度９９．９％）を用いた。投入ＲＦパワーは、それぞれＺｎＯが５０Ｗ、Ｉｎ２Ｏ３が３０Ｗ、Ｇａ２Ｏ３が１０Ｗであった。Ｉｎ−Ｚｎ−Ｇａ−Ｏ膜は、４×１０−１Ｐａのアルゴン酸素混合ガス雰囲気中で成膜され、導入酸素分圧は１×１０−３Ｐａとした。また、Ｉｎ−Ｚｎ−Ｇａ−Ｏ製膜後、Ｍｏイオンを注入することによりＭｏ添加を行った。
その後、スパッタリング法を用いて、アモルファス酸化物からなる半導体活性層に近い側から、約１５０ｎｍの膜厚を有するＩＴＯ層を成膜した。次いで、フォトリソグラフィ法とリフトオフ法により、ソース電極１２及びドレイン電極１３を形成した。最後にゲート絶縁膜１４として用いるＳｉＯ２膜をＲＦスパッタリング法により約２００ｎｍの膜厚となるまで成膜した。その上に約１５０ｎｍの厚みを有するＩＴＯを成膜し、フォトリソグラフィ法とリフトオフ法によりゲート電極１５を形成した。チャネル長は１０μｍで、チャネル幅は１５０μｍであった。
次に、上記方法で作製されたＴＦＴに対し、３００℃の大気雰囲気中で１時間熱処理を行った。最終的に得られたＩｎ−Ｚｎ−Ｇａ−Ｏ膜について段差計で測定を行ったところ、膜厚は約２５ｎｍであった。また、蛍光Ｘ線分析、及びＩＣＰ発光分光分析によりＩｎの原子組成比率Ｉｎ／（Ｉｎ＋Ｚｎ）は１５〜８０原子％で、全金属原子数に対するＭｏの原子組成比率は０．１原子％であった。また、全原子に対するＧａの原子組成比率は、約１〜１０原子％であることがわかった。
また、膜面に入射角０．５度の条件でＸ線回折を測定したところ、Ｚｎの原子組成比率Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）が約７０原子％以下のとき、明瞭な回折ピークは検出されず、作製した膜はアモルファスであることが確認された。一方、Ｚｎの原子組成比率Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）が約７０原子％以上では、ＩｎＧａＺｎｋＯｋ＋３の回折ピークが検出され、作製した膜は結晶化していることが確認された。
（比較例３）
活性層を除いては上記実施例２と同様の構成とした。本比較例では活性層１１として、Ｍｏ添加していないＩｎ−Ｚｎ−Ｇａ−Ｏ膜を形成した。本比較例においても、活性層の材料の原子組成比依存性を検討するために、成膜にコンビナトリアル法を用いている。
Ｉｎ−Ｚｎ−Ｇａ−Ｏ膜は４×１０−１Ｐａのアルゴン酸素混合ガス雰囲気中で成膜され、導入酸素分圧は１．５×１０−３Ｐａとした。なお、本比較例では、イオン注入による酸化膜へのＭｏの導入は行っていない。その他の成膜条件は、上記実施例１と同様とした。最終的に得られた酸化膜について段差計で測定を行ったところ、膜厚は約２５ｎｍであった。また、蛍光Ｘ線分析を行ったところ、Ｉｎの原子組成比率Ｉｎ／（Ｚｎ＋Ｉｎ）は１５〜８０原子％で、また全元素に対するＧａの原子組成比率は約１〜１０原子％であることがわかった。膜中のＭｏ量に関しては、ＩＣＰ発光分光分析を用いて評価を行ったところ、検出限界以下であることがわかった。
また、膜面に入射角０．５度の条件でＸ線回折を測定したところ、Ｚｎの原子組成比率Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）が約７０原子％以下のとき、明瞭な回折ピークは検出されず、作製した膜はアモルファスであることが確認された。一方、Ｚｎの原子組成比率Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）が約７０原子％以上では、ＩｎＧａＺｎｋＯｋ＋３の回折ピークが検出され、作製した膜は結晶化していることが確認された。
（実施例２と比較例３の比較評価）
実施例２で得られたＭｏ添加Ｉｎ−Ｚｎ−Ｇａ−Ｏ活性層について、光吸収スペクトルの解析を行ったところ、上記Ｍｏ添加酸化膜の禁制帯エネルギー幅は金属の原子組成比率に依存して約３ｅ〜３．２ｅＶの値を示していた。これは、実施例１のＭｏ添加Ｉｎ−Ｚｎ−Ｏ膜よりも高い値、また比較例３のＩｎ−Ｚｎ―Ｇａ−Ｏ膜と同程度の値である。
次に、Ｉｎ−Ｚｎ−Ｇａ−Ｏ膜の経時安定性を調べるため、実施例２で作成したＭｏ添加酸化膜及び比較例３で作製した酸化膜を、気温２０℃、湿度５０％の大気中に静置し、抵抗率の時間変化を測定した。結果、本実施例２のＭｏ添加Ｉｎ−Ｚｎ−Ｇａ−Ｏ膜では抵抗率の変化は観測されず、耐環境安定性に優れていることがわかった。一方、比較例３のＩｎ−Ｚｎ−Ｇａ−Ｏ膜も、比較例１のＩｎ−Ｚｎ−Ｏ膜に比べると、経時変化量は少なく、膜中へのＧａの導入が、耐環境安定性向上に効果があることが確認された。しかし、Ｇａの原子組成比率に依存して約１／２から１桁の抵抗率の減少が観測され、耐環境安定性に関しては、本実施例２のＭｏ添加酸化膜の方が優れていることがわかった。
このように、Ｍｏ添加Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を用いることにより、可視光に対する透明性に優れ、かつ耐環境安定性の高い半導体を実現することができる。
また、実施例２において、最も良好なトランジスタ特性が得られたのは、Ｇａの原子組成比率Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ）が１原子％で、Ｉｎ／（Ｚｎ＋Ｉｎ）で表されるＩｎの原子組成比率が約３０〜８０原子％のときであった。上記組成範囲内では金属組成比に依存せず、ほぼ同様の特性が得られ、例えばオン電流は、Ｖｇ＝１０ＶにおいてＩｄ＝３．５×１０−４Ａ程度の大きな電流が流れていることがわかった。オフ電流はＩｄ＝１×１０−１４Ａ程度で、しきい電圧は１．８Ｖ程度であった。出力特性から電界効果移動度を算出したところ、飽和領域において１３ｃｍ２／Ｖｓ程度の値が得られた。また、Ｓ値は０．４Ｖ／ｄｅｃ程度であった。
また、Ｇａの原子組成比率の増加に伴い、電界効果移動度の減少、及びＳ値増大が観測された。しかし、Ｇａの原子組成比率Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ）が１０原子％のときにおいても電界効果移動度が１０ｃｍ２／Ｖｓ、Ｓ値が０．８Ｖ／ｓｅｃと比較的良好な値を示していた。また、このとき、良好なトランジスタ動作を示すＩｎ／（Ｚｎ＋Ｉｎ）で表されるＩｎの原子組成比率は、約２６原子％以上８３原子％以下と広いことがわかった。
一方、比較例３で作製したＴＦＴ素子について、最も良好なトランジスタ特性が得られたのはＩｎ／（Ｚｎ＋Ｉｎ）で表されるＩｎの原子組成比率が約４０原子％のときであった。そのとき、移動度及びＳ値はＧａ原子組成比率に依存して、それぞれ約１１〜１３ｃｍ２／Ｖｓ、約０．２〜０．６Ｖ／ｄｅｃの値を示していた。しかし、Ｉｎ原子組成比率の増加とともなうオフ電流の増加が観測された。例えば、Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ）で表されるＧａの原子組成比率が１０原子％のとき、Ｉｎ／（Ｚｎ＋Ｉｎ）で表されるＩｎの原子組成比率が約６３原子％を超えたあたりで、電流オン／オフ比が３桁未満になってしまうことがわかった。このように、比較例３のＴＦＴではＩｎ：Ｚｎの原子組成比率の設計範囲（トランジスタに適用しうる原子組成比率範囲）が実施例２に比べ、小さいことがわかった。
次に、ＴＦＴ素子の経時安定性を調べるため、気温２０℃、湿度５０％の大気中に静置し、ＴＦＴ特性の時間変化を測定した。結果、本実施例２で作製したＴＦＴでは、異なる金属原子組成比率を有するＴＦＴについて、１ヶ月静置した後も特性の変化は見られず、耐環境安定性に優れていることがわかった。
一方、比較例３で作製したＴＦＴも、比較例１のＩｎ−Ｚｎ−Ｏを活性層に用いたＴＦＴに比べると経時変化量は少なく、耐環境安定性に優れていることがわかった。しかし、Ｇａ原子組成比率に依存して、しきい電圧が０．３Ｖから１Ｖ程度負側へ変化した。さらに、Ｉｎ−ｒｉｃｈの領域ではオフ電流の増加も観測され、結果、電流オン・オフ比が１桁程度減少することがわかった。
また、実施例１及び２で作製したＴＦＴ素子に対し、蛍光灯の光を照射したときのＴＦＴ特性の変化を調べたところ、実施例１のＴＦＴでは若干オフ電流が増加してしまい、結果、電流オン・オフ比が小さくなってしまうことがわかった。一方、実施例２のＴＦＴでは蛍光灯照射による特性の変化が少なく、特に、膜中のＧａの原子組成比率が大きいところでは、殆ど特性が変化しないことがわかった。
このように、適切な量のＭｏを添加したＩｎ−Ｇａ−Ｚｎ−Ｏ膜を活性層に用いることにより、移動度やＳ値等のトランジスタ特性及び耐環境安定性に優れ、かつ原子組成比率マージン（設計自由度）の大きいＴＦＴ素子を実現することができる。また、適切な膜中Ｇａ濃度を選ぶことによって、可視光に対して透明性の高いＴＦＴ素子を実現することができる。
（実施例３）
電極を除いては上記実施例２と同様のＴＦＴ素子を作製した。本実施例では、ゲート電極１５、ソース電極１２、ドレイン電極１３として、電子ビーム蒸着法により形成された、膜厚が約１００ｎｍのＭｏ電極を用いた。
本実施例において、最も良好なトランジスタ特性が得られたのは、Ｇａの原子組成比率Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ）が１原子％で、Ｉｎ／（Ｚｎ＋Ｉｎ）で表されるＩｎの原子組成比率が約３０〜８０原子％のときであった。上記組成範囲内では金属組成比に依存せず、ほぼ同様の特性が得られ、例えばオン電流は、Ｖｇ＝１０ＶにおいてＩｄ＝４×１０−４Ａ程度と、実施例２のＭｏ添加Ｉｎ−Ｇａ−Ｚｎ−Ｏを活性層に用いたＴＦＴと比べても大きな値を示していた。これは、本実施例では電極にＭｏを用いていることから、活性層と電極間の電気コンタクト性が向上したためと考えられる。また、オフ電流はＩｄ＝１×１０−１４Ａ程度で、しきい電圧は１．８Ｖ程度であった。出力特性から電界効果移動度を算出したところ、飽和領域において１４ｃｍ２／Ｖｓ程度の得られた。また、Ｓ値は０．４Ｖ／ｄｅｃ程度であった。
また、Ｇａの原子組成比率の増加に伴い、電界効果移動度の減少、及びＳ値増大が観測された。しかし、Ｇａの原子組成比率Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ）が１０原子％のときにおいても電界効果移動度が１２ｃｍ２／Ｖｓで、Ｓ値が０．８Ｖ／ｓｅｃと比較的良好な値を示していた。また、このとき、良好なトランジスタ動作を示すＩｎ／（Ｚｎ＋Ｉｎ）で表されるＩｎの原子組成比率は約２６原子％以上８３原子％以下と広いことがわかった。
このように、適切な量のＭｏを添加したＩｎ−Ｚｎ―Ｇａ−Ｏ膜を活性層に用い、かつ電極にＭｏを用いることにより、活性層と電極の電気コンタクト性に優れ、そのため移動度等のトランジスタ特性に優れたＴＦＴ素子を実現することができる。
本発明の実施形態に係る酸化物膜を、気温２０℃、湿度５０％の大気中に放置した場合の抵抗率の経時変化を示したグラフである。 本発明の実施形態に係る酸化物膜について、経時変化後の抵抗率を異なる金属組成に対しプロットしたグラフである。 本発明の一実施形態としての薄膜トランジスタの構造例を模式的に示す断面図である。 本発明の一実施形態としての薄膜トランジスタの構造例を模式的に示す断面図である。 本発明の実施形態に係る酸化物膜について、抵抗率の変化の大きさをプロットしたグラフである。 本発明の一実施形態としての薄膜トランジスタの典型的なＴＦＴ特性を示すグラフである。 実施例１で作製された酸化物膜を、気温２０℃、湿度５０％の大気中に放置した場合の抵抗率の経時変化を示したグラフである。 実施例１で作製されたＴＦＴを、気温２０℃、湿度５０％の大気中に半年間静置した後の、電流オン・オフ比をプロットしたグラフである。 Ｉｎの原子組成比率Ｉｎ／（Ｚｎ＋Ｉｎ）が５０原子％のときの、異なるＭｏ組成比に対するＴＦＴの電流オン／オフ比をプロットしたグラフである。 本発明に係る一実施形態としての表示装置の概略的な断面図である。 本発明に係る一実施形態としての表示装置の概略的な断面図である。 有機ＥＬ素子と薄膜トランジスタを含む画素を二次元状に配列した表示装置の構成を概略的に示した図である。
符号の説明
１０ 基板
１１ 活性層（チャネル層）
１２ ソース電極
１３ ドレイン電極
１４ ゲート絶縁膜
１５ ゲート電極
１６ 密着層
１１１ 基体
１１２ 活性層（チャネル層）
１１３ ソース電極
１１４ ドレイン電極
１１５ ゲート絶縁膜
１１６ ゲート電極
１１７ 層間絶縁層
１１８ 電極
１１９ 発光層
１２０ 電極
１２１ 高抵抗膜
１２２ 高抵抗膜
１２３ 電気泳動型粒子セル
２０１ トランジスタ
２０２ トランジスタ
２０３ コンデンサ
２０４ 有機ＥＬ層
２０５ 走査電極線
２０６ 信号電極線
２０７ 共通電極線

Claims (9)

  1. アモルファス酸化物であって、Ｉｎと、Ｚｎと、Ｍｏと、を少なくとも含み、前記アモルファス酸化物中の全金属原子数に対するＭｏの原子組成比率が０．１原子％以上３原子％以下であることを特徴とするアモルファス酸化物。
  2. 前記アモルファス酸化物におけるＩｎとＺｎの和に対するＩｎの原子組成比率Ｉｎ／（Ｉｎ＋Ｚｎ）が、３０原子％以上８０原子％以下であることを特徴とする請求項１に記載のアモルファス酸化物。
  3. 前記アモルファス酸化物中の全金属原子数に対するＺｎの原子組成比率が、７０原子％以下であることを特徴とする請求項１又は２に記載のアモルファス酸化物。
  4. 前記アモルファス酸化物は、Ｇａを有していることを特徴とする請求項１から３のいずれか１項に記載のアモルファス酸化物。
  5. ドレイン電極、ソース電極、ゲート電極、活性層、ゲート絶縁膜より少なくともなる電界効果型トランジスタであって、
    前記活性層が請求項１から４のいずれか１項に記載のアモルファス酸化物であることを特徴とする電界効果型トランジスタ。
  6. 前記ソース電極及びドレイン電極が、Ｍｏを含むことを特徴とする請求項５に記載の電界効果型トランジスタ。
  7. 表示素子の電極に、請求項５又は６に記載の電界効果型トランジスタのソース電極又はドレイン電極が接続されてなることを特徴とする表示装置。
  8. 前記表示素子は、エレクトロルミネッセンス素子であることを特徴とする請求項７に記載の表示装置。
  9. 前記表示素子は、液晶セルであることを特徴とする請求項７に記載の表示装置。
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AT08869339T ATE517435T1 (de) 2008-01-08 2008-12-25 Feldeffekttransistor
EP08869339A EP2240965B1 (en) 2008-01-08 2008-12-25 Field effect transistor
US12/742,977 US8212248B2 (en) 2008-01-08 2008-12-25 Amorphous oxide and field effect transistor
TW098100180A TWI433312B (zh) 2008-01-08 2009-01-06 非晶氧化物、場效電晶體和顯示設備

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Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI535037B (zh) * 2008-11-07 2016-05-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
JP2011066375A (ja) 2009-08-18 2011-03-31 Fujifilm Corp 非晶質酸化物半導体材料、電界効果型トランジスタ及び表示装置
US9805641B2 (en) * 2009-09-04 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
KR101460869B1 (ko) * 2009-09-04 2014-11-11 가부시끼가이샤 도시바 박막 트랜지스터 및 그 제조 방법
KR101914026B1 (ko) 2009-09-24 2018-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR102219095B1 (ko) 2009-09-24 2021-02-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR20120084751A (ko) 2009-10-05 2012-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101754701B1 (ko) 2009-10-09 2017-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 이를 제조하기 위한 방법
EP2489075A4 (en) 2009-10-16 2014-06-11 Semiconductor Energy Lab LOGIC CIRCUIT AND SEMICONDUCTOR DEVICE
KR101915251B1 (ko) 2009-10-16 2018-11-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011046010A1 (en) 2009-10-16 2011-04-21 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the liquid crystal display device
KR101996773B1 (ko) * 2009-10-21 2019-07-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20120096463A (ko) * 2009-10-21 2012-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 표시 장치를 갖는 전자 기기
KR101490726B1 (ko) * 2009-10-21 2015-02-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102369024B1 (ko) * 2009-10-29 2022-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
SG10201406934WA (en) 2009-10-29 2014-11-27 Semiconductor Energy Lab Semiconductor device
KR20120102653A (ko) 2009-10-30 2012-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
CN102687400B (zh) 2009-10-30 2016-08-24 株式会社半导体能源研究所 逻辑电路和半导体装置
WO2011052385A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101788521B1 (ko) 2009-10-30 2017-10-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102598249B (zh) 2009-10-30 2014-11-05 株式会社半导体能源研究所 半导体装置
KR101488521B1 (ko) * 2009-11-06 2015-02-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101824854B1 (ko) * 2009-11-06 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20170072965A (ko) 2009-11-13 2017-06-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 스퍼터링 타겟 및 그 제조방법, 및 트랜지스터
JP5596963B2 (ja) * 2009-11-19 2014-09-24 出光興産株式会社 スパッタリングターゲット及びそれを用いた薄膜トランジスタ
KR101790365B1 (ko) 2009-11-20 2017-10-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101448908B1 (ko) 2009-11-20 2014-10-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
MY166309A (en) 2009-11-20 2018-06-25 Semiconductor Energy Lab Nonvolatile latch circuit and logic circuit, and semiconductor device using the same
KR102451852B1 (ko) * 2009-11-20 2022-10-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101396015B1 (ko) 2009-11-28 2014-05-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011068106A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device including the same
WO2011070929A1 (en) 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR101720072B1 (ko) 2009-12-11 2017-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 불휘발성 래치 회로와 논리 회로, 및 이를 사용한 반도체 장치
WO2011070901A1 (en) * 2009-12-11 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN102668377B (zh) 2009-12-18 2015-04-08 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路以及使用它们的半导体器件
WO2011074392A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011077916A1 (en) 2009-12-24 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Display device
EP2517245B1 (en) 2009-12-25 2019-07-24 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
CN102804360B (zh) 2009-12-25 2014-12-17 株式会社半导体能源研究所 半导体装置
US8780629B2 (en) * 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
KR102008754B1 (ko) 2010-01-24 2019-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치와 이의 제조 방법
CN102725842B (zh) * 2010-02-05 2014-12-03 株式会社半导体能源研究所 半导体器件
WO2011108346A1 (en) * 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of oxide semiconductor film and manufacturing method of transistor
WO2011114868A1 (en) 2010-03-19 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101840797B1 (ko) * 2010-03-19 2018-03-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 메모리 장치
JP5727832B2 (ja) * 2010-03-31 2015-06-03 株式会社半導体エネルギー研究所 トランジスタ
CN102906881B (zh) * 2010-05-21 2016-02-10 株式会社半导体能源研究所 半导体装置
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP2012064201A (ja) * 2010-08-19 2012-03-29 Semiconductor Energy Lab Co Ltd 入出力装置及び入出力装置の駆動方法
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
WO2012060253A1 (en) * 2010-11-05 2012-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012164963A (ja) 2010-11-26 2012-08-30 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP5723262B2 (ja) 2010-12-02 2015-05-27 株式会社神戸製鋼所 薄膜トランジスタおよびスパッタリングターゲット
JP2012151453A (ja) 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
KR102026718B1 (ko) 2011-01-14 2019-09-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억장치, 반도체 장치, 검출 방법
JP2013153118A (ja) 2011-03-09 2013-08-08 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、上記酸化物を備えた薄膜トランジスタの半導体層および薄膜トランジスタ
US8859330B2 (en) * 2011-03-23 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI567735B (zh) 2011-03-31 2017-01-21 半導體能源研究所股份有限公司 記憶體電路，記憶體單元，及訊號處理電路
JP5977569B2 (ja) 2011-04-22 2016-08-24 株式会社神戸製鋼所 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
JP2014517524A (ja) * 2011-06-01 2014-07-17 メルク パテント ゲゼルシャフト ミット ベシュレンクテル ハフツング ハイブリッド両極性ｔｆｔ
JP5984354B2 (ja) * 2011-10-07 2016-09-06 住友電気工業株式会社 半導体素子
US9076505B2 (en) 2011-12-09 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device
JP6204036B2 (ja) 2012-03-16 2017-09-27 株式会社神戸製鋼所 酸化物半導体薄膜の評価方法、及び酸化物半導体薄膜の品質管理方法
US9208849B2 (en) 2012-04-12 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device, and electronic device
CN104272463B (zh) 2012-05-09 2017-08-15 株式会社神户制钢所 薄膜晶体管和显示装置
CN102751240B (zh) * 2012-05-18 2015-03-11 京东方科技集团股份有限公司 薄膜晶体管阵列基板及其制造方法、显示面板、显示装置
JP6068232B2 (ja) 2012-05-30 2017-01-25 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット
WO2013183733A1 (ja) 2012-06-06 2013-12-12 株式会社神戸製鋼所 薄膜トランジスタ
JP6002088B2 (ja) 2012-06-06 2016-10-05 株式会社神戸製鋼所 薄膜トランジスタ
JP6059460B2 (ja) 2012-07-20 2017-01-11 株式会社コベルコ科研 ターゲット組立体
JP6134230B2 (ja) 2012-08-31 2017-05-24 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP2014225626A (ja) 2012-08-31 2014-12-04 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP5722293B2 (ja) 2012-10-19 2015-05-20 株式会社神戸製鋼所 薄膜トランジスタ
TWI618075B (zh) 2012-11-06 2018-03-11 半導體能源研究所股份有限公司 半導體裝置及其驅動方法
JP6152348B2 (ja) 2013-01-11 2017-06-21 株式会社神戸製鋼所 酸化物半導体薄膜の評価方法及び酸化物半導体薄膜の品質管理方法
KR102112367B1 (ko) 2013-02-12 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9012261B2 (en) * 2013-03-13 2015-04-21 Intermolecular, Inc. High productivity combinatorial screening for stable metal oxide TFTs
WO2014157019A1 (en) 2013-03-25 2014-10-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6516978B2 (ja) 2013-07-17 2019-05-22 株式会社半導体エネルギー研究所 半導体装置
JP5798669B2 (ja) 2013-12-03 2015-10-21 株式会社神戸製鋼所 酸化物半導体薄膜の評価方法、及び酸化物半導体薄膜の品質管理方法、並びに上記評価方法に用いられる評価装置
JP6442321B2 (ja) 2014-03-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法、並びに電子機器
WO2015170220A1 (en) 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
JP6283273B2 (ja) 2014-07-01 2018-02-21 株式会社神戸製鋼所 薄膜トランジスタ評価用の積層構造体の評価方法
JP5993496B2 (ja) 2014-07-16 2016-09-14 株式会社神戸製鋼所 酸化物半導体薄膜、及び前記酸化物半導体薄膜の表面に保護膜を有する積層体の品質評価方法、及び酸化物半導体薄膜の品質管理方法
CN104716196B (zh) * 2015-03-18 2017-08-08 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及显示装置
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
CN105977164A (zh) * 2016-06-28 2016-09-28 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示面板
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
JPWO2019102316A1 (ja) * 2017-11-24 2020-12-10 株式会社半導体エネルギー研究所 酸化物半導体を有するトランジスタ

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09153458A (ja) 1995-09-26 1997-06-10 Fujitsu Ltd 薄膜半導体装置およびその製造方法
US6534183B1 (en) * 1998-08-31 2003-03-18 Idemitsu Kosan Co., Ltd. Target for transparent electroconductive film, transparent electroconductive material, transparent electroconductive glass, and transparent electroconductive film
US6563559B2 (en) * 2000-02-02 2003-05-13 Sanyo Electric Co., Ltd. Reflective liquid crystal display having increase luminance for each display pixel
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
US6646285B1 (en) 2002-04-05 2003-11-11 International Business Machines Corporation Molecular electronic device using metal-metal bonded complexes
US7189992B2 (en) 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
TWI221341B (en) 2003-09-18 2004-09-21 Ind Tech Res Inst Method and material for forming active layer of thin film transistor
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR20070116888A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7242039B2 (en) 2004-03-12 2007-07-10 Hewlett-Packard Development Company, L.P. Semiconductor device
JP4544518B2 (ja) 2004-09-01 2010-09-15 キヤノン株式会社 電界励起型発光素子及び画像表示装置
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
US20060118406A1 (en) 2004-12-08 2006-06-08 Energy Photovoltaics, Inc. Sputtered transparent conductive films
US7771858B2 (en) * 2005-07-12 2010-08-10 Gm Global Technology Operations, Inc. Coated steel bipolar plates
JP5006598B2 (ja) 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
US20070071985A1 (en) * 2005-09-29 2007-03-29 Prabhat Kumar Sputtering target, low resistivity, transparent conductive film, method for producing such film and composition for use therein
JP5177954B2 (ja) 2006-01-30 2013-04-10 キヤノン株式会社 電界効果型トランジスタ
JP5294565B2 (ja) 2006-03-17 2013-09-18 キヤノン株式会社 発光素子及び発光素子の製造方法
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP5000937B2 (ja) * 2006-06-30 2012-08-15 三菱電機株式会社 半導体デバイスの製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5116290B2 (ja) 2006-11-21 2013-01-09 キヤノン株式会社 薄膜トランジスタの製造方法
KR100858088B1 (ko) 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100987840B1 (ko) * 2007-04-25 2010-10-13 주식회사 엘지화학 박막 트랜지스터 및 이의 제조방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP2009123957A (ja) * 2007-11-15 2009-06-04 Sumitomo Chemical Co Ltd 酸化物半導体材料及びその製造方法、電子デバイス及び電界効果トランジスタ
JP5372776B2 (ja) * 2007-12-25 2013-12-18 出光興産株式会社 酸化物半導体電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置

Also Published As

Publication number Publication date
TW200945573A (en) 2009-11-01
EP2240965B1 (en) 2011-07-20
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CN101911304B (zh) 2012-09-26
CN101911304A (zh) 2010-12-08
US20100276685A1 (en) 2010-11-04
US8212248B2 (en) 2012-07-03
WO2009087943A1 (en) 2009-07-16
JP2009164393A (ja) 2009-07-23
TWI433312B (zh) 2014-04-01
ATE517435T1 (de) 2011-08-15

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