CN102598249B - 半导体装置 - Google Patents

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Abstract

本发明的目的之一就是提供一种具有新的结构的半导体装置。半导体装置中串联连接有多个存储元件，该多个存储元件中的每一个包括第一至第三晶体管，第一晶体管包含氧化物半导体层，其源极或漏极与第二和第三晶体管中的一个的栅电极接触。包含氧化物半导体层的第一晶体管的截止电流极低，允许在第二和第三晶体管中的一个的栅电极中长时间保持电荷，由此能够获得实际上永久存储器效应。在使用存储电路时，不含氧化物半导体层的第二和第三晶体管允许高速工作。

Description

半导体装置
技术领域
所公开的发明涉及一种利用半导体元件的半导体装置及其制造方法。
背景技术
利用半导体元件的存储装置可以粗分为以下两类：如果没有电力供给存储数据就消失的易失性存储装置；和即使没有电力供给也保持存储数据的非易失性存储装置。
作为易失性存储装置的典型例子，有DRAM(Dynamic Random AccessMemory：动态随机存取存储器)。DRAM以选择存储元件中包含的晶体管并将电荷存储在电容器中的方式而存储数据。
根据上述原理，因为在从DRAM读出数据时电容器的电荷消失，所以每次读出数据，就需要再次进行写入工作。另外，因为在存储元件中包含的晶体管中存在漏电流，而即使未选择晶体管也有电荷流出或流入电容器，所以数据的保持期间较短。为此，需要按预定的周期再次进行写入工作(刷新工作)，而难以充分降低耗电量。另外，因为如果没有电力供给存储数据就消失，所以需要具有利用磁性材料或光学材料的另一存储装置以实现较长期间的数据保持。
作为易失性存储装置的另一例子，有SRAM(Static Random AccessMemory：静态随机存取存储器)。SRAM使用触发器等电路保持存储数据，而不需要进行刷新工作，在这一点上SRAM优越于DRAM。但是，因为使用触发器等电路，所以存在存储容量的单位成本变高的问题。另外，在如果没有电力供给存储数据就消失这一点上，SRAM和DRAM相同。
作为非易失性存储装置的典型例子，有快闪存储器。快闪存储器在晶体管的栅电极和沟道形成区域之间具有浮动栅极，并使该浮动栅极保持电荷而进行存储，因此，快闪存储器具有其数据保持期间极长(几乎永久)、不需要进行易失性存储装置所需要的刷新工作的优点(例如，参照专利文献1)。
但是，由在进行写入时产生的隧道电流而引起构成存储元件的栅极绝缘层的退化，因此发生在预定次数的写入之后不能发挥存储元件的功能的问题。为了缓和上述问题的影响，例如，使用使各存储元件的写入次数均匀的方法，但是，为了使用该方法，需要具有复杂的外围电路。另外，即使使用上述方法，也不能解决使用寿命的根本问题。就是说，快闪存储器不合适于数据的重写频度高的用途。
另外，为了向浮动栅极引入电荷或者去除该电荷，需要高电压。再者，还有电荷的引入或去除需要较长时间而难以实现写入和擦除的高速化的问题。
专利文献1日本专利申请公开昭57-105889号公报
发明内容
鉴于上述问题，所公开的发明的一个实施方式的目的之一就是提供一种即使没有电力供给也能够保持存储数据并且对写入次数也没有限制的新的结构的半导体装置。
本发明的一个实施方式是根据使用氧化物半导体而形成的晶体管和使用除氧化物半导体以外的材料而形成的晶体管的叠层结构的半导体装置。例如，可以采用如下结构。
本发明的一个实施方式是一种半导体装置，包括：第一布线(源极线)；第二布线(位线)；第三布线(第一信号线)；第四布线(第二信号线)；以及第五布线(字线)，其中在第一布线和第二布线之间串联连接有多个存储元件。多个存储元件中的每一个包括：具有第一栅电极、第一源电极以及第一漏电极的第一晶体管；具有第二栅电极、第二源电极以及第二漏电极的第二晶体管；以及具有第三栅电极、第三源电极以及第三漏电极的第三晶体管，其中第一晶体管设置在包含半导体材料的衬底上，第二晶体管包含氧化物半导体层，第一栅电极与第二源电极和第二漏电极中的一个电连接，第一布线(源极线)、第一源电极以及第三源电极相互电连接，第二布线(位线)、第一漏电极以及第三漏电极相互电连接，第三布线(第一信号线)与第二源电极和第二漏电极中的另一个相互电连接，第四布线(第二信号线)和第二栅电极相互电连接，并且第五布线(字线)和第三栅电极相互电连接。
另外，本发明的另一个实施方式是一种半导体装置，包括：第一布线；第二布线；第三布线；第四布线；以及第五布线，其中在第一布线和第二布线之间串联连接有多个存储元件。多个存储元件中的每一个包括：具有第一栅电极、第一源电极以及第一漏电极的第一晶体管；具有第二栅电极、第二源电极以及第二漏电极的第二晶体管；以及电容器，其中第一晶体管设置在包含半导体材料的衬底上，第二晶体管包含氧化物半导体层，第一栅电极、第二源电极和第二漏电极中的一个以及电容器的一个电极相互电连接，第一布线和第一源电极相互电连接，第二布线和第一漏电极相互电连接，第三布线与第二源电极和第二漏电极中的另一个相互电连接，第四布线和第二栅电极相互电连接，并且第五布线和电容器的另一个电极相互电连接。
在上述结构中，优选的是，半导体装置可以包括第六布线；第七布线；其栅电极电连接于第六布线的第四晶体管；以及其栅电极电连接于第七布线的第五晶体管，其中第二布线通过第四晶体管电连接于第一漏电极及第三漏电极，并且第一布线通过第五晶体管电连接于第一源电极及第三源电极。
另外，在上述结构中，半导体装置的第一晶体管包括：设置在包含半导体材料的衬底中的沟道形成区域；以夹着沟道形成区域的方式设置的杂质区域；沟道形成区域上的第一栅极绝缘层；第一栅极绝缘层上的第一栅电极；以及电连接于杂质区域的第一源电极及第一漏电极。
另外，在上述结构中，第二晶体管包括：包含半导体材料的衬底上的第二栅电极；第二栅电极上的第二栅极绝缘层；第二栅极绝缘层上的氧化物半导体层；以及电连接于氧化物半导体层的第二源电极及第二漏电极。
另外，在上述结构中，第三晶体管包括：设置在包含半导体材料的衬底中的沟道形成区域；以夹着沟道形成区域的方式设置的杂质区域；沟道形成区域上的第三栅极绝缘层；第三栅极绝缘层上的第三栅电极；以及电连接于杂质区域的第三源电极及第三漏电极。
另外，在上述结构中，优选使用单晶半导体衬底或SOI衬底作为包含半导体材料的衬底。尤其是，半导体材料优选为硅。
另外，在上述结构中，氧化物半导体层优选包含In-Ga-Zn-O类的氧化物半导体材料。尤其是，氧化物半导体层优选包含In2Ga2ZnO7的晶体。再者，氧化物半导体层中的氢浓度优选为5×1019个原子/立方厘米(atoms/cm3)以下。另外，第二晶体管的截止电流优选为1×10-13A以下。
另外，在任一上述结构中，第二晶体管可以设置在重叠于第一晶体管的区域中。
另外，注意，在本说明书中，“上”或“下”等用语不局限于一构件的位置关系为另一构件的“正上”或“正下”。例如，“栅极绝缘层上的第一栅电极”包括在栅极绝缘层和栅电极之间设置另一构件的情况。另外，“上”或“下”的用语只是为了便于说明而使用的，在没有特别的说明时，“上”或“下”还可以包括构件的关系上下倒转的情况。
另外，在本说明书等中，“电极”或“布线”等用语不在功能上限定其构件。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”还可以包括多个“电极”或“布线”形成为一体的情况等。
另外，在使用极性相反的晶体管的情况或电路工作的电流方向变化的情况等下，“源极”和“漏极”的功能有时互相调换。因此，在本说明书中，用语“源极”和“漏极”可以互相调换。
另外，在本说明书中，“电连接”包括构件通过具有某种电作用的对象连接的情况。这里，具有某种电作用的对象只要可以在通过对象连接的构件之间进行电信号的收发，就对其没有特别的限制。
例如，具有某种电作用的对象不仅包括电极和布线，而且还包括诸如晶体管等的开关元件、电阻器、电感器、电容器、其他具有各种功能的元件等。
一般来说，用语“SOI衬底”是指在绝缘表面上设置有硅半导体层的衬底，但是在本说明书等中，还包括在绝缘表面上设置有包含硅以外的材料而成的半导体层的衬底。换言之，“SOI衬底”所具有的半导体层不局限于硅半导体层。另外，“SOI衬底”中的衬底不局限于硅片等的半导体衬底，而还可以为玻璃衬底、石英衬底、蓝宝石衬底、金属衬底等的非半导体衬底。就是说，“SOI衬底”还包括其上具有包含半导体材料形成的层的具有绝缘表面的导体衬底或绝缘体衬底。再者，在本说明书等中，用语“半导体衬底”不但是指仅包含半导体材料形成的衬底，而且是指包含半导体材料的所有的衬底。就是说，在本说明书等中，“半导体衬底”还包括“SOI衬底”。
作为本发明的一个实施方式，提供一种在其下部具有使用氧化物半导体以外的材料的晶体管并在其上部具有使用氧化物半导体的晶体管的半导体装置。
因为使用氧化物半导体的晶体管的截止电流极小，所以通过使用该晶体管而可以在极长期间内保持存储数据。就是说，因为不需要进行刷新工作，或者，可以将刷新工作的频度降低到极低，所以可以充分降低耗电量。另外，即使没有电力供给，也可以在较长期间内保持存储数据。
另外，数据的写入不需要高电压，而且也没有元件退化的问题。再者，根据晶体管的导通状态和截止状态而进行数据写入，从而可以容易实现高速工作。另外，还有不需要用来擦除数据的工作的优点。
另外，与使用氧化物半导体的晶体管相比，使用氧化物半导体以外的材料的晶体管可以进行更高速度的工作，因此，通过该使用氧化物半导体以外的材料的晶体管而可以进行高速的存储数据的读出。
如上所述，通过既包含使用氧化物半导体以外的材料的晶体管又包含使用氧化物半导体的晶体管，可以实现具有新颖的特征的半导体装置。
附图说明
在附图中：
图1是用来说明半导体装置的电路图；
图2A和2B分别是用来说明半导体装置的截面图及平面图；
图3A至3H是用来说明半导体装置的制造工序的截面图；
图4A至4G是用来说明半导体装置的制造工序的截面图；
图5A至5D是用来说明半导体装置的制造工序的截面图；
图6是用来说明半导体装置的截面图；
图7A和7B均是用来说明半导体装置的截面图；
图8A和8B均是用来说明半导体装置的截面图；
图9A和9B均是用来说明半导体装置的截面图；
图10是用来说明半导体装置的电路图；
图11是用来说明半导体装置的方框电路图；
图12是用来说明半导体装置的写入工作的时序图；
图13是用来说明半导体装置的电路图；
图14是用来说明半导体装置的方框电路图；
图15是用来说明半导体装置的电路图；
图16是用来说明半导体装置的方框电路图；
图17是用来说明第五布线和节点A的电位的关系的图；
图18是用来说明半导体装置的电路图；
图19是用来说明半导体装置的电路图；
图20是用来说明半导体装置的电路图；
图21A至21F均是用来说明电子设备的图；
图22是包括氧化物半导体的反交错型晶体管的纵截面图；
图23A和23B是沿图22的A-A’截面的能带图(示意图)；
图24A是示出将正的电位(+VG)施加到栅极(GE1)的状态，而图24B是示出将负的电位(-VG)施加到栅极(GE1)的状态的图；
图25是示出真空能级、金属的功函数(φM)和氧化物半导体的电子亲和势(χ)的关系的图。
具体实施方式
下面，关于本发明的实施方式的例子参照附图给予说明。但是，本发明并不局限于下面的描述。所属领域的普通技术人员可以很容易地理解一个事实就是这里公开的方式和详细内容可以被变换为各种各样的形式，而不脱离本发明的宗旨及其范围。因此，本发明不应该解释为局限于以下所示的实施方式的记载内容。
注意，为了便于说明，附图等所示出的各结构的位置、大小和范围等有时不表示实际上的位置、大小和范围等。因此，本发明不局限于附图等所公开的具体位置、大小和范围等。
另外，本说明书等中使用的“第一”、“第二”、“第三”等序数词是为了避免构件的混同，而这些用语不是为了在构件的数目方面上限定。
实施方式1
在本实施方式中，参照图1至图9A和9B说明根据所公开的发明的一个实施方式的半导体装置的结构及其制造方法。
<半导体装置的电路结构>
图1示出半导体装置的电路结构的一个例子。该半导体装置包括使用氧化物半导体以外的材料形成的晶体管160和使用氧化物半导体形成的晶体管162。
这里，晶体管160的栅电极与晶体管162的源电极和漏电极中的一个电连接。另外，第一布线SL(1st Line：也称为源极线)和晶体管160的源电极电连接，第二布线BL(2nd Line：也称为位线)和晶体管160的漏电极电连接。并且，第三布线S1(3rd Line：也称为第一信号线)与晶体管162的源电极和漏电极中的另一个电连接，第四布线S2(4th Line：也称为第二信号线)和晶体管162的栅电极电连接。
与使用氧化物半导体的晶体管相比，使用氧化物半导体以外的材料的晶体管160可以进行更高速度的工作，因此通过使用该使用氧化物半导体以外的材料的晶体管160而可以进行高速的存储数据的读出。另外，使用氧化物半导体的晶体管162具有截止电流极小的特征。因此，通过使晶体管162处于截止状态，可以在极长时间内保持晶体管160的栅电极的电位。
通过发挥可以保持栅电极的电位的特征，如下所述那样可以进行数据写入、保持和读出。
首先，说明数据的写入及保持。首先，通过将第四布线S2的电位设定为使晶体管162处于导通状态的电位，使晶体管162处于导通状态。由此，将第三布线S1的电位施加到晶体管160的栅电极(写入)。然后，通过将第四布线S2的电位设定为使晶体管162处于截止状态的电位，使晶体管162处于截止状态，而保持晶体管160的栅电极的电位(保持)。
因为晶体管162的截止电流极小，所以在长时间内保持晶体管160的栅电极的电位。例如，在晶体管160的栅电极的电位为使晶体管160处于导通状态的电位的情况下，在长时间内保持晶体管160的导通状态。另外，在晶体管160的栅电极的电位为使晶体管160处于截止状态的电位的情况下，在长时间内保持晶体管160的截止状态。
下面，说明数据的读出。如上所述，当在保持晶体管160的导通状态或截止状态的状态下将预定的电位(低电位)施加到第一布线SL时，第二布线BL的电位根据晶体管160的导通状态或截止状态而不同。例如，在晶体管160处于导通状态的情况下，第二布线BL的电位变得小于第一布线SL的电位。与此相反，在晶体管160处于截止状态的情况下，第二布线BL的电位不变化。
如上所述，通过在保持数据的状态下对第二布线BL的电位和预定的电位进行比较，可以读出数据。
下面，说明数据的重写。与上述数据的写入及保持类似地，进行数据的重写。就是说，通过将第四布线S2的电位设定为使晶体管162处于导通状态的电位，使晶体管162处于导通状态。由此，将第三布线S1的电位(根据新的数据的电位)施加到晶体管160的栅电极。然后，通过将第四布线S2的电位设定为使晶体管162处于截止状态的电位，使晶体管162处于截止状态，而处于保持新的数据的状态。
如上所述，根据所公开的发明的半导体装置可以通过再次进行数据的写入而直接重写数据。由此，不需要快闪存储器等所需要的擦除工作，而可以抑制起因于擦除工作的工作速度的降低。就是说，可以实现半导体装置的高速工作。
另外，上述说明涉及使用以电子为多数载流子的n型晶体管(n沟道型晶体管)的情况，但是，当然可以使用以空穴为多数载流子的p型晶体管代替n型晶体管。
<半导体装置的平面结构及截面结构>
图2A和图2B是上述半导体装置的结构的一个例子。图2A和图2B分别示出半导体装置的截面和半导体装置的平面。这里，图2A相当于沿图2B的线A1-A2及线B1-B2的截面。图2A和图2B所示的半导体装置在其下部具有使用氧化物半导体以外的材料的晶体管160并在其上部具有使用氧化物半导体的晶体管162。这里，在晶体管160及晶体管162都是n型晶体管的情况下进行说明，但是也可以采用p型晶体管。尤其是，晶体管160容易成为p型晶体管。
晶体管160具有设置在包含半导体材料的衬底100中的沟道形成区域116、以夹着沟道形成区域116的方式设置的杂质区域114及高浓度掺杂区域120(也将这些区域总称为杂质区域)、设置在沟道形成区域116上的栅极绝缘层108、设置在栅极绝缘层108上的栅电极110、电连接于设置在沟道形成区域116的两侧中的一侧的杂质区域114的源电极或漏电极(以下也称为源/漏电极)130a以及电连接于设置在沟道形成区域116的两侧中的另一侧的杂质区域114的源电极或漏电极130b。
这里，在栅电极110的侧面设置有侧壁绝缘层118。另外，当从上面看时，在衬底100的区域中形成的高浓度掺杂区域120之间包含侧壁绝缘层118，并且在高浓度掺杂区域120上设置有金属化合物区域124。另外，在衬底100上围绕晶体管160地设置有元件分离绝缘层106，并且覆盖晶体管160地设置有层间绝缘层126及层间绝缘层128。源电极或漏电极130a通过形成在层间绝缘层126及层间绝缘层128中的开口电连接于设置在沟道形成区域116的两侧中的一侧的第一金属化合物区域124，而源电极或漏电极130b通过形成在层间绝缘层126及层间绝缘层128中的开口电连接于设置在沟道形成区域116的两侧中的另一侧的第二金属化合物区域124。就是说，源电极或漏电极130a通过设置在沟道形成区域116的两侧中的一侧的第一金属化合物区域124电连接于设置在沟道形成区域116的两侧中的一侧的第一高浓度掺杂区域120及设置在沟道形成区域116的两侧中的一侧的第一杂质区域114，而源电极或漏电极130b通过第二金属化合物区域124电连接于设置在沟道形成区域116的两侧中的另一侧的第二高浓度掺杂区域120及设置在沟道形成区域116的两侧中的另一侧的第二杂质区域114。另外，栅电极110电连接于与源电极或漏电极130a和源电极或漏电极130b同样设置的电极130c。
使用氧化物半导体的晶体管162具有设置在层间绝缘层128上的栅电极136d、设置在栅电极136d上的栅极绝缘层138、设置在栅极绝缘层138上的氧化物半导体层140、设置在氧化物半导体层140上且电连接于氧化物半导体层140的源电极或漏电极142a以及源电极或漏电极142b。
这里，栅电极136d设置为埋入形成在层间绝缘层128上的绝缘层132。另外，与栅电极136d同样，分别形成接触于晶体管160的源电极或漏电极130a的电极136a、接触于晶体管160的源电极或漏电极130b的电极136b以及接触于电极130c的电极136c。
另外，在晶体管162上接触于氧化物半导体层140的一部分地设置有保护绝缘层144，并在保护绝缘层144上设置有层间绝缘层146。这里，在保护绝缘层144和层间绝缘层146中形成有到达源电极或漏电极142a和源电极或漏电极142b的开口，并且电极150d及电极150e形成为通过相应的开口接触于源电极或漏电极142a和源电极或漏电极142b。另外，与电极150d及电极150e同样，电极150a、电极150b以及电极150c形成为通过设置在栅极绝缘层138、保护绝缘层144和层间绝缘层146中的开口接触于电极136a、电极136b以及电极136c。
这里，氧化物半导体层140优选为杂质如氢等充分得到去除而被高纯度化的氧化物半导体层。具体地说，氧化物半导体层140的氢浓度为5×1019atoms/cm3以下，优选为5×1018atoms/cm3以下，更优选为5×1017atoms/cm3以下。另外，氢浓度充分得到降低而被高纯度化的氧化物半导体层140具有比通常的硅片(稍微添加有磷或硼等杂质元素的硅片)中的载流子浓度(5×1014/cm3左右)小得多的载流子浓度。如上所述，通过使用氢浓度充分得到降低而被高纯度化的本征或实际上本征的氧化物半导体，可以获得截止电流特性极为优良的晶体管162。例如，在漏极电压Vd为+1V或+10V且栅极电压Vg为-5V至-20V的情况下，截止电流为1×10-13A以下。如上所述，通过使用氢浓度充分得到降低而被高纯度化的氧化物半导体层140而降低晶体管162的截止电流，可以实现新的结构的半导体装置。另外，使用二次离子质谱(SIMS)测量上述氧化物半导体层140中的氢浓度。
另外，在层间绝缘层146上设置有绝缘层152，并将电极154a、电极154b、电极154c以及电极154d设置为埋入该绝缘层152。这里，电极154a接触于电极150a，电极154b接触于电极150b，电极154c接触于电极150c及电极150d，并且电极154d接触于电极150e。
就是说，在图2A和2B所示的半导体装置中，晶体管160的栅电极110通过电极130c、电极136c、电极150c、电极154c以及电极150d电连接于晶体管162的源电极或漏电极142a。
<半导体装置的制造方法>
以下，说明上述半导体装置的制造方法的一个例子。以下，首先，参照图3A至3H说明下部的晶体管160的制造方法，然后，参照图4A至4G和图5A至5D说明上部的晶体管162的制造方法。
<下部的晶体管的制造方法>
首先，准备包含半导体材料的衬底100(参照图3A)。作为包含半导体材料的衬底100，可以使用硅或碳化硅等构成的单晶半导体衬底或多晶半导体衬底；硅锗等构成的化合物半导体衬底；SOI衬底等。这里，作为包含半导体材料的衬底100，示出使用单晶硅衬底时的一个例子。
在衬底100上形成用作用来形成元件分离绝缘层的掩模的保护层102(参照图3A)。作为保护层102，例如可以使用氧化硅、氮化硅、氮氧化硅等的材料形成的绝缘层。另外，在该工序的前后，也可以将赋予n型导电性的杂质元素或赋予p型导电性的杂质元素添加到衬底100，以控制晶体管的阈值电压。在衬底100中包含的半导体材料为硅时，作为赋予n型导电性的杂质，例如可以使用磷、砷等。另外，作为赋予p型导电性的杂质，例如可以使用硼、铝、镓等。
接着，使用上述保护层102作为掩模进行蚀刻，去除不由保护层102覆盖的区域(即，露出的区域)的衬底100的一部分。由此，形成得到分离的半导体区域104(参照图3B)。该蚀刻优选使用干蚀刻，但是也可以使用湿蚀刻。可以根据被蚀刻层的材料适当地选择蚀刻气体和蚀刻剂。
接着，通过覆盖半导体区域104地形成绝缘层，并且选择性地去除重叠于半导体区域104的区域中的绝缘层，形成元件分离绝缘层106(参照图3B)。该绝缘层使用氧化硅、氮化硅、氮氧化硅等而形成。作为绝缘层的去除方法，有CMP(化学机械抛光)等抛光处理和蚀刻处理等，可以使用任一种方法。另外，在形成半导体区域104之后，或者，在形成元件分离绝缘层106之后，去除上述保护层102。
接着，在半导体区域104上形成绝缘层，并在该绝缘层上形成包含导电材料的层。
由于绝缘层是之后成为栅极绝缘层的层，该绝缘层优选采用通过CVD法或溅射法等来得到的包含氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、氧化钽等的膜的单层结构或多层结构即可。另外，也可以通过高密度等离子体处理或热氧化处理使半导体区域104的表面氧化或氮化，形成上述绝缘层。例如，可以使用He、Ar、Kr、Xe等稀有气体和氧、氧化氮、氨、氮、氢等的混合气体来进行高密度等离子体处理。另外，对绝缘层的厚度没有特别的限制，例如其厚度可以为1nm以上且100nm以下。
包含导电材料的层可以使用铝、铜、钛、钽、钨等的金属材料而形成。另外，也可以通过使用包含导电材料的多晶硅等的半导体材料形成包含导电材料的层。对包含导电材料的层的形成方法也没有特别的限制，可以使用蒸镀法、CVD法、溅射法、旋涂法等的各种成膜方法。此外，在本实施方式中，说明使用金属材料形成包含导电材料的层时的一个例子。
然后，通过选择性地蚀刻绝缘层和包含导电材料的层，形成栅极绝缘层108和栅电极110(参照图3C)。
接着，形成覆盖栅电极110的绝缘层112(参照图3C)。然后，通过将磷(P)或砷(As)等添加到半导体区域104，在衬底100中形成结深度浅的杂质区域114(参照图3C)。这里，虽然添加磷或砷以形成n型晶体管，但是也可以在形成p型晶体管时添加硼(B)或铝(Al)等的杂质元素。另外，通过形成杂质区域114，在半导体区域104的栅极绝缘层108的下部形成沟道形成区域116(参照图3C)。在此，虽然可以适当地设定所添加的杂质的浓度，但是优选在半导体元件的尺寸急剧减小时提高其浓度。这里，虽然采用在形成绝缘层112之后形成杂质区域114的工序，但是也可以采用在形成杂质区域114之后形成绝缘层112的工序。
接着，形成侧壁绝缘层118(参照图3D)。在覆盖绝缘层112地形成绝缘层之后，通过对该绝缘层进行各向异性高的蚀刻处理，以自对准的方式形成侧壁绝缘层118。另外，此时，优选通过对绝缘层112的一部分进行蚀刻，暴露栅电极110的上表面和杂质区域114的上表面。
接着，覆盖栅电极110、杂质区域114和侧壁绝缘层118等地形成绝缘层。然后，通过将磷(P)或砷(As)等添加到该绝缘层接触杂质区域114的区域，形成高浓度掺杂区域120(参照图3E)。然后，通过去除上述绝缘层，覆盖栅电极110、侧壁绝缘层118和高浓度掺杂区域120等地形成金属层122(参照图3E)。该金属层122可以使用真空蒸镀法、溅射法或旋涂法等的各种成膜方法形成。优选使用与构成半导体区域104的半导体材料起反应而成为低电阻的金属化合物的金属材料形成金属层122。作为上述金属材料，例如有钛、钽、钨、镍、钴、铂等。
接着，进行热处理，使上述金属层122与半导体材料起反应。由此，形成接触高浓度掺杂区域120的金属化合物区域124(参照图3F)。另外，在使用多晶硅等形成栅电极110的情况下，还在栅电极110与金属层122接触的部分中形成金属化合物区域。
作为上述热处理，例如可以使用照射闪光灯的热处理。当然，也可以使用其它热处理方法，但是优选使用可以在极短的时间内进行热处理的方法，以提高根据金属化合物形成的化学反应的控制性。另外，上述金属化合物区域由金属材料与半导体材料之间的反应而形成，该金属化合物区域的导电性充分得到提高。通过形成该金属化合物区，可以充分降低电阻，并可以提高元件特性。另外，在形成金属化合物区域124之后，去除金属层122。
接着，覆盖通过上述工序形成的各构件地形成层间绝缘层126和层间绝缘层128(参照图3G)。层间绝缘层126和层间绝缘层128可以使用包含氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、氧化钽等无机绝缘材料的材料形成。此外，也可以使用聚酰亚胺、丙烯酸树脂等有机绝缘材料形成层间绝缘层126和层间绝缘层128。这里，虽然示出层间绝缘层126和层间绝缘层128的两层结构，但是层间绝缘层的结构不局限于此。在形成层间绝缘层128之后，优选通过对其表面进行CMP或蚀刻处理等而使其平坦化。
然后，通过在上述层间绝缘层中形成到达金属化合物区域124的开口，在该开口中形成源电极或漏电极130a和源电极或漏电极130b(参照图3H)。例如，可以在包括开口的区域中使用PVD(物理气相沉积)法或CVD(化学气相沉积)法等形成导电层，然后使用蚀刻处理或CMP等的方法去除上述导电层的一部分，以形成源电极或漏电极130a和源电极或漏电极130b。
另外，在通过去除上述导电层的一部分形成源电极或漏电极130a和源电极或漏电极130b时，优选将其表面加工为平坦。例如，当在包含开口的区域中形成薄的钛膜或氮化钛膜，然后将钨膜形成为填充开口时，通过进行之后的CMP，可以在去除多余的钨膜、钛膜或氮化钛膜等的同时提高其表面的平坦性。像这样，通过对包含源电极或漏电极130a和源电极或漏电极130b的表面进行平坦化，可以在之后的工序中形成优良的电极、布线、绝缘层或半导体层等。
这里，虽然附图仅示出接触金属化合物区域124的源电极或漏电极130a和源电极或漏电极130b，但是也可以在该工序中形成接触栅电极110的电极(例如，图2A和2B中的电极130c)等。对可以用作源电极或漏电极130a和源电极或漏电极130b的材料没有特别的限制，而可以使用各种导电材料。例如，可以使用钼、钛、铬、钽、钨、铝、铜、钕或钪等导电材料。
通过上述工序，形成使用包含半导体材料的衬底100的晶体管160。另外，在进行上述工序之后，还可以形成电极、布线或绝缘层等。通过使用由层间绝缘层和导电层的叠层结构构成的多层布线结构作为布线的结构，可以提供高集成化的半导体装置。
<上部的晶体管的制造方法>
接着，参照图4A至4G及图5A至5D说明在层间绝缘层128上制造晶体管162的工序。另外，图4A至4G及图5A至5D示出层间绝缘层128上的各种电极或晶体管162等的制造工序，而省略存在于晶体管162的下部的晶体管160等。
首先，在层间绝缘层128、源电极或漏电极130a、源电极或漏电极130b以及电极130c上形成绝缘层132(参照图4A)。绝缘层132可以使用PVD法或CVD法等而形成。另外，可以使用包含氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、氧化钽等无机绝缘材料的材料形成绝缘层132。
接着，在绝缘层132中形成到达源电极或漏电极130a、源电极或漏电极130b以及电极130c的开口。此时，还在之后形成栅电极136d的区域中形成开口。然后，将导电层134形成为填充上述开口(参照图4B)。上述开口可以使用掩模通过蚀刻等的方法而形成。上述掩模通过使用光掩模的曝光等的方法而形成。作为蚀刻，使用湿蚀刻和干蚀刻中的任何一种，但是从微细加工的观点来看，优选使用干蚀刻。导电层134可以使用PVD法或CVD法等的成膜法而形成。作为可以用来形成导电层134的材料，可以举出钼、钛、铬、钽、钨、铝、铜、钕或钪等导电材料、该材料的合金或化合物(例如，氮化物)等。
更具体地说，可以使用如下方法：例如，在包括开口的区域中使用PVD法形成薄的钛膜，并且使用CVD法形成薄的氮化钛膜，然后将钨膜形成为填充开口。这里，通过PVD法形成的钛膜具有使其与下部电极(这里，源电极或漏电极130a、源电极或漏电极130b以及电极130c等)的界面处的氧化膜还原而降低其与下部电极的接触电阻的功能。另外，之后形成的氮化钛膜具有抑制导电材料的扩散的阻挡功能。另外，也可以在形成由钛或氮化钛等构成的阻挡膜之后，使用镀法形成铜膜。
在形成导电层134之后，通过使用蚀刻处理或CMP等的方法去除导电层134的一部分，暴露绝缘层132，以形成电极136a、电极136b、电极136c以及栅电极136d(参照图4C)。另外，在去除上述导电层134的一部分以形成电极136a、电极136b、电极136c以及栅电极136d时，优选将其表面加工为平坦。如此，通过将绝缘层132、电极136a、电极136b、电极136c以及栅电极136d的表面加工为平坦，可以在之后的工序中形成优良的电极、布线、绝缘层以及半导体层等。
接着，覆盖绝缘层132、电极136a、电极136b、电极136c以及栅电极136d地形成栅极绝缘层138(参照图4D)。栅极绝缘层138可以通过CVD法或溅射法等形成。另外，栅极绝缘层138优选包含氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪或氧化钽等。另外，栅极绝缘层138可以为单层结构或者叠层结构。例如，通过作为原料气体使用硅烷(SiH4)、氧和氮的等离子体CVD法，形成包含氧氮化硅的栅极绝缘层138。对栅极绝缘层138的厚度没有特别的限制，例如其厚度可以设定为10nm以上且500nm以下。在使用叠层结构时，例如，优选使用由厚度为50nm以上且200nm以下的第一栅极绝缘层和第一栅极绝缘层上的厚度为5nm以上且300nm以下的第二栅极绝缘层构成的叠层。
另外，因为通过去除杂质而称为本征或者实际上本征的氧化物半导体(高纯度化的氧化物半导体)对界面能级或界面处俘获的电荷极为敏感，所以在作为氧化物半导体层使用该氧化物半导体的情况下，其与栅极绝缘层的界面是重要的。就是说，接触高纯度化的氧化物半导体层的栅极绝缘层138被要求高质量化。
另外，因为可以通过使用微波(2.45GHz)的高密度等离子体CVD法而形成致密且耐压高的高质量的栅极绝缘层138，所以该方法是优选的。这是因为如下缘故：高纯度化的氧化物半导体层与高质量栅极绝缘层彼此紧密接触，使得界面处的能级的密度得到降低而可以得到优良的界面特性。
当然，只要是能够作为栅极绝缘层形成优质的绝缘层的方法，即使在使用高纯度化的氧化物半导体层的情况下也可以使用溅射法或等离子体CVD法等的其他方法。另外，也可以使用通过形成绝缘层之后的热处理而使膜质量或与氧化物半导体层之间的界面特性得到改善的绝缘层。总之，只要形成作为栅极绝缘层138的膜质量优良且可以降低与氧化物半导体层的界面态密度而形成优良的界面的栅极绝缘层，即可。
再者，在85℃，2×106V/cm且时间为12小时的栅极偏压-热应力试验(称为BT试验)中，如果在氧化物半导体中添加有杂质，杂质和氧化物半导体的主要成分之间的键被强电场(B：偏压)和高温(T：温度)切断，生成的悬空键导致阈值电压(Vth)的偏移。
与此相反，通过尽量去除氧化物半导体的杂质，尤其是氢或水等，如上所述那样氧化物半导体与栅极绝缘层之间具有优良的界面特性，而可以得到对BT试验也稳定的晶体管。
接着，在栅极绝缘层138上形成氧化物半导体层，通过使用掩模的蚀刻等方法而加工该氧化物半导体层，以形成岛状的氧化物半导体层140(参照图4E)。
作为氧化物半导体层，优选采用In-Ga-Zn-O类、In-Sn-Zn-O类、In-Al-Zn-O类、Sn-Ga-Zn-O类、Al-Ga-Zn-O类、Sn-Al-Zn-O类、In-Zn-O类、Sn-Zn-O类、Al-Zn-O类、In-O类、Sn-O类、Zn-O类的氧化物半导体层，尤其是使用非晶氧化物半导体层。在本实施方式中，作为氧化物半导体层，使用In-Ga-Zn-O类氧化物半导体沉积用靶材通过溅射法形成非晶氧化物半导体层。另外，因为可以通过将硅添加到非晶氧化物半导体层中抑制其结晶化，所以，例如，也可以使用包含2wt.％以上且10wt.％以下的SiO2的靶材形成氧化物半导体层。
作为用来使用溅射法制造氧化物半导体层的靶材，例如，可以使用以氧化锌为主要成分的金属氧化物靶材。另外，也可以使用包含In、Ga和Zn的氧化物半导体沉积用靶材(组成比为In2O3∶Ga2O3∶ZnO＝1∶1∶1[摩尔百分比])等。另外，作为包含In、Ga和Zn的氧化物半导体沉积用靶材，也可以使用其组成比为In∶Ga∶Zn＝1∶1∶2[摩尔百分比]或In∶Ga∶Zn＝1∶1∶1[摩尔百分比]的靶材等。氧化物半导体沉积用靶材的填充率为90％以上且100％以下，优选为95％以上(例如，99.9％)。通过使用填充率高的氧化物半导体沉积用靶材，形成致密的氧化物半导体层。
氧化物半导体层的形成气氛优选为稀有气体(典型为氩)气氛、氧气氛或包含稀有气体(典型为氩)和氧的混合气氛。具体地说，例如，优选使用氢、水、羟基或氢化物等的杂质的浓度降低到几ppm左右(优选为几ppb左右)的高纯度气体。
在形成氧化物半导体层时，在保持为减压状态的处理室内固定衬底，并且将衬底温度设定为100℃以上且600℃以下，优选为200℃以上且400℃以下。通过在加热衬底的同时形成氧化物半导体层，可以降低氧化物半导体层所包含的杂质的浓度。另外，可以减轻由溅射导致的损伤。然后，在去除了残留水分的处理室内引入氢和水得到去除的溅射气体，并且将金属氧化物用作靶材以形成氧化物半导体层。优选使用吸附型真空泵，以去除处理室内的残留水分。例如，可以使用低温泵、离子泵或钛升华泵。另外，作为排气单元，也可以使用提供有冷阱的涡轮泵。在使用低温泵进行了排气的沉积室中，例如，对氢原子、水(H2O)等包含氢原子的化合物(更优选，还有包含碳原子的化合物)等进行了排气，因此可以降低在该沉积室中形成的氧化物半导体层所包含的杂质的浓度。
作为氧化物半导体层的形成条件，例如，可以采用如下条件：衬底和靶材之间的距离为100mm，压力为0.6Pa，直流(DC)电力为0.5kW，并且气氛为氧(氧流量比率为100％)气氛。注意，当使用脉冲直流(DC)电源时，可以减少在膜沉积时发生的粉状物质(也称为微粒或尘埃)，并且膜厚度分布也变得均匀，所以是优选的。将氧化物半导体层的厚度设定为2nm以上且200nm以下、优选为5nm以上且30nm以下。另外，因为氧化物半导体层的适当的厚度根据使用的氧化物半导体材料而不同，所以可以根据使用的材料适当地选择其厚度。
另外，优选在通过溅射法形成氧化物半导体层之前进行引入氩气体来产生等离子体的反溅射，以去除附着在栅极绝缘层138的表面的尘埃。这里，通常的溅射是指将离子碰撞到溅射靶材，而反溅射是指将离子碰撞到处理表面以改变其表面的性质。作为将离子碰撞到处理表面的方法，有在氩气氛中将高频电压施加到处理表面一侧而在衬底附近生成等离子体的方法等。另外，也可以使用氮气氛、氦气氛或氧气氛等代替氩气氛。
作为上述氧化物半导体层的蚀刻可以使用干蚀刻和湿蚀刻中的任何一种。当然，也可以组合干蚀刻和湿蚀刻而使用。根据材料适当地设定蚀刻条件(例如，蚀刻气体或蚀刻剂、蚀刻时间、温度等)，以将其蚀刻成所希望的形状。
作为干蚀刻所使用的蚀刻气体，例如有含有氯的气体(氯类气体，例如氯(Cl2)、氯化硼(BCl3)、氯化硅(SiCl4)、四氯化碳(CCl4)等)等。另外，还可以使用含有氟的气体(氟类气体，例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、三氟甲烷(CHF3)等)、溴化氢(HBr)、氧(O2)或对上述气体添加了氦(He)或氩(Ar)等的稀有气体的气体等。
作为干蚀刻法，可以使用平行平板型RIE(反应性离子蚀刻)法或ICP(感应耦合等离子体)蚀刻法。适当地设定蚀刻条件(施加到线圈形电极的电力的量、施加到衬底一侧的电极的电力的量、衬底一侧的电极温度等)，以将氧化物半导体层蚀刻成所希望的形状。
作为用于湿蚀刻的蚀刻剂，可以使用磷酸、醋酸以及硝酸混合的溶液、过氧化氨混合物等。另外，还可以使用ITO07N(由Kanto ChemicalCo.，Inc制造)等作为蚀刻剂。
接着，优选对氧化物半导体层进行第一热处理。通过进行该第一热处理，可以进行氧化物半导体层的脱水化或脱氢化。将第一热处理的温度设定为300℃以上且750℃以下，优选为400℃以上且低于衬底的应变点。例如，将衬底引入到使用电阻发热体等的电炉中，在氮气氛中且在450℃的温度下对氧化物半导体层140进行热处理1小时。在该热处理期间，不使氧化物半导体层140暴露至大气，以避免水或氢的进入。
另外，热处理装置不局限于电炉，也可以为利用来自被进行了加热的气体等介质的热传导或热辐射对被处理物进行加热的装置。例如，可以使用GRTA(气体快速热退火)装置或LRTA(灯快速热退火)装置等RTA(快速热退火)装置。LRTA装置是利用从灯(如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯)等发出的光(电磁波)的辐射来加热被处理物的装置。GRTA装置是利用高温气体进行热处理的装置。作为气体，使用氩等稀有气体或氮等即使通过热处理也不与被处理物起反应的惰性气体。
例如，作为第一热处理，也可以进行如下GRTA处理，即将衬底引入到被加热到650℃至700℃的高温的惰性气体中，进行加热几分钟，然后从该惰性气体中抽出衬底。通过使用GRTA处理，可以在短时间内进行高温热处理。另外，因为GRTA处理是在短时间内进行的热处理，所以即使在超过衬底的应变点的温度条件下也可以使用GRTA处理。
另外，优选在以氮或稀有气体(氦、氖或氩等)为主要成分且不包含水或氢等的气氛中进行第一热处理。例如，优选将引入热处理装置中的氮或诸如氦、氖、氩等的稀有气体的纯度设定为6N(99.9999％)以上，优选设定为7N(99.99999％)以上(即，杂质浓度为1ppm以下，优选为0.1ppm以下)。
根据第一加热处理的条件或氧化物半导体层的材料，有时氧化物半导体层晶化而成为微晶或多晶。例如，氧化物半导体层有时成为结晶度为90％以上或80％以上的微晶氧化物半导体层。另外，根据第一热处理的条件或氧化物半导体层的材料，氧化物半导体层有时成为不包含晶体成分的非晶氧化物半导体层。
另外，有时成为非晶氧化物半导体(例如，在氧化物半导体层的表面)和微晶(粒径为1nm以上且20nm以下(典型为2nm以上且4nm以下))混合在一起的氧化物半导体层。
另外，通过在非晶中排列微晶，也可以改变氧化物半导体层的电特性。例如，在使用In-Ga-Zn-O类氧化物半导体沉积用靶材形成氧化物半导体层时，通过形成具有电各向异性的In2Ga2ZnO7的晶粒取向的微晶部，可以改变氧化物半导体层的电特性。
更具体地说，例如，通过将In2Ga2ZnO7的晶粒取向为其c轴垂直于氧化物半导体层的表面，可以提高平行于氧化物半导体层表面的方向上的导电性，并提高垂直于氧化物半导体层表面的方向上的绝缘性。另外，上述微晶部具有抑制水或氢等杂质进入到氧化物半导体层中的功能。
另外，具有上述微晶部的氧化物半导体层可以通过GRTA处理对氧化物半导体层进行表面加热而形成。另外，通过使用Zn含量小于In或Ga含量的溅射靶材，可以更优选地形成氧化物半导体层。
也可以对被加工为岛状的氧化物半导体层140之前的氧化物半导体层进行对氧化物半导体层140的第一热处理。在此情况下，在进行第一热处理之后从加热装置抽出衬底，并进行光刻工序。
另外，上述第一热处理具有对氧化物半导体层140进行脱水化或脱氢化的效果，所以也可以被称为脱水化处理或脱氢化处理等。可以在形成氧化物半导体层之后，在将源电极或漏电极层叠在氧化物半导体层140上之后，或者，在将保护绝缘层形成在源电极或漏电极上之后等进行上述脱水化处理或脱氢化处理。另外，可以进行该脱水化处理或脱氢化处理一次或多次。
接着，接触氧化物半导体层140地形成源电极或漏电极142a和源电极或漏电极142b(参照图4F)。通过在覆盖氧化物半导体层140地形成导电层之后对该导电层选择性地进行蚀刻，可以形成源电极或漏电极142a和源电极或漏电极142b。
导电层可以使用以溅射法为典型的PVD法或等离子体CVD法等的CVD法而形成。另外，作为导电层的材料，可以使用选自铝、铬、铜、钽、钛、钼和钨的元素或以上述元素为成分的合金等。也可以使用选自锰、镁、锆、铍和钍的任何一种或多种材料。另外，也可以使用组合铝与选自钛、钽、钨、钼、铬、钕和钪的一种元素或多种元素而成的材料。导电层既可为单层结构，又可为两层以上的叠层结构。例如，可以举出包含硅的铝膜的单层结构、在铝膜上层叠有钛膜的两层结构以及层叠有钛膜、铝膜和钛膜的三层结构等。
这里，在进行曝光以形成用于蚀刻的掩模时，优选使用紫外线、KrF激光或ArF激光。
根据源电极或漏电极142a的下端部和源电极或漏电极142b的下端部的间隔，决定晶体管的沟道长度(L)。另外，当在沟道长度(L)短于25nm的条件下进行曝光时，使用波长极短，即几nm至几十nm的超紫外线(Extreme Ultraviolet)进行用来形成掩模的曝光。利用超紫外线的曝光的分辨率高，并且聚焦深度也大。因此，也可以将之后形成的晶体管的沟道长度(L)设定为10nm以上且1000nm以下，而可以实现电路的工作速度的高速化。再者，因为截止电流值极小，所以可以抑制耗电量的增大。
另外，适当地调节其材料和蚀刻条件，以避免在对导电层进行蚀刻时氧化物半导体层140被去除。另外，根据材料和蚀刻条件，有时在该工序中氧化物半导体层140的一部分被进行蚀刻而成为具有槽部(凹部)的氧化物半导体层。
另外，也可以在氧化物半导体层140和源电极或漏电极142a之间或者在氧化物半导体层140和源电极或漏电极142b之间形成氧化物导电层。可以连续地形成(连续沉积)氧化物导电层和用来形成源电极或漏电极142a和源电极或漏电极142b的金属层。氧化物导电层可以用作源区和漏区。通过设置该氧化物导电层，可以实现源区和漏区的低电阻化，而可以实现晶体管的高速工作。
另外，也可以使用透光为具有多种强度的曝光掩模，即多级灰度掩模形成抗蚀剂掩模，并使用该抗蚀剂掩模进行蚀刻工序，以减少上述掩模的使用个数和工序数。使用多级灰度掩模形成的抗蚀剂掩模成为具有多个厚度的形状(阶梯状)，并进行灰化来可以进一步改变形状，所以可以用于加工为不同的图案的多个蚀刻工序。就是说，利用一个多级灰度掩模，可以形成对应于至少两种以上的不同图案的抗蚀剂掩模。因此，可以削减曝光掩模数，并且可以削减所对应的光刻工序数，所以可以简化工序。
另外，在上述工序之后，优选进行使用N2O、N2或Ar等的气体的等离子体处理。通过进行该等离子体处理，去除附着于露出的氧化物半导体层表面上的水等。另外，也可以使用氧和氩的混合气体进行等离子体处理。
接着，不暴露至大气地形成接触氧化物半导体层140的一部分的保护绝缘层144(参照图4G)。
保护绝缘层144可以通过适当地使用溅射法等的不使水或氢等的杂质混入到保护绝缘层144的方法而形成。另外，保护绝缘层144的厚度为1nm以上。作为可以用于保护绝缘层144的材料，有氧化硅、氮化硅、氧氮化硅或氮氧化硅等。此外，保护绝缘层144的结构可以为单层结构或者叠层结构。优选将形成保护绝缘层144时的衬底温度设定为室温以上且300℃以下，优选采用稀有气体(典型为氩)气氛、氧气氛或稀有气体(典型为氩)和氧的混合气氛作为形成保护绝缘层144的气氛。
在保护绝缘层144包含氢的情况下，由于氢进入到氧化物半导体层或者由氢从氧化物半导体层中抽出氧等，有时会导致氧化物半导体层的背沟道一侧的低电阻化而形成寄生沟道。因此，重要的是在保护绝缘层144的形成方法中不使用氢，以使保护绝缘层144包含尽量少的氢。
另外，优选在去除处理室内的残留水分的同时形成保护绝缘层144。这是为了不使氧化物半导体层140和保护绝缘层144包含氢、羟基或水。
优选使用吸附型真空泵，以去除处理室内的残留水分。例如，优选使用低温泵、离子泵或钛升华泵。另外，作为排气单元，也可以使用提供有冷阱的涡轮泵。在使用低温泵进行了排气的沉积室中，例如，氢原子、水(H2O)等包含氢原子的化合物等得到去除，因此可以降低在该沉积室中形成的保护绝缘层144所包含的杂质的浓度。
作为形成保护绝缘层144时的溅射气体，优选使用氢、水、羟基或氢化物等杂质的浓度降低到几ppm左右(优选为几ppb左右)的高纯度气体。
接着，优选在惰性气体气氛中或在氧气体气氛中进行第二热处理(优选为200℃以上且400℃以下，例如250℃以上且350℃以下)。例如，在氮气氛下并在250℃的温度下进行一个小时的第二热处理。通过进行第二热处理，可以降低晶体管的电特性的不均匀。
另外，也可以在大气中并在100℃以上且200℃以下的温度下进行热处理1小时以上且30小时以下。该热处理既可在保持一定的加热温度的状态下进行加热，又可反复多次进行从室温到100℃以上且200℃以下的加热温度的升温和从加热温度到室温的降温。另外，也可以在形成保护绝缘层之前在减压状态下进行该热处理。通过在减压状态下进行热处理，可以缩短加热时间。另外，既可进行该热处理代替上述第二热处理，又可在进行第二热处理前后等进行该热处理。
首先，在保护绝缘层144上形成层间绝缘层146(参照图5A)。层间绝缘层146可以使用PVD法或CVD法等而形成。另外，可以使用包含氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、氧化钽等无机绝缘材料的材料形成层间绝缘层146。在形成层间绝缘层146之后，优选通过对其表面进行CMP或蚀刻处理等而使其平坦化。
接着，在层间绝缘层146、保护绝缘层144以及栅极绝缘层138中形成到达电极136a、电极136b、电极136c、源电极或漏电极142a以及源电极或漏电极142b的开口，并将导电层148形成为填充该开口(参照图5B)。上述开口可以使用掩模通过蚀刻等的方法而形成。上述掩模通过使用光掩模的曝光等的方法而形成。作为蚀刻，使用湿蚀刻和干蚀刻中的任何一种，但是从微细加工的观点来看，优选使用干蚀刻。导电层148可以使用PVD法或CVD法等的成膜法而形成。作为可以用来形成导电层148的导电材料，可以举出钼、钛、铬、钽、钨、铝、铜、钕或钪等导电材料、该材料的合金或化合物(例如，氮化物)等。
具体地说，可以使用如下方法：例如，在包括开口的区域中使用PVD法形成薄的钛膜，并且使用CVD法形成薄的氮化钛膜，然后将钨膜形成为填充开口。这里，通过PVD法形成的钛膜具有如下的功能：使其与层间绝缘层146的界面处的氧化膜还原而降低与下部电极(这里，电极136a、电极136b、电极136c、源电极或漏电极142a以及源电极或漏电极142b)的接触电阻。另外，之后形成的氮化钛膜具有抑制导电材料的扩散的阻挡功能。另外，也可以在形成由钛或氮化钛等构成的阻挡膜之后，使用镀法形成铜膜。
在形成导电层148之后，通过使用蚀刻处理或CMP等的方法去除导电层148的一部分，暴露层间绝缘层146，以形成电极150a、电极150b、电极150c、电极150d以及电极150e(参照图5C)。另外，在去除上述导电层148的一部分以形成电极150a、电极150b、电极150c、电极150d以及电极150e时，优选将其表面加工为平坦。如此，通过将层间绝缘层146、电极150a、电极150b、电极150c、电极150d以及电极150e的表面加工为平坦，可以在之后的工序中形成优良的电极、布线、绝缘层以及半导体层等。
再者，形成绝缘层152，在绝缘层152中形成到达电极150a、电极150b、电极150c、电极150d以及电极150e的开口，并且将导电层形成为填充该开口，然后，使用蚀刻或CMP等的方法去除导电层的一部分来暴露绝缘层152，以形成电极154a、电极154b、电极154c以及电极154d(参照图5D)。该工序与形成电极150a等的情况相同，而省略其详细说明。
在使用上述方法制造晶体管162的情况下，氧化物半导体层140的氢浓度为5×1019atoms/cm3以下，另外，晶体管162的截止电流为1×10-13A以下。像这样，通过使用氢浓度得到充分降低且高纯度化的氧化物半导体层140，可以得到优良特性的晶体管162。另外，可以制造在下部具有使用氧化物半导体以外的材料的晶体管160并在上部具有使用氧化物半导体的晶体管162且具有优良特性的半导体装置。
另外，作为氧化物半导体的比较对象的半导体材料，有碳化硅(例如，4H-SiC)。氧化物半导体与4H-SiC具有几个共同点。载流子密度是其中的一个例子。常温下的氧化物半导体的本征载流子密度被估计为10-7/cm3左右，这与4H-SiC的6.7×10-11/cm3同样，显示与其他半导体相比极为低的数值。通过对其与硅的本征载流子密度(1.4×1010/cm3左右)进行比较，可以清楚地理解氧化物半导体的本征载流子密度极为低。
另外，因为氧化物半导体的能带隙为3.0至3.5eV，4H-SiC的能带隙为3.26eV，所以从宽带隙半导体的这一点来看，氧化物半导体和碳化硅也具有共同点。
另一方面，在氧化物半导体和碳化硅之间存在着显著的差异。这就是工序温度。因为碳化硅通常需要1500℃至2000℃的热处理，所以难以实现其与使用其他半导体材料的半导体元件的叠层结构。这是因为在上述高温下半导体衬底或半导体元件等被损坏的缘故。另一方面，通过在300℃至500℃(小于玻璃转变温度，最高为700℃左右)的温度下进行热处理，可以制造氧化物半导体，而可以在使用其他半导体材料形成集成电路之后形成由氧化物半导体构成的半导体元件。
另外，与碳化硅不同，氧化物半导体具有可以使用玻璃衬底等低耐热性衬底的优点。再者，从不需要在高温下进行热处理这一点来看，与碳化硅相比，氧化物半导体具有可以降低能量消耗的优点。
另外，虽然对氧化物半导体的物性已在进行各种各样的研究，但是这些研究不包括充分降低能隙中的定域能级本身的技术思想。在所公开的发明的一个实施方式中，通过从氧化物半导体中去除成为定域能级的原因的水或氢，制造被高纯度化的氧化物半导体。这是基于充分降低能隙中的定域能级本身的技术思想。如此被高纯度化的氧化物半导体可以制造极为优良的工业产品。
再者，通过将氧供给给由氧缺乏而产生的金属原子的悬空键以减少由氧缺乏而起的定域能级密度，可以得到更高纯度化(i型)的氧化物半导体。例如，通过接触沟道形成区域地形成氧过剩的氧化膜并从该氧化膜为沟道形成区域供给氧，可以减少由氧缺乏而起的定域能级密度。
氧化物半导体中的施主被认为起因于由氢过剩导致的传导带下0.1eV至0.2eV的较浅能级和由氧不足导致的较深能级等。尽量去除氢并且充分供给氧以消除上述缺陷的技术思想是对的。
另外，一般来说，氧化物半导体为n型，但是在所公开的发明的一个实施方式中，通过去除杂质，尤其是水或氢，实现i型化半导体。在这一点上，不是如硅等那样添加杂质而实现的通常i型化半导体，因此可以说所公开的发明包括从来没有的技术思想。
<使用氧化物半导体的晶体管的导电机理>
这里，参照图22至图25说明使用氧化物半导体的晶体管的导电机理。注意，以下说明只是一个考察而已，发明的有效性不会根据该说明而被否定。
图22是使用氧化物半导体的双栅极型晶体管(薄膜晶体管)的纵截面图。在栅电极(GE)上隔着栅极绝缘层(GI)设置有氧化物半导体层(OS)，并在其上设置有源电极(S)和漏电极(D)。
图23A和23B示出沿图22的A-A′的能带结构的示意图。图23B示出如下情况：在将正电压(VD＞0)施加到漏极的情况下，虚线表示不将电压施加到栅极的情况(VG＝0)，而实线表示将正的电压(VG＞0)施加到栅极的情况。在不将电压施加到栅极的情况下，因为势垒高，所以载流子(电子)不从电极注入到氧化物半导体一侧，而呈现没有电流的截止状态。另一方面，在将正的电压施加到栅极的情况下，势垒得到降低，而呈现产生电流的导通状态。
图24A和24B示出沿图22的B-B′的截面的能带图(示意图)。图24A示出将正的电位+VG(VG＞0)施加到栅极(GE)的状态，即示出在源极和漏极之间流过载流子(电子)的导通状态。另外，图24B示出将负的电位-VG(VG＞0)施加到栅极(GE)的状态，即示出截止状态(不流过少数载流子的状态)。
图25示出真空能级、金属的功函数(φM)和氧化物半导体的电子亲和势(χ)的关系。
金属退化，其费米能级位于传导带内。另一方面，现有的氧化物半导体为n型，其费米能级(Ef)离位于带隙中央的本征费米能级(Ei)远，而位于接近传导带的一侧。另外，氧化物半导体中的氢的一部分成为施主，这被认为是获得n型化氧化物半导体的原因之一。
与此相反，根据所公开的发明的一个实施方式的氧化物半导体是：通过从氧化物半导体去除成为获得n型化氧化物半导体的原因的氢，并进行高纯度化以尽量使其不包含氧化物半导体的主要成分以外的元素(杂质元素)，而成为本征(i型)氧化物半导体或接近本征的氧化物半导体。就是说，其特征在于：通过尽量去除氢或水等的杂质，得到高纯度化的本征(i型)氧化物半导体或接近本征的氧化物半导体，而不是添加杂质元素而实现i型化。由此，可以将费米能级(Ef)设定为与本征费米能级(Ei)大致相同。
氧化物半导体的带隙(Eg)被认为是3.15eV，电子亲和势(χ)被认为是4.3eV。构成源电极或漏电极的钛(Ti)的功函数与氧化物半导体的电子亲和势(χ)大致相同。在此情况下，在金属-氧化物半导体界面处未形成对电子的肖特基势垒。就是说，在金属的功函数(φM)和氧化物半导体的电子亲和势(χ)相同的情况下，在两者接触时显示如图23A所示的能带图(示意图)。
在图23B中，黑色圆点(●)表示电子。在将正的电位施加到漏极时，电子超过势垒(高度为h)而注入到氧化物半导体，然后向漏极流动。势垒的高度(h)随栅极电压和漏极电压而变化，但是在施加正的漏极电压时，势垒的高度(h)低于未施加电压时的图23A的势垒的高度，即带隙(Eg)的1/2。
此时，如图24A所示，电子在栅极绝缘层和高纯度化的氧化物半导体的界面附近(氧化物半导体的能量稳定的最底部)迁移。
另外，如图24B所示，在将负的电位施加到栅电极(GE)时，因为实际上没有作为少数载流子的空穴，所以电流成为极为接近0的数值。
如上所述，通过进行氧化物半导体的高纯度化以尽量使其不包含氧化物半导体的主要成分以外的元素(杂质元素)，得到本征(i型)或实际上本征的氧化物半导体，由此氧化物半导体与栅极绝缘层的界面特性明显化。因此，作为栅极绝缘层，要求可以与氧化物半导体形成优良界面的栅极绝缘层。具体地说，例如，优选使用通过使用利用VHF频带至微波频带的电源频率而产生的高密度等离子体的CVD法制造的绝缘层或通过溅射法而制造的绝缘层等。
通过在对氧化物半导体进行高纯度化的同时改善氧化物半导体和栅极绝缘层的界面，例如，在晶体管的沟道宽度W为1×104μm且沟道长度L为3μm的情况下可以在常温下实现1×10-13A以下的截止电流和0.1V/dec.的亚阈值摆幅值(S值)(栅极绝缘层的厚度：100nm)。
像这样，通过进行氧化物半导体的高纯度化以使其包含尽量少的氧化物半导体的主要成分以外的元素(杂质元素)，可以实现薄膜晶体管的优良工作。
<变形例>
图6至图9A和9B示出半导体装置的结构的变形例子。另外，以下，作为变形例，说明其结构与上述不同的晶体管162。就是说，晶体管160的结构与上述同样。
图6示出具有如下晶体管162的半导体装置的例子，该晶体管162具有氧化物半导体层140下的栅电极136d，并且源电极或漏电极142a和源电极或漏电极142b在氧化物半导体层140的底表面接触氧化物半导体层140。另外，平面的结构可以根据截面而适当地改变，因此，这里只示出截面。
图6所示的结构和图2A所示的结构的最大的不同之处在于：有源电极或漏电极142a和源电极或漏电极142b与氧化物半导体层140的连接位置。就是说，在图2A所示的结构中，源电极或漏电极142a和源电极或漏电极142b在氧化物半导体层140的顶表面接触氧化物半导体层140，而在图6所示的结构中，源电极或漏电极142a和源电极或漏电极142b在氧化物半导体层140的底表面接触氧化物半导体层140。起因于上述接触位置的不同，其他电极和绝缘层等的配置不同。各构件的细节与图2A和2B同样。
具体地说，图6所示的半导体装置包括：设置在层间绝缘层128上的栅电极136d；设置在栅电极136d上的栅极绝缘层138；设置在栅极绝缘层138上的源电极或漏电极142a和源电极或漏电极142b；以及接触源电极或漏电极142a和源电极或漏电极142b的顶表面的氧化物半导体层140。
这里，栅电极136d设置为埋入形成在层间绝缘层128上的绝缘层132。另外，与栅电极136d同样，分别形成接触于源电极或漏电极130a的电极136a、接触于源电极或漏电极130b的电极136b以及接触于电极130c的电极136c。
另外，在晶体管162上接触于氧化物半导体层140的一部分地设置有保护绝缘层144，并在保护绝缘层144上设置有层间绝缘层146。这里，在保护绝缘层144和层间绝缘层146中形成有到达源电极或漏电极142a和源电极或漏电极142b的开口，并且电极150d及电极150e形成为分别通过相应的开口接触于源电极或漏电极142a和源电极或漏电极142b。另外，与电极150d及电极150e同样，电极150a、电极150b以及电极150c形成为分别通过设置在栅极绝缘层138、保护绝缘层144和层间绝缘层146中的开口接触于电极136a、电极136b以及电极136c。
另外，在层间绝缘层146上设置有绝缘层152，并将电极154a、电极154b、电极154c以及电极154d设置为埋入该绝缘层152。这里，电极154a接触于电极150a，电极154b接触于电极150b，电极154c接触于电极150c及电极150d，并且电极154d接触于电极150e。
图7A和7B示出在氧化物半导体层140上具有栅电极136d的例子。这里，图7A示出源电极或漏电极142a和源电极或漏电极142b在氧化物半导体层140的底表面接触氧化物半导体层140的例子，而图7B示出源电极或漏电极142a和源电极或漏电极142b在氧化物半导体层140的顶表面接触氧化物半导体层140的例子。
图2A和2B及图6所示的结构和图7A和7B所示的结构的最大不同之处在于：在氧化物半导体层140上具有栅电极136d。另外，图7A所示的结构和图7B所示的结构的最大不同之处在于：源电极或漏电极142a和源电极或漏电极142b在氧化物半导体层140的底表面接触氧化物半导体层140还是在氧化物半导体层140的顶表面接触氧化物半导体层140。起因于这些的不同，其他电极和绝缘层等的配置与图2A和2B等不同。各构件的细节与图2A和2B等同样。
具体地说，图7A所示的半导体装置包括：设置在层间绝缘层128上的源电极或漏电极142a和源电极或漏电极142b；接触源电极或漏电极142a和源电极或漏电极142b的顶表面的氧化物半导体层140；设置在氧化物半导体层140上的栅极绝缘层138；以及栅极绝缘层138上的重叠于氧化物半导体层140的区域中的栅电极136d。
另外，图7B所示的半导体装置包括：设置在层间绝缘层128上的氧化物半导体层140；设置为接触氧化物半导体层140的顶表面的源电极或漏电极142a和源电极或漏电极142b；设置在氧化物半导体层140、源电极或漏电极142a和源电极或漏电极142b上的栅极绝缘层138；以及栅极绝缘层138上的重叠于氧化物半导体层140的区域中的栅电极136d。
另外，与图2A和2B所示的结构等相比，在图7A和7B所示的结构中有时可以省略构件(例如，电极150a和电极154a等)。在此情况下，可以得到制造工序的简化的间接效果。当然，在图2A和2B等所示的结构中也可以省略不一定需要的构件。
图8A和8B示出在元件的尺寸比较大的情况下在氧化物半导体层140下具有栅电极136d的例子。在此情况下，因为对表面的平坦性或覆盖度的要求不太高，所以不需要将布线或电极等形成为埋入绝缘层中。例如，通过在形成导电层之后进行构图，可以形成栅电极136d等。另外，虽然这里未图示，但是也可以同样制造晶体管160。
另外，图8A所示的结构和图8B所示的结构的最大不同之处在于：源电极或漏电极142a和源电极或漏电极142b在氧化物半导体层140的下一侧表面接触氧化物半导体层140还是在氧化物半导体层140的顶表面接触氧化物半导体层140。起因于这些的不同，其他电极和绝缘层等的配置不同。各构件的细节与图2A和2B等同样。
具体地说，图8A所示的半导体装置包括：设置在层间绝缘层128上的栅电极136d；设置在栅电极136d上的栅极绝缘层138；设置在栅极绝缘层138上的源电极或漏电极142a和源电极或漏电极142b；以及接触源电极或漏电极142a和源电极或漏电极142b的顶表面的氧化物半导体层140。
另外，图8B所示的半导体装置包括：设置在层间绝缘层128上的栅电极136d；设置在栅电极136d上的栅极绝缘层138；设置在栅极绝缘层138上的重叠于栅电极136d的区域中的氧化物半导体层140；以及设置为接触氧化物半导体层140的顶表面的源电极或漏电极142a和源电极或漏电极142b。
另外，与图2A和2B所示的结构等相比，在图8A和8B所示的结构中有时可以省略构件。在此情况下，也可以得到诸如制造工序的简化的间接效果。
图9A和9B示出在元件的尺寸比较大的情况下在氧化物半导体层140上具有栅电极136d的例子。在此情况下，因为对表面的平坦性或覆盖度的要求不太高，所以不需要将布线或电极等形成为埋入绝缘层中。例如，通过在形成导电层之后进行构图，可以形成栅电极136d等。另外，虽然这里未图示，但是也可以同样制造晶体管160。
图9A所示的结构和图9B所示的结构的最大不同之处在于：源电极或漏电极142a和源电极或漏电极142b在氧化物半导体层140的下一侧表面接触氧化物半导体层140还是在氧化物半导体层140的顶表面接触氧化物半导体层140。起因于这些的不同，其他电极和绝缘层等的配置不同。各构件的细节与图2A和2B等同样。
具体地说，图9A所示的半导体装置包括：设置在层间绝缘层128上的源电极或漏电极142a和源电极或漏电极142b；接触源电极或漏电极142a和源电极或漏电极142b的顶表面的氧化物半导体层140；设置在源电极或漏电极142a、源电极或漏电极142b以及氧化物半导体层140上的栅极绝缘层138；以及设置在栅极绝缘层138上的重叠于氧化物半导体层140的区域中的栅电极136d。
另外，图9B所示的半导体装置包括：设置在层间绝缘层128上的氧化物半导体层140；设置为接触氧化物半导体层140的顶表面的源电极或漏电极142a和源电极或漏电极142b；设置在源电极或漏电极142a、源电极或漏电极142b以及氧化物半导体层140上的栅极绝缘层138；以及设置在栅极绝缘层138上的重叠于氧化物半导体层140的区域中的栅电极136d。
另外，与图2A和2B所示的结构等相比，在图9A和9B所示的结构中有时可以省略构件。在此情况下，也可以得到制造工序的简化的间接效果。
如上所述，根据所公开的发明的一个实施方式，实现具有新的结构的半导体装置。在本实施方式中，虽然说明了层叠形成晶体管160和晶体管162的例子，但是半导体装置的结构不局限于此。另外，在本实施方式中，虽然说明了晶体管160和晶体管162的沟道长度方向相互垂直的例子，但是晶体管160和晶体管162的位置关系不局限于此。再者，也可以将晶体管160和晶体管162设置为彼此重叠。
另外，在本实施方式中，为了便于理解而说明了最小存储单位(1位)的半导体装置，但是半导体装置的结构不局限于此。也可以通过适当地连接多个半导体装置而构成更高级的半导体装置。例如，可以使用多个上述半导体装置构成NAND型或NOR型的半导体装置。布线的结构也不局限于图1，而可以适当地改变布线的结构。
根据本实施方式的半导体装置因晶体管162的低截止电流特性而可以在极长时间内保持数据。就是说，不需要进行DRAM等所需要的刷新工作，从而可以抑制耗电量。另外，可以将根据本实施方式的半导体装置实际上用作非易失性存储装置。
另外，因为根据晶体管162的开关工作而进行数据写入等，所以不需要高电压，也没有元件退化的问题。再者，根据晶体管的导通状态或截止状态而进行数据写入或擦除，从而也可以容易实现高速工作。另外，通过控制输入到晶体管的电位，可以直接重写数据。由此，本发明不需要快闪存储器等所需要的擦除工作，而可以抑制起因于擦除工作的工作速度的降低。
另外，与使用氧化物半导体的晶体管相比，使用氧化物半导体以外的材料的晶体管可以进行更高速度的工作，因此，通过该使用氧化物半导体以外的材料的晶体管而可以进行高速的存储数据的读出。
本实施方式所示的结构或方法等可以与其他实施方式所示的结构或方法等适当地组合而使用。
实施方式2
在本实施方式中，说明根据本发明的一个实施方式的半导体装置的电路结构及工作方法。
图10示出半导体装置所具有的存储元件(以下也成为存储单元)的电路图的一个例子。图10所示的存储单元200包括第三布线S1(第一信号线)、第四布线S2(第二信号线)、第五布线WL(字线)、晶体管201、晶体管202以及晶体管203。晶体管201及晶体管203使用氧化物半导体以外的材料而形成，晶体管202使用氧化物半导体而形成。这里，晶体管201及晶体管203优选具有与实施方式1所示的晶体管160同样的结构。另外，晶体管202优选具有与实施方式1所示的晶体管162同样的结构。另外，存储单元200电连接于第一布线SL(源极线)及第二布线BL(位线)，优选通过晶体管(包括其他存储单元中包含的晶体管)电连接于第一布线SL(源极线)及第二布线BL(位线)。
这里，晶体管201的栅电极与晶体管202的源电极和漏电极中的一个电连接。另外，第一布线SL、晶体管201的源电极以及晶体管203的源电极电连接，并且第二布线BL、晶体管201的漏电极以及晶体管203的漏电极电连接。并且，第三布线S1与晶体管202的源电极和漏电极中的另一个电连接，第四布线S2和晶体管202的栅电极电连接，并且第五布线WL和晶体管203的栅电极电连接。另外，第一布线SL、晶体管201的源电极以及晶体管203的源电极也可以通过晶体管(包括其他存储单元中的晶体管)电连接。另外，第二布线BL、晶体管201的漏电极以及晶体管203的漏电极也可以通过晶体管(包括其他存储单元中的晶体管)电连接。
图11示出具有m×n位的存储容量的根据本发明的一个实施方式的半导体装置的方框电路图。这里，作为一个例子，示出串联连接有存储单元200的NAND型半导体装置。
根据本发明的一个实施方式的半导体装置包括：m个第五布线WL(1)至WL(m)及m个第四布线S2(1)至S2(m)；n个第一布线SL(1)至SL(n)、n个第二布线BL(1)至BL(n)以及n个第三布线S1(1)至S1(n)；两个第六布线SEL(1)及SEL(2)；将多个存储单元200(1、1)至200(m、n)配置为横m个(行)×纵n个(列)(m、n为自然数)的矩阵形状的存储单元阵列210；分别沿第六布线SEL(1)配置在第二布线BL(1)至BL(n)与存储单元200(1、1)至200(1、n)之间的晶体管215(1、1)至215(1、n)；分别沿第六布线SEL(2)配置在第一布线SL(1)至SL(n)与存储单元200(m、1)至200(m、n)之间的晶体管215(2、1)至215(2、n)；以及外围电路，如第二布线及第三布线的驱动电路211、第四布线及第五布线的驱动电路213以及读出电路212。作为其他外围电路，也可以设置有刷新电路等。
各存储单元200(典型为存储单元200(i、j)，这里，i为1以上且m以下的整数，j为1以上且n以下的整数)分别连接于第三布线S1(j)、第四布线S2(i)以及第五布线WL(i)。另外，存储单元200(i1、j)(i1为2至m的整数)所具有的晶体管201及晶体管203的漏电极连接于存储单元200(i1-1、j)所具有的晶体管201及晶体管203的源电极，并且存储单元200(i2、j)(i2为1至m-1的整数)所具有的晶体管201及晶体管203的源电极连接于存储单元200(i2+1、j)所具有的晶体管201及晶体管203的漏电极。存储单元200(1、j)所具有的晶体管201及晶体管203的漏电极连接于晶体管215(1、j)的源电极，并且存储单元200(m、j)所具有的晶体管201及晶体管203的源电极连接于晶体管215(2、j)的漏电极。晶体管215(1、j)的漏电极连接于第二布线BL(j)，而晶体管215(2、j)的源电极连接于第一布线SL(j)。另外，晶体管215(1、j)的栅电极连接于第六布线SEL(1)，而晶体管215(2、j)的栅电极连接于第六布线SEL(2)。
另外，第二布线BL(1)至BL(n)及第三布线S1(1)至S1(n)连接于第二布线及第三布线的驱动电路211，而第五布线WL(1)至WL(m)、第四布线S2(1)至S2(m)以及第六布线SEL(1)及SEL(2)连接于第四布线及第五布线的驱动电路213。另外，第二布线BL(1)至BL(n)也连接于读出电路212。将电位Vs施加到第一布线SL(1)至SL(n)。另外，第一布线SL(1)至SL(n)不需要一定分开而设置，也可以互相电连接。
以下，说明图11所示的半导体装置的工作。在本结构中，按行进行写入及读出。
在对第i行的存储单元200(i、1)至200(i、n)进行写入时，为第四布线S2(i)施加2V，而使所选择的存储单元的晶体管202处于导通状态。另一方面，为第i行以外的第四布线S2施加0V，而使所未选择的存储单元的晶体管202处于截止状态。在写入数据“1”的列中为第三布线S1(1)至S1(n)施加2V，而在写入数据“0”的列中为第三布线S1(1)至S1(n)施加0V。另外，在数据写入完时，在第三布线S1(1)至S1(n)的电位变化之前将第四布线S2(i)设定为0V，而使所选择的存储单元的晶体管202处于截止状态。关于其他布线，例如，将第二布线BL(1)至BL(n)的电位设定为0V，将第五布线WL(1)至WL(m)的电位设定为0V，将第六布线SEL(1)及SEL(2)的电位设定为0V，并且将第一布线SL(1)至SL(n)的电位Vs设定为0V。图12示出如上所述的写入工作的时序图的一个例子。
结果，与进行了数据“1”的写入的存储单元的晶体管201的栅电极连接的节点(以下称为节点A)的电位成为大约2V，而进行了数据“0”的写入的存储单元的节点A的电位成为大约0V。另外，未选择的存储单元的节点A的电位不变。这里，因为晶体管202的截止电流极小或实际上为0，所以在长时间内保持晶体管201的栅电极(节点A)的电位。
在进行第i行的存储单元200(i、1)至200(i、n)的读出时，为第六布线SEL(1)及SEL(2)施加2V，以使晶体管215(1、1)至215(2、n)处于导通状态。将第一布线SL(1)至SL(n)的电位Vs设定为0V。使连接于第二布线BL(1)至BL(n)的读出电路212处于工作状态。将第四布线S2(1)至S2(m)设定为0V，而使所有存储单元的晶体管202处于截止状态。为第三布线S1(1)至S1(n)施加0V。
然后，为第五布线WL(i)施加0V，并为第i行以外的第五布线WL施加2V。此时，第i行的存储单元的晶体管203处于截止状态。第i行以外的存储单元的晶体管203处于导通状态。结果，根据第i行的存储单元的晶体管201处于导通状态还是截止状态而决定存储单元列的电阻状态。在第i行的存储单元中的具有数据“0”的存储单元中，因为节点A被施加以大约0V，所以晶体管201处于截止状态，存储单元列的电阻处于高状态(以下，也称为“存储单元列处于高电阻状态”)。另一方面，在第i行的存储单元中的具有数据“1”的存储单元中，因为节点A被施加以大约2V，所以晶体管201处于导通状态，存储单元列的电阻处于低状态(以下，也称为存储单元列处于低电阻状态)。结果，读出电路可以根据存储单元的电阻状态的不同而读出数据“0”或“1”。
另外，在进行写入时，在半导体装置没有衬底电位的情况下(如在将薄膜晶体管形成在SOI衬底上的情况等下)，优选为第五布线WL(i+1)至WL(m)施加2V，并为第六布线SEL(2)施加2V。由此，可以为第i行的存储单元的晶体管201的源电极和漏电极中的至少一个施加大约0V。或者，也可以为第六布线SEL(1)施加2V，并为第五布线WL(1)至WL(i-1)施加2V。另一方面，在半导体装置具有衬底电位的情况下(如在将晶体管形成在单晶半导体衬底上的情况等下)，只要将衬底电位设定为0V，即可。
另外，虽然在以上说明中在写入时为第二布线BL(1)至BL(n)施加0V，但是在第六布线SEL(1)被施加以0V的情况下，也可以使第二布线BL(1)至BL(n)处于浮动状态或充电到0V以上的电位。虽然在读出时为第三布线S1(1)至S1(n)施加0V，但是也可以使第三布线S1(1)至S1(n)处于浮动状态或充电到0V以上的电位。
另外，数据“1”和数据“0”是为了方便起见而定义的，也可以彼此交换。另外，上述工作电压只是一个例子。只要以在数据为“0”时使晶体管201处于截止状态且在数据为“1”时使晶体管201处于导通状态的方式、在写入时使晶体管202处于导通状态且在写入时以外使晶体管202处于截止状态的方式或者在读出时所选择的存储单元的晶体管203处于截止状态且所未选择的存储单元的晶体管203处于导通状态的方式确定工作电压，即可。尤其是，也可以使用外围逻辑电路的电源电位VDD代替2V。另外，也可以使用接地电位GND代替0V。
以下，说明根据本发明的一个实施方式的半导体装置的电路结构及工作的其他一个例子。
图13示出半导体装置所具有的存储单元电路的一个例子。图13所示的存储单元220包括第三布线S1、第四布线S2、第五布线WL、晶体管201、晶体管202以及晶体管203。晶体管201及晶体管203使用氧化物半导体以外的材料而形成，晶体管202使用氧化物半导体而形成。这里，晶体管201及晶体管203优选具有与实施方式1所示的晶体管160同样的结构。另外，晶体管202优选具有与实施方式1所示的晶体管162同样的结构。另外，存储单元220电连接于第一布线SL及第二布线BL，优选通过晶体管(包括其他存储单元中的晶体管)电连接于第一布线SL及第二布线BL。
与图10所示的存储单元电路相比，在图13所示的存储单元电路中，第三布线S1和第四布线S2的方向不同。就是说，在图13所示的存储单元电路中，在第二布线BL的方向(列方向)上配置第四布线S2，并且在第五布线WL的方向(行方向)上配置第三布线S1。
图14示出具有m×n位的存储容量的根据本发明的一个实施方式的半导体装置的方框电路图。这里，作为一个例子，示出串联连接有存储单元220的NAND型半导体装置。
根据本发明的一个实施方式的半导体装置包括：m个第五布线WL及m个第三布线S1；n个第一布线SL、n个第二布线BL以及n个第四布线S2；两个第六布线SEL；将多个存储单元220(1、1)至220(m、n)配置为横m个(行)×纵n个(列)(m、n为自然数)的矩阵形状的存储单元阵列230；沿第六布线SEL(1)配置在第二布线BL(1)至BL(n)与存储单元220(1、1)至220(1、n)之间的晶体管235(1、1)至235(1、n)；沿第六布线SEL(2)配置在第一布线SL(1)至SL(n)与存储单元220(m、1)至220(m、n)之间的晶体管235(2、1)至235(2、n)；以及外围电路，如第二布线及第四布线的驱动电路231、第三布线及第五布线的驱动电路233以及读出电路232。作为其他外围电路，也可以设置有刷新电路等。
与图11所示的半导体装置相比，在图14所示的半导体装置中，第三布线S1和第四布线S2的方向不同。就是说，在图14所示的半导体装置中，在第二布线BL的方向(列方向)上配置第四布线S2，并且在第五布线WL的方向(行方向)上配置第三布线S1。
各存储单元220(典型为存储单元220(i、j)，这里，i为1以上且m以下的整数，j为1以上且n以下的整数)分别连接于第三布线S1(i)、第五布线WL(i)以及第四布线S2(j)。另外，存储单元220(i1、j)(i1为2至m的整数)所具有的晶体管201及晶体管203的漏电极连接于存储单元220(i1-1、j)所具有的晶体管201及晶体管203的源电极，并且存储单元220(i2、j)(i2为1至m-1的整数)所具有的晶体管201及晶体管203的源电极连接于存储单元220(i2+1、j)所具有的晶体管201及晶体管203的漏电极。存储单元220(1、j)所具有的晶体管201及晶体管203的漏电极连接于晶体管235(1、j)的源电极，并且存储单元220(m、j)所具有的晶体管201及晶体管203的源电极连接于晶体管235(2、j)的漏电极。晶体管235(1、j)的漏电极连接于第二布线BL(j)，而晶体管235(2、j)的源电极连接于第一布线SL(j)。另外，晶体管235(1、j)的栅电极连接于第六布线SEL(1)，而晶体管235(2、j)的栅电极连接于第六布线SEL(2)。
另外，第二布线BL(1)至BL(n)及第四布线S2(1)至S2(n)连接于第二布线及第四布线的驱动电路231，而第五布线WL(1)至WL(m)、第三布线S1(1)至S1(m)以及第六布线SEL(1)及SEL(2)连接于第三布线及第五布线的驱动电路233。另外，第二布线BL(1)至BL(n)也连接于读出电路232。将电位Vs施加到第一布线SL(1)至SL(n)。另外，第一布线SL(1)至SL(n)不需要一定分开而设置，也可以互相电连接。
以下，说明图14所示的半导体装置的工作。在本结构中，按列进行写入，按行进行读出。
在对第j列的存储单元220(1、j)至220(m、j)进行写入时，为第四布线S2(j)施加2V，而使所选择的存储单元的晶体管202处于导通状态。另一方面，为第j列以外的第四布线S2施加0V，而使所未选择的存储单元的晶体管202处于截止状态。在第三布线S1(1)至S1(m)中，为写入数据“1”的行的布线施加2V，而为写入数据“0”的行的布线施加0V。另外，在数据写入完时，在第三布线S1(1)至S1(m)的电位变化之前为第四布线S2(j)施加0V，而使所选择的存储单元的晶体管202处于截止状态。关于其他布线，例如，将第二布线BL(1)至BL(n)的电位设定为0V，将第五布线WL(1)至WL(m)的电位设定为0V，将第六布线SEL(1)及SEL(2)的电位设定为0V，并且将第一布线SL(1)至SL(n)的电位Vs设定为0V。
结果，与进行了数据“1”的写入的存储单元的晶体管201的栅电极连接的节点(以下称为节点A)的电位成为大约2V，而进行了数据“0”的写入的存储单元的节点A的电位成为大约0V。另外，未选择的存储单元的节点A的电位不变。这里，因为晶体管202的截止电流极小或实际上为0，所以在长时间内保持晶体管201的栅电极(节点A)的电位。
在进行第i行的存储单元220(i、1)至220(i、n)的读出时，为第六布线SEL(1)及SEL(2)施加2V，而使晶体管235(1、1)至235(2、n)处于导通状态。将第一布线SL(1)至SL(n)的电位Vs设定为0V。使连接于第二布线BL(1)至BL(n)的读出电路232处于工作状态。为第四布线S2(1)至S2(n)施加0V，而使所有存储单元的晶体管202处于截止状态。为第三布线S1(1)至S1(m)施加0V。
然后，为第五布线WL(i)施加0V，并为第i行以外的第五布线WL施加2V。此时，第i行的存储单元的晶体管203处于截止状态。第i行以外的存储单元的晶体管203处于导通状态。结果，根据第i行的存储单元的晶体管201处于导通状态还是截止状态而决定存储单元列的电阻状态。在第i行的存储单元中的具有数据“0”的存储单元中，因为节点A被施加以大约0V，所以晶体管201处于截止状态，存储单元列处于高电阻状态。另一方面，在第i行的存储单元中的具有数据“1”的存储单元中，因为节点A被施加以大约2V，所以晶体管201处于导通状态，存储单元列处于低电阻状态。结果，读出电路232可以根据存储单元的电阻状态的不同而读出数据“0”或“1”。
另外，在进行写入时，在半导体装置没有衬底电位的情况下(如在将薄膜晶体管形成在SOI衬底上的情况等下)，优选为第五布线WL(1)至WL(m)施加2V，并为第六布线SEL(1)或第六布线SEL(2)施加2V。由此，可以将第i行的存储单元的晶体管201的源电极和漏电极中的至少一个设定为大约0V。另一方面，在半导体装置具有衬底电位的情况下(如在将晶体管形成在单晶半导体衬底上的情况等下)，只要将衬底电位设定为0V，即可。
另外，虽然在写入时为第二布线BL(1)至BL(n)施加0V，但是在为第六布线SEL(1)施加0V的情况下，也可以使第二布线BL(1)至BL(n)处于浮动状态或充电到0V以上的电位。虽然在读出时为第三布线S1(1)至S1(n)施加0V，但是也可以使第三布线S1(1)至S1(n)处于浮动状态或充电到0V以上的电位。
另外，数据“1”和数据“0”是为了方便起见而定义的，也可以彼此交换。另外，上述工作电压只是一个例子。只要以在数据为“0”时使晶体管201处于截止状态且在数据为“1”时使晶体管201处于导通状态的方式、在写入时使晶体管202处于导通状态且在写入时以外使晶体管202处于截止状态的方式或者在读出时所选择的存储单元的晶体管203处于截止状态且所未选择的存储单元的晶体管203处于导通状态的方式确定工作电压，即可。尤其是，也可以使用外围逻辑电路的电源电位VDD代替2V。另外，也可以使用接地电位GND代替0V。
根据本实施方式的半导体装置因晶体管202的低截止电流特性而可以在极长时间内保持数据。就是说，不需要进行DRAM等所需要的刷新工作，而可以抑制耗电量。另外，可以将根据本实施方式的半导体装置实际上用作非易失性存储装置。
另外，因为根据晶体管202的开关工作而进行数据写入等，所以不需要高电压，也没有元件退化的问题。再者，根据晶体管的导通或截止而进行数据写入或擦除，而也可以容易实现高速工作。另外，通过控制输入到晶体管的电位，可以直接重写数据。由此，不需要快闪存储器等所需要的擦除工作，从而可以抑制起因于擦除工作的工作速度的降低。
另外，与使用氧化物半导体的晶体管相比，使用氧化物半导体以外的材料的晶体管可以进行更高速度的工作，因此，通过该使用氧化物半导体以外的材料的晶体管而可以进行高速的存储数据的读出。
实施方式3
在本实施方式中，说明与实施方式2不同的半导体装置的电路结构及工作的一个例子。
图15示出半导体装置所具有的存储单元的电路图的一个例子。图15所示的存储单元240包括第三布线S1、第四布线S2、第五布线WL、晶体管201、晶体管202以及电容器204。晶体管201使用氧化物半导体以外的材料而形成，晶体管202使用氧化物半导体而形成。这里，晶体管201优选具有与实施方式1所示的晶体管160同样的结构。另外，晶体管202优选具有与实施方式1所示的晶体管162同样的结构。另外，存储单元240电连接于第一布线SL及第二布线BL，优选通过晶体管(包括其他存储单元中的晶体管)电连接于第一布线SL及第二布线BL。
这里，晶体管201的栅电极、晶体管202的源电极和漏电极中的一个以及电容器204的电极中的一个电连接。另外，第一布线SL和晶体管201的源电极电连接，并且晶体管201的漏电极与第二布线BL电连接。并且，晶体管202的源电极和漏电极中的另一个与第三布线S1电连接，第四布线S2和晶体管202的栅电极电连接，并且第五布线WL和电容器204的电极中的另一个电连接。另外，第一布线SL和晶体管201的源电极也可以通过晶体管(包括其他存储单元中的晶体管)电连接。另外，第二布线BL和晶体管201的漏电极也可以通过晶体管(包括其他存储单元中的晶体管)电连接。
图16示出具有m×n位的存储容量的根据本发明的一个实施方式的半导体装置的方框电路图。这里，作为一个例子，示出串联连接有存储单元240的NAND型半导体装置。
根据本发明的一个实施方式的半导体装置包括：m个第五布线WL及m个第四布线S2；n个第一布线SL、n个第二布线BL以及n个第三布线S1；两个第六布线SEL(1)及SEL(2)；将多个存储单元240(1、1)至240(m、n)配置为横m个(行)×纵n个(列)(m、n为自然数)的矩阵形状的存储单元阵列250；沿第六布线SEL(1)配置在第二布线BL(1)至BL(n)与存储单元240(1、1)至240(1、n)之间的晶体管255(1、1)至255(1、n)；沿第六布线SEL(2)配置在第一布线SL(1)至SL(n)与存储单元240(m、1)至240(m、n)之间的晶体管255(2、1)至255(2、n)；以及外围电路，如第二布线及第三布线的驱动电路251、第四布线及第五布线的驱动电路253以及读出电路252。作为其他外围电路，也可以设置有刷新电路等。
各存储单元240(典型为存储单元240(i、j)，这里，i为1以上且m以下的整数，j为1以上且n以下的整数)分别连接于第三布线S1(j)、第四布线S2(i)以及第五布线WL(i)。另外，存储单元240(i1、j)(i1为2至m的整数)所具有的晶体管201的漏电极连接于存储单元240(i1-1、j)所具有的晶体管201的源电极，并且存储单元240(i2、j)(i2为1至m-1的整数)所具有的晶体管201的源电极连接于存储单元240(i2+1、j)所具有的晶体管201的漏电极。存储单元240(1、j)所具有的晶体管201的漏电极连接于晶体管255(1、j)的源电极，并且存储单元240(m、j)所具有的晶体管201的源电极连接于晶体管255(2、j)的漏电极。晶体管255(1、j)的漏电极连接于第二布线BL(j)，而晶体管255(2、j)的源电极连接于第一布线SL(j)。
另外，第二布线BL(1)至BL(n)及第三布线S1(1)至S1(n)连接于第二布线及第三布线的驱动电路251，而第五布线WL(1)至WL(m)、第四布线S2(1)至S2(m)以及第六布线SEL(1)及SEL(2)连接于第四布线及第五布线的驱动电路253。另外，第二布线BL(1)至BL(n)也连接于读出电路252。将电位Vs施加到第一布线SL(1)至SL(n)。另外，第一布线SL(1)至SL(n)不需要一定分开而设置，也可以互相电连接。
以下，说明图16所示的半导体装置的工作。在本结构中，按行进行写入及读出。
在对第i行的存储单元240(i、1)至240(i、n)进行写入时，为第四布线S2(i)施加2V，而使第i行的存储单元的晶体管202处于导通状态。另一方面，为第i行以外的第四布线S2施加0V，而使第i行以外的存储单元的晶体管202处于截止状态。在第三布线S1(1)至S1(n)中，为写入数据“1”的列的布线施加2V，而为写入数据“0”的列的布线施加0V。另外，在数据写入完时，在第三布线S1(1)至S1(n)的电位变化之前为第四布线S2(i)施加0V，而使所选择的存储单元的晶体管202处于截止状态。关于其他布线，例如，将第二布线BL(1)至BL(n)的电位设定为0V，将第五布线WL(1)至WL(m)的电位设定为0V，将第六布线SEL(1)及SEL(2)的电位设定为0V，并且将第一布线SL(1)至SL(n)的电位Vs设定为0V。
结果，与进行了数据“1”的写入的存储单元的晶体管201的栅电极连接的节点(以下称为节点A)的电位成为大约2V，而进行了数据“0”的写入的存储单元的节点A的电位成为大约0V。另外，未选择的存储单元的节点A的电位不变。这里，因为晶体管202的截止电流极小或实际上为0，所以在长时间内保持晶体管201的栅电极(节点A)的电位。
在进行第i行的存储单元240(i、1)至240(i、n)的读出时，为第六布线SEL(1)及SEL(2)施加2V，以使晶体管255(1、1)至255(2、n)处于导通状态。将第一布线SL(1)至SL(n)的电位Vs设定为0V。使连接于第二布线BL(1)至BL(n)的读出电路252处于工作状态。为第四布线S2(1)至S2(m)施加0V，而使所有存储单元的晶体管202处于截止状态。为第三布线S1(1)至S1(n)施加0V。
并且，为第五布线WL(i)施加0V，并为第i行以外的第五布线WL施加2V。这里，说明为第五布线WL(i)施加0V，并为第i行以外的第五布线WL施加2V时的晶体管201的状态。决定晶体管201的状态的节点A的电位取决于第五布线WL-节点A间电容C1和晶体管201的栅极-源极或漏极间电容C2。图17示出第五布线WL的电位和节点A的电位的关系。这里，作为一个例子，在晶体管201截止的状态下为C1/C2＞＞1，在晶体管201导通的状态下为C1/C2＝1。另外，晶体管201的阈值电压为0.5V。根据图17可知，在第五布线WL的电位为0V时，在具有数据“0”的存储单元中，因为节点A大约为0V，所以晶体管201处于截止状态，而在具有数据“1”的存储单元中，因为节点A大约为2V，所以晶体管201处于导通状态。另一方面，在第五布线WL的电位为2V时，在具有数据“0”的存储单元中，节点A大约为1.25V，而在具有数据“1”的存储单元中，节点A大约为3V，从而不管数据是“0”还是“1”，晶体管201处于导通状态。因此，在为第五布线WL(i)施加0V，并为第i行以外的第五布线WL施加2V时，在第i行的存储单元中，具有数据“0”的存储单元列处于高电阻状态，而具有数据“1”的存储单元列处于低电阻状态。读出电路252可以根据存储单元的电阻状态的不同而读出数据“0”或“1”。
另外，虽然在上述说明中在写入时为第二布线BL(1)至BL(n)施加0V，但是在为第六布线SEL(1)施加0V的情况下，也可以使第二布线BL(1)至BL(n)处于浮动状态或充电到0V以上的电位。虽然在读出时为第三布线S1(1)至S1(n)施加0V，但是也可以使第三布线S1(1)至S1(n)处于浮动状态或充电到0V以上的电位。
另外，数据“1”和数据“0”是为了方便起见而定义的，也可以彼此交换。另外，上述工作电压只是一个例子。只要以在写入时使晶体管202处于导通状态且在写入时以外使晶体管202处于截止状态的方式或者在读出时具有数据“0”的所选择的存储单元的晶体管201处于截止状态，具有数据“1”的所选择的存储单元的晶体管201处于导通状态，并且所未选择的存储单元的晶体管201处于导通状态的方式确定工作电压，即可。尤其是，也可以使用外围逻辑电路的电源电位VDD代替2V。另外，也可以使用接地电位GND代替0V。
以下，说明根据本发明的一个实施方式的半导体装置的电路结构及工作的其他一个例子。
图18示出半导体装置所具有的存储单元电路的一个例子。图18所示的存储单元260包括第三布线S1、第四布线S2、第五布线WL、晶体管201、晶体管202以及电容器204。晶体管201使用氧化物半导体以外的材料而形成，晶体管202使用氧化物半导体而形成。这里，晶体管201优选具有与实施方式1所示的晶体管160同样的结构。另外，晶体管202优选具有与实施方式1所示的晶体管162同样的结构。另外，存储单元260电连接于第一布线SL及第二布线BL，优选通过晶体管(包括其他存储单元中的晶体管)电连接于第一布线SL及第二布线BL。
与图15所示的存储单元电路相比，在图18所示的存储单元电路中，第三布线S1和第四布线S2的方向不同。就是说，在图18所示的存储单元电路中，在第二布线BL的方向(列方向)上配置第四布线S2，并且在第五布线WL的方向(行方向)上配置第三布线S1。
另外，至于具有m×n位的存储容量的根据本发明的一个实施方式的半导体装置的方框电路图，只要将图18的存储单元260应用于图14所示的方框电路图的存储单元，即可。只要根据存储单元260的工作而设定驱动电路的驱动电压和时序，就可以与图14所示的方框电路图同样按列进行写入并按行进行读出。
根据本实施方式的半导体装置因晶体管202的低截止电流特性而可以在极长时间内保持数据。就是说，不需要进行DRAM等所需要的刷新工作，而可以抑制耗电量。另外，可以将根据本实施方式的半导体装置实际上用作非易失性存储装置。
另外，因为根据晶体管202的开关工作而进行数据写入等，所以不需要高电压，也没有元件退化的问题。再者，根据晶体管的导通或截止而进行数据写入或擦除，而也可以容易实现高速工作。另外，通过控制输入到晶体管的电位，可以直接重写数据。由此，不需要快闪存储器等所需要的擦除工作，从而可以抑制起因于擦除工作的工作速度的降低。
另外，与使用氧化物半导体的晶体管相比，使用氧化物半导体以外的材料的晶体管可以进行更高速度的工作，因此，通过该使用氧化物半导体以外的材料的晶体管而可以进行高速的存储数据的读出。
实施方式4
在本实施方式中，说明与实施方式2或实施方式3不同的半导体装置的电路结构及工作的一个例子。
图19示出根据本发明的一个实施方式的半导体装置所具有的存储单元电路图的一个例子。
与图10的存储单元电路相比，图19所示的存储单元280具有在节点A和第一布线SL之间具有电容器205的结构。通过具有上述电容器205，数据保持特性得到改善。
因为图19所示的存储单元电路的工作与图10所示的存储单元电路的工作同样，所以省略详细的说明。
实施方式5
以下，参照图20说明根据本发明的一个实施方式的半导体装置所具有的读出电路的一个例子。
图20所示的读出电路具有晶体管206和差分放大器。
在读出数据时，将端子A连接于连接有被进行数据读出的存储单元的第二布线。将电位Vdd施加到晶体管206的源电极或漏电极。另外，将偏置电压Vbias施加到晶体管206的栅电极，预定的电流流经晶体管206。
存储单元根据所存储的数据“1”/“0”而具有不同的电阻。具体地说，在所选择的存储单元的晶体管201处于导通状态时，存储单元处于低电阻状态，而在所选择的存储单元的晶体管201处于截止状态时，存储单元处于高电阻状态。
在存储单元处于高电阻状态时，端子A的电位高于参考电位Vref，而从差分放大器的输出端输出数据“1”。另一方面，在存储单元处于低电阻状态时，端子A的电位低于参考电位Vref，而从差分放大器的输出端输出数据“0”。
像这样，读出电路可以从存储单元读出数据。另外，本实施方式的读出电路只是一个例子，也可以使用其他已知的电路。例如，读出电路可以具有预充电电路。也可以采用连接有参考用第二布线BL代替参考电位Vref的结构。也可以使用锁存型读出放大器代替差分放大器。
本实施方式所示的结构和方法等可以与其他实施方式所示的结构和方法等适当地组合而使用。
实施方式6
在本实施方式中，参照图21A至21F说明安装有根据上述实施方式而得到的半导体装置的电子设备的例子。根据上述实施方式而得到的半导体装置即使没有电力供给也可以保持数据。另外，不发生由写入和擦除导致的退化。再者，半导体装置工作速度快。由此，可以使用该半导体装置提供具有新的结构的电子设备。另外，根据上述实施方式的半导体装置被集成化而安装到电路衬底等上，并将其安装在各电子设备的内部。
图21A示出包括根据上述实施方式的半导体装置的笔记本型个人计算机，其包括主体301、框体302、显示部303和键盘304等。通过将根据本发明的一个实施方式的半导体装置应用于笔记本型个人计算机，即使没有电力供给也可以保持数据。另外，不发生由写入和擦除导致的退化。再者，笔记本型个人计算机工作速度快。由此，优选将根据本发明的一个实施方式的半导体装置应用于笔记本型个人计算机。
图21B示出包括根据上述实施方式的半导体装置的便携式信息终端(PDA)，在主体311中设置有显示部313、外部接口315和操作按钮314等。另外，作为操作用附属部件，有手写笔312。通过将根据本发明的一个实施方式的半导体装置应用于PDA，即使没有电力供给也可以保持数据。另外，不发生由写入和擦除导致的退化。再者，PDA工作速度快。由此，优选将根据本发明的一个实施方式的半导体装置应用于PDA。
作为包括根据上述实施方式的半导体装置的电子纸的一个例子，图21C示出电子书阅读器320。电子书阅读器320由两个框体，即框体321及框体323构成。框体321及框体323由轴部337形成为一体，且可以以该轴部337为轴进行开闭工作。通过这种结构，电子书阅读器320可以像纸质图书一样使用。通过将根据本发明的一个实施方式的半导体装置应用于电子纸，即使没有电力供给电子纸也可以保持数据。另外，不发生由写入和擦除导致的退化。再者，电子纸工作速度快。由此，优选将根据本发明的一个实施方式的半导体装置应用于电子纸。
框体321安装有显示部325，而框体323安装有显示部327。显示部325和显示部327可显示一个画面或不同画面。通过采用显示不同的图像的结构，例如可以在右侧的显示部(图21C中的显示部325)上显示文本，而在左侧的显示部(图21C中的显示部327)上显示图像。
此外，在图21C中示出框体321具备操作部等的例子。例如，框体321具备电源开关331、操作键333以及扬声器335等。利用操作键333可以翻页。注意，在框体的设置有显示部的表面上还可以设置键盘、指示装置等。另外，也可以采用在框体的背面及侧面具备外部连接用端子(耳机端子、USB端子或可与AC适配器及USB电缆等的各种电缆连接的端子等)、记录介质插入部等的结构。再者，电子书阅读器320也可以具有电子词典的功能。
此外，电子书阅读器320也可以采用以无线的方式收发数据的结构。还可以采用以无线的方式从电子书籍服务器购买所希望的书籍数据等，然后下载的结构。
另外，电子纸可以用于显示信息的所有领域的电子设备。例如，除了可以将电子纸应用于电子书阅读器以外，还可以将其应用于招贴、火车等交通工具中的广告、信用卡等各种卡片中的显示等。
图21D示出包括根据上述实施方式的半导体装置的移动电话。该移动电话由框体340及框体341的两个框体构成。框体341具备显示面板342、扬声器343、麦克风344、指示装置346、相机镜头347、外部连接端子348等。另外，框体340具备进行对该移动电话的充电的太阳能电池单元349和外部存储器插槽350等。此外，天线被内置在框体341中。通过将根据本发明的一个实施方式的半导体装置应用于移动电话，即使没有电力供给也可以保持数据。另外，不发生由写入和擦除导致的退化。再者，移动电话工作速度快。由此，优选将根据本发明的一个实施方式的半导体装置应用于移动电话。
显示面板342具有触摸屏功能，图21D使用虚线示出被显示出来的多个操作键345。另外，该移动电话安装有用来将太阳能电池单元349所输出的电压升压到各电路所需要的电压的升压电路。另外，除了上述结构以外，移动电话还可以安装有非接触IC芯片、小型记录装置等。
显示面板342根据使用模式适当地改变显示的方向。另外，由于在与显示面板342同一个表面上具有相机镜头347，所以移动电话可以进行可视通话。扬声器343及麦克风344不局限于声音通话，还可以用于可视通话、录音、播放声音等的用途。再者，框体340和框体341滑动而可以处于如图21D那样的展开状态和重叠状态，由此移动电话可以进行适于携带的小型化。
外部连接端子348可以连接到各种缆线，比如AC适配器或USB缆线，由此移动电话可以被充电，或者可以进行数据通信。另外，将记录媒体插入到外部存储器插槽350中来可以对应更大容量的数据储存及移动。另外，移动电话除了上述功能以外还可以具有红外线通讯功能、电视接收功能等。
图21E示出包括根据上述实施方式的半导体装置的数码相机。该数码相机包括主体361、显示部A367、取景器363、操作开关364、显示部B365以及电池366等。通过将根据本发明的一个实施方式的半导体装置应用于数码相机，即使没有电力供给也可以保持数据。另外，不发生由写入和擦除导致的退化。再者，数码相机工作速度快。由此，优选将根据本发明的一个实施方式的半导体装置应用于数码相机。
图21F示出包括根据上述实施方式的半导体装置的电视装置。在电视装置370的框体371中安装有显示部373。在显示部373上可以显示图像。此外，在此示出利用支架375支撑框体371的结构。
可以通过利用框体371所具备的操作开关、另行提供的遥控操作机380进行电视装置370的操作。可利用遥控操作机380所具备的操作键379控制频道和音量，并可控制显示部373上显示的图像。此外，也可以采用在遥控操作机380中设置显示从该遥控操作机380输出的数据的显示部377的结构。通过将根据本发明的一个实施方式的半导体装置应用于电视装置，即使没有电力供给也可以保持数据。另外，不发生由写入和擦除导致的退化。再者，电视装置工作速度快。由此，优选将根据本发明的一个实施方式的半导体装置应用于电视装置。
另外，电视装置370优选设置有接收器、调制解调器等。通过接收器，可接收一般电视广播。此外，当显示装置通过有线或无线经由调制解调器连接到通信网络时，可执行单向(从发送器到接收器)或双向(在发送器与接收器之间或者在接收器之间)的数据通信。
本实施方式所示的结构和方法等可以与其他实施方式所示的结构和方法等适当地组合而使用。
[附图标记说明]
100衬底
102保护层
104半导体区域
106元件分离绝缘层
108栅极绝缘层
110栅电极
112绝缘层
114杂质区域
116沟道形成区域
118侧壁绝缘层
120高浓度掺杂区域
122金属层
124金属化合物区域
126层间绝缘层
128层间绝缘层
130a源电极或漏电极
130b源电极或漏电极
130c电极
132绝缘层
134导电层
136a电极
136b电极
136c电极
136d栅电极
138栅极绝缘层
140氧化物半导体层
142a源电极或漏电极
142b源电极或漏电极
144保护绝缘层
146层间绝缘层
148导电层
150a电极
150b电极
150c电极
150d电极
150e电极
152绝缘层
154a电极
154b电极
154c电极
154d电极
160晶体管
162晶体管
200存储单元
201晶体管
202晶体管
203晶体管
204电容器
205电容器
206晶体管
210存储单元阵列
211第二布线及第三布线的驱动电路
212读出电路
213第四布线及第五布线的驱动电路
215晶体管
220存储单元
230存储单元阵列
231第二布线及第四布线的驱动电路
232读出电路
233第三布线及第五布线的驱动电路
235晶体管
240存储单元
250存储单元阵列
251第二布线及第三布线的驱动电路
252读出电路
253第四布线及第五布线的驱动电路
255晶体管
260存储单元
280存储单元
301主体
302框体
303显示部
304键盘
311主体
312手写笔
313显示部
314操作按钮
315外部接口
320电子书阅读器
321框体
323框体
325显示部
327显示部
331电源开关
333操作键
335扬声器
337轴部
340框体
341框体
342显示面板
343扬声器
344麦克风
345操作键
346指示装置
347相机镜头
348外部连接端子
349太阳能电池单元
350外部存储器插槽
361主体
363取景器
364操作开关
365显示部B
366电池
367显示部A
370电视装置
371框体
373显示部
375支架
377显示部
379操作键
380遥控操作机
本申请基于2009年10月30日向日本专利局提交的日本专利申请第2009-251275号而制作，所述申请的全部内容通过引用而包括在本说明书中。

Claims (15)

1.一种半导体装置，包括：
第一布线；
第二布线；
第三布线；
第四布线；以及
第五布线，
其中，多个存储元件由包含半导体材料的衬底支撑，并串联连接在所述第一布线和所述第二布线之间，每个存储元件包括：
具有第一栅电极、第一源电极以及第一漏电极的第一晶体管；
具有第二栅电极、第二源电极以及第二漏电极的第二晶体管；以及
具有第三栅电极、第三源电极以及第三漏电极的第三晶体管，
其中，所述第一栅电极与所述第二源电极和所述第二漏电极中的一个相互电连接，
所述第一布线、所述第一源电极以及所述第三源电极相互电连接，
所述第二布线、所述第一漏电极以及所述第三漏电极相互电连接，
所述第三布线与所述第二源电极和所述第二漏电极中的另一个相互电连接，
所述第四布线与所述第二栅电极相互电连接，
并且，所述第五布线与所述第三栅电极相互电连接。
2.一种半导体装置，包括：
第一布线；
第二布线；
第三布线；
第四布线；以及
第五布线，
其中，多个存储元件由包含半导体材料的衬底支撑，并串联连接在所述第一布线和所述第二布线之间，每个存储元件包括：
具有第一栅电极、第一源电极以及第一漏电极的第一晶体管；
具有第二栅电极、第二源电极以及第二漏电极的第二晶体管；以及
具有第三栅电极、第三源电极以及第三漏电极的第三晶体管，
其中，所述第二晶体管包含氧化物半导体层，
所述第一栅电极与所述第二源电极和所述第二漏电极中的一个相互电连接，
所述第一布线、所述第一源电极以及所述第三源电极相互电连接，
所述第二布线、所述第一漏电极以及所述第三漏电极相互电连接，
所述第三布线与所述第二源电极和所述第二漏电极中的另一个相互电连接，
所述第四布线与所述第二栅电极相互电连接，
并且，所述第五布线与所述第三栅电极相互电连接。
3.根据权利要求1或2所述的半导体装置，其中所述第三晶体管包括：设置在所述包含半导体材料的衬底中的沟道形成区域；至少第一杂质区域及第二杂质区域，其中间设置有所述沟道形成区域；所述沟道形成区域上的第三栅极绝缘层；位于所述第三栅极绝缘层上的所述第三栅电极；电连接于所述第一杂质区域和所述第二杂质区域中的一个的所述第三源电极；以及电连接于所述第一杂质区域和所述第二杂质区域中的另一个的所述第三漏电极。
4.一种半导体装置，包括：
第一布线；
第二布线；
第三布线；
第四布线；以及
第五布线，
其中，多个存储元件由包含半导体材料的衬底支撑，并串联连接在所述第一布线和所述第二布线之间，每个存储元件包括：
具有第一栅电极、第一源电极以及第一漏电极的第一晶体管；
具有第二栅电极、第二源电极以及第二漏电极的第二晶体管；以及
电容器，
其中，所述第二晶体管包含氧化物半导体层，
所述第二源电极和所述第二漏电极中的一个、所述第一栅电极以及所述电容器的一个电极相互电连接，
所述第一布线与所述第一源电极相互电连接，
所述第二布线与所述第一漏电极相互电连接，
所述第三布线与所述第二源电极和所述第二漏电极中的另一个相互电连接，
所述第四布线与所述第二栅电极相互电连接，
并且，所述第五布线与所述电容器的另一个电极相互电连接。
5.根据权利要求1、2和4中任一项所述的半导体装置，还包括：
第六布线；
第七布线；
第四晶体管，具有电连接于所述第六布线的第四栅电极；以及
第五晶体管，具有电连接于所述第七布线的第五栅电极，
其中，所述第二布线通过所述第四晶体管电连接于所述第一漏电极，
并且，所述第一布线通过所述第五晶体管电连接于所述第一源电极。
6.根据权利要求2或4所述的半导体装置，其中所述第二晶体管包括：所述包含半导体材料的衬底上的所述第二栅电极；所述第二栅电极上的第二栅极绝缘层；所述第二栅极绝缘层上的所述氧化物半导体层；以及电连接于所述氧化物半导体层的所述第二源电极及所述第二漏电极。
7.根据权利要求1、2和4中任一项所述的半导体装置，其中所述第一晶体管包括：设置在所述包含半导体材料的衬底中的沟道形成区域；至少第一杂质区域及第二杂质区域，其中间设置有所述沟道形成区域；所述沟道形成区域上的第一栅极绝缘层；位于所述第一栅极绝缘层上的所述第一栅电极；电连接于所述第一杂质区域和所述第二杂质区域中的一个的所述第一源电极；以及电连接于所述第一杂质区域和所述第二杂质区域中的另一个的所述第一漏电极。
8.根据权利要求1、2和4中任一项所述的半导体装置，其中所述包含半导体材料的衬底为单晶半导体衬底或SOI衬底。
9.根据权利要求1、2和4中任一项所述的半导体装置，其中所述半导体材料为硅。
10.根据权利要求2或4所述的半导体装置，其中所述氧化物半导体层包含In-Ga-Zn-O类的氧化物半导体材料。
11.根据权利要求2或4所述的半导体装置，其中所述氧化物半导体层包含In2Ga2ZnO7的晶体。
12.根据权利要求2或4所述的半导体装置，其中所述氧化物半导体层的氢浓度为5×1019个原子/立方厘米以下。
13.根据权利要求1、2和4中任一项所述的半导体装置，其中所述第二晶体管的截止电流为1×10-13A以下。
14.一种存储装置，其包括根据权利要求1、2和4中任一项所述的半导体装置。
15.一种电子设备，其包括根据权利要求1、2和4中任一项所述的半导体装置。
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