KR100704784B1 - 적층된 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

적층된 반도체 장치 및 그 제조방법이 제공된다. 이 반도체 장치는 적층되어 형성된 상부 트랜지스터의 소오스 영역 또는 드레인 영역과 하부 트랜지스터의 소오스 영역 또는 드레인 영역을 연결하기 위한 콘택 형성 시 상기 상부 트랜지스터의 소오스 영역 또는 드레인 영역이 형성되는 바디 패턴의 측면적을 확장시켜 실리사이드 형성 면적을 넓힌다. 따라서 충분한 실리사이드가 형성되어 접촉 저항이 감소되므로 안정된 연결 구조를 가질 수 있다.

Description

적층된 반도체 장치 및 그 제조방법{STACKED SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
도 1은 일반적인 인버터의 등가회로도;
도 2a 내지 도 2e는 본 발명에 따른 적층된 반도체 장치의 제조방법을 설명하기 위하여 도시한 단면도들;
도 3는 본 발명의 다른 실시예에 따른 적층된 반도체 장치를 설명하기 위하여 도시한 단면도;
도 4a 내지 도 4b는 본 발명의 다른 실시예에 따른 적층된 반도체 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 더욱 상세하게는 적층된 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치는 일반적으로 모스 트랜지스터와 같은 개별 소자(discrete device)를 스위칭 소자로 채택하고 있다. 그리고 고집적화 추세에 따라 반도체 기판 상의 제한된 면적에 복수개의 트랜지스터들을 적층하는 방법들에 대한 연구가 활발하게 이루어지고 있다.
도 1은 일반적인 인버터 회로의 등가회로를 보인 것이다.
도 1을 참조하면, 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)의 게이트 전극들은 입력신호(Vin) 라인에 연결된다. 그리고 제 1 트랜지스터(TR1)의 드레인 영역과 제 2 트랜지스터(TR2)의 소오스 영역은 서로 연결되어 출력신호(Vout) 라인에 연결된다. 또한 제 1 트랜지스터(TR1)의 소오스 영역은 접지되며, 제 2 트랜지스터(TR2)의 드레인 영역은 전원 전압(Vdd)에 연결된다. 도시한 바와 같이 제 1 트랜지스터(TR1)는 앤모스(NMOS) 트랜지스터이고, 제 2 트랜지스터(TR2)는 피모스(PMOS) 트랜지스터인 경우, 위와 같은 연결 구조를 갖는 소자는 전형적인 인버터(invertor) 소자로 동작할 수 있다.
이와 같은 인버터 소자는 같은 평면상에 서로 다른 타입의 제 1 트랜지스터 및 제 2 트랜지스터를 배치하여 형성할 수도 있으나, 제 1 트랜지스터 상에 제 2 트랜지스터를 적층한 형태로 구성하는 것이 집적도 향상에 도움이 된다. 일반적으로 논의되는 트랜지스터들의 적층 방법은 반도체 기판 상에 제 1 트랜지스터를 형성한 후, 상기 제 1 트랜지스터를 포함하여 반도체 기판을 덮는 층간절연막을 형성하고, 상기 층간절연막 상에 제 2 트랜지스터를 형성하는 기술이다. 이때 제 2 트랜지스터는 소오스 영역 및 드레인 영역이 형성되는 바디 패턴(body pattern) 상에 게이트전극이 형성된 구조를 갖는다.
도 1에 도시된 바와 같은 인버터 소자를 구현하기 위해서는 제 1 트랜지스터 상에 제 2 트랜지스터를 적층한 후, 상기 제 1 트랜지스터의 드레인 영역과 상기 제 2 트랜지스터의 소오스 영역를 연결하는 콘택(contact)을 형성하여야만 한다. 하지만 일반적으로 상부에 형성되는 제 2 트랜지스터의 소오스 영역이 형성되는 상기 바디 패턴은 그 두께가 비교적 얇아 콘택 형성 시 노출되는 바디 패턴의 측면적이 작다. 따라서 콘택 측벽과 상기 바디 패턴의 접촉면에 실리사이드(silicide) 형성이 불량해진다는 문제점이 발생한다. 그리고 상술한 바와 같이 콘택 측벽에 실리사이드 형성이 불량해지면 접촉 저항이 증가되어 제 1 트랜지스터와 제 2 트랜지스터의 연결이 안정적으로 이루어질 수 없다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 안정적인 연결 구조를 가지는 적층된 반도체 장치 및 그 제조방법을 제공하는데 있다.
상술한 기술적 과제를 달성하기 위하여 본 발명은 적층된 반도체 소자를 제공한다. 본 반도체 소자는 하부 소오스 영역 및 하부 드레인 영역을 포함하는 반도체 기판 상에 하부 게이트전극이 배치된다. 상기 하부 게이트전극을 포함하여 상기 반도체 기판의 전면에 하부 층간절연막이 적층된다. 그리고 상기 하부 층간절연막 상에는 상부 소오스 영역 및 상부 드레인 영역을 포함하는 바디 패턴이 형성된다. 상기 상부 소오스 영역 및 상부 드레인 영역 사이의 바디 패턴 상에는 상부 게이트전극이 형성된다. 상기 상부 게이트전극을 포함하여 상기 하부 층간절연막 상에 상부 층간절연막이 적층된다. 상기 상부 소오스 영역 또는 상부 드레인 영역과 하부 소오스 영역 또는 하부 드레인 영역을 전기적으로 연결하기 위한 연결 콘택홀이 상기 바디 패턴에 형성된 상부 소오스 영역 또는 상부 드레인 영역을 관통하여 상기 반도체 기판까지 형성된다. 상기 연결 콘택홀 형성 시 노출되는 바디 패턴의 측면적을 증가시키기 위하여 상기 바디 패턴과 상기 연결 콘택홀에 동시에 인접하도록 확장층이 형성된다. 상기 연결 콘택홀의 측벽과 상기 인접한 확장층까지 면적이 증가된 바디 패턴 사이에는 실리사이드가 형성된다. 상기 연결 콘택홀 내에는 연결 콘택플러그가 형성된다. 상기 실리사이드가 접촉 저항을 줄여주므로, 상기 적층된 반도체 장치는 안정적인 연결 구조를 가지게 된다.
상기 바디 패턴의 측면적을 증가시키기 위한 확장층은 상기 연결 콘택플러그에 포함될 수 있다. 예를 들면, 연결 콘택플러그의 측벽에 실리콘층으로 스페이서를 형성하여 바디 패턴의 측면적을 증가시킬 수 있다.
상술한 기술적 과제를 달성하기 위하여 본 발명은 적층된 반도체 소자 제조방법을 제공한다. 소자 분리막에 의하여 활성 영역이 정의된 반도체 기판 상에 하부 게이트전극이 형성된다. 상기 반도체 기판에는 상기 하부 소오스 영역 및 하부 드레인 영역이 포함된다. 상기 구조상에 하부 층간절연막이 형성된다. 상기 하부 층간절연막 상에는 바디 패턴이 형성된다. 상기 바디 패턴은 상부 소오스 영역 및 상부 드레인 영역을 포함한다. 상기 바디 패턴 상에는 상부 게이트전극이 형성된다. 상기 구조상에 상부 층간절연막이 형성된다. 상기 상부 층간절연막을 패터닝하여 상기 바디 패턴에 형성된 상부 소오스 영역 또는 상부 드레인 영역을 노출시키는 예비 콘택홀이 형성된다. 상기 예비 콘택홀 내에 예비 콘택플러그를 형성한다. 상기 예비 콘택플러그의 일부를 노출시키며, 상기 반도체 기판에 형성된 하부 소오스 영역 또는 하부 드레인 영역에 이르는 연결 콘택홀이 형성된다. 상기 연결 콘택홀 내에 금속층을 증착하고 소정의 공정을 거쳐 상기 연결 콘택홀 형성으로 인하여 노출된 상기 예비 콘택플러그 및 바디 패턴의 측면 그리고 반도체 기판 상에 실리사이드를 형성한다. 상기 연결 콘택홀 내에 연결 콘택플러그를 형성한다.
상기 예비 콘택홀을 형성하지 않고, 상부 소오스 영역 또는 상부 드레인 영역을 관통하여 상기 하부 소오스 영역 또는 하부 드레인 영역에 이르는 연결 콘택홀을 형성할 수 있다. 연결 콘택홀의 측벽에 실리콘 스페이서를 형성하여 상기 바디 패턴의 측면적을 증가시킨 후, 상기 실리콘 스페이서를 실리사이드로 변화시켜 상기 연결 콘택홀을 채우는 연결 콘택플러그에 포함시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 반도체 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 반도체 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참 조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2e는 본 발명에 따른 적층된 반도체 장치의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 2a를 참조하면, 소자 분리막(121)에 의하여 활성 영역(미도시)이 정의된 반도체 기판(101)이 제공된다. 이때 반도체 기판(101)은 단결정 반도체 기판 예를 들면, 단결정 실리콘 기판일 수 있다. 상기 반도체 기판(101) 상에는 하부 게이트절연막(103)을 개재하여 하부 게이트전극(105)이 형성된다. 이때 상기 하부 게이트전극(105)은 도핑된 폴리실리콘 또는 금속 실리사이드와 같은 도전 물질로 형성될 수 있다. 그리고 상기 하부 게이트전극(105)의 측벽에는 하부 스페이서(107)가 형성된다. 상기 하부 게이트전극(105) 아래의 활성 영역은 하부 채널 영역이 되고, 상기 하부 채널 영역을 중심으로 한쪽은 하부 소오스 영역(123s)이 되고, 다른 한쪽은 하부 드레인 영역(123d)이 된다. 도시된 하부 소오스 영역(123s)과 하부 드레인 영역(123d)은 그 위치가 서로 변경될 수도 있다. 상기 하부 소오스 영역(123s), 하부 드레인 영역(123d) 및 하부 게이트전극(105)은 하부 트랜지스터를 구성한다.
상기 하부 트랜지스터와 상기 반도체 기판(101) 상에는 하부 층간절연막(131)이 적층된다. 이때 하부 층간절연막(131)은 평탄화된 절연물질막인 것이 바람직하다. 상기 하부 층간절연막(131) 상에는 바디 패턴(153)이 형성된다. 상기 바디 패턴(153)은 하부 트랜지스터 상에 형성되며 상기 하부 게이트전극(105)을 가로지르고 상기 하부 소오스 영역(123s) 또는 하부 드레인 영역(123d)의 일부 또는 전부 에 이르도록 형성된다. 상기 바디 패턴(153)을 형성하기 위하여 상기 하부 층간절 연막(131)의 소정 영역에 반도체 기판(101)의 활성 영역 중 일부가 노출되도록 성장 콘택홀(133)을 형성한 후 상기 반도체 기판(101)으로 부터 실리콘 에피택시얼층(135)을 성장시켜 상기 성장 콘택홀(133)을 채운다. 이때 성장되는 실리콘 에피택시얼층(135)은 상기 반도체 기판(101)과 동일한 결정 상태를 가진다. 예를 들면, 상기 반도체 기판(101)이 단결정 실리콘 기판이라면 상기 성장된 실리콘 에피택시얼층(135)도 단결정 구조를 가진다. 상기 하부 층간절연막(131) 상에 비정질(amorphous)의 실리콘층을 증착한 후 소정의 열처리 공정을 통하여 상기 비정질 실리콘층이 상기 실리콘 에피택시얼층(135)의 결정 구조를 따라 변화되도록 하여 상기 바디 패턴(153)을 형성할 수 있다. 이때 상기 바디 패턴(153)은 단결정 실리콘층 또는 다결정 실리콘층을 증착한 후 패터닝을 통하여 형성할 수도 있다.
상기 바디 패턴(153) 상에는 상부 게이트전극(115)이 형성된다. 상기 상부 게이트전극(115)과 상기 바디 패턴(153) 사이에는 상부 게이트절연막(113)이 개재된다. 그리고 상기 상부 게이트전극(115)의 측벽에는 상부 스페이서(117)가 형성된다. 상기 바디 패턴(153) 중 상기 상부 게이트전극(115)이 형성된 아래 부분에는 상부 채널 영역이 형성된다. 그리고 상기 채널 영역을 중심으로 하여 한쪽은 상부 소오스 영역(125s)이 형성되며, 다른쪽은 상부 드레인 영역(125d)이 형성된다. 도시된 상부 소오스 영역(125s)과 상부 드레인 영역(125d)은 그 위치가 서로 변경될 수도 있다. 상기 상부 게이트전극(115), 상부 소오스 영역(125s) 및 상부 드레인 영역(125d)은 상부 트랜지스터를 구성한다. 이후 상기 구조 상에는 상부 층간절연막(151)이 형성된다. 상기 상부 층간절연막은 상기 하부 층간절연막과 마찬가지로 평탄화된 절연물질막인 것이 바람직하다.
도 2b를 참조하면, 상부 층간절연막(151)을 패터닝하여 상기 하부 트랜지스터의 소오스 영역 또는 드레인 영역과 연결하기 위한 상기 상부 트랜지스터의 소오스 영역 또는 드레인 영역이 노출되도록 하는 예비 콘택홀(155)을 형성한다. 이때 예비 콘택홀(155)의 하부는 상기 바디 패턴(153) 상에 위치하는 것으로 도시되었으나, 상기 바디 패턴(153)의 중간에 위치하거나 상기 바디 패턴(153)을 관통하여 상기 하부 층간절연막 상에 위치될 수도 있다. 상기 예비 콘택홀(155)은 도시된 바와 같이 하나의 홀만으로 형성될 수 있으며, 복수개의 홀로 형성될 수도 있다. 또한 홀의 형태는 단면적으로 보았을 때 상부의 폭과 하부의 폭이 서로 다른 사라리꼴 형태가 될 수도 있다.
도 2c를 참조하면, 상기 예비 콘택홀(155) 내부에 예비 콘택플러그(157)를 형성한다. 상기 예비 콘택플러그(157)는 도전물질 예를 들면, 폴리실리콘으로 형성하는 것이 바람직하다. 상기 예비 콘택홀(155) 내에 폴리실리콘층을 증착한 후 화학적 기계적 연마(Chemical Mechanical Polishing)를 거치거나 또는 상기 노출된 바디 패턴(153)으로부터 에피택시얼층을 성장시켜 상기 예비 콘택플러그(157)를 형성할 수 있다. 에피택시얼층 성장시에는 노출된 바디 패턴(153)과 동일한 결정 구조를 갖도록 성장된다. 예를 들면, 상기 바디 패턴(153)이 단결정 실리콘 구조를 갖고 상기 에피택시얼층 성장 시 실리콘 소스 가스를 사용하여 공정이 실시되는 경우에 상기 예비 콘택플러그(157)는 단결정 실리콘 구조를 갖도록 형성된다. 상기 예비 콘택플러그(157)는 P형 또는 N형의 도전형을 갖도록 도핑될 수 있다. 상부 트 랜지스터의 소오스 또는 드레인과 하부 트랜지스터의 소오스 또는 드레인을 연결하기 위한 연결 콘택(도 2d의 165) 형성 이전에 예비 콘택플러그(157)를 형성하여 상기 연결 콘택 형성 시 노출되는 바디 패턴(153)의 측면적을 증가시킴으로서, 이후 공정에서 연결 콘택플러그(167)와 상기 바디 패턴(153)이 인접하는 면에 실리사이드 생성이 용이해진다.
도 2d를 참조하면, 상기 예비 콘택플러그(157)의 일부가 중첩되며 상기 상부 층간절연막(151), 바디 패턴(153) 및 하부 층간절연막(131)을 관통하여 반도체 기판(101)에 형성된 하부 소오스 영역 또는 드레인 영역의 일부를 노출시키는 연결 콘택홀(165)이 형성된다. 연결 콘택홀(165)은 상부 트랜지스터의 소오스 영역 또는 드레인 영역과 하부 트랜지스터의 소오스 영역 또는 드레인 영역을 연결하기 위하여 형성되는 것으로, 상부 트랜지스터의 소오스 영역 또는 드레인 영역을 관통하여 반도체 기판에 형성된 하부 트랜지스터의 소오스 영역 또는 드레인 영역에 이르도록 형성된다. 상기 연결 콘택홀(165)은 바디 패턴(153)을 형성하기 위하여 성장된 실리콘 에피층(135)으로 채워진 성장 콘택홀(133)을 관통하도록 형성될 수도 있다. 상기 연결 콘택홀(165) 형성 시 이방성 식각 방법이 사용될 수 있으며, 상기 이방성 식각 방법은 복수회로 나뉘어 실시될 수도 있다.
도 2e를 참조하면, 상기 연결 콘택홀(165)의 형성에 따라 노출된 예비 콘택플러그(157)의 측면과 바디 패턴(153)의 측면 및 반도체 기판(101)의 상부에 실리사이드층(167a)이 형성된다. 실리사이드층(167a) 형성을 위한 금속으로는 일반적으로 코발트(Co), 티타늄(Ti), 니켈(Ni) 및 탄탈륨(Ta)이 사용될 수 있다. 상기 금속 들 중 선택된 어느 하나의 금속층(167b)을 상기 연결 콘택(165)내에 증착하고 소정의 열처리 공정을 통하면 실리콘층과 인접하는 면들에는 실리사이드층(167a)이 형성된다. 상기 실리사이드층(167a)은 상기 예비 콘택플러그(157), 바디 패턴(153), 반도체 기판(101)과 이후 형성될 연결 콘택플러그(167)와의 접촉 저항을 줄이는 기능을 한다. 따라서 상기 실리사이드층(167a)이 안정적으로 형성될수록 상부 트랜지스터와 하부 트랜지스터 사이의 접촉 저항은 감소될 수 있다. 실리사이드층(167a)이 형성되지 않은 영역에는 그대로 금속층(167b)이 존재한다. 상기 연결 콘택홀 내에 금속플러그(167c)를 채워넣어 연결 콘택플러그(167)를 형성한다. 연결 콘택플러그(167)는 상기 실리사이드층(167a), 금속층(167b) 및 금속플러그(167c)를 포함한다. 상기 금속플러그(167c)는 구리(Cu), 알루미늄(Al) 또는 텅스텐(W) 등을 채워 넣어 형성할 수 있다. 상기 금속플러그(167c)는 상기 채워진 금속들의 하부면과 측벽들을 감싸는 장벽 금속막을 포함할 수 있다. 이때 장벽 금속막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 및 텅스텐 질화막(WN) 중 선택된 막으로 이루어질 수 있다. 결과적으로 연결 콘택홀의 형성시 노출되는 보디 패턴의 측면이 예비 콘택플러그의 측면까지 연장되므로 실리사이드 형성 면적 또한 증가되어, 상부 트랜지스터의 소오스 영역 또는 드레인 영역과 하부 트랜지스터의 소오스 영역 또는 드레인 영역의 연결이 안정적으로 이루어질 수 있다.
도면에는 두개의 트랜지스터가 적층된 구조만을 도시하였으나, 두개 이상의 트랜지스터가 적층된 경우에도 각각의 트랜지스터의 소오스 영역 또는 드레인 영역을 연결하기 위하여 본 발명의 동일한 방법을 사용할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 적층된 반도체 소자를 설명하기 위하여 도시한 단면도이다. 도 3에 도시된 첨자를 가지는 참조번호는 도 2a 내지 도 2e에 첨자를 가지지 않는 동일한 참조번호와 동일한 구성을 나타낸다.
도 3을 참조하면 도 2e에 도시된 구조 상에 금속 라인(173)이 추가로 형성된다. 즉, 상부 트랜지스터의 소오스 또는 드레인과 하부 트랜지스터의 소오스 또는 드레인이 연결된 것과 동시에 금속 라인(173)이 연결되는 것이다. 금속 라인(173)은 텅스텐(W), 알루미늄(Al) 등을 포함하여 형성할 수 있다. 이러한 구조는 예를 들면, 디램(DRAM) 등에 적용될 수 있다. 상부 트랜지스터와 하부 트랜지스터는 각각 셀(cell) 트랜지스터들로 동작하고, 상기 셀 트랜지스터들은 서로 연결되며 그 연결 노드(node)는 공통 비트 라인(bit line)으로 사용되는 상기 금속 라인(173)에 연결된다.
도 4a 내지 도 4b는 본 발명의 다른 실시예에 따른 적층된 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도이다.
도 4a를 참조하면, 소자 분리막(221)에 의하여 활성 영역(미도시)가 정의된 반도체 기판(201) 상에는 하부 게이트절연막(203)을 개재한 하부 게이트전극(205)이 형성된다. 그리고 상기 하부 게이트전극(205)의 측벽에는 하부 스페이서(207)가 형성된다. 하부 게이트전극(205) 아래 활성 영역에는 하부 채널 영역이 형성되고, 상기 하부 채널 영역을 중심으로 한쪽은 하부 소오스 영역(223s), 다른쪽은 하부 드레인 영역(223d)이 형성된다. 도시된 하부 소오스 영역(223s)과 하부 드레인 영역(223d)은 서로 위치가 변경될 수도 있다.
상기 구조 상에 하부 층간절연막(231)이 형성된다. 상기 하부 층간절연막(231) 상에는 바디 패턴(253)이 형성된다. 상기 바디 패턴(253)은 상기 하부 게이트전극을 가로지르며, 상기 하부 소오스 영역 또는 하부 드레인 영역의 일부 또는 전부에 연장되도록 형성될 수 있다. 상기 하부 층간절연막(231)의 소정 영역을 패터닝하여 상기 반도체 기판(201)의 활성 영역 중 일부를 노출시키는 성장 콘택홀(233)을 형성하고, 상기 성장 콘택홀(233) 내에 실리콘 에피택시얼층(235)을 성장시킨다. 상기 하부 층간절연막(231) 상에 비정질의 실리콘층을 증착한 후 소정의 공정을 거쳐 상기 실리콘 에피택시얼층(235)과 동일한 결정 구조를 가지는 바디 패턴(253)을 형성시킬 수 있다. 상기 바디 패턴(253) 상에 상부 게이트절연막(213)을 개재한 상부 게이트전극(215)을 형성한다. 상기 상부 게이트전극(215)의 측벽에는 상부 스페이서(217)가 형성되어 상기 상부 게이트전극(215)을 절연시킨다. 상기 상부 게이트전극(215)이 형성된 아래의 바디 패턴(253)에는 상부 채널 영역이 형성되며, 상기 채널 영역을 중심으로 한쪽은 상부 소오스 영역(225s), 다른쪽은 상부 드레인 영역(225d)이 형성된다. 도시된 상기 상부 소오스 영역(225s)과 상부 드레인 영역(225d)의 위치는 서로 변경될 수도 있다.
상기 구조 상에 상부 층간절연막(251)이 형성된다. 상부 트랜지스터의 소오스 영역 또는 드레인 영역을 관통하여 상기 하부 트랜지스터의 소오스 영역 또는 드레인 영역에 이르는 연결 콘택홀(255)이 형성된다. 상기 연결 콘택홀의 하부에는 하부 트랜지스터의 소오스 영역 또는 드레인 영역을 포함하는 반도체 기판(201)의 상부가 노출된다. 상기 연결 콘택홀(255)의 측벽 및 하부에 폴리실리콘층을 동일 두께로 증착한 후 전면 식각하여, 연결 콘택홀(255) 측벽에 스페이서(257)를 형성한다. 상기 스페이서(257)는 상기 바디 패턴의 측면적을 넓혀 이후 공정에서 실리사이드가 안정적으로 형성될 수 있도록 한다.
도 4b를 참조하면, 상기 측벽에 스페이서(257)를 가지는 연결 콘택홀(255) 내에 금속층을 증착하고 소정의 공정을 통하여 상기 스페이서(257)를 실리사이드층(257a)으로 변화시킨다. 상기 실리사이드층을 형성하기 위한 금속층으로는 코발트(Co), 티타늄(Ti), 니켈(Ni) 및 탄탈륨(Ta) 등이 사용될 수 있다. 이 때 측벽에 형성된 스페이서(257) 전체가 실리사이드층(257a)으로 변화될 수 있도록 공정 시간 및 금속층 증착량을 조절한다. 스페이서(257) 전체를 실리사이드층(257a)으로 변화시키는 이유는 상기 스페이서(257) 부분 중 일부가 실리사이드층(257a)으로 변화되지 않은 채 상기 연결 콘택홀(255)의 측벽에 남아있으면 접촉 저항이 증가되어 안정적으로 상부 트랜지스터의 소오스 영역 또는 드레인 영역과 하부 트랜지스터의 소오스 영역 또는 드레인 영역이 연결될 수 없기 때문이다. 상기 연결 콘택홀(255)에 금속플러그(259)를 형성한다. 상기 금속플러그(259)는 구리(Cu), 알루미늄(Al) 또는 텅스텐(W) 등을 채워 넣어 형성할 수 있다. 상기 금속플러그(259)는 상기 채워진 금속들의 하부면과 측벽들을 감싸는 장벽 금속막을 포함할 수 있다. 이때 장벽 금속막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 및 텅스텐 질화막(WN) 중 선택된 막으로 이루어질 수 있다. 결과적으로 연결 콘택홀의 형성시 노출되는 보디 패턴의 측면이 연결 콘택홀의 측면까지 연장되므로 실리사이드 형성 면적 또한 증가되어, 상부 트랜지스터의 소오스 영역 또는 드레인 영역과 하부 트랜지스터의 소 오스 영역 또는 드레인 영역의 연결이 안정적으로 이루어질 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 의하면, 상부 트랜지스터의 소오스 영역 또는 드레인 영역과 하부 트랜지스터의 소오스 영역 또는 드레인 영역의 연결을 위한 콘택 형성 시 노출되는 바디 패턴의 측면적을 연장시켜 실리사이드가 충분하게 형성되도록 함으로서, 접촉 저항이 줄어들어 안정적인 연결 구조를 가지는 적층된 반도체 장치를 얻을 수 있다. 따라서 고집적 반도체 장치를 구현하는데 필수적인 적층된 구조상에서도 고성능을 유지시킬 수 있다.

Claims (11)

  1. 반도체 기판 상에 형성된, 소오스 영역과 드레인 영역을 포함하는, 하부 트랜지스터;
    상기 하부 트랜지스터를 포함하여 상기 반도체 기판 전면을 덮는 하부 층간절연막;
    상기 하부 층간절연막 상에 형성된, 소오스 영역과 드레인 영역을 포함하는, 상부 트랜지스터;
    상기 상부 트랜지스터를 포함하여 상기 하부 층간절연막 전면을 덮는 상부 층간절연막;
    상기 상부 트랜지스터의 소오스 영역 또는 드레인 영역과 연결되며, 상기 하부 트랜지스터의 소오스 영역 또는 드레인 영역으로 연결된 콘택플러그; 그리고
    상기 상부 층간절연막을 관통하여, 상기 상부 트랜지스터의 소오스 영역 또는 드레인 영역의 상부면 및 상기 콘택플러그의 측벽과 연결되는 확장층을 포함하는 적층된 반도체 장치.
  2. 삭제
  3. 제 1항에 있어서,
    상기 상부 트랜지스터의 소오스 영역 또는 드레인 영역의 측면과 상기 콘택플러그 사이, 및 상기 확장층과 상기 콘택플러그 사이에 개재된 실리사이드층을 포함하는 적층된 반도체 장치.
  4. 제 1항에 있어서,
    상기 콘택플러그 상에 형성된 도전 라인을 더 포함하되,
    상기 도전 라인은 비트 라인으로 사용되는 적층된 반도체 장치.
  5. 반도체 기판 상에 하부 트랜지스터를 형성하는 단계;
    상기 하부 트랜지스터를 포함하여 상기 반도체 기판 전면에 하부 층간절연막을 형성하는 단계;
    상기 하부 층간절연막 상에 상부 트랜지스터를 형성하는 단계;
    상기 상부 트랜지스터를 포함하여 상기 하부 층간절연막 전면에 상부 층간절연막을 형성하는 단계;
    상기 상부 층간절연막을 관통하여 상기 상부 트랜지스터의 소오스 영역 또는 드레인 영역과 연결되는 제 1 콘택플러그를 형성하는 단계; 그리고
    상기 제 1 콘택플러그와 측벽이 접하며, 상기 상부 층간절연막 및 하부 층간절연막을 관통하여 상기 하부 트랜지스터의 소오스 영역 또는 드레인 영역과 연결되는 제 2 콘택플러그를 형성하는 단계를 포함하는 적층된 반도체 장치 제조방법.
  6. 제 5항에 있어서,
    상기 하부 층간절연막 상에 상부 트랜지스터를 형성하는 단계는
    상기 하부 층간절연막을 패터닝하여 상기 반도체 기판의 일부를 노출시키는 성장 콘택홀을 형성하는 단계;
    상기 성장 콘택홀 내에 상기 노출된 반도체 기판을 따라 에피택시얼층을 성장시키는 단계;
    상기 하부 층간절연막 상에 비정질의 실리콘층을 형성하는 단계;
    상기 비정질의 실리콘층에 열처리 공정을 진행하여 상기 에피택시얼층과 동일한 결정 구조를 갖는 바디 패턴을 형성하는 단계; 및
    상기 바디 패턴 상에 게이트전극을 형성하는 단계를 포함하는 적층된 반도체 장치 제조방법.
  7. 제 5항에 있어서,
    상기 제 1 콘택플러그는 도핑된 폴리실리콘층으로 형성하는 적층된 반도체 장치 제조방법.
  8. 제 5항에 있어서,
    상기 제 1 콘택플러그는 상기 상부 트랜지스터의 소오스 영역 또는 드레인 영역으로부터 성장된 에피택시얼층인 적층된 반도체 장치 제조방법.
  9. 제 5항에 있어서,
    상기 제 2 콘택플러그를 형성하는 단계는
    상기 상부 층간절연막 및 하부 층간절연막을 패터닝하여 상기 제 1 콘택플러그와 측벽이 접하며 상기 하부 트랜지스터의 소오스 영역 또는 드레인 영역의 일부를 노출시키는 콘택홀을 형성하는 단계;
    상기 제 1 콘택플러그와 접하는 상기 콘택홀의 측벽 및 상기 노출된 상기 하부 트랜지스터의 소오스 영역 또는 드레인 영역에 실리사이드층을 형성하는 단계; 및
    상기 콘택홀에 금속물질을 채워넣어 상기 제 2 콘택플러그를 형성하는 단계를 포함하는 적층된 반도체 장치 제조방법.
  10. 반도체 기판 상에 하부 트랜지스터를 형성하는 단계;
    상기 하부 트랜지스터를 포함하여 상기 반도체 기판 전면에 하부 층간절연막을 형성하는 단계;
    상기 하부 층간절연막 상에 상부 트랜지스터를 형성하는 단계;
    상기 상부 트랜지스터를 포함하여 상기 하부 층간절연막 전면에 상부 층간절연막을 형성하는 단계;
    상기 상부 층간절연막, 상기 상부 트랜지스터의 소오스 영역 또는 드레인 영역 및 하부 층간절연막을 관통하여 상기 하부 트랜지스터의 소오스 영역 또는 드레 인 영역의 일부를 노출시키는 연결 콘택홀을 형성하는 단계;
    상기 연결 콘택홀의 측벽에 스페이서 구조를 형성하는 단계;
    상기 스페이서 구조를 실리사이드층으로 변화시키는 단계; 그리고
    상기 연결 콘택홀 내에 연결 콘택플러그를 형성하는 단계를 포함하는 적층된 반도체 장치 제조방법.
  11. 제 10항에 있어서,
    상기 연결 콘택홀의 측벽에 형성된 스페이서 구조는 폴리실리콘층으로 형성하는 적층된 반도체 장치 제조방법.
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