KR102581117B1 - 반도체 칩 - Google Patents

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Abstract

반도체 기판, 상호접속 구조물 및 메모리 셀 어레이를 포함하는 반도체 칩이 제공된다. 상기 반도체 기판은 로직 회로를 포함한다. 상기 상호접속 구조물은 상기 반도체 기판 상에 배치되며 상기 로직 회로에 전기적으로 접속되고, 상기 상호접속 구조물은 적층형 층간 유전체 층 및 상기 적층형 층간 유전체 층에 매립된 상호접속 배선을 포함한다. 상기 메모리 셀 어레이는 상기 적층형 층간 유전체 층에 매립된다. 상기 메모리 셀 어레이는 구동 트랜지스터 및 메모리 디바이스를 포함하고, 상기 메모리 디바이스는 상기 상호접속 배선을 통해 상기 구동 트랜지스터에 전기적으로 접속된다.

Description

반도체 칩 {SEMICONDUCTOR CHIP}
관련 출원에 대한 상호참조
본 출원은 2020년 5월 28일 출원된 미국 가출원 번호 제63/031,053호의 우선권을 주장한다. 상기 언급한 특허 출원의 전부가 참조에 의해 여기에 포함되며 본 명세서의 일부를 이룬다.
반도체 산업은 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도의 지속적인 발전으로 인해 급격한 성장을 겪어 왔다. 대부분의 부품에 대하여, 집적 밀도의 발전은 최소 피처 크기의 반복되는 감소로부터 온 것이며, 이는 더 많은 컴포넌트들이 주어진 영역 내에 집적될 수 있게 해준다. 최근에 소형화, 더 높은 속도 및 더 큰 대역폭 뿐만 아니라 더 낮은 전력 소비 및 지연에 대한 요구가 늘어남에 따라, 내장 메모리 셀을 갖는 반도체 칩에 대한 필요성이 늘어났다.
반도체 기판, 상호접속 구조물 및 메모리 셀 어레이를 포함하는 반도체 칩이 제공된다. 상기 반도체 기판은 로직 회로를 포함한다. 상기 상호접속 구조물은 상기 반도체 기판 상에 배치되며 상기 로직 회로에 전기적으로 접속되고, 상기 상호접속 구조물은 적층형 층간 유전체 층 및 상기 적층형 층간 유전체 층에 매립된 상호접속 배선을 포함한다. 상기 메모리 셀 어레이는 상기 적층형 층간 유전체 층에 매립된다. 상기 메모리 셀 어레이는 구동 트랜지스터 및 메모리 디바이스를 포함하고, 상기 메모리 디바이스는 상기 상호접속 배선을 통해 상기 구동 트랜지스터에 전기적으로 접속된다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1 내지 도 14는 본 개시의 일부 실시예에 따라 반도체 칩을 제조하기 위한 프로세스 흐름을 개략적으로 예시한 단면도들이다.
도 15 내지 도 19는 본 개시의 다양한 실시예에 따른 다양한 반도체 칩을 개략적으로 예시한 단면도들이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
기재에서, 예컨대 “실질적으로 평평한(flat)”에서 또는 “실질적으로 공면인(coplanar)” 등에서 용어 “실질적으로”는 당해 기술분야에서의 숙련자라면 이해할 것이다. 일부 실시예에서, 형용사 실질적으로는 제거될 수 있다. 적용가능한 경우에, 용어 “실질적으로”는 또한, “전체가”, “완전히”, “전부” 등인 실시예를 포함할 수도 있다. 적용가능한 경우에, 용어 "실질적으로”는 또한, 90% 이상, 예컨대 95% 이상, 특히 100%를 비롯하여 99% 이상에 관련될 수도 있다. 또한, “실질적으로 평행한” 또는 "실질적으로 수직인”과 같은 용어는 명시된 구성으로부터 사소한 편차를 배제하지 않는 것으로서 해석되어야 하며, 예를 들어 최대 10°의 편차를 포함할 수 있다. 용어 “실질적으로”는 “완전히”를 배제하지 않으며, 예컨대 Y가 “실질적으로 없는”인 조성은 Y가 완전히 없을 수 있다.
본 개시의 실시예는 핀을 갖는 FinFET(fin-type field-effect transistor) 구조물에 관련될 수 있다. 핀은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝 또는 다중 패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자가 정렬(self-aligned) 프로세스를 조합하며, 예를 들어 단일 직접 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 해준다. 예를 들어, 일부 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자가 정렬 프로세스를 사용하여 패터닝된 희생 층에 나란히 스페이서가 형성된다. 그 다음, 희생 층이 제거되고, 그 다음 남은 스페이서가 핀을 패터닝하는 데에 사용될 수 있다. 그러나, 하나 이상의 다른 적용가능한 프로세스를 사용하여 핀이 형성될 수 있다.
본 개시의 일부 실시예가 기재된다. 이들 실시예에 기재된 단계들 전에, 그 동안, 그리고/또는 그 후에 추가의 동작들이 제공될 수 있다. 기재된 단계들 중의 일부는 상이한 실시예에 대하여 대체되거나 제거될 수 있다. 추가의 특징이 반도체 디바이스 구조물에 추가될 수 있다. 아래에 기재된 특징 중의 일부는 상이한 실시예에 대하여 대체되거나 제거될 수 있다. 일부 실시예가 특정 순서로 수행되는 동작으로 설명되어 있지만, 이들 동작은 다른 논리적 순서로 수행될 수 있다.
도 1 내지 도 14는 본 개시의 일부 실시예에 따라 반도체 칩을 제조하기 위한 프로세스 흐름을 개략적으로 예시한 단면도들이다.
도 1을 참조하면, 반도체 기판(100)이 제공된다. 일부 실시예에서, 반도체 기판(100)은 반도체 웨이퍼와 같은 벌크 반도체 기판이다. 예를 들어, 반도체 기판(100)은 실리콘 또는 게르마늄과 같은 다른 원소 반도체 재료를 포함한다. 반도체 기판(100)은 미도핑 또는 도핑(예컨대, p-타입, n-타입 또는 이들의 조합) 반도체 기판일 수 있다. 일부 실시예에서, 반도체 기판(100)은 유전체 층 상의 에피텍셜 성장된 반도체 층을 포함한다. 에피텍셜 성장된 반도체 층은 실리콘 게르마늄, 실리콘, 게르마늄, 하나 이상의 다른 적합한 재료, 또는 이들의 조합으로 제조될 수 있다.
일부 다른 실시예에서, 반도체 기판(100)은 화합물 반도체를 포함한다. 예를 들어, 화합물 반도체는 식 AlX1GaX2InX3AsY1PY2NY3SbY4(X1, X2, X3, Y1, Y2, Y3, 및 Y4는 상대 비율을 나타냄)에 의해 정의된 조성을 갖는 하나 이상의 III-V 화합물 반도체를 포함한다. X1, X2, X3, Y1, Y2, Y3, 및 Y4의 각각은 0보다 크거나 0이며, 다 더하면 1이 된다. 화합물 반도체는 실리콘 탄화물, 갈륨 비소화물, 인듐 비소화물, 인듐 인화물, 하나 이상의 다른 적합한 화합물 반도체, 또는 이들의 조합을 포함할 수 있다. II-VI 화합물 반도체를 포함한 다른 적합한 기판도 또한 사용될 수 있다.
일부 실시예에서, 반도체 기판(100)은 SOI(semiconductor-on-insulator) 기판의 활성 층이다. SOI 기판은 SIMOX(separation by implantation of oxygen) 프로세스, 웨이퍼 본딩 프로세스, 또다른 적용가능한 방법, 또는 이들의 조합을 사용하여 제조될 수 있다. 일부 다른 실시예에서, 반도체 기판(100)은 다층 구조를 포함한다. 예를 들어, 반도체 기판(100)은 벌크 실리콘 층 상에 형성된 실리콘-게르마늄 층을 포함한다.
일부 실시예에 따르면, 복수의 핀 구조물(102)이 반도체 기판(100) 상에 형성된다. 설명을 위해 하나의 핀 구조물(102)만 도 1에 도시되어 있다. 일부 실시예에서, 복수의 리세스(또는 트렌치)가 반도체 기판(100)에 형성된다. 그 결과, 반도체 기판(100)의 표면으로부터 돌출된 복수의 핀 구조물(102)이 리세스(또는 트렌치) 사이에 형성되거나 정의된다. 일부 실시예에서, 리세스(또는 트렌치)를 형성하도록 하나 이상의 포토리소그래피 및 에칭 프로세스가 사용된다. 일부 실시예에서, 핀 구조물(102)은 반도체 기판(100)과 직접 접촉한다.
그러나, 본 개시의 실시예는 많은 변형 및/또는 수정을 갖는다. 일부 다른 실시예에서, 핀 구조물(102)은 반도체 기판(100)과 직접 접촉하지 않는다. 하나 이상의 다른 재료 층(도 1에 도시되지 않음)이 반도체 기판(100)과 핀 구조물(102) 사이에 형성될 수 있다. 예를 들어, 반도체 기판(100)과 핀 구조물(102) 사이에 유전체 층이 형성된다.
그 후에, 일부 실시예에 따라, 핀 구조물(102)의 하부 부분을 둘러싸도록 리세스에 아이솔레이션 특징부(도 1에 도시되지 않음)가 형성된다. 아이솔레이션 특징부는, 반도체 기판(100)에 그리고/또는 그 위에 형성되는 다양한 디바이스 요소들을 정의하고 전기적으로 절연시키는데 사용된다. 일부 실시예에서, 아이솔레이션 특징부는 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation) 특징부, LOCOS(local oxidation of silicon) 특징부, 또다른 적합한 아이솔레이션 특징부, 또는 이들의 조합을 포함한다.
일부 실시예에서, 아이솔레이션 특징부의 각각은 다층 구조를 갖는다. 일부 실시예에서, 아이솔레이션 특징부는 유전체 재료로 제조된다. 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, FSG(fluoride-doped silicate glass), 로우-k 유전체 재료, 또다른 적합한 재료 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 반도체 기판(100)과 아이솔레이션 특징부 사이 계면에서의 결정질 결함을 감소시키도록 STI 라이너(도시되지 않음)가 형성된다. 마찬가지로, STI 라이너는 또한, 핀 구조물과 아이솔레이션 특징부 사이 계면에서의 결정질 결함을 감소시키도록 사용될 수 있다.
일부 실시예에서, 유전체 재료 층이 반도체 기판(100) 위에 퇴적된다. 유전체 재료 층은 핀 구조물(102)을 덮으며 핀 구조물들 사이의 리세스를 채운다. 일부 실시예에서, 유전체 재료 층은 FCVD(flowable chemical vapor deposition) 프로세스, 원자층 증착(ALD; atomic layer deposition) 프로세스, 스핀 코팅 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 퇴적된다.
일부 실시예에서, 유전체 재료 층을 박형화하고 핀 구조물(102)의 상부 표면을 덮는 정지 층 또는 마스크 층을 노출시키도록 평탄화 프로세스가 수행된다. 평탄화 프로세스는 화학 기계적 연마(CMP; chemical mechanical polishing) 프로세스, 그라인딩 프로세스, 에칭 프로세스, 건식 연마 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 포함할 수 있다. 그 후에, 핀 구조물(102)의 상부 아래로 유전체 재료 층이 에칭 백된다. 그 결과, 유전체 재료 층의 남은 부분은 아이솔레이션 특징부를 형성한다. 핀 구조물(102)은 아이솔레이션 특징부의 상부 표면으로부터 돌출한다.
도 2를 참조하면, 일부 실시예에 따라, 반도체 기판(100) 위에 더미 게이트 스택(104)이 형성된다. 더미 게이트 스택(104)은 각각 핀 구조물(102)을 부분적으로 덮으며 둘러싼다. 도 2에 도시된 바와 같이, 더미 게이트 스택(104)은 폭이 실질적으로 동일할 수 있다. 일부 대안의 실시예에서, 더미 게이트 스택(104)은 폭이 상이할 수 있다.
일부 실시예에서, 더미 게이트 스택(104)의 각각은 더미 게이트 유전체 층(104a) 및 더미 게이트 전극(104b)을 갖는다. 더미 게이트 유전체 층(104a)은 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물, 하나 이상의 다른 적합한 재료, 또는 이들의 조합으로 제조될 수 있거나 이를 포함할 수 있다. 더미 게이트 전극(104b)은 폴리실리콘과 같은 반도체 재료로 제조될 수 있거나 이를 포함할 수 있다. 일부 실시예에서, 반도체 기판(100) 및 핀 구조물(102) 위에 유전체 재료 층 및 게이트 전극 재료 층이 순차적으로 퇴적된다. 유전체 재료 층은 CVD 프로세스, ALD 프로세스, 열 산화 프로세스, 물리적 기상 증착(PVD; physical vapor deposition) 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 퇴적될 수 있다. 그 후에, 유전체 재료 층 및 게이트 전극 재료 층을 부분적으로 제거하도록 하나 이상의 포토리소그래피 프로세스 및 하나 이상의 에칭 프로세스가 사용될 수 있다. 그 결과, 유전체 재료 층 및 게이트 전극 재료 층의 남은 부분(104a 및 104b)은 더미 게이트 스택(104)을 형성한다.
그 후에, 일부 실시예에 따라 도 2에 도시된 바와 같이, 스페이서 요소(106)가 더미 게이트 스택(104)의 측벽 위에 형성된다. 스페이서 요소(106)는, 더미 게이트 스택(104)을 보호하며 소스/드레인 특징부 및/또는 금속 게이트를 형성하기 위한 후속 프로세스를 돕는데 사용될 수 있다. 일부 실시예에서, 스페이서 요소(106)는 유전체 재료로 제조되거나 이를 포함한다. 유전체 재료는 실리콘 질화물, 실리콘 산화질화물, 실리콘 산화물, 실리콘 탄화물, 하나 이상의 다른 적합한 재료, 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 반도체 기판(100), 핀 구조물(102), 및 더미 게이트 스택(104) 위에 유전체 재료 층이 퇴적된다. 유전체 재료 층은 CVD 프로세스, ALD 프로세스, 스핀 코팅 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 퇴적될 수 있다. 그 후에, 유전체 재료 층은 이방성 에칭 프로세스와 같은 에칭 프로세스를 사용하여 부분적으로 제거된다. 그 결과, 더미 게이트 스택(104)의 측벽 위의 유전체 재료 층의 남은 부분은 스페이서 요소(106)를 형성한다.
도 3을 참조하면, 일부 실시예에 따라, 핀 구조물(102) 위에 에피텍셜 구조물(108)이 각각 형성된다. 에피텍셜 구조물(108)은 소스/드레인 특징부로서 기능할 수 있다. 일부 실시예에서, 더미 게이트 스택(104) 및 스페이서 요소(106)에 의해 덮이지 않은 핀 구조물(102)의 일부는 에피텍셜 구조물(108)의 형성 전에 리세싱된다. 일부 실시예에서, 리세스는 더미 게이트 스택(104) 하의 채널 영역을 향해 측방향으로 연장된다. 예를 들어, 리세스의 일부는 스페이서 요소(106) 바로 아래에 있다. 그 후에, 에피텍셜 구조물(108)을 형성하도록 리세스의 측벽 및 바닥 상에 하나 이상의 반도체 재료가 에피텍셜 성장된다. 일부 실시예에서, 둘 다의 에피텍셜 구조물(108)은 p-타입 반도체 구조물이다. 일부 다른 실시예에서, 둘 다의 에피텍셜 구조물(108)은 n-타입 반도체 구조물이다. 일부 다른 실시예에서, 에피텍셜 구조물(108) 중의 하나는 p-타입 반도체 구조물이고, 또다른 하나는 n-타입 반도체 구조물이다. p-타입 반도체 구조물은 에피텍셜 성장된 실리콘 게르마늄 또는 붕소로 도핑된 실리콘 게르마늄을 포함할 수 있다. n-타입 반도체 구조물은 에피텍셜 성장된 실리콘, 에피텍셜 성장된 실리콘 탄화물(SiC), 에피텍셜 성장된 실리콘 인화물(SiP), 또는 또다른 적합한 에피텍셜 성장된 반도체 재료를 포함할 수 있다. 일부 실시예에서, 에피텍셜 구조물(108)은 에피텍셜 프로세스에 의해 형성된다. 일부 다른 실시예에서, 에피텍셜 구조물(108)은 개별 에피텍셜 성장 프로세스와 같은 개별 프로세스에 의해 형성된다. 에피텍셜 구조물(108)은 선택적 에피텍셜 성장(SEG; selective epitaxial growth) 프로세스, CVD 프로세스(예컨대, 기상 에피텍시(VPE; vapor-phase epitaxy) 프로세스, 저압 화학적 기상 증착(LPCVD; low pressure chemical vapor deposition) 프로세스 및/또는 초고진공 CVD(UHV-CVD; ultra-high vacuum CVD) 프로세스), 분자 빔 에피텍시 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 사용함으로써 형성될 수 있다.
일부 실시예에서, 에피텍셜 구조물(108) 중의 하나 또는 둘 다는 하나 이상의 적합한 도펀트로 도핑된다. 예를 들어, 에피텍셜 구조물(108)은 붕소(B), 인듐(In), 또는 또다른 적합한 도펀트로 도핑된 SiGe 소스/드레인 특징부이다. 대안으로서, 일부 다른 실시예에서, 에피텍셜 구조물(108) 중의 하나 또는 둘 다는 인(P), 안티몬(Sb), 또는 또다른 적합한 도펀트로 도핑된 Si 소스/드레인 특징부이다.
일부 실시예에서, 에피텍셜 구조물(108)은 그의 에피텍셜 성장 동안 인시추(in-situ) 도핑된다. 일부 다른 실시예에서, 에피텍셜 구조물(108)은 에피텍셜 구조물(108)의 성장 동안 도핑되지 않는다. 대신, 에피텍셜 구조물(108)의 형성 후에, 에피텍셜 구조물(108)은 후속 프로세스에서 도핑된다. 일부 실시예에서, 도핑은 이온 주입 프로세스, 플라즈마 침지 이온 주입 프로세스, 가스 및/또는 고체 소스 확산 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 사용함으로써 달성된다. 일부 실시예에서, 에피텍셜 구조물(108)에서의 도펀트를 활성화하도록 하나 이상의 어닐링 프로세스가 수행된다. 예를 들어, 급속 열 어닐링 프로세스가 사용된다.
도 4에 도시된 바와 같이, 일부 실시예에 따라, 반도체 기판(100) 및 에피텍셜 구조물(112) 위에 에칭 정지 층(110) 및 유전체 층(112)이 순차적으로 퇴적된다. 에칭 정지 층(110)은 스페이서 요소(106) 및 에피텍셜 구조물(108)의 표면을 따라 컨포멀하게 연장될 수 있다. 유전체 층(112)은 에칭 정지 층(110)을 덮으며 스페이서 요소(110) 및 더미 게이트 스택(104)을 둘러싼다. 에칭 정지 층(110)은 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 하나 이상의 다른 적합한 재료, 또는 이들의 조합으로 제조될 수 있거나 이를 포함할 수 있다. 일부 실시예에서, 에칭 정지 층(110)은 CVD 프로세스, ALD 프로세스, PVD 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 반도체 기판(100) 및 더미 게이트 스택(104) 위에 퇴적된다. 유전체 층(112)은 실리콘 산화물, 실리콘 산화질화물, BSG(borosilicate glass), PSG(phosphoric silicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silicate glass), 로우-k 재료, 다공성 유전체 재료, 하나 이상의 다른 적합한 재료, 또는 이들의 조합으로 제조될 수 있거나 이를 포함할 수 있다. 일부 실시예에서, 유전체 층(112)은 CVD 프로세스, ALD 프로세스, FCVD 프로세스, PVD 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 에칭 정지 층(110) 및 더미 게이트 스택(104) 위에 퇴적된다.
그 후에, 유전체 층(112), 에칭 정지 층(110), 스페이서 요소(106) 및 더미 게이트 스택(104)의 상부 부분을 제거하도록 평탄화 프로세스가 사용된다. 그 결과, 유전체 층(112), 에칭 정지 층(110), 스페이서 요소(106), 및 더미 게이트 스택(104)의 상부 표면은 서로 실질적으로 평평하며, 이는 후속 제조 프로세스에 유리하다. 평탄화 프로세스는 CMP 프로세스, 그라인딩 프로세스, 에칭 프로세스, 건식 연마 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 포함할 수 있다.
도 3 및 도 4에 도시된 바와 같이, 더미 게이트 유전체 층(104a) 및 더미 게이트 전극(104b)을 각각 포함하는 더미 게이트 스택(104)이 제거되고, 게이트 대체 프로세스에 의헤 게이트 유전체 층(104a’) 및 게이트 전극(104b’)을 각각 포함하는 금속 게이트 스택(104’)으로 대체된다. 일부 실시예에서, 게이트 유전체 층(104a’)은 높은 유전 상수(하이-k)를 갖는 유전체 재료로 제조되거나 이를 포함한다. 게이트 유전체 층(104a)은, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나 합금, 하프늄 실리콘 산화물, 하프늄 실리콘 산화질화물, 하프늄 탄탈럼 산화물, 하프늄 티타늄 산화물, 하프늄 지르코늄 산화물, 하나 이상의 다른 적합한 하이-k 재료, 또는 이들의 조합으로 제조될 수 있거나 이를 포함할 수 있다. 게이트 유전체 층(104a’)은 ALD 프로세스, CVD 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 퇴적될 수 있다. 일부 실시예에서, 게이트 유전체 층(104a’)의 형성은 열적 동작을 수반한다.
일부 실시예에서, 게이트 대체 프로세스 동안, 게이트 유전체 층(104a’)의 형성 전에 핀 구조물(102)의 노출된 표면 상에 계면 층(도시되지 않음)이 형성된다. 계면 층은 게이트 유전체 층(104a’)과 핀 구조물(102) 사이의 접착을 개선하도록 사용될 수 있다. 계면 층은 실리콘 산화물 또는 게르마늄 산화물과 같은 반도체 산화물 재료로 제조될 수 있거나 이를 포함할 수 있다. 계면 층은 열 산화 프로세스, 산소-함유 플라즈마 동작, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 형성될 수 있다.
일부 실시예에 따르면, 게이트 전극(104b’)은 일함수 층 및 전도성 충전 층을 포함할 수 있다. 일함수 층은 개선된 문턱 전압을 비롯하여 디바이스 성능을 강화하기 위해 트랜지스터에 대한 원하는 일함수를 제공하도록 사용될 수 있다. 일부 실시예에서, 일함수 층은 NMOS 디바이스를 형성하기 위해 사용된다. 일함수 층은 n-타입 일함수 층이다. n-타입 일함수 층은 디바이스에 적합한 일함수 값, 예컨대 약 4.5 eV 이하를 제공할 수 있다. n-타입 일함수 층은 금속, 금속 탄화물, 금속 질화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, n-타입 일함수 층은 티타늄 질화물, 탄탈럼, 탄탈럼 질화물, 하나 이상의 다른 적합한 재료, 또는 이들의 조합을 포함한다. 일부 다른 실시예에서, n-타입 일함수 층은 알루미늄-함유 층이다. 알루미늄-함유 층은 TiAlC, TiAlO, TiAlN, 하나 이상의 다른 적합한 재료, 또는 이들의 조합으로 제조될 수 있거나 이를 포함할 수 있다.
일부 실시예에서, 일함수 층은 PMOS 디바이스를 형성하기 위해 사용된다. 일함수 층은 p-타입 일함수 층이다. p-타입 일함수 층은 디바이스에 적합한 일함수 값, 예컨대 약 4.8 eV 이상을 제공할 수 있다. p-타입 일함수 층은 금속, 금속 탄화물, 금속 질화물, 다른 적합한 재료 또는 이들의 조합을 포함할 수 있다. 예를 들어, p-타입 금속은 탄탈럼 질화물, 텅스텐 질화물, 티타늄, 티타늄 질화물, 다른 적합한 재료, 또는 이들의 조합을 포함한다.
일함수 층은 또한, 하프늄, 지르코늄, 티타늄, 탄탈럼, 알루미늄, 금속 탄화물(예컨대, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 알루미늄 탄화물), 알루미나이드, 루데늄, 팔라듐, 플래티늄, 코발트, 니켈, 전도성 금속 산화물, 또는 이들의 조합으로 제조될 수 있거나 이를 포함할 수 있다. 일함수 층(122)의 두께 및/또는 조성은 일함수 레벨을 조정하도록 미세튜닝될 수 있다. 예를 들어, 티타늄 질화물 층은 티타늄 질화물 층의 두께 및/또는 조성에 따라 p-타입 일함수 층 또는 n-타입 일함수 층으로서 사용된다.
일함수 층은 ALD 프로세스, CVD 프로세스, PVD 프로세스, 전해도금 프로세스, 무전해 도금 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 게이트 유전체 층(104a’) 위에 퇴적될 수 있다.
일부 실시예에서, 게이트 유전체 층(104a’)을 후속 형성되는 일함수 층과 인터페이스시키도록 일함수 층의 형성 전에 배리어 층이 형성된다. 배리어 층은 또한 게이트 유전체 층(104a’)과 게이트 전극(104b’)의 배리어 사이의 확산을 막도록 사용될 수 있다. 배리어 층은 금속-함유 재료로 제조될 수 있거나 이를 포함할 수 있다. 금속-함유 재료는 티타늄 질화물, 탄탈럼 질화물, 하나 이상의 다른 적합한 재료, 또는 이들의 조합을 포함할 수 있다. 배리어 층은 ALD 프로세스, CVD 프로세스, PVD 프로세스, 전해도금 프로세스, 무전해 도금 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 퇴적될 수 있다.
전도성 충전 층은 금속 재료로 제조될 수 있거나 이를 포함할 수 있다. 금속 재료는 텅스텐, 알루미늄, 구리, 코발트, 하나 이상의 다른 적합한 재료, 또는 이들의 조합을 포함할 수 있다. 전도성 충전 층은 CVD 프로세스, ALD 프로세스, PVD 프로세스, 전해도금 프로세스, 무전해 도금 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 퇴적될 수 있다. 일부 실시예에서, 전도성 충전 층의 형성 전에 일함수 층 위에 블록킹 층이 형성된다. 블록킹 층은 후속 형성되는 전도성 충전 층이 일함수 층 안으로 확산 또는 침투하는 것을 막도록 사용될 수 있다. 블록킹 층은 탄탈럼 질화물, 티타늄 질화물, 하나 이상의 다른 적합한 재료, 또는 이들의 조합으로 제조될 수 있거나 이를 포함할 수 있다. 블록킹 층은 ALD 프로세스, PVD 프로세스, 전해도금 프로세스, 무전해 도금 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 퇴적될 수 있다.
게이트 대체 프로세스를 수행한 후에, FEOL(front end of line)의 제조 프로세스가 달성된다. 게이트 대체 프로세스를 수행한 후에, 콘택(114), 유전체 층(116), 콘택(118a), 콘택(118b) 및 전도성 배선(120)이 반도체 기판(100) 위에 형성된다.
유전체 층(112) 및 에칭 정지 층(110)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 유전체 층(112) 및 에칭 정지 층(110)은 포토리소그래피 프로세스를 사용하여 패터닝된다. 유전체 층(112) 및 에칭 정지 층(110)을 패터닝한 후에, 에피텍셜 구조물(108)의 일부가 노출되도록 유전체 층(112) 및 에칭 정지 층(110)에 쓰루 홀이 형성된다. 전도성 재료(예컨대, 구리 또는 다른 적합한 금속성 재료)가 유전체 층(112) 위에 퇴적되고 유전체 층(112) 및 에칭 정지 층(110)에 정의된 쓰루 홀 안을 채울 수 있다. 전도성 재료는 CVD 프로세스 또는 다른 적용가능한 프로세스를 사용하여 퇴적될 수 있다. 일부 실시예에서, 유전체 층(112)의 상부 표면이 드러날 때까지 퇴적된 전도성 재료를 제거하도록 평탄화 프로세스가 수행된다. 평탄화 프로세스는 화학 기계적 연마(CMP; chemical mechanical polishing) 프로세스, 그라인딩 프로세스, 에칭 프로세스, 건식 연마 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 포함할 수 있다. 도 4에 도시된 바와 같이, 평탄화 프로세스를 수행한 후에, 유전체 층(112) 및 에칭 정지 층(110)을 관통하도록 콘택(114)이 형성되고, 콘택(114)은 에피텍셜 구조물(108)(즉, 소스/드레인 특징부(108))에 전기적으로 접속되는 소스/드레인 콘택의 하부 부분으로서 작용할 수 있다.
유전체 층(116)이 유전체 층(112) 위에 퇴적될 수 있다. 일부 실시예에서, 유전체 층(116)은 CVD 프로세스, ALD 프로세스, FCVD 프로세스, PVD 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 유전체 층(112) 위에 퇴적된다. 유전체 층(116)은 실리콘 산화물, 실리콘 산화질화물, BSG, PSG, BPSG, FSG, 로우-k 재료, 다공성 유전체 재료, 하나 이상의 다른 적합한 재료, 또는 이들의 조합으로 제조될 수 있거나 이를 포함할 수 있다. 유전체 층(116)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 유전체 층(116)은 포토리소그래피 프로세스를 사용하여 패터닝된다. 유전체 층(116)을 패터닝한 후에, 콘택(114)의 일부 및 게이트 전극(104b’)의 일부가 노출되도록 유전체 층(116)에 쓰루 홀이 형성된다. 전도성 재료(예컨대, 구리 또는 다른 적합한 금속성 재료)가 유전체 층(116) 위에 퇴적되고 유전체 층(116)에 정의된 쓰루 홀 안을 채울 수 있다. 전도성 재료는 CVD 프로세스 또는 다른 적용가능한 프로세스를 사용하여 퇴적될 수 있다. 일부 실시예에서, 유전체 층(116)의 상부 표면이 드러날 때까지 퇴적된 전도성 재료를 제거하도록 평탄화 프로세스가 수행된다. 평탄화 프로세스는 화학 기계적 연마(CMP; chemical mechanical polishing) 프로세스, 그라인딩 프로세스, 에칭 프로세스, 건식 연마 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 포함할 수 있다. 도 4에 도시된 바와 같이, 평탄화 프로세스를 수행한 후에, 유전체 층(116)을 관통하도록 콘택(118a 및 118b)이 형성되고, 콘택(118a)은 게이트 전극(104b’)에 전기적으로 접속되는 게이트 콘택으로서 작용할 수 있고, 콘택(118b)은 콘택(114) 상에 놓이며 소스/드레인 콘택의 상부 부분으로서 작용할 수 있다.
콘택(118a 및 118b)에 전기적으로 접속하도록 유전체 층(116) 상에 전도성 배선(120)이 형성될 수 있다. 유전체 층(116)의 상부 표면 상에 전도성 재료(예컨대, 구리 또는 다른 적합한 금속성 재료)가 퇴적될 수 있고, 전도성 재료는 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 전도성 재료는 CVD 프로세스 또는 다른 적용가능한 프로세스를 사용하여 퇴적되고, 전도성 재료는 포토리소그래 프로세스를 사용하여 패터닝된다.
전도성 배선(120)을 형성한 후에, MEOL(middle end of line)의 제조 프로세스가 달성되고, BEOL(back end of line)의 제조 프로세스가 수행된다.
도 5를 참조하면, 전도성 배선(120)을 덮도록 유전체 층(116) 위에 버퍼 층(122)이 형성된다. 버퍼 층(122)은 CVD 프로세스, ALD 프로세스, FCVD 프로세스, PVD 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 유전체 층(116) 위에 퇴적될 수 있다. 버퍼 층(122)은 실리콘 산화물, 실리콘 산화질화물, BSG, PSG, BPSG, FSG, 로우-k 재료, 다공성 유전체 재료, 하나 이상의 다른 적합한 재료, 또는 이들의 조합으로 제조될 수 있거나 이를 포함할 수 있다. 버퍼 층(122)은 평탄한 상부 표면을 갖는 평탄 층일 수 있고, 박막 트랜지스터 및 메모리 디바이스가 안에 매립되어 있는 상호접속 구조물을 형성하기 위한 후속 프로세스를 도울 수 있다. 일부 실시예에서, 버퍼 층(122)은 BEOL의 제조 프로세스로부터 야기되는 오염을 막기 위한 확산 배리어 층으로서 작용할 수 있다.
도 6을 참조하면, 구동 트랜지스터(예컨대, 박막 트랜지스터)의 게이트(124)가 버퍼 층(122) 상에 형성된다. 버퍼 층(122)의 상부 표면 상에 게이트(124)를 형성하기 위한 전도성 재료가 퇴적될 수 있고, 게이트(124)를 형성하기 위한 전도성 재료는 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 게이트(124)를 형성하기 위한 전도성 재료는 CVD 프로세스 또는 다른 적용가능한 프로세스를 사용하여 퇴적되고, 전도성 재료는 포토리소그래피 프로세스를 사용하여 패터닝된다. 게이트(124)를 형성하기 위한 전도성 재료는 몰리브덴(Mo), 금(Au), 티타늄(Ti), 또는 다른 적용가능한 금속성 재료, 또는 이들의 조합일 수 있거나 이를 포함할 수 있다. 일부 실시예에서, 게이트(124)를 형성하기 위한 전도성 재료는 단일 금속 층을 포함한다. 일부 대안의 실시예에서, 게이트(124)를 형성하기 위한 전도성 재료는 적층된 금속 층을 포함한다.
도 7을 참조하면, 구동 트랜지스터의 게이트 절연 패턴(126) 및 구동 트랜지스터의 반도체 채널 층(128)이, 게이트(124)를 덮도록 버퍼 층(122) 상에 형성된다. 반도체 채널 층(128)은 게이트 절연 패턴(126)에 의해 게이트(124)로부터 전기적으로 절연된다. 일부 실시예에서, 게이트(124)의 일부는 게이트 절연 패턴(126) 및 반도체 채널 층(128)에 의해 덮인다. 일부 실시예에서, 반도체 채널 층(128)은 산화물 반도체 패턴이다. 게이트 절연 패턴(126)의 재료는 실리콘 이산화물(SiO2), 알루미늄 산화물(Al2O3), 또는 다른 적용가능한 절연 재료, 또는 이들의 조합일 수 있거나 이를 포함할 수 있다. 반도체 채널 층(128)의 재료는 비정질 인듐 갈륨 아연 산화물(IGZO), 인듐 아연 산화물(IZO), 인듐 갈륨 산화물, 다른 적용가능한 재료, 또는 이들의 조합일 수 있거나 이를 포함할 수 있다. 일부 실시예에서, 하나 이상의 절연 재료 층 및 산화물 반도체 재료 층이, 게이트(124)를 덮도록 버퍼 층(122)의 상부 표면 상에 형성된다. 하나 이상의 절연 재료 층 및 산화물 반도체 재료 층이 CVD 프로세스 또는 다른 적용가능한 프로세스를 사용하여 퇴적될 수 있다. 절연 재료 층 및 산화물 반도체 재료 층은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 절연 재료 층 및 산화물 반도체 재료 층은 포토리소그래피 프로세스를 사용하여 동시에 패터닝된다.
도 8을 참조하면, 층간 유전체 층(130)이 게이트 절연 패턴(126) 및 반도체 채널 층(128)을 덮도록 버퍼 층(122) 위에 형성된다. 층간 유전체 재료 층은 CVD 프로세스, ALD 프로세스, FCVD 프로세스, PVD 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 버퍼 층(122) 위에 퇴적될 수 있다. 층간 유전체 재료 층은 실리콘 산화물, 실리콘 산화질화물, BSG, PSG, BPSG, FSG, 로우-k 재료, 다공성 유전체 재료, 하나 이상의 다른 적합한 재료, 또는 이들의 조합으로 제조될 수 있거나 이를 포함할 수 있다. 층간 유전체 재료 층은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 층간 유전체 재료 층은 게이트 절연 패턴(126) 및 반도체 채널 층(128)을 노출시키기 위한 개구를 포함한 층간 유전체 층(130)이 형성되도록 포토리소그래피 프로세스를 사용하여 패터닝된다. 층간 유전체 층(130)을 형성한 후에, 층간 유전체 층(130)의 상부 표면을 덮고 층간 유전체 층(130)에 정의된 개구를 채우도록, 층간 유전체 층(130) 위에 전도성 재료(예컨대, 구리 또는 다른 적합한 금속성 재료)가 퇴적될 수 있다. 그 다음, 구동 트랜지스터(TR)의 소스 특징부(132S) 및 드레인 특징부(132D)가 층간 유전체 층(130)에 정의된 개구에 형성되도록, 층간 유전체 층(130)의 상부 표면이 드러날 때까지 전도성 재료의 일부를 제거하기 위한 제거 프로세스가 수행될 수 있다. 제거 프로세스는 화학 기계적 연마(CMP) 프로세스, 그라인딩 프로세스, 에칭 프로세스, 건식 연마 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 포함할 수 있다.
소스 특징부(132S) 및 드레인 특징부(132D)는 층간 유전체 층(130)에 매립되며 반도체 채널 층(128)의 일부와 접촉한다. 소스 특징부(132S) 및 드레인 특징부(132D)는 게이트(124)로부터 전기적으로 절연된다. 소스 특징부(132S) 및 드레인 특징부(132D)는 층간 유전체 층(130)의 상부 표면과 평평한 상부 표면을 가질 수 있다. 도 8에 도시된 바와 같이, 소스 특징부(132S) 및 드레인 특징부(132D)는 게이트 절연 패턴(126) 및 반도체 채널 층(128)의 측벽과 접촉할 수 있다. 일부 실시예에서, 소스 특징부(132S) 및 드레인 특징부(132D)는 버퍼 층(112)의 일부를 덮으며 이와 접촉할 수 있다.
소스 특징부(132S) 및 드레인 특징부(132D)를 형성한 후에, 게이트(124), 게이트 절연 패턴(126), 반도체 채널 층(128) 및 소스 특징부(132S)와 드레인 특징부(132D)를 각각 포함하는 구동 트랜지스터(TR)의 제조가 달성된다.
도 9를 참조하면, 층간 유전체 층(134)이 층간 유전체 층(130) 위에 형성된다. 층간 유전체 재료 층은 CVD 프로세스, ALD 프로세스, FCVD 프로세스, PVD 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 버퍼 층(130) 위에 퇴적될 수 있다. 층간 유전체 재료 층은 실리콘 산화물, 실리콘 산화질화물, BSG, PSG, BPSG, FSG, 로우-k 재료, 다공성 유전체 재료, 하나 이상의 다른 적합한 재료, 또는 이들의 조합으로 제조될 수 있거나 이를 포함할 수 있다. 층간 유전체 재료 층은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 층간 유전체 재료 층은 다마신 개구를 포함한 층간 유전체 층(134)이 형성되도록 포토리소그래피 프로세스를 사용하여 패터닝된다. 층간 유전체 층(134)을 형성한 후에, 층간 유전체 층(134)의 상부 표면을 덮으며 층간 유전체 층(134)에 정의된 다마신 개구를 채우도록, 층간 유전체 층(134) 위에 전도성 재료(예컨대, 구리 또는 다른 적합한 금속성 재료)가 퇴적될 수 있다. 그 다음, 층간 유전체 층(134)에 정의된 다마신 개구에 상호접속 배선(136)이 형성되도록, 층간 유전체 층(134)의 상부 표면이 드러날 때까지 전도성 재료의 일부를 제거하기 위한 제거 프로세스가 수행될 수 있다. 제거 프로세스는 화학 기계적 연마(CMP) 프로세스, 그라인딩 프로세스, 에칭 프로세스, 건식 연마 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 상호접속 배선(136)의 일부는 트랜지스터(TR)의 소스 특징부(132S)에 전기적으로 접속되는 비트 라인으로서 작용할 수 있다.
도 9에 도시된 바와 같이, 상호접속 배선(136)은 비아 부분(136a) 및 배선 부분(136b)을 포함할 수 있다. 비아 부분(136a)은 소스 특징부(132S) 및 드레인 특징부(132D) 상에 배치되며 이에 전기적으로 접속된다. 배선 부분(136b)은 비아 부분(136a) 상에 배치되며 이에 전기적으로 접속된다. 상호접속 배선(136)의 비아 부분(136a)은 전기 신호를 수직으로 전송할 수 있고, 상호접속 배선(136)의 배선 부분(136b)은 전기 신호를 수평으로 전송할 수 있다.
도 10을 참조하면, 층간 유전체 층(138)이 층간 유전체 층(134) 위에 형성된다. 층간 유전체 재료 층은 CVD 프로세스, ALD 프로세스, FCVD 프로세스, PVD 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 버퍼 층(134) 위에 퇴적될 수 있다. 층간 유전체 재료 층은 실리콘 산화물, 실리콘 산화질화물, BSG, PSG, BPSG, FSG, 로우-k 재료, 다공성 유전체 재료, 하나 이상의 다른 적합한 재료, 또는 이들의 조합으로 제조될 수 있거나 이를 포함할 수 있다. 층간 유전체 재료 층은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 층간 유전체 재료 층은 비아 개구를 포함한 층간 유전체 층(138)이 형성되도록 포토리소그래피 프로세스를 사용하여 패터닝된다. 층간 유전체 층(138)을 형성한 후에, 층간 유전체 층(138)의 상부 표면을 덮고 층간 유전체 층(138)에 정의된 비아 개구를 채우도록, 층간 유전체 층(138) 위에 전도성 재료(예컨대, 구리 또는 다른 적합한 금속성 재료)가 퇴적될 수 있다. 그 다음, 층간 유전체 층(138)에 정의된 비아 개구에 전도성 비아(140)가 형성되도록, 층간 유전체 층(138)의 상부 표면이 드러날 때까지 전도성 재료의 일부를 제거하기 위한 제거 프로세스가 수행될 수 있다. 제거 프로세스는 화학 기계적 연마(CMP) 프로세스, 그라인딩 프로세스, 에칭 프로세스, 건식 연마 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 포함할 수 있다.
도 11을 참조하면, 메모리 디바이스(142)가 층간 유전체 층(138) 위에 형성된다. 메모리 디바이스(142)는 제1 전극(142a)(즉, 하부 전극), 제2 전극(142b)(즉, 상부 전극) 및 제1 전극(142a)과 제2 전극(142b) 사이의 저장 층(142c)을 각각 포함할 수 있으며, 메모리 디바이스(142)의 제1 전극(142a)은 상호접속 배선(예컨대, 층간 유전체 층(138)에 매립된 전도성 비아(140) 및 층간 유전체 층(134)에 매립된 상호접속 배선(136))을 통해 구동 트랜지스터(TR)의 게이트(124)에 전기적으로 접속된다. 메모리 디바이스(142)의 제2 전극(142b)은 워드 라인(도시되지 않음)에 전기적으로 접속될 수 있고, 워드 라인은 상호접속 배선에 의해 형성될 수 있다. 예를 들어, 워드 라인, 전도성 비아(140) 및 상호접속 배선(136)은 동시에 형성된다. 상기 언급한 워드 라인, 비트 라인 및 구동 트랜지스터(TR)는 메모리 디바이스(142)를 위한 구동 회로를 구성할 수 있다. 일부 실시예에서, 메모리 디바이스(142)는 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스이며, 메모리 디바이스(142)의 제1 전극(142a) 및 제2 전극(142b)은 금속성 전극(예컨대, W, Ti, TiN, TaN, Ru, Cu, Co, Ni, 하나 이상의 다른 적용가능한 재료, 또는 이들의 조합)이고, 메모리 디바이스(142)의 저장 층(142c)은 강유전체 재료 층(예컨대, HfO2, HfZrO2, AlScN, Si, Ge, Y, La, Al에 의해 도핑된 HfO2, 하나 이상의 다른 적용가능한 재료, 또는 이들의 조합)이다. 예를 들어, 메모리 디바이스(142)는 구동 트랜지스터(TR)의 게이트(124)에 전기적으로 접속된 강유전체 커패시터이고, 구동 트랜지스터(TR)의 게이트(124)는 강유전체 커패시터(즉, 제1 전극(142a), 제2 전극(142b) 및 저장 층(142c)을 포함하는 메모리 디바이스(142))를 통해 워드 라인에 용량 결합된다. 다르게 말하자면, 메모리 디바이스(142) 및 구동 트랜지스터(TR)는 네가티브 커패시턴스 전계 효과 트랜지스터(NCFET; negative capacitance field effect transistor)로서 기능한다. 강유전체 커패시터가 BEOL의 제조 프로세스를 통해 제조되므로, 강유전체 커패시터의 레이아웃을 위한 큰 면적을 얻는 것이 쉽다.
제1 전도성 재료 층, 강유전체 재료 층 및 제2 전도성 재료 층이 층간 유전체 층(138) 위에 순차적으로 퇴적될 수 있다. 제1 전도성 재료 층, 강유전체 재료 층 및 제2 전도성 재료 층은 CVD 프로세스, ALD 프로세스, FCVD 프로세스, PVD 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 층간 유전체 층(138) 위에 퇴적될 수 있다. 제1 전도성 재료 층의 재료는 W, Ti, TiN, TaN, Ru, Cu, Co, Ni, 하나 이상의 다른 적용가능한 재료, 또는 이들의 조합일 수 있거나 이를 포함할 수 있다. 강유전체 재료 층의 재료는 HfO2, HfZrO2, AlScN, Si, Ge, Y, La, Al에 의해 도핑된 HfO2, 하나 이상의 다른 적용가능한 재료, 또는 이들의 조합일 수 있거나 이를 포함할 수 있다. 제2 전도성 재료 층의 재료는 W, Ti, TiN, TaN, Ru, Cu, Co, Ni, 하나 이상의 다른 적용가능한 재료, 또는 이들의 조합일 수 있거나 이를 포함할 수 있다. 일부 실시예에서, 제1 전도성 재료 및 제2 전도성 재료는 동일하다. 일부 대안의 실시예에서, 제1 전도성 재료는 제2 전도성 재료와는 상이하다. 제1 전도성 재료 층, 강유전체 재료 층 및 제2 전도성 재료 층은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 제1 전도성 재료 층, 강유전체 재료 층 및 제2 전도성 재료 층은 메모리 디바이스(142)가 층간 유전체 층(138) 위에 형성되도록 포토리소그래피 프로세스를 사용하여 패터닝된다.
메모리 디바이스(142)가 BEOL의 제조 프로세스를 통해 층간 유전체 층(138) 위에 형성되므로, 메모리 디바이스(142)에 의해 점유되는 전체 면적은 약 400nm2 내지 약 25 ㎛2범위일 수 있고, 메모리 디바이스(142)의 두께는 약 5nm 내지 약 30nm 범위일 수 있다. 메모리 디바이스(142)의 커패시턴스의 조정은, 메모리 디바이스(142)가 BEOL의 제조 프로세스를 통해 형성되고 층간 유전체 층(138)이 메모리 디바이스(142)를 위한 충분한 레이아웃 면적을 제공하기 때문에, 유연하다. 따라서, 높은 밀도의 메모리 디바이스(142)를 형성하는 것이 쉽다.
도 12 및 도 13를 참조하면, 층간 유전체 층(144)이 층간 유전체 층(138) 위에 형성된다. 층간 유전체 재료 층은 CVD 프로세스, ALD 프로세스, FCVD 프로세스, PVD 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 사용하여 버퍼 층(138) 위에 퇴적될 수 있다. 층간 유전체 재료 층은 실리콘 산화물, 실리콘 산화질화물, BSG, PSG, BPSG, FSG, 로우-k 재료, 다공성 유전체 재료, 하나 이상의 다른 적합한 재료, 또는 이들의 조합으로 제조될 수 있거나 이를 포함할 수 있다. 층간 유전체 재료 층은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 층간 유전체 재료 층은 포토리소그래피 프로세스를 사용하여 패터닝된다. 층간 유전체 층의 패터닝 프로세스 동안, 층간 유전체 층(138)은 층간 유전체 층(144) 및 층간 유전체 층(138’)이 형성되도록 더 패터닝될 수 있으며, 상호접속 배선(136)을 노출시키도록 더 높은 종횡비의 다마신 개구가 층간 유전체 층(144) 및 층간 유전체 층(138’)에 형성되고, 메모리 디바이스(142)의 제2 전극(142b)을 노출시키도록 더 낮은 종횡비의 다마신 개구가 층간 유전체 층(144)에 형성된다. 층간 유전체 층(144) 및 층간 유전체 층(138’)을 형성한 후에, 층간 유전체 층(144)의 상부 표면을 덮고 상이한 종횡비의 다마신 개구를 채우도록, 층간 유전체 층(134) 위에 전도성 재료(예컨대, 구리 또는 다른 적합한 금속성 재료)가 퇴적될 수 있다. 그 다음, 상이한 종횡비의 상호접속 배선(150)이 다마신 개구에 형성되도록, 층간 유전체 층(144)의 상부 표면이 드러날 때까지 전도성 재료의 일부를 제거하기 위한 제거 프로세스가 수행될 수 있다. 제거 프로세스는 화학 기계적 연마(CMP) 프로세스, 그라인딩 프로세스, 에칭 프로세스, 건식 연마 프로세스, 하나 이상의 다른 적용가능한 프로세스, 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 상호접속 배선(150) 중의 제1 상호접속 배선(146)은 층간 유전체 층(144) 및 층간 유전체 층(138’)을 관통하여 상호접속 배선(136)에 전기적으로 접속하고, 상호접속 배선(150) 중의 제2 상호접속 배선은 층간 유전체 층(144)을 관통하여 메모리 디바이스(142)의 제2 전극(142b)에 전기적으로 접속한다. 상호접속 배선(146)은 비아 부분(146a) 및 배선 부분(146b)을 각각 포함할 수 있다. 비아 부분(146a)은 메모리 디바이스(142)의 제2 전극(142b) 상에 배치되며 이에 전기적으로 접속된다. 배선 부분(146b)은 비아 부분(146a) 상에 배치되며 이에 전기적으로 접속된다. 상호접속 배선(146)의 비아 부분(146a)은 수직으로 전기 신호를 전송할 수 있고, 상호접속 배선(146)의 배선 부분(146b)은 수평으로 전기 신호를 전송할 수 있다. 상호접속 배선(148)은 비아 부분(148a) 및 배선 부분(148b)을 각각 포함할 수 있다. 비아 부분(148a)은 상호접속 배선(136) 상에 배치되며 이에 전기적으로 접속된다. 배선 부분(148b)은 비아 부분(148a) 상에 배치되며 이에 전기적으로 접속된다. 상호접속 배선(148)의 비아 부분(148a)은 수직으로 전기 신호를 전송할 수 있고, 상호접속 배선(148)의 배선 부분(148b)은 수평으로 전기 신호를 전송할 수 있다.
상호접속 배선(150)을 형성한 후에, 층간 유전체 층(130)에 매립된 구동 트랜지스터(TR) 및 층간 유전체 층(138’ 및 144’)에 매립된 메모리 디바이스(142)를 포함하는 메모리 셀 어레이의 제조가 달성된다.
도 14를 참조하면, 층간 유전체 층(152) 및 상호접속 배선(154)이 층간 유전체 층(144) 위에 형성된다. 상호접속 배선(154)은 층간 유전체 층(152)에 매립되고, 상호접속 배선(136, 136 및/또는 148)을 통해 메모리 디바이스(142) 및/또는 구동 트랜지스터(TR)에 전기적으로 접속된다. 층간 유전체 층(152) 및 상호접속 배선(154)의 제조는 층간 유전체 층(134) 및 상호접속 배선(136)의 제조와 유사할 수 있다. 따라서 층간 유전체 층(152) 및 상호접속 배선(154)의 제조에 관련된 상세한 설명이 생략된다.
도 14에 예시된 바와 같이, 반도체 기판(100), 상호접속 구조물(INT) 및 메모리 셀 어레이(A)를 포함하는 반도체 칩(C)이 제공된다. 반도체 기판(100)은 그 안에 형성된 로직 회로를 포함할 수 있고, 로직 회로는 반도체 기판(100)에 그리고 반도체 기판(100) 상에 형성된 트랜지스터(예컨대, FinFET, MOSFET 또는 다른 적용가능한 트랜지스터)를 포함할 수 있다. 상호접속 구조물(INT)은 반도체 기판(100) 상에 배치되고 로직 회로에 전기적으로 접속되며, 상호접속 구조물(INT)은 적층형 층간 유전체 층(130, 134, 138’, 144 및 152) 및 적층형 층간 유전체 층(130, 134, 138’, 144 및 152)에 매립된 상호접속 배선(136, 146, 148 및 154)을 포함한다. 메모리 셀 어레이(A)는 층간 유전체 층(130, 134 및 144)에 매립된다. 메모리 셀 어레이(A)는 구동 트랜지스터(TR) 및 메모리 디바이스(M)를 포함하고, 메모리 디바이스(M)는 상호접속 배선(136, 140, 146 및/또는 148)을 통해 구동 트랜지스터(TR)에 전기적으로 접속된다. 일부 실시예에서, 구동 트랜지스터(TR)는 버퍼 층(122) 상에 배치된 박막 트랜지스터(예컨대, 하부 게이트 박막 트랜지스터, 상부 게이트 박막 트랜지스터, 더블 게이트 박막 트랜지스터, 또는 다른 적용가능한 박막 트랜지스터)를 포함한다. 구동 트랜지스터(TR)는 각자의 게이트 절연 패턴(126)을 갖는 박막 트랜지스터를 포함할 수 있다.
일부 실시예에서, 메모리 셀 어레이(A)는 워드 라인, 비트 라인, 구동 트랜지스터(TR) 및 메모리 디바이스(M)를 포함하며, 메모리 디바이스(M)는 워드 라인에 전기적으로 접속되고, 구동 트랜지스터(TR)의 소스 특징부(132S)는 비트 라인에 전기적으로 접속된다. 일부 실시예에서, 구동 트랜지스터(TR)는 제1 층간 유전체 층(130)에 매립되고, 메모리 셀 어레이(A)의 메모리 디바이스(M)는 층(138’ 및 144)을 포함하는 제2 층간 유전체 층에 매립된다. 제2 층간 유전체 층은 제1 유전체 서브층(138’) 및 제1 유전체 서브층(138’)을 덮는 제2 유전체 서브층(144)을 포함하며, 상호접속 배선은 제1 비아(140) 및 제2 비아(146a)를 포함하고, 제1 비아(140)는 제1 유전체 서브층(138’)에 매립되며 메모리 디바이스(142)의 제1 전극(142a)에 전기적으로 접속되고, 메모리 디바이스(M) 및 제2 비아(146a)는 제2 유전체 서브층(144)에 매립되고, 제2 비아(146a)는 메모리 디바이스(142)의 제2 전극(142b)에 전기적으로 접속된다.
도 15 내지 도 19는 본 개시의 다양한 실시예에 따른 다양한 반도체 칩을 개략적으로 예시한 단면도들이다.
도 14 및 도 15를 참조하면, 도 15에 예시된 반도체 칩(C1)은, 구동 트랜지스터(TR)는 게이트 절연 층(126a)을 공유하는 박막 트랜지스터를 포함한다는 것을 제외하고는, 도 14에 예시된 반도체 칩(C)과 유사하다. 게이트 절연 층(126a)의 재료는 실리콘 이산화물(SiO2), 알루미늄 산화물(Al2O3), 또는 다른 적용가능한 절연 재료, 또는 이들의 조합일 수 있거나 이를 포함할 수 있다. 게이트 절연 층(126a)은 게이트 절연 층(126a)이 구동 트랜지스터(TR)의 버퍼 층(122) 및 게이트(124)를 완전히 덮도록 패터닝되지 않는다.
도 14 및 도 16을 참조하면, 도 16에 예시된 반도체 칩(C2)은, 반도체 칩(C2)은 버퍼 층(122’) 및 메모리 셀 어레이(A’)를 더 포함하고 버퍼 층(122’)은 메모리 셀 어레이(A) 위에 배치되고 메모리 셀 어레이(A’)는 버퍼 층(122’) 상에 배치된다는 것을 제외하고는, 도 14에 예시된 반도체 칩(C)과 유사하다. 본 실시예에서, 둘 이상의 적층형 메모리 셀 어레이가 반도체 칩(C2)에 형성될 수 있다. 따라서, 높은 밀도의 메모리 셀 어레이(A 및 A’)가 반도체 칩(C2)에서 쉽게 제조될 수 있다.
도 16 및 도 17을 참조하면, 도 17에 예시된 반도체 칩(C3)은, 동일 레벨 높이에 위치된 구동 트랜지스터(TR)는 게이트 절연 층(126a)을 공유하는 박막 트랜지스터를 포함한다는 것을 제외하고는, 도 16에 예시된 반도체 칩(C2)과 유사하다. 게이트 절연 층(126a)의 재료는 실리콘 이산화물(SiO2), 알루미늄 산화물(Al2O3), 또는 다른 적용가능한 절연 재료, 또는 이들의 조합일 수 있거나 이를 포함할 수 있다. 상이한 레벨 높이에 위치된 게이트 절연 층(126a)은 패터닝되지 않는다.
도 14 및 도 18을 참조하면, 도 18에 예시된 반도체 칩(C4)은, 반도체 칩(C4)의 메모리 셀 어레이(A) 및 버퍼 층(122)은 층간 유전체 층(116)에 바로 형성되지 않는다는 것을 제외하고는, 도 14에 예시된 반도체 칩(C)과 유사하다. 버퍼 층(122)과 층간 유전체 층(116) 사이에 추가적인 층간 유전체 층(156) 및 상호접속 배선(158)이 형성된다. 층간 유전체 층(156) 및 상호접속 배선(158)의 제조는 층간 유전체 층(152) 및 상호접속 배선(154)의 제조와 유사할 수 있다. 따라서 층간 유전체 층(156) 및 상호접속 배선(158)의 제조에 관련된 상세한 설명이 생략된다.
도 18 및 도 19를 참조하면, 도 19에 예시된 반도체 칩(C5)은, 구동 트랜지스터(TR)는 게이트 절연 층(126a)을 공유하는 박막 트랜지스터를 포함한다는 것을 제외하고는, 도 18에 예시된 반도체 칩(C4)과 유사하다. 게이트 절연 층(126a)의 재료는 실리콘 이산화물(SiO2), 알루미늄 산화물(Al2O3), 또는 다른 적용가능한 절연 재료, 또는 이들의 조합일 수 있거나 이를 포함할 수 있다. 게이트 절연 층(126a)은 게이트 절연 층(126a)이 구동 트랜지스터(TR)의 버퍼 층(122) 및 게이트(124)를 완전히 덮도록 패터닝되지 않는다.
메모리 셀 어레이의 적어도 하나의 층이 BEOL의 제조 프로세스에 의해 형성되는 반도체 칩의 상호접속 구조물로 통합될 수 있으므로, 메모리 셀 어레이의 레이아웃 면적이 상당히 증가될 수 있다. 또한, 메모리 셀 어레이에서의 메모리 디바이스(예컨대, 강유전체 커패시터)의 커패시턴스 조정이 보다 유연할 수 있다. 따라서, 높은 커패시티 및/또는 높은 밀도를 갖는 메모리 셀 어레이를 형성하는 것이 용이하다.
본 개시의 일부 실시예에 따르면, 반도체 기판, 상호접속 구조물 및 메모리 디바이스를 포함하는 반도체 칩이 제공된다. 상기 반도체 기판은 제1 트랜지스터를 포함한다. 상기 상호접속 구조물은, 상기 반도체 기판 위에 배치되며 상기 제1 트랜지스터에 전기적으로 접속되고, 상기 상호접속 구조물은 적층형 층간 유전체 층, 상호접속 배선, 및 상기 적층형 층간 유전체 층에 매립된 제2 트랜지스터를 포함한다. 상기 메모리 디바이스는 상기 적층형 층간 유전체 층에 매립되며 상기 제2 트랜지스터에 전기적으로 접속된다. 일부 실시예에서, 상기 제2 트랜지스터는 상기 적층형 층간 유전체 층 중의 제1 층간 유전체 층에 매립되고, 상기 메모리 디바이스는 상기 적층형 층간 유전체 층 중의 제2 층간 유전체 층에 매립되며, 상기 제2 층간 유전체 층은 상기 제1 층간 유전체 층을 덮는다. 일부 실시예에서, 상기 반도체 칩은 상기 제2 층간 유전체 층을 덮는 유전체 층을 더 포함한다. 일부 실시예에서, 상기 반도체 칩은 상기 유전체 층을 덮는 버퍼 층을 더 포함하며, 상기 상호접속 구조물 및 상기 제2 트랜지스터는 상기 버퍼 층 상에 배치된다. 일부 실시예에서, 상기 제2 트랜지스터는 상기 버퍼 층 상에 배치된 박막 트랜지스터를 포함한다. 일부 실시예에서, 상기 메모리 디바이스의 각각은 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이의 저장 층을 포함한다. 일부 실시예에서, 상기 제2 층간 유전체 층은 제1 유전체 서브층 및 상기 제1 유전체 서브층을 덮는 제2 유전체 서브층을 포함한다. 일부 실시예에서, 상기 상호접속 배선은 제1 비아 및 제2 비아를 포함하고, 상기 제1 비아는 상기 제1 유전체 서브층에 매립되며 상기 메모리 디바이스의 제1 전극에 전기적으로 접속되고, 상기 메모리 디바이스 및 상기 제2 비아는 상기 제2 유전체 서브층에 매립되고, 상기 제2 비아는 상기 메모리 디바이스의 제2 전극에 전기적으로 접속된다.
본 개시의 일부 다른 실시예에 따르면, 반도체 기판, 상호접속 구조물 및 메모리 셀 어레이를 포함하는 반도체 칩이 제공된다. 상기 반도체 기판은 로직 회로를 포함한다. 상기 상호접속 구조물은 상기 반도체 기판 상에 배치되며 상기 로직 회로에 전기적으로 접속되고, 상기 상호접속 구조물은 적층형 층간 유전체 층 및 상기 적층형 층간 유전체 층에 매립된 상호접속 배선을 포함한다. 상기 메모리 셀 어레이는 상기 적층형 층간 유전체 층에 매립된다. 상기 메모리 셀 어레이는 구동 트랜지스터 및 메모리 디바이스를 포함하고, 상기 메모리 디바이스는 상기 상호접속 배선을 통해 상기 구동 트랜지스터에 전기적으로 접속된다. 일부 실시예에서, 상기 메모리 셀 어레이는 워드 라인, 비트 라인, 상기 구동 트랜지스터 및 상기 메모리 디바이스를 포함하고, 상기 메모리 디바이스는 상기 워드 라인에 전기적으로 접속되며, 상기 구동 트랜지스터의 소스는 상기 비트 라인에 전기적으로 접속된다. 일부 실시예에서, 상기 구동 트랜지스터는 상기 적층형 층간 유전체 층 중의 제1 층간 유전체 층에 매립되고, 상기 메모리 셀 어레이의 메모리 디바이스는 상기 적층형 층간 유전체 층 중의 제2 층간 유전체 층에 매립된다. 일부 실시예에서, 상기 반도체 칩은 상기 제2 층간 유전체 층을 덮는 유전체 층 및 상기 유전체 층을 덮는 버퍼 층을 더 포함하고, 상기 상호접속 구조물 및 상기 메모리 셀 어레이는 상기 버퍼 층 상에 배치된다. 일부 실시예에서, 상기 구동 트랜지스터는 상기 버퍼 층 상에 배치된 박막 트랜지스터를 포함한다. 일부 실시예에서, 상기 구동 트랜지스터는 게이트 절연 층을 공유하는 박막 트랜지스터를 포함한다. 일부 실시예에서, 상기 구동 트랜지스터는 각자의 게이트 절연 패턴을 갖는 박막 트랜지스터를 포함한다. 일부 실시예에서, 상기 메모리 디바이스의 각각은 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이의 저장 층을 포함하고, 상기 제2 층간 유전체 층은 제1 유전체 서브층 및 상기 제1 유전체 서브층을 덮는 제2 유전체 서브층을 포함하고, 상기 상호접속 배선은 제1 비아 및 제2 비아를 포함하고, 상기 제1 비아는 상기 제1 유전체 서브층에 매립되며 상기 메모리 디바이스의 제1 전극에 전기적으로 접속되고, 상기 메모리 디바이스 및 상기 제2 비아는 상기 제2 유전체 서브층에 매립되고, 상기 제2 비아는 상기 메모리 디바이스의 제2 전극에 전기적으로 접속된다.
본 개시의 일부 다른 실시예에 다르면, 반도체 기판, 상호접속 구조물 및 메모리 셀 어레이를 포함하는 반도체 칩이 제공된다. 상기 반도체 기판은 핀형 전계 효과 트랜지스터를 포함한다. 상기 상호접속 구조물은 상기 반도체 기판 상에 배치되며 상기 핀형 전계 효과 트랜지스터에 전기적으로 접속되고, 상기 상호접속 구조물은 적층형 층간 유전체 층 및 상기 적층형 층간 유전체 층에 매립된 상호접속 배선을 포함한다. 상기 메모리 셀 어레이는 구동 회로 및 메모리 디바이스를 포함한다. 상기 구동 회로는 상기 적층형 층간 유전체 층에 매립된 박막 트랜지스터를 포함한다. 상기 메모리 디바이스는 상기 적층형 층간 유전체 층에 매립되며 상기 상호접속 배선을 통해 상기 박막 트랜지스터에 전기적으로 접속된다. 일부 실시예에서, 상기 구동 회로는 워드 라인, 비트 라인, 및 산화물 반도체 채널 층을 갖는 구동 트랜지스터를 포함하고, 상기 메모리 디바이스는 상기 워드 라인에 전기적으로 접속되고, 상기 구동 트랜지스터의 소스는 상기 비트 라인에 전기적으로 접속된다. 일부 실시예에서, 상기 박막 트랜지스터는 게이트 절연 층을 공유하는 하부 게이트 박막 트랜지스터를 포함한다. 일부 실시예에서, 상기 박막 트랜지스터는 각자의 게이트 절연 패턴을 갖는 하부 게이트 박막 트랜지스터를 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 반도체 칩에 있어서,
제1 트랜지스터를 포함하는 반도체 기판;
상기 반도체 기판 위에 배치되며 상기 제1 트랜지스터에 전기적으로 접속된 상호접속 구조물 - 상기 상호접속 구조물은 적층형 층간 유전체 층, 상호접속 배선, 및 상기 적층형 층간 유전체 층에 매립된 제2 트랜지스터를 포함함 - ; 및
상기 적층형 층간 유전체 층에 매립되며 상기 제2 트랜지스터에 전기적으로 접속된 메모리 디바이스
를 포함하는, 반도체 칩.
실시예 2. 실시예 1에 있어서,
상기 제2 트랜지스터는 상기 적층형 층간 유전체 층 중의 제1 층간 유전체 층에 매립되고, 상기 메모리 디바이스는 상기 적층형 층간 유전체 층 중의 제2 층간 유전체 층에 매립되며, 상기 제2 층간 유전체 층은 상기 제1 층간 유전체 층을 덮는 것인, 반도체 칩.
실시예 3. 실시예 1에 있어서,
상기 제2 층간 유전체 층을 덮는 유전체 층을 더 포함하는, 반도체 칩.
실시예 4. 실시예 3에 있어서,
상기 유전체 층을 덮는 버퍼 층을 더 포함하며, 상기 상호접속 구조물 및 상기 제2 트랜지스터는 상기 버퍼 층 상에 배치되는 것인, 반도체 칩.
실시예 5. 실시예 4에 있어서,
상기 제2 트랜지스터는 상기 버퍼 층 상에 배치된 박막 트랜지스터를 포함하는 것인, 반도체 칩.
실시예 6. 실시예 1에 있어서,
상기 메모리 디바이스의 각각은 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이의 저장 층을 포함하는 것인, 반도체 칩.
실시예 7. 실시예 6에 있어서,
상기 제2 층간 유전체 층은 제1 유전체 서브층 및 상기 제1 유전체 서브층을 덮는 제2 유전체 서브층을 포함하는 것인, 반도체 칩.
실시예 8. 실시예 7에 있어서,
상기 상호접속 배선은 제1 비아 및 제2 비아를 포함하고, 상기 제1 비아는 상기 제1 유전체 서브층에 매립되며 상기 메모리 디바이스의 제1 전극에 전기적으로 접속되고, 상기 메모리 디바이스 및 상기 제2 비아는 상기 제2 유전체 서브층에 매립되고, 상기 제2 비아는 상기 메모리 디바이스의 제2 전극에 전기적으로 접속되는 것인, 반도체 칩.
실시예 9. 반도체 칩에 있어서,
로직 회로를 포함하는 반도체 기판;
상기 반도체 기판 상에 배치되며 상기 로직 회로에 전기적으로 접속된 상호접속 구조물 - 상기 상호접속 구조물은 적층형 층간 유전체 층 및 상기 적층형 층간 유전체 층에 매립된 상호접속 배선을 포함함 - ; 및
상기 적층형 층간 유전체 층에 매립된 메모리 셀 어레이 - 상기 메모리 셀 어레이는 구동 트랜지스터 및 메모리 디바이스를 포함하고, 상기 메모리 디바이스는 상기 상호접속 배선을 통해 상기 구동 트랜지스터에 전기적으로 접속됨 -
를 포함하는, 반도체 칩.
실시예 10. 실시예 9에 있어서,
상기 메모리 셀 어레이는 워드 라인, 비트 라인, 상기 구동 트랜지스터 및 상기 메모리 디바이스를 포함하고, 상기 메모리 디바이스는 상기 워드 라인에 전기적으로 접속되며, 상기 구동 트랜지스터의 소스는 상기 비트 라인에 전기적으로 접속되는 것인, 반도체 칩.
실시예 11. 실시예 10에 있어서,
상기 구동 트랜지스터는 상기 적층형 층간 유전체 층 중의 제1 층간 유전체 층에 매립되고, 상기 메모리 셀 어레이의 메모리 디바이스는 상기 적층형 층간 유전체 층 중의 제2 층간 유전체 층에 매립되는 것인, 반도체 칩.
실시예 12. 실시예 11에 있어서,
상기 제2 층간 유전체 층을 덮는 유전체 층; 및
상기 유전체 층을 덮는 버퍼 층을 더 포함하고,
상기 상호접속 구조물 및 상기 메모리 셀 어레이는 상기 버퍼 층 상에 배치되는 것인, 반도체 칩.
실시예 13. 실시예 12에 있어서,
상기 구동 트랜지스터는 상기 버퍼 층 상에 배치된 박막 트랜지스터를 포함하는 것인, 반도체 칩.
실시예 14. 실시예 9에 있어서,
상기 구동 트랜지스터는 게이트 절연 층을 공유하는 박막 트랜지스터를 포함하는 것인, 반도체 칩.
실시예 15. 실시예 9에 있어서,
상기 구동 트랜지스터는 각자의 게이트 절연 패턴을 갖는 박막 트랜지스터를 포함하는 것인, 반도체 칩.
실시예 16. 실시예 9에 있어서,
상기 메모리 디바이스의 각각은 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이의 저장 층을 포함하고,
상기 제2 층간 유전체 층은 제1 유전체 서브층 및 상기 제1 유전체 서브층을 덮는 제2 유전체 서브층을 포함하고,
상기 상호접속 배선은 제1 비아 및 제2 비아를 포함하고, 상기 제1 비아는 상기 제1 유전체 서브층에 매립되며 상기 메모리 디바이스의 제1 전극에 전기적으로 접속되고, 상기 메모리 디바이스 및 상기 제2 비아는 상기 제2 유전체 서브층에 매립되고, 상기 제2 비아는 상기 메모리 디바이스의 제2 전극에 전기적으로 접속되는 것인, 반도체 칩.
실시예 17. 반도체 칩에 있어서,
핀형 전계 효과 트랜지스터를 포함하는 반도체 기판;
상기 반도체 기판 상에 배치되며 상기 핀형 전계 효과 트랜지스터에 전기적으로 접속된 상호접속 구조물 - 상기 상호접속 구조물은 적층형 층간 유전체 층 및 상기 적층형 층간 유전체 층에 매립된 상호접속 배선을 포함함 - ; 및
메모리 셀 어레이
를 포함하고,
상기 메모리 셀 어레이는,
상기 적층형 층간 유전체 층에 매립된 박막 트랜지스터를 포함하는 구동 회로; 및
상기 적층형 층간 유전체 층에 매립되며 상기 상호접속 배선을 통해 상기 박막 트랜지스터에 전기적으로 접속된 메모리 디바이스
를 포함하는 것인, 반도체 칩.
실시예 18. 실시예 17에 있어서,
상기 구동 회로는 워드 라인, 비트 라인, 및 산화물 반도체 채널 층을 갖는 구동 트랜지스터를 포함하고, 상기 메모리 디바이스는 상기 워드 라인에 전기적으로 접속되고, 상기 구동 트랜지스터의 소스는 상기 비트 라인에 전기적으로 접속되는 것인, 반도체 칩.
실시예 19. 실시예 17에 있어서,
상기 박막 트랜지스터는 게이트 절연 층을 공유하는 하부 게이트 박막 트랜지스터를 포함하는 것인, 반도체 칩.
실시예 20. 실시예 17에 있어서,
상기 박막 트랜지스터는 각자의 게이트 절연 패턴을 갖는 하부 게이트 박막 트랜지스터를 포함하는 것인, 반도체 칩.

Claims (10)

  1. 반도체 칩에 있어서,
    제1 트랜지스터를 포함하는 반도체 기판;
    상기 반도체 기판 위에 배치되며 상기 제1 트랜지스터에 전기적으로 접속된 상호접속 구조물 - 상기 상호접속 구조물은 적층형 층간 유전체 층, 상호접속 배선, 및 상기 적층형 층간 유전체 층에 매립된 제2 트랜지스터를 포함함 - ; 및
    상기 적층형 층간 유전체 층에 매립되며 상기 제2 트랜지스터에 전기적으로 접속된 메모리 디바이스
    를 포함하고,
    상기 제2 트랜지스터는 게이트 절연 층을 공유하는 박막 트랜지스터를 포함하며,
    상기 제2 트랜지스터는 상기 적층형 층간 유전체 층 중의 제1 층간 유전체 층에 매립되고,
    상기 제2 트랜지스터의 각각은 소스 특징부 및 드레인 특징부를 더 포함하며, 상기 소스 특징부 및 상기 드레인 특징부는 상기 제1 층간 유전체 층의 상부 표면과 평평한 상부 표면을 갖는 것인, 반도체 칩.
  2. 청구항 1에 있어서,
    상기 메모리 디바이스는 상기 적층형 층간 유전체 층 중의 제2 층간 유전체 층에 매립되며, 상기 제2 층간 유전체 층은 상기 제1 층간 유전체 층을 덮는 것인, 반도체 칩.
  3. 청구항 1에 있어서,
    상기 제1 트랜지스터를 덮는 유전체 층을 더 포함하는, 반도체 칩.
  4. 청구항 3에 있어서,
    상기 유전체 층을 덮는 버퍼 층을 더 포함하며, 상기 상호접속 구조물 및 상기 제2 트랜지스터는 상기 버퍼 층 상에 배치되는 것인, 반도체 칩.
  5. 청구항 4에 있어서,
    상기 박막 트랜지스터는 상기 버퍼 층 상에 배치되는 것인, 반도체 칩.
  6. 청구항 2에 있어서,
    상기 메모리 디바이스의 각각은 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이의 저장 층을 포함하는 것인, 반도체 칩.
  7. 청구항 6에 있어서,
    상기 제2 층간 유전체 층은 제1 유전체 서브층 및 상기 제1 유전체 서브층을 덮는 제2 유전체 서브층을 포함하는 것인, 반도체 칩.
  8. 청구항 7에 있어서,
    상기 상호접속 배선은 제1 비아 및 제2 비아를 포함하고, 상기 제1 비아는 상기 제1 유전체 서브층에 매립되며 상기 메모리 디바이스의 제1 전극에 전기적으로 접속되고, 상기 메모리 디바이스 및 상기 제2 비아는 상기 제2 유전체 서브층에 매립되고, 상기 제2 비아는 상기 메모리 디바이스의 제2 전극에 전기적으로 접속되는 것인, 반도체 칩.
  9. 반도체 칩에 있어서,
    로직 회로를 포함하는 반도체 기판;
    상기 반도체 기판 상에 배치되며 상기 로직 회로에 전기적으로 접속된 상호접속 구조물 - 상기 상호접속 구조물은 적층형 층간 유전체 층 및 상기 적층형 층간 유전체 층에 매립된 상호접속 배선을 포함함 - ; 및
    상기 적층형 층간 유전체 층에 매립된 메모리 셀 어레이 - 상기 메모리 셀 어레이는 구동 트랜지스터 및 메모리 디바이스를 포함하고, 상기 메모리 디바이스는 상기 상호접속 배선을 통해 상기 구동 트랜지스터에 전기적으로 접속됨 -
    를 포함하고,
    상기 구동 트랜지스터는 게이트 절연 층을 공유하는 박막 트랜지스터를 포함하며,
    상기 구동 트랜지스터는 상기 적층형 층간 유전체 층 중의 제1 층간 유전체 층에 매립되고,
    상기 구동 트랜지스터의 각각은 소스 특징부 및 드레인 특징부를 더 포함하며, 상기 소스 특징부 및 상기 드레인 특징부는 상기 제1 층간 유전체 층의 상부 표면과 평평한 상부 표면을 갖는 것인, 반도체 칩.
  10. 반도체 칩에 있어서,
    핀형 전계 효과 트랜지스터를 포함하는 반도체 기판;
    상기 반도체 기판 상에 배치되며 상기 핀형 전계 효과 트랜지스터에 전기적으로 접속된 상호접속 구조물 - 상기 상호접속 구조물은 적층형 층간 유전체 층 및 상기 적층형 층간 유전체 층에 매립된 상호접속 배선을 포함함 - ; 및
    메모리 셀 어레이
    를 포함하고,
    상기 메모리 셀 어레이는,
    상기 적층형 층간 유전체 층에 매립된 박막 트랜지스터를 포함하는 구동 회로; 및
    상기 적층형 층간 유전체 층에 매립되며 상기 상호접속 배선을 통해 상기 박막 트랜지스터에 전기적으로 접속된 메모리 디바이스
    를 포함하고,
    상기 박막 트랜지스터는 게이트 절연 층을 공유하는 하부 게이트 박막 트랜지스터를 포함하며,
    상기 박막 트랜지스터는 상기 적층형 층간 유전체 층 중의 제1 층간 유전체 층에 매립되고,
    상기 박막 트랜지스터의 각각은 소스 특징부 및 드레인 특징부를 더 포함하며, 상기 소스 특징부 및 상기 드레인 특징부는 상기 제1 층간 유전체 층의 상부 표면과 평평한 상부 표면을 갖는 것인, 반도체 칩.
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