DE102021104070A1 - Halbleiterchip - Google Patents

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DE102021104070A1
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interlayer dielectric
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semiconductor chip
dielectric
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Bo-Feng YOUNG
Sai-Hooi Yeong
Yu-Ming Lin
Chih-Yu Chang
Han-Jong Chia
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Halbleiterchip mit einem Halbleitersubstrat, einer Verbindungsstruktur und einer Speicherzellenanordnung ist vorgesehen. Das Halbleitersubstrat umfasst eine Logikschaltung. Die Verbindungsstruktur ist auf dem Halbleitersubstrat angeordnet und mit der Logikschaltung elektrisch verbunden, und die Verbindungsstruktur umfasst gestapelte dielektrische Zwischenschichten und Verbindungsverdrahtungen, die in den gestapelten dielektrischen Zwischenschichten eingebettet sind. Die Speicherzellenanordnung ist in den gestapelten dielektrischen Zwischenschichten eingebettet. Die Speicherzellenanordnung umfasst Treibertransistoren und Speichervorrichtungen, und die Speichervorrichtungen sind mit den Treibertransistoren über die Verbindungsverdrahtungen elektrisch verbunden.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht den Priorität der US-Vorläufigen Anmeldungen mit der Seriennummer. 63/031,053, die am 28. Mai 2020 eingereicht wurde. Die Gesamtheit der oben genannten Patentanmeldung wird hiermit durch Bezugnahme in diese Spezifikation aufgenommen und zum Bestandteil dieser Beschreibung gemacht.
  • HINTERGRUND
  • Die Halbleiterindustrie hat aufgrund der kontinuierlichen Verbesserung der Integrationsdichte einer Vielzahl elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein schnelles Wachstum erfahren. Diese Verbesserung der Integrationsdichte ist größtenteils auf die wiederholte Verringerung der Mindestgröße der Bauteile zurückzuführen, wodurch mehr Bauteile auf einer bestimmten Fläche integriert werden können. Da in letzter Zeit die Nachfrage nach Miniaturisierung, höherer Geschwindigkeit und größerer Bandbreite sowie geringerem Stromverbrauch und geringerer Latenzzeit gestiegen ist, gibt es einen wachsenden Bedarf an Halbleiterchips mit eingebetteten Speicherzellen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung sind am besten aus der folgenden detaillierten Beschreibung zu verstehen, wenn sie zusammen mit den begleitfähigen Figuren gelesen werden. Es wird darauf hingewiesen, dass in Übereinstimmung mit der üblichen Praxis in der Industrie, verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. In der Tat können die Abmessungen der verschiedenen Merkmale willkürlich erhöht oder reduziert werden, um die Klarheit der Diskussion.
  • 1 bis 14 sind Querschnittsansichten, die einen Prozessablauf zur Herstellung eines Halbleiterchips gemäß einigen Ausführungsformen der vorliegenden Offenbarung schematisch zeigen.
  • 15 bis 19 sind Querschnittsansichten, die verschiedene Halbleiterchips gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung schematisch darstellen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen bzw. Beispiele für die Implementierung verschiedener Merkmale des bereitgestellten Gegenstands. Zur Vereinfachung der vorliegenden Offenbarung werden im Folgenden spezifische Beispiele für Komponenten und Anordnungen beschrieben. Dies sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen müssen. Darüber hinaus kann die vorliegende Offenbarung Referenzzahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und stellt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen dar.
  • Des Weiteren können hier zur Vereinfachung der Beschreibung räumlich relative Begriffe wie „unter“, „unterhalb“, „unter“, „oberhalb“, „oberhalb“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal zu beschreiben, wie in den Figuren dargestellt. Die räumlich relativen Begriffe sollen neben der in den Figuren dargestellten Ausrichtung auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlich relativen Bezeichnungen können ebenfalls entsprechend interpretiert werden.
  • Der Begriff „im Wesentlichen“ in der Beschreibung, wie z. B. in „im Wesentlichen flach“ oder in „im Wesentlichen koplanar“ usw., wird vom Fachmann verstanden werden. In einigen Ausführungsformen kann das Adjektiv „im Wesentlichen“ weggelassen werden. Gegebenenfalls kann der Begriff „im Wesentlichen“ auch Ausführungsformen mit „vollständig“, „vollständig“, „alle“ usw. umfassen. Gegebenenfalls kann sich der Begriff „im Wesentlichen“ auch auf 90% oder mehr, wie 95% oder mehr, insbesondere 99% oder mehr, einschließlich 100%, beziehen. Darüber hinaus sind Begriffe wie „im Wesentlichen parallel“ oder „im Wesentlichen senkrecht“ so zu verstehen, dass sie unbedeutende Abweichungen von der angegebenen Anordnung nicht ausschließen und z. B. Abweichungen von bis zu 10° einschließen können. Das Wort „im Wesentlichen“ schließt „vollständig“ nicht aus, z. B. kann eine Zusammensetzung, die „im Wesentlichen frei“ von Y ist, vollständig frei von Y sein.
  • Ausführungsformen der Offenbarung können sich auf eine FinFET-Struktur (Fin-Type-Feldeffekttransistor) mit Finnen beziehen. Die Finnen können durch jedes geeignete Verfahren strukturiert werden. Beispielsweise können die Finnen mit einem oder mehreren fotolithografischen Verfahren strukturiert werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsverfahren. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse die Fotolithografie mit selbstausrichtenden Prozessen, wodurch Strukturen erzeugt werden können, die z. B. kleinere Abstände aufweisen als die, die sonst mit einem einzelnen, direkten Fotolithografieprozess erzielt werden können. In einigen Ausführungsformen wird z. B. eine Opferschicht über einem Substrat gebildet und mit einem Fotolithografieprozess strukturiert. Entlang der strukturierten Opferschicht werden mithilfe eines selbstausrichtenden Prozesses Abstandshalter gebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter können dann für die Strukturierung der Finnen verwendet werden. Die Finnen können jedoch auch mit einem oder mehreren anderen geeigneten Verfahren hergestellt werden.
  • Es werden einige Ausführungsformen der Offenlegung beschrieben. Zusätzliche Vorgänge können vor, während und/oder nach den in diesen Ausführungsformen beschriebenen Vorgängen vorgesehen sein. Einige der beschriebenen Vorgänge können für verschiedene Ausführungsformen ersetzt oder eliminiert werden. Der Halbleiterbauelement-Struktur können zusätzliche Merkmale hinzugefügt werden. Einige der beschriebenen Merkmale können für verschiedene Ausführungsformen ersetzt oder eliminiert werden. Obwohl einige Ausführungsformen mit in einer bestimmten Reihenfolge ausgeführten Vorgängen besprochen werden, können diese Vorgänge in einer anderen logischen Reihenfolge ausgeführt werden.
  • 1 bis 14 sind Querschnittsansichten, die schematisch einen Prozessablauf zur Herstellung eines Halbleiterchips gemäß einigen Ausführungsformen der vorliegenden Offenbarung zeigen.
  • Bezugnehmend auf ist ein Halbleitersubstrat 100 vorgesehen. In einigen Ausführungsformen ist das Halbleitersubstrat 100 ein Bulk-Halbleitersubstrat, wie z. B. ein Halbleiter-Wafer. Das Halbleitersubstrat 100 enthält zum Beispiel Silizium oder andere elementare Halbleitermaterialien wie Germanium. Das Halbleitersubstrat 100 kann ein undotiertes oder dotiertes (z. B. p-Typ, n-Typ oder eine Kombination davon) Halbleitersubstrat sein. In einigen Ausführungsformen enthält das Halbleitersubstrat 100 eine epitaxial gewachsene Halbleiterschicht auf einer dielektrischen Schicht. Die epitaxial gewachsene Halbleiterschicht kann aus Silizium-Germanium, Silizium, Germanium, einem oder mehreren anderen geeigneten Materialien oder einer Kombination davon bestehen.
  • In einigen anderen Ausführungsformen enthält das Halbleitersubstrat 100 einen Verbindungshalbleiter. Zum Beispiel enthält der Verbindungshalbleiter einen oder mehrere 111-V-Verbindungshalbleiter mit einer Zusammensetzung, die durch die Formel AlX1GaX2InX3AsY1PY2NY3SbY definiert ist, wobei X1, X2, X3, Y1, Y2, Y3 und Y4 relative Anteile darstellen. Jedes von X1, X2, X3, Y1, Y2, Y3 und Y4 ist größer oder gleich Null, und zusammen addiert ergeben sie 1. Der Verbindungshalbleiter kann Siliziumkarbid, Galliumarsenid, Indiumarsenid, Indiumphosphid, einen oder mehrere andere geeignete Verbindungshalbleiter oder eine Kombination davon enthalten. Andere geeignete Substrate einschließlich II-VI-Verbindungshalbleitern können ebenfalls verwendet werden.
  • In einigen Ausführungsformen ist das Halbleitersubstrat 100 eine aktive Schicht eines Halbleiter-auf-Isolator (SOI)-Substrats. Das SOI-Substrat kann mit einem SIMOX-Verfahren (Separation by Implantation of Oxygen), einem Wafer-Bonding-Verfahren, einem anderen anwendbaren Verfahren oder einer Kombination davon hergestellt werden. In einigen anderen Ausführungsformen umfasst das Halbleitersubstrat 100 eine mehrschichtige Struktur. Beispielsweise umfasst das Halbleitersubstrat 100 eine Silizium-Germanium-Schicht, die auf einer Bulk-Silizium-Schicht ausgebildet ist.
  • Gemäß einigen Ausführungsformen werden auf dem Halbleitersubstrat 100 mehrere Finnenstrukturen 102 ausgebildet. Zur Veranschaulichung ist in 1 nur eine Finnenstruktur 102 dargestellt. In einigen Ausführungsformen werden im Halbleitersubstrat 100 mehrere Vertiefungen (oder Gräben) ausgebildet. Infolgedessen werden mehrere Finnenstrukturen 102, die aus der Oberfläche des Halbleitersubstrats 100 herausragen, zwischen den Vertiefungen (oder Gräben) gebildet oder definiert. In einigen Ausführungsformen werden ein oder mehrere Fotolithographie- und Ätzprozesse verwendet, um die Vertiefungen (oder Gräben) zu bilden. In einigen Ausführungsformen sind die Finnenstrukturen 102 in direktem Kontakt mit dem Halbleitersubstrat 100.
  • Die Ausführungsformen der Offenbarung haben jedoch viele Variationen und/oder Modifikationen. In einigen anderen Ausführungsformen sind die Finnenstrukturen 102 nicht in direktem Kontakt mit dem Halbleitersubstrat 100. Eine oder mehrere andere Materialschichten (in 1 nicht dargestellt) können zwischen dem Halbleitersubstrat 100 und den Finnenstrukturen 102 ausgebildet sein. Zum Beispiel wird eine dielektrische Schicht zwischen dem Halbleitersubstrat 100 und den Finnenstrukturen 102 gebildet.
  • Anschließend werden gemäß einigen Ausführungsformen Isolationsmerkmale (in 1 nicht dargestellt) in den Vertiefungen gebildet, um einen unteren Teil der Finnenstrukturen 102 zu umgeben. Die Isolationsmerkmale werden verwendet, um verschiedene Bauelemente, die in und/oder über dem Halbleitersubstrat 100 ausgebildet werden, zu definieren und elektrisch zu isolieren. In einigen Ausführungsformen umfassen die Isolationsmerkmale STI-Merkmale (shallow trench isolation), LOCOS-Merkmale (local oxidation of silicon), ein anderes geeignetes Isolationsmerkmal oder eine Kombination davon.
  • In einigen Ausführungsformen weist jedes der Isolationsmerkmale eine mehrschichtige Struktur auf. In einigen Ausführungsformen werden die Isolationsmerkmale aus einem dielektrischen Material hergestellt. Das dielektrische Material kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, fluoriddotiertes Silikatglas (FSG), dielektrisches Material mit niedrigem K-Wert, ein anderes geeignetes Material oder eine Kombination davon umfassen. In einigen Ausführungsformen wird ein STI-Liner (nicht dargestellt) gebildet, um kristalline Defekte an der Grenzfläche zwischen dem Halbleitersubstrat 100 und den Isolationsmerkmalen zu reduzieren. In ähnlicher Weise kann der STI-Liner auch verwendet werden, um kristalline Defekte an der Grenzfläche zwischen den Finnenstrukturen und den Isolationsmerkmalen zu reduzieren.
  • In einigen Ausführungsformen wird eine Schicht aus dielektrischem Material über dem Halbleitersubstrat 100 abgeschieden. Die dielektrische Materialschicht bedeckt die Finnenstrukturen 102 und füllt die Vertiefungen zwischen den Finnenstrukturen aus. In einigen Ausführungsformen wird die dielektrische Materialschicht mit Hilfe eines FCVD-Prozesses (Flowable Chemical Vapor Deposition), eines ALD-Prozesses (Atomic Layer Deposition), eines Spin-Coating-Prozesses, eines oder mehrerer anderer anwendbarer Prozesse oder einer Kombination davon abgeschieden.
  • In einigen Ausführungsformen wird ein Planarisierungsprozess durchgeführt, um die Schicht aus dielektrischem Material zu verdünnen und eine Maskenschicht oder eine Stoppschicht freizulegen, die die oberen Oberflächen der Finnenstrukturen 102 bedecken. Der Planarisierungsprozess kann einen chemisch-mechanischen Polierprozess (CMP), einen Schleifprozess, einen Ätzprozess, einen Trockenpolierprozess, einen oder mehrere andere anwendbare Prozesse oder eine Kombination davon umfassen. Anschließend wird die dielektrische Materialschicht bis unter die Oberseite der Finnenstrukturen 102 zurückgeätzt. Dadurch bilden die verbleibenden Teile der dielektrischen Materialschicht die Isolationsmerkmale. Die Finnenstrukturen 102 ragen aus der oberen Oberfläche der Isolationsmerkmale heraus.
  • Wie in gezeigt, werden gemäß einigen Ausführungsformen Dummy-Gate-Stapel 104 über dem Halbleitersubstrat 100 gebildet. Die Dummy-Gate-Stapel 104 bedecken teilweise die Finnenstrukturen 102 bzw. wickeln diese um. Wie in 2 gezeigt, können die Dummy-Gate-Stapel 104 im Wesentlichen die gleiche Breite aufweisen. In einigen alternativen Ausführungsformen können die Dummy-Gate-Stapel 104 unterschiedlich breit sein.
  • In einigen Ausführungsformen weist jeder der Dummy-Gate-Stapel 104 eine dielektrische Dummy-Gate-Schicht 104a und eine Dummy-Gate-Elektrode 104b auf. Die Dummy-Gate-Dielektrikumsschicht 104a kann aus Siliziumoxid, Siliziumoxynitrid, Siliziumnitrid, einem oder mehreren anderen geeigneten Materialien oder einer Kombination davon bestehen oder diese umfassen. Die Dummy-Gate-Elektrode 104b kann aus einem Halbleitermaterial, wie z. B. Polysilizium, hergestellt sein oder dieses enthalten. In einigen Ausführungsformen werden eine dielektrische Materialschicht und eine Gate-Elektroden-Materialschicht nacheinander über dem Halbleitersubstrat 100 und den Finnenstrukturen 102 abgeschieden. Die dielektrische Materialschicht kann mit einem CVD-Verfahren, einem ALD-Verfahren, einem thermischen Oxidationsverfahren, einem PVD-Verfahren (Physical Vapor Deposition), einem oder mehreren anderen geeigneten Verfahren oder einer Kombination davon abgeschieden werden. Anschließend können ein oder mehrere Fotolithographieprozesse und ein oder mehrere Ätzprozesse verwendet werden, um die dielektrische Materialschicht und die Gate-Elektroden-Materialschicht teilweise zu entfernen. Als Ergebnis bilden die verbleibenden Teile 104a und 104b der dielektrischen Materialschicht und der Gate-Elektroden-Materialschicht die Dummy-Gate-Stapel 104.
  • Anschließend werden gemäß einigen Ausführungsformen Abstandshalterelemente 106 über den Seitenwänden der Dummy-Gate-Stapel 104 gebildet, wie in 2 gezeigt. Die Abstandshalterelemente 106 können zum Schutz der Dummy-Gate-Stapel 104 und zur Unterstützung nachfolgender Prozesse zur Bildung von Source/Drain-Merkmalen und/oder Metallgates verwendet werden. In einigen Ausführungsformen sind die Abstandshalterelemente 106 aus einem dielektrischen Material hergestellt oder umfassen ein solches. Das dielektrische Material kann Siliziumnitrid, Siliziumoxynitrid, Siliziumoxid, Siliziumkarbid, ein oder mehrere andere geeignete Materialien oder eine Kombination davon umfassen.
  • In einigen Ausführungsformen wird eine dielektrische Materialschicht über dem Halbleitersubstrat 100, den Finnenstrukturen 102 und den Dummy-Gate-Stapeln 104 abgeschieden. Die dielektrische Materialschicht kann mit einem CVD-Prozess, einem ALD-Prozess, einem Spin-Coating-Prozess, einem oder mehreren anderen anwendbaren Prozessen oder einer Kombination davon abgeschieden werden. Anschließend wird die dielektrische Materialschicht teilweise durch einen Ätzprozess, wie z. B. einen anisotropen Ätzprozess, entfernt. Als Ergebnis bilden die verbleibenden Teile der dielektrischen Materialschicht über den Seitenwänden der Dummy-Gate-Stapel 104 die Abstandshalterelemente 106.
  • Wie in gezeigt, werden gemäß einigen Ausführungsformen epitaxiale Strukturen 108 über den Finnenstrukturen 102 gebildet. Die epitaxiale Strukturen 108 können als Source/Drain-Funktionen fungieren. In einigen Ausführungsformen werden die Abschnitte der Finnenstrukturen 102, die nicht von den Dummy-Gate-Stapeln 104 und den Abstandselementen 106 bedeckt sind, vor der Bildung der epitaxiale Strukturen 108 ausgespart. In einigen Ausführungsformen erstrecken sich die Aussparungen seitlich in Richtung der Kanalbereiche unter den Dummy-Gate-Stapeln 104. Beispielsweise befinden sich Teile der Vertiefungen direkt unterhalb der Abstandshalterelemente 106. Anschließend werden ein oder mehrere Halbleitermaterialien auf Seitenwänden und Böden der Vertiefungen epitaxial aufgewachsen, um die epitaxiale Strukturen 108 zu bilden. In einigen Ausführungsformen sind die beiden epitaxialen Strukturen 108 p-Typ-Halbleiterstrukturen. In einigen anderen Ausführungsformen sind beide epitaxialen Strukturen 108 n-Typ-Halbleiterstrukturen. In einigen anderen Ausführungsformen ist eine der epitaxialen Strukturen 108 eine p-Typ-Halbleiterstruktur und die andere eine n-Typ-Halbleiterstruktur. Eine p-Typ-Halbleiterstruktur kann epitaxial gewachsenes Siliziumgermanium oder mit Bor dotiertes Siliziumgermanium enthalten. Eine n-Typ-Halbleiterstruktur kann epitaxial gewachsenes Silizium, epitaxial gewachsenes Siliziumkarbid (SiC), epitaxial gewachsenes Siliziumphosphid (SiP) oder ein anderes geeignetes epitaxial gewachsenes Halbleitermaterial enthalten. In einigen Ausführungsformen werden die epitaxialen Strukturen 108 durch einen epitaxialen Prozess gebildet. In einigen anderen Ausführungsformen werden die epitaxialen Strukturen 108 durch getrennte Prozesse gebildet, wie z. B. getrennte epitaxiale Wachstumsprozesse. Die epitaxiale Strukturen 108 können unter Verwendung eines selektiven Epitaxiewachstums (SEG), eines CVD-Prozesses (z. B. eines Dampfphasenepitaxie (VPE)-Prozesses, eines Niederdruck-CVD-Prozesses (LPCVD) und/oder eines Ultrahochvakuum-CVD-Prozesses (UHV-CVD)), eines Molekularstrahlepitaxie-Prozesses, eines oder mehrerer anderer anwendbarer Prozesse oder einer Kombination davon gebildet werden.
  • In einigen Ausführungsformen werden eine oder beide der epitaxialen Strukturen 108 mit einem oder mehreren geeigneten Dotierstoffen dotiert. Zum Beispiel sind die epitaxialen Strukturen 108 SiGe-Source/Drain-Merkmale, die mit Bor (B), Indium (In) oder einem anderen geeigneten Dotierstoff dotiert sind. Alternativ dazu sind in einigen anderen Ausführungsformen eine oder beide der epitaxialen Strukturen 108 Si-Source/Drain-Merkmale, die mit Phosphor (P), Antimon (Sb) oder einem anderen geeigneten Dotierstoff dotiert sind.
  • In einigen Ausführungsformen werden die epitaxialen Strukturen 108 während ihres epitaxialen Wachstums in-situ dotiert. In einigen anderen Ausführungsformen werden die epitaxialen Strukturen 108 nicht während des Wachstums der epitaxialen Strukturen 108 dotiert. Stattdessen werden die epitaxiale Strukturen 108 nach der Bildung der epitaxiale Strukturen 108 in einem nachfolgenden Prozess dotiert. In einigen Ausführungsformen wird die Dotierung unter Verwendung eines Ionenimplantationsprozesses, eines Plasma-Immersions-Ionenimplantationsprozesses, eines Gas- und/oder Feststoffquellendiffusionsprozesses, eines oder mehrerer anderer anwendbarer Prozesse oder einer Kombination davon erreicht. In einigen Ausführungsformen werden ein oder mehrere Ausglühprozesse durchgeführt, um die Dotierstoffe in den epitaxialen Strukturen 108 zu aktivieren. Beispielsweise wird ein thermischer Schnellglühprozess verwendet.
  • Wie in dargestellt, werden gemäß einigen Ausführungsformen eine Ätzstoppschicht 110 und eine dielektrische Schicht 112 nacheinander über dem Halbleitersubstrat 100 und den epitaxiale Strukturen 112 abgeschieden. Die Ätzstoppschicht 110 kann sich konform entlang der Oberflächen der Abstandshalterelemente 106 und der epitaxialen Strukturen 108 erstrecken. Die dielektrische Schicht 112 bedeckt die Ätzstoppschicht 110 und umgibt die Abstandshalterelemente 110 und die Dummy-Gate-Stapel 104. Die Ätzstoppschicht 110 kann aus Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbid, einem oder mehreren anderen geeigneten Materialien oder einer Kombination davon bestehen oder diese enthalten. In einigen Ausführungsformen wird die Ätzstoppschicht 110 über dem Halbleitersubstrat 100 und den Dummy-Gate-Stapeln 104 unter Verwendung eines CVD-Prozesses, eines ALD-Prozesses, eines PVD-Prozesses, eines oder mehrerer anderer anwendbarer Prozesse oder einer Kombination davon abgeschieden. Die dielektrische Schicht 112 kann aus Siliziumoxid, Siliziumoxynitrid, Borsilikatglas (BSG), Phosphorsilikatglas (PSG), Borphosphosilikatglas (BPSG), fluoriertem Silikatglas (FSG), Low-k-Material, porösem dielektrischen Material, einem oder mehreren anderen geeigneten Materialien oder einer Kombination davon bestehen oder diese enthalten. In einigen Ausführungsformen wird die dielektrische Schicht 112 über der Ätzstoppschicht 110 und den Dummy-Gate-Stapeln 104 unter Verwendung eines CVD-Prozesses, eines ALD-Prozesses, eines FCVD-Prozesses, eines PVD-Prozesses, eines oder mehrerer anderer anwendbarer Prozesse oder einer Kombination davon abgeschieden.
  • Anschließend werden in einem Planarisierungsprozess obere Teile der dielektrischen Schicht 112, der Ätzstoppschicht 110, der Abstandshalterelemente 106 und der Dummy-Gate-Stapel 104 entfernt. Als Ergebnis sind die Oberseiten der dielektrischen Schicht 112, der Ätzstoppschicht 110, der Abstandshalterelemente 106 und der Dummy-Gate-Stapel 104 im Wesentlichen eben, was nachfolgende Herstellungsprozesse begünstigt. Der Planarisierungsprozess kann einen CMP-Prozess, einen Schleifprozess, einen Ätzprozess, einen Trockenpolierprozess, einen oder mehrere andere anwendbare Prozesse oder eine Kombination davon umfassen.
  • Wie in 3 und 4 gezeigt, werden die Dummy-Gate-Stapel 104, die jeweils die dielektrische Dummy-Gate-Schicht 104a und die Dummy-Gate-Elektrode 104b enthalten, entfernt und durch Metall-Gate-Stapel 104', die jeweils eine dielektrische Gate-Schicht 104a' und eine Gate-Elektrode 104b' enthalten, durch einen Gate-Ersatzprozess ersetzt. In einigen Ausführungsformen besteht die dielektrische Gate-Schicht 104a' aus einem dielektrischen Material mit hoher Dielektrizitätskonstante (hohem k-Wert) oder enthält ein solches. Die dielektrische Gate-Schicht 104a' kann aus Hafniumoxid, Zirkoniumoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid-Legierung, Hafniumsiliziumoxid, Hafniumsiliziumoxynitrid, Hafniumtantaloxid, Hafniumtitanoxid, Hafniumzirkoniumoxid, einem oder mehreren anderen geeigneten Materialien mit hoher Dielektrizitätskonstante oder einer Kombination davon hergestellt sein oder diese enthalten. Die dielektrische Gate-Schicht 104a' kann mit einem ALD-Prozess, einem CVD-Prozess, einem oder mehreren anderen geeigneten Prozessen oder einer Kombination davon abgeschieden werden. In einigen Ausführungsformen beinhaltet die Bildung der dielektrischen Gate-Schicht 104a' einen thermischen Vorgang.
  • In einigen Ausführungsformen wird während des Gate-Ersatzprozesses vor der Bildung der dielektrischen Gate-Schicht 104a' eine Grenzflächenschicht (nicht dargestellt) auf den freiliegenden Oberflächen der Finnenstrukturen 102 gebildet. Die Grenzflächenschicht kann dazu dienen, die Haftung zwischen der dielektrischen Gate-Schicht 104a' und den Finnenstrukturen 102 zu verbessern. Die Grenzflächenschicht kann aus einem Halbleiteroxidmaterial wie Siliziumoxid oder Germaniumoxid bestehen oder dieses enthalten. Die Grenzflächenschicht kann durch einen thermischen Oxidationsprozess, einen sauerstoffhaltigen Plasmabetrieb, einen oder mehrere andere anwendbare Prozesse oder eine Kombination davon gebildet werden.
  • Die Gate-Elektrode 104b' kann gemäß einigen Ausführungsformen eine Austrittarbeitsschicht und eine leitfähige Füllschicht enthalten. Die Austrittarbeitsschicht kann verwendet werden, um die gewünschte Austrittarbeit für Transistoren bereitzustellen, um die Leistung des Bauelements einschließlich einer verbesserten Schwellenspannung zu erhöhen. In einigen Ausführungsformen wird die Austrittarbeitsschicht zur Bildung eines NMOS-Bauelements verwendet. Die Austrittarbeitsschicht ist eine n-Typ-Austrittarbeitsschicht. Die n-Typ-Austrittarbeitsschicht ist in der Lage, einen Austrittarbeitswert bereitzustellen, der für das Bauelement geeignet ist, z. B. gleich oder kleiner als etwa 4,5 eV. Die n-Typ-Austrittarbeitsschicht kann Metall, Metallcarbid, Metallnitrid oder eine Kombination davon enthalten. Beispielsweise umfasst die n-Typ-Austrittarbeitsschicht Titannitrid, Tantal, Tantalnitrid, ein oder mehrere andere geeignete Materialien oder eine Kombination davon. In einigen anderen Ausführungsformen ist die n-Typ-Austrittarbeitsschicht eine aluminiumhaltige Schicht. Die aluminiumhaltige Schicht kann aus TiAlC, TiAlO, TiAlN, einem oder mehreren anderen geeigneten Materialien oder einer Kombination davon bestehen oder diese enthalten.
  • In einigen Ausführungsformen wird die Austrittarbeitsschicht zur Bildung eines PMOS-Bauelements verwendet. Die Austrittarbeitsschicht ist eine p-Typ-Austrittarbeitsschicht. Die p-Typ-Austrittarbeitsschicht ist in der Lage, einen Austrittarbeitswert bereitzustellen, der für das Bauelement geeignet ist, z. B. gleich oder größer als etwa 4,8 eV. Die p-Typ-Austrittarbeitsschicht kann Metall, Metallcarbid, Metallnitrid, andere geeignete Materialien oder eine Kombination davon enthalten. Das p-Typ-Metall umfasst zum Beispiel Tantalnitrid, Wolframnitrid, Titan, Titannitrid, andere geeignete Materialien oder eine Kombination davon.
  • Die Austrittarbeitsschicht kann auch aus Hafnium, Zirkonium, Titan, Tantal, Aluminium, Metallcarbiden (z. B. Hafniumcarbid, Zirkoniumcarbid, Titancarbid, Aluminiumcarbid), Aluminiden, Ruthenium, Palladium, Platin, Kobalt, Nickel, leitfähigen Metalloxiden oder einer Kombination davon bestehen oder diese enthalten. Die Dicke und/oder die Zusammensetzungen der Austrittarbeitsschicht 122 können fein abgestimmt werden, um den Austrittarbeitswert einzustellen. Zum Beispiel wird eine Titannitridschicht als p-Typ-Austrittarbeitsschicht oder als n-Typ-Austrittarbeitsschicht verwendet, je nach Dicke und/oder Zusammensetzung der Titannitridschicht.
  • Die Austrittarbeitsschicht kann über der Gate-Dielektrikum-Schicht 104a' mittels eines ALD-Prozesses, eines CVD-Prozesses, eines PVD-Prozesses, eines galvanischen Prozesses, eines stromlosen Galvanikprozesses, eines oder mehrerer anderer anwendbarer Prozesse oder einer Kombination davon abgeschieden werden.
  • In einigen Ausführungsformen wird vor der Bildung der Austrittarbeitsschicht eine Sperrschicht gebildet, um die Gate-Dielektrikumsschicht 104a' mit der anschließend gebildeten Austrittarbeitsschicht zu verbinden. Die Sperrschicht kann auch verwendet werden, um eine Diffusion zwischen der dielektrischen Gate-Schicht 104a' und der Barriere der Gate-Elektrode 104b' zu verhindern. Die Barriereschicht kann aus einem metallhaltigen Material bestehen oder dieses enthalten. Das metallhaltige Material kann Titannitrid, Tantalnitrid, ein oder mehrere andere geeignete Materialien oder eine Kombination davon umfassen. Die Barriereschicht kann mit einem ALD-Verfahren, einem CVD-Verfahren, einem PVD-Verfahren, einem galvanischen Verfahren, einem stromlosen Verfahren, einem oder mehreren anderen geeigneten Verfahren oder einer Kombination davon abgeschieden werden.
  • Die leitfähige Füllschicht kann aus einem Metallmaterial bestehen oder dieses enthalten. Das Metallmaterial kann Wolfram, Aluminium, Kupfer, Kobalt, ein oder mehrere andere geeignete Materialien oder eine Kombination davon umfassen. Die leitfähige Füllschicht kann mit einem CVD-Verfahren, einem ALD-Verfahren, einem PVD-Verfahren, einem galvanischen Verfahren, einem stromlosen Verfahren, einem oder mehreren anderen geeigneten Verfahren oder einer Kombination davon abgeschieden werden. In einigen Ausführungsformen wird vor der Bildung der leitfähigen Füllschicht eine Sperrschicht über der Austrittarbeitsschicht gebildet. Die Sperrschicht kann dazu dienen, zu verhindern, dass die anschließend gebildete leitfähige Füllschicht in die Austrittarbeitsschicht diffundiert oder eindringt. Die Sperrschicht kann aus Tantalnitrid, Titannitrid, einem oder mehreren anderen geeigneten Materialien oder einer Kombination davon bestehen oder diese enthalten. Die Sperrschicht kann mit einem ALD-Verfahren, einem PVD-Verfahren, einem galvanischen Verfahren, einem stromlosen Verfahren, einem oder mehreren anderen geeigneten Verfahren oder einer Kombination davon abgeschieden werden.
  • Nach der Durchführung des Gate-Austauschprozesses wird der Fertigungsprozess des Front-End of Line (FEOL) durchgeführt. Nach der Durchführung des Gate-Austauschprozesses werden Kontakte 114, eine dielektrische Schicht 116, Kontakte 118a, Kontakte 118b und leitfähige Verdrahtungen 120 über dem Halbleitersubstrat 100 gebildet.
  • Die dielektrische Schicht 112 und die Ätzstoppschicht 110 können mit jeder geeigneten Methode strukturiert werden. Beispielsweise werden die dielektrische Schicht 112 und die Ätzstoppschicht 110 mit einem Fotolithografieverfahren strukturiert. Nach dem Strukturieren der dielektrischen Schicht 112 und der Ätzstoppschicht 110 werden Durchgangslöcher in der dielektrischen Schicht 112 und der Ätzstoppschicht 110 gebildet, so dass Teile der epitaxiale Strukturen 108 freigelegt werden. Ein leitfähiges Material (z. B. Kupfer oder andere geeignete metallische Materialien) kann über der dielektrischen Schicht 112 abgeschieden werden und in die in der dielektrischen Schicht 112 und der Ätzstoppschicht 110 definierten Durchgangslöcher gefüllt werden. Das leitfähige Material kann mit einem CVD-Verfahren oder anderen geeigneten Verfahren abgeschieden werden. In einigen Ausführungsformen wird ein Planarisierungsprozess durchgeführt, um das abgeschiedene leitfähige Material zu entfernen, bis die obere Oberfläche der dielektrischen Schicht 112 freigelegt ist. Der Planarisierungsprozess kann einen chemisch-mechanischen Polierprozess (CMP), einen Schleifprozess, einen Ätzprozess, einen Trockenpolierprozess, einen oder mehrere andere anwendbare Prozesse oder eine Kombination davon umfassen. Wie in 4 gezeigt, werden nach Durchführung des Planarisierungsprozesses die Kontakte 114 so ausgebildet, dass sie die dielektrische Schicht 112 und die Ätzstoppschicht 110 durchdringen, und die Kontakte 114 können als untere Abschnitte von Source-/Drain-Kontakten dienen, die elektrisch mit den epitaxiale Strukturen 108 (d. h. den Source-/Drain-Funktionen 108) verbunden sind.
  • Die dielektrische Schicht 116 kann über der dielektrischen Schicht 112 abgeschieden werden. In einigen Ausführungsformen wird die dielektrische Schicht 116 über der dielektrischen Schicht 112 mit einem CVD-Verfahren, einem ALD-Verfahren, einem FCVD-Verfahren, einem PVD-Verfahren, einem oder mehreren anderen anwendbaren Verfahren oder einer Kombination davon abgeschieden. Die dielektrische Schicht 116 kann aus Siliziumoxid, Siliziumoxynitrid, BSG, PSG, BPSG, FSG, einem Material mit niedrigem k-Wert, einem porösen dielektrischen Material, einem oder mehreren anderen geeigneten Materialien oder einer Kombination davon bestehen oder diese enthalten. Die dielektrische Schicht 116 kann mit einem beliebigen geeigneten Verfahren strukturiert werden. Beispielsweise wird die dielektrische Schicht 116 mit einem Fotolithografieverfahren strukturiert. Nach dem Strukturieren der dielektrischen Schicht 116 werden Durchgangslöcher in der dielektrischen Schicht 116 gebildet, so dass Teile der Kontakte 114 und Teile der Gate-Elektrode 104b' freigelegt werden. Ein leitfähiges Material (z. B. Kupfer oder andere geeignete metallische Materialien) kann über der dielektrischen Schicht 116 abgeschieden werden und in die in der dielektrischen Schicht 116 definierten Durchgangslöcher gefüllt werden. Das leitfähige Material kann mit einem CVD-Verfahren oder anderen geeigneten Verfahren abgeschieden werden. In einigen Ausführungsformen wird ein Planarisierungsprozess durchgeführt, um das abgeschiedene leitfähige Material zu entfernen, bis die obere Oberfläche der dielektrischen Schicht 116 freigelegt ist. Der Planarisierungsprozess kann einen chemisch-mechanischen Polierprozess (CMP), einen Schleifprozess, einen Ätzprozess, einen Trockenpolierprozess, einen oder mehrere andere anwendbare Prozesse oder eine Kombination davon umfassen. Wie in 4 gezeigt, sind nach Durchführung des Planarisierungsprozesses die Kontakte 118a und 118b so ausgebildet, dass sie die dielektrische Schicht 116 durchdringen, wobei die Kontakte 118a als Gate-Kontakte dienen können, die elektrisch mit der Gate-Elektrode 104b' verbunden sind, und die Kontakte 118b auf den Kontakten 114 landen und als obere Abschnitte von Source/Drain-Kontakten dienen können.
  • Die leitfähigen Verdrahtungen 120 können auf der dielektrischen Schicht 116 ausgebildet werden, um mit den Kontakten 118a und 118b elektrisch verbunden zu werden. Ein leitfähiges Material (z. B. Kupfer oder andere geeignete metallische Materialien) kann auf den oberen Oberflächen der dielektrischen Schicht 116 abgeschieden werden, und das leitfähige Material kann durch jedes geeignete Verfahren strukturiert werden. Beispielsweise wird das leitfähige Material mit einem CVD-Verfahren oder anderen geeigneten Verfahren abgeschieden, und das leitfähige Material wird mit einem Fotolithografieverfahren strukturiert.
  • Nach dem Formen der leitfähigen Verdrahtungen 120 werden Fertigungsprozesse des mittleren Endes der Leitung (MEOL) und Fertigungsprozesse des hinteren Endes der Leitung (BEOL) durchgeführt.
  • Wie in gezeigt, wird eine Pufferschicht 122 über der dielektrischen Schicht 116 gebildet, um die leitfähigen Drähte 120 zu bedecken. Die Pufferschicht 122 kann über der dielektrischen Schicht 116 mit einem CVD-Verfahren, einem ALD-Verfahren, einem FCVD-Verfahren, einem PVD-Verfahren, einem oder mehreren anderen anwendbaren Verfahren oder einer Kombination davon abgeschieden werden. Die Pufferschicht 122 kann aus Siliziumoxid, Siliziumoxynitrid, BSG, PSG, BPSG, FSG, einem Material mit niedrigem k-Wert, einem porösen dielektrischen Material, einem oder mehreren anderen geeigneten Materialien oder einer Kombination davon bestehen oder diese enthalten. Die Pufferschicht 122 kann eine Planarisierungsschicht mit einer flachen Oberseite sein und bei nachfolgenden Prozessen zur Bildung einer Verbindungsstruktur mit darin eingebetteten Dünnfilmtransistoren und Speichervorrichtungen helfen. In einigen Ausführungsformen kann die Pufferschicht 122 als Diffusionssperrschicht zur Verhinderung von Verunreinigungen dienen, die aus Fertigungsprozessen des Back End of Line (BEOL) resultieren.
  • Wie in 6 gezeigt, werden auf der Pufferschicht 122 Gates 124 von Treibertransistoren (z. B. Dünnfilmtransistoren) gebildet. Ein leitfähiges Material zur Bildung der Gates 124 kann auf den Oberseiten der Pufferschicht 122 abgeschieden werden, und das leitfähige Material zur Bildung der Gates 124 kann durch jedes geeignete Verfahren strukturiert werden. Beispielsweise wird das leitfähige Material zur Bildung der Gates 124 mit einem CVD-Verfahren oder anderen geeigneten Verfahren abgeschieden, und das leitfähige Material wird mit einem Fotolithografieverfahren strukturiert. Das leitfähige Material zur Bildung der Gates 124 kann Molybdän (Mo), Gold (Au), Titan (Ti) oder andere geeignete metallische Materialien oder eine Kombination davon sein oder umfassen. In einigen Ausführungsformen umfasst das leitfähige Material zur Bildung der Gates 124 eine einzelne Metallschicht. In einigen alternativen Ausführungsformen umfasst das leitfähige Material zur Bildung der Gates 124 laminierte Metallschichten.
  • Bezug nehmend auf werden auf der Pufferschicht 122 Gate-Isolationsstrukturen 126 von Treibertransistoren und Halbleiterkanalschichten 128 von Treibertransistoren gebildet, um die Gates 124 abzudecken. Die Halbleiterkanalschichten 128 sind von den Gates 124 durch die Gate-Isolationsstrukturen 126 elektrisch isoliert. In einigen Ausführungsformen sind Teile der Gates 124 von den Gate-Isolationsstrukturen 126 und den Halbleiterkanalschichten 128 bedeckt. In einigen Ausführungsformen sind die Halbleiterkanalschichten 128 Oxid-Halbleitermuster. Das Material der Gate-Isolationsstrukturen 126 kann aus Siliziumdioxid (SiO2), Aluminiumoxid (Al2O3) oder anderen geeigneten Isolationsmaterialien oder einer Kombination davon bestehen oder diese enthalten. Das Material der Halbleiterkanalschichten 128 kann amorphes Indiumgalliumzinkoxid (IGZO), Indiumzinkoxid (IZO), Indiumgalliumoxid, andere geeignete Materialien oder eine Kombination daraus sein oder umfassen. In einigen Ausführungsformen werden eine oder mehrere Isolationsmaterialschichten und eine Oxid-Halbleitermaterialschicht auf den oberen Oberflächen der Pufferschicht 122 gebildet, um die Gates 124 zu bedecken. Die eine oder mehreren Schichten aus isolierendem Material und die Schicht aus oxidischem Halbleitermaterial können mit einem CVD-Verfahren oder anderen geeigneten Verfahren abgeschieden werden. Die Isolationsmaterialschicht und die Oxid-Halbleitermaterialschicht können mit jedem geeigneten Verfahren strukturiert werden. Beispielsweise werden die Isolationsmaterialschichten und die Oxid-Halbleitermaterialschicht gleichzeitig mit einem Fotolithografieverfahren strukturiert.
  • Wie in dargestellt, wird eine dielektrische Zwischenschicht 130 über der Pufferschicht 122 gebildet, um die Gate-Isolationsstrukturen 126 und die Halbleiterkanalschichten 128 abzudecken. Eine dielektrische Zwischenschicht kann über der Pufferschicht 122 mit einem CVD-Verfahren, einem ALD-Verfahren, einem FCVD-Verfahren, einem PVD-Verfahren, einem oder mehreren anderen anwendbaren Verfahren oder einer Kombination davon abgeschieden werden. Die Zwischenschicht aus dielektrischem Material kann aus Siliziumoxid, Siliziumoxynitrid, BSG, PSG, BPSG, FSG, einem Material mit niedrigem k-Wert, einem porösen dielektrischen Material, einem oder mehreren anderen geeigneten Materialien oder einer Kombination davon bestehen oder diese enthalten. Die Zwischenschicht aus dielektrischem Material kann mit jedem geeigneten Verfahren strukturiert werden. Beispielsweise wird die dielektrische Zwischenschicht mit Hilfe eines fotolithografischen Verfahrens strukturiert, so dass die dielektrische Zwischenschicht 130 mit Öffnungen zum Freilegen der Gate-Isolationsstrukturen 126 und der Halbleiterkanalschichten 128 gebildet wird. Nach der Bildung der dielektrischen Zwischenschicht 130 kann ein leitfähiges Material (z. B. Kupfer oder andere geeignete metallische Materialien) über der dielektrischen Zwischenschicht 130 abgeschieden werden, um die obere Oberfläche der dielektrischen Zwischenschicht 130 zu bedecken und die in der dielektrischen Zwischenschicht 130 definierten Öffnungen zu füllen. Anschließend kann ein Entfernungsprozess durchgeführt werden, um Teile des leitfähigen Materials zu entfernen, bis die obere Oberfläche der dielektrischen Zwischenschicht 130 freigelegt ist, so dass Source-Merkmale 132S und Drain-Merkmale 132D von Treibertransistoren TR in den in der dielektrischen Zwischenschicht 130 definierten Öffnungen ausgebildet sind. Der Entfernungsprozess kann einen chemisch-mechanischen Polierprozess (CMP), einen Schleifprozess, einen Ätzprozess, einen Trockenpolierprozess, einen oder mehrere andere anwendbare Prozesse oder eine Kombination davon umfassen.
  • Die Source-Merkmale 132S und Drain-Funktionen 132D sind in der dielektrischen Zwischenschicht 130 eingebettet und stehen in Kontakt mit Teilen der Halbleiterkanalschichten 128. Die Source-Merkmale 132S und Drain-Funktionen 132D sind elektrisch von den Gates 124 isoliert. Die Source-Merkmale 132S und Drain-Funktionen 132D können Oberseiten haben, die mit der Oberseite der dielektrischen Zwischenschicht 130 bündig sind. Wie in 8 gezeigt, können die Source-Merkmale 132S und Drain-Merkmale 132D in Kontakt mit den Seitenwänden der Gate-Isolationsstrukturen 126 und den Halbleiterkanalschichten 128 sein. In einigen Ausführungsformen können die Source-Merkmale 132S und Drain-Merkmale 132D Teile der Pufferschicht 122 bedecken und mit ihnen in Kontakt sein.
  • Nach dem Ausbilden der Source-Merkmale 132S und Drain-Merkmale 132D erfolgt die Herstellung der Treibertransistoren TR, die jeweils das Gate 124, das Gate-Isolationsstrukturen 126, die Halbleiterkanalschicht 128 und die Source-Merkmale 132S und Drain-Merkmale 132D enthalten.
  • Wie in dargestellt, wird eine dielektrische Zwischenschicht 134 über der dielektrischen Zwischenschicht 130 gebildet. Eine dielektrische Zwischenschicht kann über der Pufferschicht 130 mit einem CVD-Verfahren, einem ALD-Verfahren, einem FCVD-Verfahren, einem PVD-Verfahren, einem oder mehreren anderen geeigneten Verfahren oder einer Kombination davon abgeschieden werden. Die Zwischenschicht aus dielektrischem Material kann aus Siliziumoxid, Siliziumoxynitrid, BSG, PSG, BPSG, FSG, einem Material mit niedrigem k-Wert, einem porösen dielektrischen Material, einem oder mehreren anderen geeigneten Materialien oder einer Kombination davon bestehen oder diese enthalten. Die Zwischenschicht aus dielektrischem Material kann mit jedem geeigneten Verfahren strukturiert werden. Beispielsweise wird die dielektrische Zwischenschicht mit Hilfe eines fotolithografischen Verfahrens strukturiert, so dass die dielektrische Zwischenschicht 134 mit Damaszeneröffnungen gebildet wird. Nach der Bildung der dielektrischen Zwischenschicht 134 kann ein leitfähiges Material (z. B. Kupfer oder andere geeignete metallische Materialien) über der dielektrischen Zwischenschicht 134 abgeschieden werden, um die obere Oberfläche der dielektrischen Zwischenschicht 134 zu bedecken und die in der dielektrischen Zwischenschicht 134 definierten Damaszeneröffnungen zu füllen. Anschließend kann ein Entfernungsprozess durchgeführt werden, um Teile des leitfähigen Materials zu entfernen, bis die obere Oberfläche der dielektrischen Zwischenschicht 134 freigelegt ist, so dass die Verbindungsleitungen 136 in den in der dielektrischen Zwischenschicht 134 definierten Damaszeneröffnungen gebildet werden. Der Entfernungsprozess kann einen chemisch-mechanischen Polierprozess (CMP), einen Schleifprozess, einen Ätzprozess, einen Trockenpolierprozess, einen oder mehrere andere anwendbare Prozesse oder eine Kombination davon umfassen. In einigen Ausführungsformen können Teile der Verbindungsverdrahtungen 136 als Bitleitungen dienen, die elektrisch mit den Source-Merkmalen 132S der Transistoren TR verbunden sind.
  • Wie in 9 gezeigt, können die Verbindungsverdrahtungen 136 Durchgangsabschnitte 136a und Verdrahtungsabschnitte 136b umfassen. Die Via-Abschnitte 136a sind auf den Source-Merkmalen 132S und Drain-Merkmalen 132D angeordnet und elektrisch mit diesen verbunden. Die Verdrahtungsabschnitte 136b sind auf den Via-Abschnitten 136a angeordnet und elektrisch mit diesen verbunden. Die Via-Abschnitte 136a der Verbindungsverdrahtungen 136 können elektrische Signale vertikal übertragen, und die Verdrahtungsabschnitte 136b der Verbindungsverdrahtungen 136 können elektrische Signale horizontal übertragen.
  • Wie in gezeigt, wird eine dielektrische Zwischenschicht 138 über der dielektrischen Zwischenschicht 134 gebildet. Eine dielektrische Zwischenschicht kann über der Pufferschicht 134 mit einem CVD-Verfahren, einem ALD-Verfahren, einem FCVD-Verfahren, einem PVD-Verfahren, einem oder mehreren anderen anwendbaren Verfahren oder einer Kombination davon abgeschieden werden. Die Zwischenschicht aus dielektrischem Material kann aus Siliziumoxid, Siliziumoxynitrid, BSG, PSG, BPSG, FSG, Low-k-Material, porösem dielektrischem Material, einem oder mehreren anderen geeigneten Materialien oder einer Kombination davon bestehen oder diese enthalten. Die Zwischenschicht aus dielektrischem Material kann mit jedem geeigneten Verfahren strukturiert werden. Beispielsweise wird die dielektrische Zwischenschicht mit Hilfe eines fotolithografischen Verfahrens strukturiert, so dass die dielektrische Zwischenschicht 138 mit Durchgangsöffnungen gebildet wird. Nach der Bildung der dielektrischen Zwischenschicht 138 kann ein leitfähiges Material (z. B. Kupfer oder andere geeignete metallische Materialien) über der dielektrischen Zwischenschicht 138 abgeschieden werden, um die obere Oberfläche der dielektrischen Zwischenschicht 138 zu bedecken und die in der dielektrischen Zwischenschicht 138 definierten Durchgangsöffnungen zu füllen. Anschließend kann ein Entfernungsprozess durchgeführt werden, um Teile des leitfähigen Materials zu entfernen, bis die obere Oberfläche der dielektrischen Zwischenschicht 138 freigelegt ist, so dass leitfähige Durchkontaktierungen 140 in den in der dielektrischen Zwischenschicht 138 definierten Durchgangsöffnungen gebildet werden. Der Entfernungsprozess kann einen chemisch-mechanischen Polierprozess (CMP), einen Schleifprozess, einen Ätzprozess, einen Trockenpolierprozess, einen oder mehrere andere anwendbare Prozesse oder eine Kombination davon umfassen.
  • Bezug nehmend auf 11 sind über der dielektrischen Zwischenschicht 138 Speichervorrichtungen 142 ausgebildet. Die Speichervorrichtungen 142 können jeweils eine erste Elektrode 142a (d.h. eine untere Elektrode), eine zweite Elektrode 142b (d.h. eine obere Elektrode) und eine Speicherschicht 142c zwischen der ersten Elektrode 142a und der zweiten Elektrode 142b umfassen, wobei die ersten Elektroden 142a der Speichervorrichtungen 142 über Verbindungsverdrahtungen (z.B. die in der dielektrischen Zwischenschicht 138 eingebetteten leitfähigen Durchkontaktierungen 140 und die in der dielektrischen Zwischenschicht 134 eingebetteten Verbindungsverdrahtungen 136) elektrisch mit den Gates 124 der Treibertransistoren TR verbunden sind. Die zweiten Elektroden 142b der Speichervorrichtungen 142 können elektrisch mit Wortleitungen (nicht dargestellt) verbunden sein, und die Wortleitungen können durch Zwischenverbindungsverdrahtungen gebildet werden. Zum Beispiel werden die Wortleitungen, die leitfähigen Durchkontaktierungen 140 und die Verbindungsverdrahtungen 136 gleichzeitig gebildet. Die oben erwähnten Wortleitungen, Bitleitungen und Treibertransistoren TR können eine Treiberschaltung für die Speichervorrichtungen 142 bilden. In einigen Ausführungsformen sind die Speichervorrichtungen 142 ferroelektrische Direktzugriffsspeicher (FeRAM), wobei die ersten Elektroden 142a und die zweiten Elektroden 142b der Speichervorrichtungen 142 metallische Elektroden sind (z.B., W, Ti, TiN, TaN, Ru, Cu, Co, Ni, ein oder mehrere andere anwendbare Prozesse oder eine Kombination davon) sind, und die Speicherschichten 142c der Speichervorrichtungen 142 Schichten aus ferroelektrischem Material sind (z.B. HfO2, HfZrO2, AlScN, HfO2 dotiert mit Si, Ge, Y, La, Al, ein oder mehrere andere anwendbare Prozesse oder eine Kombination davon). Beispielsweise sind die Speichervorrichtungen 142 ferroelektrische Kondensatoren, die elektrisch mit den Gates 124 der Treibertransistoren TR verbunden sind, und die Gates 124 der Treibertransistoren TR sind über ferroelektrische Kondensatoren kapazitiv mit Wortleitungen gekoppelt (d. h. die Speichervorrichtungen 142 umfassen die erste Elektrode 142a, die zweite Elektrode 142b und die Speicherschicht 142c). Mit anderen Worten, die Speichervorrichtungen 142 und die Treibertransistoren TR funktionieren als Feldeffekttransistoren mit negativer Kapazität (NCFETs). Da die ferroelektrischen Kondensatoren durch Fertigungsprozesse des Back End of Line (BEOL) hergestellt werden, ist es einfach, eine große Fläche für das Layout der ferroelektrischen Kondensatoren zu erhalten.
  • Eine erste Schicht aus leitfähigem Material, eine Schicht aus ferroelektrischem Material und eine zweite Schicht aus leitfähigem Material können nacheinander über der dielektrischen Zwischenschicht 138 abgeschieden werden. Die erste Schicht aus leitfähigem Material, die Schicht aus ferroelektrischem Material und die zweite Schicht aus leitfähigem Material können mit Hilfe eines CVD-Verfahrens, eines ALD-Verfahrens, eines FCVD-Verfahrens, eines PVD-Verfahrens, eines oder mehrerer anderer anwendbarer Verfahren oder einer Kombination davon auf die dielektrische Zwischenschicht 138 aufgebracht werden. Das Material der ersten leitfähigen Materialschicht kann W, Ti, TiN, TaN, Ru, Cu, Co, Ni, ein oder mehrere andere anwendbare Verfahren oder eine Kombination davon sein oder umfassen. Das Material der ferroelektrischen Materialschicht kann HfO2, HfZrO2, AlScN, mit Si, Ge, Y, La, Al dotiertes HfO2, ein oder mehrere andere anwendbare Verfahren oder eine Kombination davon sein oder umfassen. Das Material der zweiten leitfähigen Materialschicht kann W, Ti, TiN, TaN, Ru, Cu, Co, Ni, ein oder mehrere andere anwendbare Verfahren oder eine Kombination davon sein oder umfassen. In einigen Ausführungsformen sind das erste leitfähige Material und das zweite leitfähige Material das gleiche. In einigen alternativen Ausführungsformen ist das erste leitfähige Material verschieden von dem zweiten leitfähigen Material. Die Schicht aus dem ersten leitfähigen Material, die Schicht aus dem ferroelektrischen Material und die Schicht aus dem zweiten leitfähigen Material können mit einem beliebigen geeigneten Verfahren strukturiert werden. Beispielsweise werden die erste Schicht aus leitfähigem Material, die Schicht aus ferroelektrischem Material und die zweite Schicht aus leitfähigem Material mit Hilfe eines fotolithografischen Verfahrens strukturiert, so dass die Speichervorrichtungen 142 über der dielektrischen Zwischenschicht 138 gebildet werden.
  • Da die Speichervorrichtungen 142 über der dielektrischen Zwischenschicht 138 durch Fertigungsprozesse des Back-End-of-Line (BEOL) gebildet werden, kann die von den Speichervorrichtungen 142 belegte Gesamtfläche zwischen etwa 400 nm2 und etwa 25 µm2 liegen, und die Dicke der Speichervorrichtungen 142 kann zwischen etwa 5 nm und etwa 30 nm liegen. Die Einstellung der Kapazität der Speichervorrichtungen 142 ist flexibel, da die Speichervorrichtungen 142 durch Fertigungsprozesse des Back End of Line (BEOL) gebildet werden und die dielektrische Zwischenschicht 138 eine ausreichende Layoutfläche für die Speichervorrichtungen 142 bietet. Dementsprechend ist es einfach, die Speichervorrichtungen 142 mit hoher Dichte zu bilden.
  • Wie in und gezeigt, wird eine dielektrische Zwischenschicht 144 über der dielektrischen Zwischenschicht 138 gebildet. Eine dielektrische Zwischenschicht kann über der Pufferschicht 138 mittels eines CVD-Verfahrens, eines ALD-Verfahrens, eines FCVD-Verfahrens, eines PVD-Verfahrens, eines oder mehrerer anderer anwendbarer Verfahren oder einer Kombination davon abgeschieden werden. Die Zwischenschicht aus dielektrischem Material kann aus Siliziumoxid, Siliziumoxynitrid, BSG, PSG, BPSG, FSG, einem Material mit niedrigem k-Wert, einem porösen dielektrischen Material, einem oder mehreren anderen geeigneten Materialien oder einer Kombination davon bestehen oder diese enthalten. Die Zwischenschicht aus dielektrischem Material und kann mit jedem geeigneten Verfahren strukturiert werden. Beispielsweise wird die dielektrische Zwischenschicht mit Hilfe eines Fotolithographischen Verfahrens strukturiert. Während des Strukturierungsprozesses der dielektrischen Zwischenschicht kann die dielektrische Zwischenschicht 138 weiter strukturiert werden, so dass die dielektrische Zwischenschicht 144 und eine dielektrische Zwischenschicht 138' gebildet werden, wobei Damaszeneröffnungen mit höherem Seitenverhältnis (aspect ratio) in der dielektrischen Zwischenschicht 144 und der dielektrischen Zwischenschicht 138' gebildet werden, um die Verbindungsverdrahtungen 136 freizulegen, und Damaszeneröffnungen mit niedrigerem Seitenverhältnis in der dielektrischen Zwischenschicht 144 gebildet werden, um die zweiten Elektroden 142b der Speichervorrichtungen 142 freizulegen. Nach der Bildung der dielektrischen Zwischenschicht 144 und der dielektrischen Zwischenschicht 138' kann ein leitfähiges Material (z. B. Kupfer oder andere geeignete metallische Materialien) über der dielektrischen Zwischenschicht 144 abgeschieden werden, um die obere Oberfläche der dielektrischen Zwischenschicht 144 zu bedecken und die Damaszeneröffnungen mit unterschiedlichen Seitenverhältnissen zu füllen. Anschließend kann ein Entfernungsprozess durchgeführt werden, um Teile des leitfähigen Materials zu entfernen, bis die obere Oberfläche der dielektrischen Zwischenschicht 144 freigelegt ist, so dass in den Damaszeneröffnungen Verbindungsdrähte 150 mit unterschiedlichen Seitenverhältnissen gebildet werden. Der Entfernungsprozess kann einen chemisch-mechanischen Polierprozess (CMP), einen Schleifprozess, einen Ätzprozess, einen Trockenpolierprozess, einen oder mehrere andere anwendbare Prozesse oder eine Kombination davon umfassen.
  • In einigen Ausführungsformen durchdringen erste Zwischenverbindungsverdrahtungen 146 unter den Zwischenverbindungsverdrahtungen 150 die dielektrische Zwischenschicht 144 und die dielektrische Zwischenschicht 138', um eine elektrische Verbindung mit den Zwischenverbindungsverdrahtungen 136 herzustellen, und zweite Zwischenverbindungsverdrahtungen unter den Zwischenverbindungsverdrahtungen 150 durchdringen die dielektrische Zwischenschicht 144, um eine elektrische Verbindung mit den zweiten Elektroden 142b der Speichervorrichtungen 142 herzustellen. Die Zwischenverbindungsverdrahtungen 146 können jeweils einen Durchgangsabschnitt 146a und Verdrahtungsabschnitte 146b umfassen. Die Durchgangsabschnitte 146a sind auf den zweiten Elektroden 142b der Speichervorrichtungen 142 angeordnet und elektrisch mit ihnen verbunden. Die Verdrahtungsabschnitte 146b sind auf den Durchgangsabschnitten 146a angeordnet und elektrisch mit diesen verbunden. Die Durchgangsabschnitte 146a der Verbindungsverdrahtungen 146 können elektrische Signale vertikal übertragen, und die Verdrahtungsabschnitte 146b der Verbindungsverdrahtungen 146 können elektrische Signale horizontal übertragen. Die Verbindungsverdrahtungen 148 können jeweils einen Durchkontaktierungsabschnitt 148a und Verdrahtungsabschnitte 148b enthalten. Die Durchgangsabschnitte 148a sind auf den Verbindungsverdrahtungen 136 angeordnet und elektrisch mit ihnen verbunden. Die Verdrahtungsabschnitte 148b sind auf den Durchgangsabschnitten 148a angeordnet und elektrisch mit diesen verbunden. Die Durchgangsabschnitte 148a der Verbindungsverdrahtungen 148 können elektrische Signale vertikal übertragen, und die Verdrahtungsabschnitte 148b der Verbindungsverdrahtungen 148 können elektrische Signale horizontal übertragen.
  • Nach dem Ausbilden der Verbindungsverdrahtungen 150 erfolgt die Herstellung einer Speicherzellenanordnung mit in der dielektrischen Zwischenschicht 130 eingebetteten Treibertransistoren TR und in den dielektrischen Zwischenschichten 138' und 144 eingebetteten Speichervorrichtungen 142.
  • Wie in dargestellt, sind die dielektrischen Zwischenschichten 152 und die Verbindungsverdrahtungen 154 über der dielektrischen Zwischenschicht 144 ausgebildet. Die Verbindungsverdrahtungen 154 sind in die dielektrischen Zwischenschichten 152 eingebettet und über die Verbindungsverdrahtungen 136, 146 und/oder 148 elektrisch mit den Speichervorrichtungen 142 und/oder den Treibertransistoren TR verbunden. Die Herstellung der dielektrischen Zwischenschichten 152 und der Verbindungsverdrahtungen 154 kann ähnlich erfolgen wie die der dielektrischen Zwischenschichten 134 und der Verbindungsverdrahtungen 136. Detaillierte Beschreibungen zur Herstellung der dielektrischen Zwischenschichten 152 und der Verbindungsverdrahtungen 154 entfallen daher.
  • Wie in 14 dargestellt, ist ein Halbleiterchip C mit einem Halbleitersubstrat 100, einer Verbindungsstruktur INT und einem Speicherzellenanordnung A vorgesehen. Das Halbleitersubstrat 100 kann eine darin ausgebildete Logikschaltung enthalten, und die Logikschaltung kann die in und auf dem Halbleitersubstrat 100 ausgebildeten Transistoren (z. B. FinFET, MOSFET oder andere geeignete Transistoren) enthalten. Die Verbindungsstruktur INT ist auf dem Halbleitersubstrat 100 angeordnet und elektrisch mit der Logikschaltung verbunden, und die Verbindungsstruktur INT umfasst gestapelte dielektrische Zwischenschichten 130, 134, 138', 144 und 152 sowie Verbindungsverdrahtungen 136, 146, 148 und 154, die in den gestapelten dielektrischen Zwischenschichten 130, 134, 138', 144 und 152 eingebettet sind. Die Speicherzellenanordnung A ist in den dielektrischen Zwischenschichten 130, 134 und 144 eingebettet. Die Speicherzellenanordnung A enthält Treibertransistoren TR und Speichervorrichtungen M, und die Speichervorrichtungen M sind mit den Treibertransistoren TR über die Verbindungsverdrahtungen 136, 140, 146 und/oder 148 elektrisch verbunden. In einigen Ausführungsformen umfassen die Treibertransistoren TR Dünnfilmtransistoren (z. B. Dünnfilmtransistoren mit unterem Gate, Dünnfilmtransistoren mit oberem Gate, Dünnfilmtransistoren mit doppeltem Gate oder andere geeignete Dünnfilmtransistoren), die auf der Pufferschicht 122 angeordnet sind. Die Treibertransistoren TR können Dünnfilmtransistoren mit entsprechenden Gate-Isolationsstrukturen 126 umfassen.
  • In einigen Ausführungsformen enthält die Speicherzellenanordnung A Wortleitungen, Bitleitungen, die Treibertransistoren TR und die Speichervorrichtungen M. Die Speichervorrichtungen M sind elektrisch mit den Wortleitungen verbunden, und Source-Merkmale 132S der Treibertransistoren TR sind elektrisch mit den Bitleitungen verbunden. In einigen Ausführungsformen sind die Treibertransistoren TR in einer ersten dielektrischen Zwischenschicht 130 eingebettet, und die Speichervorrichtungen M der Speicherzellenanordnung A sind in einer zweiten dielektrischen Zwischenschicht eingebettet, die die Schichten 138' und 144 enthält. Das zweite Zwischenschichtdielektrikum umfasst eine erste dielektrische Teilschicht 138' und eine zweite dielektrische Teilschicht 144, die die erste dielektrische Teilschicht 138' bedeckt, die Verbindungsverdrahtungen umfassen erste Durchkontaktierungen 140 und zweite Durchkontaktierungen 146a, die ersten Durchkontaktierungen 140 in der ersten dielektrischen Teilschicht 138' eingebettet und elektrisch mit den ersten Elektroden 142a der Speichervorrichtungen 142 verbunden sind, die Speichervorrichtungen M und die zweiten Durchkontaktierungen 146a in der zweiten dielektrischen Teilschicht 144 eingebettet sind, und die zweiten Durchkontaktierungen 146a elektrisch mit den zweiten Elektroden 142b der Speichervorrichtungen 142 verbunden sind.
  • 15 bis 19 sind Querschnittsansichten, die verschiedene Halbleiterchips gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung schematisch darstellen.
  • Unter Bezugnahme auf und ist der in dargestellte Halbleiterchip C1 dem in dargestellten Halbleiterchip C ähnlich, mit der Ausnahme, dass die Treibertransistoren TR Dünnfilmtransistoren umfassen, die sich eine Gate-Isolationsschicht 126a teilen. Das Material der Gate-Isolationsschicht 126a kann aus Siliziumdioxid (SiO2), Aluminiumoxid (Al2O3) oder anderen geeigneten Isolationsmaterialien oder einer Kombination davon bestehen oder diese enthalten. Die Gate-Isolationsschicht 126a ist nicht so strukturiert, dass die Gate-Isolationsschicht 126a die Pufferschicht 122 und die Gates 124 der Treibertransistoren TR vollständig bedeckt.
  • Unter Bezugnahme auf 14 und 16 ist der in 16 dargestellte Halbleiterchip C2 dem in 14 dargestellten Halbleiterchip C ähnlich, außer dass der Halbleiterchip C2 weiterhin eine Pufferschicht 122' und eine Speicherzellenanordnung A' enthält, die Pufferschicht 122' über dem Speicherzellenanordnung A angeordnet ist und die Speicherzellenanordnung A' auf der Pufferschicht 122' angeordnet ist. In der vorliegenden Ausführungsform können zwei oder mehr gestapelte Speicherzellenanordnungs in dem Halbleiterchip C2 gebildet werden. Dementsprechend können die Speicherzellenanordnungs A und A' mit hoher Dichte leicht im Halbleiterchip C2 hergestellt werden.
  • Bezug nehmend auf 16 und 17 ist der in 17 dargestellte Halbleiterchip C3 dem in 16 dargestellten Halbleiterchip C2 ähnlich, außer dass die auf gleicher Höhe befindlichen Treibertransistoren TR Dünnfilmtransistoren umfassen, die sich eine Gate-Isolationsschicht 126a teilen. Das Material der Gate-Isolationsschichten 126a kann Siliziumdioxid (SiO2), Aluminiumoxid (Al2O3) oder andere geeignete Isolationsmaterialien oder eine Kombination davon sein oder umfassen. Die Gate-Isolationsschichten 126a, die auf unterschiedlichen Höhen liegen, sind nicht strukturiert.
  • Unter Bezugnahme auf 14 und 18 ist der in 18 dargestellte Halbleiterchip C4 dem in 14 dargestellten Halbleiterchip C ähnlich, außer dass die Speicherzellenanordnung A und die Pufferschicht 122 des Halbleiterchips C4 nicht direkt die dielektrische Zwischenschicht 116 bilden. Zusätzliche dielektrische Zwischenschichten 156 und Verbindungsverdrahtungen 158 werden zwischen der Pufferschicht 122 und der dielektrischen Zwischenschicht 116 gebildet. Die Herstellung der dielektrischen Zwischenschichten 156 und der Verbindungsverdrahtungen 158 kann ähnlich erfolgen wie die Herstellung der dielektrischen Zwischenschichten 152 und der Verbindungsverdrahtungen 154. Detaillierte Beschreibungen zur Herstellung der dielektrischen Zwischenschichten 156 und der Verbindungsverdrahtungen 158 entfallen daher.
  • Bezugnehmend auf 18 und 19 ist der in 19 dargestellte Halbleiterchip C5 dem in 18 dargestellten Halbleiterchip C4 ähnlich, außer dass die Treibertransistoren TR Dünnfilmtransistoren umfassen, die sich eine Gate-Isolationsschicht 126a teilen. Das Material der Gate-Isolationsschicht 126a kann Siliziumdioxid (SiO2), Aluminiumoxid (Al2O3) oder ein anderes geeignetes Isolationsmaterial oder eine Kombination davon sein oder umfassen. Die Gate-Isolationsschicht 126a ist nicht so strukturiert, dass die Gate-Isolationsschicht 126a die Pufferschicht 122 und die Gates 124 der Treibertransistoren TR vollständig bedeckt.
  • Da mindestens eine Schicht der Speicherzellenanordnung in eine Verbindungsstruktur eines Halbleiterchips integriert werden kann, die durch Fertigungsprozesse des Back-End-of-Line (BEOL) gebildet wird, kann sich die Layoutfläche der Speicherzellenanordnung erheblich vergrößern. Außerdem kann die Einstellung der Kapazität der Speichervorrichtungen (z. B. ferroelektrische Kondensatoren) im Speicherzellenanordnung flexibler sein. Dementsprechend ist es einfach, das Speicherzellenanordnung mit hoher Kapazität und/oder hoher Dichte zu bilden.
  • Gemäß einigen Ausführungsformen der Offenbarung wird ein Halbleiterchip bereitgestellt, der ein Halbleitersubstrat, eine Verbindungsstruktur und Speichervorrichtungen enthält. Das Halbleitersubstrat enthält erste Transistoren. Die Verbindungsstruktur ist über dem Halbleitersubstrat angeordnet und elektrisch mit den ersten Transistoren verbunden, und die Verbindungsstruktur enthält gestapelte dielektrische Zwischenschichten, Verbindungsverdrahtungen und zweite Transistoren, die in die gestapelten dielektrischen Zwischenschichten eingebettet sind. Die Speichervorrichtungen sind in den gestapelten dielektrischen Zwischenschichten eingebettet und elektrisch mit den zweiten Transistoren verbunden. In einigen Ausführungsformen sind die zweiten Transistoren in einer ersten dielektrischen Zwischenschicht der gestapelten dielektrischen Zwischenschichten eingebettet, die Speichervorrichtungen sind in einer zweiten dielektrischen Zwischenschicht der gestapelten dielektrischen Zwischenschichten eingebettet, und die zweite dielektrische Zwischenschicht bedeckt die erste dielektrische Zwischenschicht. In einigen Ausführungsformen enthält der Halbleiterchip außerdem eine dielektrische Schicht, die die zweite dielektrische Zwischenschicht bedeckt. In einigen Ausführungsformen enthält der Halbleiterchip ferner eine Pufferschicht, die die dielektrische Schicht bedeckt, wobei die Verbindungsstruktur und die zweiten Transistoren auf der Pufferschicht angeordnet sind. In einigen Ausführungsformen umfassen die zweiten Transistoren Dünnfilmtransistoren, die auf der Pufferschicht angeordnet sind. In einigen Ausführungsformen umfasst jede der Speichervorrichtungen eine erste Elektrode, eine zweite Elektrode und eine Speicherschicht zwischen der ersten und der zweiten Elektrode. In einigen Ausführungsformen umfasst das zweite Zwischenschichtdielektrikum eine erste dielektrische Teilschicht und eine zweite dielektrische Teilschicht, die die erste dielektrische Teilschicht bedeckt. In einigen Ausführungsformen umfassen die Verbindungsverdrahtungen erste Durchkontaktierungen und zweite Durchkontaktierungen, die ersten Durchkontaktierungen sind in die erste dielektrische Teilschicht eingebettet und elektrisch mit den ersten Elektroden der Speichervorrichtungen verbunden, die Speichervorrichtungen und die zweiten Durchkontaktierungen sind in die zweite dielektrische Teilschicht eingebettet, und die zweiten Durchkontaktierungen sind elektrisch mit den zweiten Elektroden der Speichervorrichtungen verbunden.
  • Gemäß einigen anderen Ausführungsformen der Offenbarung ist ein Halbleiterchip vorgesehen, der ein Halbleitersubstrat, eine Verbindungsstruktur und eine Speicherzellenanordnung enthält. Das Halbleitersubstrat enthält eine Logikschaltung. Die Verbindungsstruktur ist auf dem Halbleitersubstrat angeordnet und elektrisch mit der Logikschaltung verbunden, und die Verbindungsstruktur enthält gestapelte dielektrische Zwischenschichten und in die gestapelten dielektrischen Zwischenschichten eingebettete Verbindungsverdrahtungen. Die Speicherzellenanordnung ist in den gestapelten dielektrischen Zwischenschichten eingebettet. Die Speicherzellenanordnung enthält Treibertransistoren und Speichervorrichtungen, und die Speichervorrichtungen sind mit den Treibertransistoren über die Verbindungsverdrahtungen elektrisch verbunden. In einigen Ausführungsformen enthält die Speicherzellenanordnung Wortleitungen, Bitleitungen, die Treibertransistoren und die Speichervorrichtungen, die Speichervorrichtungen sind elektrisch mit den Wortleitungen verbunden, und die Sources der Treibertransistoren sind elektrisch mit den Bitleitungen verbunden. In einigen Ausführungsformen sind die Treibertransistoren in eine erste dielektrische Zwischenschicht der gestapelten dielektrischen Zwischenschichten eingebettet, und die Speichervorrichtungen der Speicherzellenanordnung sind in eine zweite dielektrische Zwischenschicht der gestapelten dielektrischen Zwischenschichten eingebettet. In einigen Ausführungsformen enthält der Halbleiterchip ferner eine dielektrische Schicht, die die zweite dielektrische Zwischenschicht bedeckt, und eine Pufferschicht, die die dielektrische Schicht bedeckt, wobei die Verbindungsstruktur und die Speicherzellenanordnung auf der Pufferschicht angeordnet sind. In einigen Ausführungsformen umfassen die Treibertransistoren Dünnfilmtransistoren, die auf der Pufferschicht angeordnet sind. In einigen Ausführungsformen umfassen die Treibertransistoren Dünnfilmtransistoren, die sich eine Gate-Isolationsschicht teilen. In einigen Ausführungsformen umfassen die Treibertransistoren Dünnfilmtransistoren mit entsprechenden Gate-Isolationsstrukturen. In einigen Ausführungsformen enthält jede der Speichervorrichtungen eine erste Elektrode, eine zweite Elektrode und eine Speicherschicht zwischen der ersten und der zweiten Elektrode, das zweite Zwischenschichtdielektrikum enthält eine erste dielektrische Teilschicht und eine zweite dielektrische Teilschicht, die die erste dielektrische Teilschicht bedeckt, die Zwischenverbindungsverdrahtungen enthalten erste Durchkontaktierungen und zweite Durchkontaktierungen, die ersten Durchkontaktierungen in die erste dielektrische Teilschicht eingebettet und elektrisch mit den ersten Elektroden der Speichervorrichtungen verbunden sind, die Speichervorrichtungen und die zweiten Durchkontaktierungen in die zweite dielektrische Teilschicht eingebettet sind, und die zweiten Durchkontaktierungen elektrisch mit den zweiten Elektroden der Speichervorrichtungen verbunden sind.
  • Gemäß einigen anderen Ausführungsformen der Offenbarung wird ein Halbleiterchip bereitgestellt, der einen Halbleiter, eine Verbindungsstruktur und eine Speicherzellenanordnung enthält. Das Halbleitersubstrat enthält Feldeffekttransistoren vom Finnentyp. Die Verbindungsstruktur ist auf dem Halbleitersubstrat angeordnet und elektrisch mit den Feldeffekttransistoren vom Finnentyp verbunden, und die Verbindungsstruktur enthält gestapelte dielektrische Zwischenschichten und in die gestapelten dielektrischen Zwischenschichten eingebettete Verbindungsverdrahtungen. Die Speicherzellenanordnung enthält eine Treiberschaltung und Speichervorrichtungen. Die Treiberschaltung enthält Dünnfilmtransistoren, die in die gestapelten dielektrischen Zwischenschichten eingebettet sind. Die Speichervorrichtungen sind in die gestapelten dielektrischen Zwischenschichten eingebettet und über die Verbindungsverdrahtung elektrisch mit den Dünnfilmtransistoren verbunden. In einigen Ausführungsformen enthält die Treiberschaltung Wortleitungen, Bitleitungen und Treibertransistoren mit Oxid-Halbleiterkanalschichten, wobei die Speichervorrichtungen elektrisch mit den Wortleitungen und die Sources der Treibertransistoren elektrisch mit den Bitleitungen verbunden sind. In einigen Ausführungsformen umfassen die Dünnfilmtransistoren Bottom-Gate-Dünnfilmtransistoren, die sich eine Gate-Isolationsschicht teilen. In einigen Ausführungsformen umfassen die Dünnfilmtransistoren Bottom-Gate-Dünnfilmtransistoren mit entsprechenden Gate-Isolationsstrukturen.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte sich darüber im Klaren sein, dass er die vorliegende Offenbarung ohne Weiteres als Grundlage für die Entwicklung oder Modifizierung anderer Verfahren und Strukturen verwenden kann, um die gleichen Zwecke zu erfüllen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Die Fachleute sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleiterchip, der Folgendes umfasst: ein Halbleitersubstrat mit ersten Transistoren; eine Verbindungsstruktur, die über dem Halbleitersubstrat angeordnet ist und mit den ersten Transistoren elektrisch verbunden ist, wobei die Verbindungsstruktur gestapelte dielektrische Zwischenschichten, Verbindungsverdrahtungen und zweite Transistoren umfasst, wobei die zweiten Transistoren in den gestapelten dielektrischen Zwischenschichten eingebettet sind; und Speichervorrichtungen, die in den gestapelten dielektrischen Zwischenschichten eingebettet sind und mit den zweiten Transistoren elektrisch verbunden sind.
  2. Halbleiterchip nach Anspruch 1, wobei die zweiten Transistoren in einer ersten dielektrischen Zwischenschicht der gestapelten dielektrischen Zwischenschichten eingebettet sind, wobei die Speichervorrichtungen in einer zweiten dielektrischen Zwischenschicht der gestapelten dielektrischen Zwischenschichten eingebettet sind, und wobei die zweite dielektrische Zwischenschicht die erste dielektrische Zwischenschicht bedeckt.
  3. Halbleiterchip nach Anspruch 1 oder 2, der ferner eine dielektrische Schicht umfasst, die die zweite dielektrische Zwischenschicht bedeckt.
  4. Halbleiterchip nach Anspruch 3, der ferner eine Pufferschicht umfasst, die die dielektrische Schicht bedeckt, wobei die Verbindungsstruktur und die zweiten Transistoren auf der Pufferschicht angeordnet sind.
  5. Halbleiterchip nach Anspruch 4, wobei die zweiten Transistoren Dünnfilmtransistoren umfassen, die auf der Pufferschicht angeordnet sind.
  6. Halbleiterchip nach einem der vorhergehenden Ansprüche, wobei jede der Speichervorrichtungen eine erste Elektrode, eine zweite Elektrode und eine Speicherschicht umfasst, die zwischen der ersten und der zweiten Elektrode angeordnet ist.
  7. Halbleiterchip nach Anspruch 6, wobei die zweite dielektrische Zwischenschicht eine erste dielektrische Teilschicht und eine zweite dielektrische Teilschicht umfasst, die die erste dielektrische Teilschicht bedeckt.
  8. Halbleiterchip nach Anspruch 7, wobei die Verbindungsverdrahtungen erste Durchkontaktierungen und zweite Durchkontaktierungen umfassen, wobei die ersten Durchkontaktierungen in der ersten dielektrischen Teilschicht eingebettet sind und mit den ersten Elektroden der Speichervorrichtungen elektrisch verbunden sind, wobei die Speichervorrichtungen und die zweiten Durchkontaktierungen in der zweiten dielektrischen Teilschicht eingebettet sind und wobei die zweiten Durchkontaktierungen mit den zweiten Elektroden der Speichervorrichtungen elektrisch verbunden sind.
  9. Halbleiterchip, der Folgendes umfasst: ein Halbleitersubstrat mit einer Logikschaltung; eine Verbindungsstruktur, die auf dem Halbleitersubstrat angeordnet ist und mit der Logikschaltung elektrisch verbunden ist, wobei die Verbindungsstruktur gestapelte dielektrische Zwischenschichten und Verbindungsverdrahtungen umfasst, wobei die Verbindungsverdrahtungen in den gestapelten dielektrischen Zwischenschichten eingebettet sind; und eine Speicherzellenanordnung, die in den gestapelten dielektrischen Zwischenschichten eingebettet ist, wobei die Speicherzellenanordnung Treibertransistoren und Speichervorrichtungen umfasst und wobei die Speichervorrichtungen mit den Treibertransistoren über die Verbindungsverdrahtungen elektrisch verbunden sind.
  10. Halbleiterchip nach Anspruch 9, wobei die Speicherzellenanordnung Wortleitungen, Bitleitungen, die Treibertransistoren und die Speichervorrichtungen umfasst, wobei die Speichervorrichtungen mit den Wortleitungen elektrisch verbunden sind und die Sources der Treibertransistoren mit den Bitleitungen elektrisch verbunden sind.
  11. Halbleiterchip nach Anspruch 9 oder 10, wobei die Treibertransistoren in einer ersten dielektrischen Zwischenschicht der gestapelten dielektrischen Zwischenschichten eingebettet sind, und wobei die Speichervorrichtungen der Speicherzellenanordnung in einer zweiten dielektrischen Zwischenschicht der gestapelten dielektrischen Zwischenschichten eingebettet sind.
  12. Halbleiterchip nach Anspruch 11, der ferner Folgendes umfasst: eine dielektrische Schicht, die die zweite dielektrische Zwischenschicht bedeckt; und eine Pufferschicht, die die dielektrische Schicht bedeckt, wobei die Verbindungsstruktur und die Speicherzellenanordnung auf der Pufferschicht angeordnet sind.
  13. Halbleiterchip nach Anspruch 12, wobei die Treibertransistoren Dünnfilmtransistoren umfassen, die auf der Pufferschicht angeordnet sind.
  14. Halbleiterchip nach einem der Ansprüche 9 bis 13, wobei die Treibertransistoren Dünnfilmtransistoren umfassen, die eine gemeinsame Gate-Isolationsschicht aufweisen.
  15. Halbleiterchip nach einem der Ansprüche 9 bis 13, wobei die Treibertransistoren Dünnfilmtransistoren umfassen, die jeweils ein Gate-Isolationsstrukturen aufweisen.
  16. Halbleiterchip nach einem der Ansprüche 9 bis 15, wobei jede der Speichervorrichtungen eine erste Elektrode, eine zweite Elektrode und eine Speicherschicht umfasst, wobei die Speicherschicht zwischen der ersten und der zweiten Elektrode angeordnet ist, das zweite Zwischenschichtdielektrikum eine erste dielektrische Teilschicht und eine zweite dielektrische Teilschicht umfasst, die die erste dielektrische Teilschicht bedeckt, die Verbindungsverdrahtungen erste Durchkontaktierungen und zweite Durchkontaktierungen umfassen, wobei die ersten Durchkontaktierungen in der ersten dielektrischen Teilschicht eingebettet sind und mit den ersten Elektroden der Speichervorrichtungen elektrisch verbunden sind, wobei die Speichervorrichtungen und die zweiten Durchkontaktierungen in der zweiten dielektrischen Teilschicht eingebettet sind und wobei die zweiten Durchkontaktierungen mit den zweiten Elektroden der Speichervorrichtungen elektrisch verbunden sind.
  17. Halbleiterchip, der Folgendes umfasst: ein Halbleitersubstrat, das Finnenfeldeffekttransistoren umfasst; eine Verbindungsstruktur, die auf dem Halbleitersubstrat angeordnet ist und mit den Finnenfeldeffekttransistoren elektrisch verbunden ist, wobei die Verbindungsstruktur gestapelte dielektrische Zwischenschichten und Verbindungsverdrahtungen umfasst, wobei die Verbindungsverdrahtungen in den gestapelten dielektrischen Zwischenschichten eingebettet sind; eine Speicherzellenanordnung, die Folgendes umfasst: eine Treiberschaltung mit Dünnfilmtransistoren, die in den gestapelten dielektrischen Zwischenschichten eingebettet sind; und Speichervorrichtungen, die in die gestapelten dielektrischen Zwischenschichten eingebettet sind und über die Verbindungsverdrahtungen mit den Dünnfilmtransistoren elektrisch verbunden sind.
  18. Halbleiterchip nach Anspruch 17, wobei die Treiberschaltung Wortleitungen, Bitleitungen und Treibertransistoren mit Oxid-Halbleiterkanalschichten umfasst, wobei die Speichervorrichtungen mit den Wortleitungen elektrisch verbunden sind und wobei die Sources der Treibertransistoren mit den Bitleitungen elektrisch verbunden sind.
  19. Halbleiterchip nach Anspruch 17 oder 18, wobei die Dünnfilmtransistoren Bottom-Gate-Dünnfilmtransistoren umfassen, die eine gemeinsame Gate-Isolationsschicht aufweisen.
  20. Halbleiterchip nach Anspruch 17 oder 18, wobei die Dünnfilmtransistoren Bottom-Gate-Dünnfilmtransistoren umfassen, die jeweils ein Gate-Isolationsstrukturen umfassen.
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